JP2011502324A - メモリセルプログラミング - Google Patents

Abstract

１つ以上の実施形態は、第１のセルを第１の個数の状態のうちの１つの状態に、第２のセルを第２の個数の状態のうちの１つの状態に、並列にプログラミングするステップを含む。このような実施形態は、第１の個数の状態のうちの１つの状態に少なくとも部分的に基づいて第１のセルを第３の個数の状態のうちの１つの状態に、第２の個数の状態のうちの１つの状態に少なくとも部分的に基づいて第２のセルを第４の個数の状態のうちの１つの状態に、別々にプログラミングするステップを含む。

Description

本開示は、一般に、半導体メモリ装置に係わり、特に、１つ以上の実施形態では、不揮発性マルチレベルメモリセルを有するメモリ装置に関する。

メモリ装置は、典型的に、コンピュータまたは他の電子装置の中に内部半導体集積回路として設けられる。数ある中で、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、および、フラッシュメモリを含む多数の異なるタイプのメモリが存在する。

フラッシュメモリ装置は広範囲の電子用途のための不揮発性メモリとして利用される。フラッシュメモリ装置は、典型的に、高記憶密度、高信頼性、および、低電力消費を可能にする１トランジスタメモリセルを使用する。

フラッシュメモリの使用は、パーソナルコンピュータ、個人情報端末（ＰＤＡ）、デジタルカメラ、および、携帯電話機のためのメモリを含む。基本入出力システム（ＢＩＯＳ）のようなプログラムコードおよびシステムデータは、典型的に、フラッシュメモリ装置に記憶される。この情報は、数ある中でもパーソナルコンピュータシステムにおいて使用されてもよい。

２つの一般的なタイプのフラッシュメモリアレイのアーキテクチャは、「ＮＡＮＤ」および「ＮＯＲ」アーキテクチャであり、それぞれのタイプの基本的なメモリセル構成が配置されている論理形式のためそのように呼ばれている。ＮＯＲアレイアーキテクチャでは、メモリアレイの浮遊ゲートメモリセルは典型的にマトリックス状に配置されている。
アレイマトリックスの各浮遊ゲートメモリセルのゲートは、典型的に、行によって行選択線に結合され、それらのドレインは列センス線に結合される。ＮＯＲアーキテクチャの浮遊ゲートメモリアレイは、浮遊ゲートメモリセルのゲートに結合された行選択線を選択することにより浮遊ゲートメモリセルの行を作動させる行デコーダによってアクセスされる。選択されたメモリセルの行は、次に、特定のセルがプログラムされた状態であるかまたは消去された状態であるかに応じて異なる電流を流すことによりそれらのデータ値を列センス線に設定する。

ＮＡＮＤアレイアーキテクチャは、アレイの各浮遊ゲートメモリセルのゲートが行選択線へ行によって結合されるように、マトリックス状の浮遊ゲートメモリセルのアレイを配置する。しかし、各メモリセルは、そのドレインによって行センス線へ直接的に結合されない。その代わりに、アレイのメモリセルは、ソース線と列センス線との間に一体的にソース・ドレイン直列接続される。

ＮＡＮＤアレイアーキテクチャの中のメモリセルは所望の状態へプログラムしてもよい。即ち、電荷は、セルをある程度の個数の記憶状態に入れるためメモリセルの浮遊ゲートに置くこと、または、浮遊ゲートから取り除くことが可能である。例えば、シングルレベルセル（ＳＬＣ）は、２つのバイナリ状態、例えば、１または０を表現可能である。フラッシュメモリセルは、同様に、３つ以上のバイナリ状態、例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および、１１１０を記憶可能である。このようなセルは、マルチステートメモリセル、マルチビットセル、または、マルチレベルセル（ＭＬＣ）と呼ばれることがある。ＭＬＣは、各セルが２ビット以上、例えば、２個以上のバイナリビットを記憶できるので、メモリセルの個数を増加させることなく、より高密度のメモリの生産を可能にする。ＭＬＣは、２つ以上のプログラムされた状態を保有できる。例えば、４ビットを記憶することができるセルは１６個の異なるプログラム状態を保有できる。

ＮＡＮＤフラッシュメモリがスケーリングされるとき、隣接メモリセルの浮遊ゲート間の寄生容量結合が問題になる。浮遊ゲート対浮遊ゲート（ＦＧ−ＦＧ）干渉は、分布が密でなければならないときに、より広範囲の閾値電圧（Ｖｔ）分布を引き起こす可能性がある。より広範囲の分布は、プログラミング性能の劣化を、他の問題と共にもたらす可能性がある。

シングルレベルセル（ＳＬＣ）ＮＡＮＤアレイに対するこれらの問題は、マルチレベルセル（ＭＬＣ）ＮＡＮＤアレイにおいてより重大である。ＭＬＣメモリは、記憶される状態毎に異なる閾値レベルを使用することにより各セルに複数のビットを記憶する。隣接した閾値電圧分布の間の差は、ＳＬＣメモリ装置の場合と比べると非常に小さいことがある。したがって、ＭＬＣ装置における浮遊ゲート対浮遊ゲート結合の影響は、隣接セルの浮遊ゲートの間の物理的間隔が減少するにつれて、著しく増大される。

本開示の実施形態と共に使用できる不揮発性メモリアレイの一部の概略図である。 本開示の実施形態による行選択線と結合された、異なる記憶可能な桁数を有する、ある程度の個数のセルを示す図である。 図２Ａに示す実施形態による異なる記憶可能な桁数を有するセルと関連付けられた閾値電圧（Ｖｔ）分布を示す図である。 浮遊ゲート対浮遊ゲート干渉を低減する従来のプログラミング方法を示す図である。 本開示の実施形態による異なる記憶可能な桁数を有するメモリセルプログラミングと関連付けられた２パスプログラミング方法を示す図である。 図４Ａに示す実施形態による異なる記憶可能な桁数を有するメモリセルプログラミングのためのプログラミング動作実施形態を示す表である。 本開示の実施形態による少なくとも１つのメモリ装置を有する電子メモリシステムの機能ブロック図である。 本開示の実施形態による少なくとも１つのメモリ装置を有するメモリモジュールの機能ブロック図である。

本開示の１つ以上の実施形態は、不揮発性マルチレベルメモリセルを作動する方法、装置、および、システムを提供する。１つの方法の実施形態は、第１のセルを第１の個数の状態のうちの１つの状態に、第２のセルを第２の個数の状態のうちの１つの状態に、並列にプログラミングするステップを含む。この方法は、第１の個数の状態のうちの１つの状態に少なくとも部分的に基づいて第１のセルを第３の個数の状態のうちの１つの状態に、第２の個数の状態のうちの１つの状態に少なくとも部分的に基づいて第２のセルを第４の個数の状態のうちの１つの状態に、別々にプログラミングするステップを含む。

１つ以上の実施形態では、第１のセルを第３の個数の状態のうちの１つの状態にプログラミングするステップが、第１のセルが第１の非整数型の桁数を表現するように第１のセルをプログラミングするステップを含み、第２のセルを第４の個数の状態のうちの１つの状態にプログラミングするステップが、第２のセルが第２の非整数型の桁数を表現するように第２のセルをプログラミングするステップを含む。このような実施形態では、第２の非整数型の桁数が第１の非整数型の桁数と異なる可能性がある。

１つ以上の実施形態は、第１のセルを第３の個数の状態のうちの１つの状態にプログラミングするステップの前、かつ、第２のセルを第４の個数の状態のうちの１つの状態にプログラミングするステップの前に、第１のセルおよび第２のセルに隣接し、第１のセルと第２のセルとの間にある第３のセルを第５の個数の状態のうちの１つの状態にプログラミングするステップを含んでもよい。このような実施形態では、この方法は、第２のセルを第４の個数の状態のうちの１つの状態にプログラミングするステップの前、かつ、第１のセルを第３の個数の状態のうちの１つの状態にプログラミングするステップの後に、第５の個数の状態のうちの１つの状態に少なくとも部分的に基づいて、第３のセルを第６の個数の状態のうちの１つの状態にプログラミングするステップを含んでもよい。

本開示についての以下の詳細な説明では、本開示の一部を形成し、一例として、開示の様々な実施形態がどのように実施されるかを示す添付図面を参照する。これらの実施形態は、当業者が本開示の実施形態を実施することを可能にするため十分詳細に記載され、他の実施形態が利用されることがあり、プロセス変更、電気的変更、または、機械的変更が本開示の範囲から逸脱することなく行われることがあることを理解されたい。

図１は、本開示の１つ以上の実施形態と共に使用されてもよい不揮発性メモリアレイ１００の一部の概略図である。図１の実施形態は、ＮＡＮＤアーキテクチャの不揮発性メモリを示している。しかし、本明細書に記載された実施形態は本例に限定されない。図１に示されているように、メモリアレイ１００は、行選択線１０５−１、．．．、１０５−Ｎと、交差する列センス線１０７−１、．．．、１０７−Ｍとを含む。当業者には分かるように、行選択線１０５−１、．．．、１０５−Ｎはワード線と呼んでもよく、列センス線１０７−１、．．．、１０７−Ｍはビット線と呼んでもよい。行選択線１０５−１、．．．、１０５−Ｎは本明細書においては「選択線」と呼ばれることがあり、列センス線１０７−１、．．．、１０７−Ｍは本明細書においては「センス線」と呼ばれることがある。デジタル環境におけるアドレッシングを簡単にするため、選択線１０５−１、．．．、１０５−Ｎの個数およびセンス線１０７−１、．．．、１０７−Ｍの個数はそれぞれが２の累乗であり、例えば、２５６本の選択線と４０９６本のセンスラインである。

メモリアレイ１００は、ＮＡＮＤストリング１０９−１、．．．、１０９−Ｍを含む。各ＮＡＮＤストリングは、それぞれが選択線１０５−１、．．．、１０５−Ｎと局所センス線１０７−１、．．．、１０７−Ｍとの交点に位置している不揮発性メモリセル１１１−１、．．．、１１１−Ｎを含む。各ＮＡＮＤストリング１０９−１、．．．、１０９−Ｍの不揮発性メモリセル１１１−１、．．．、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、例えば、電界効果トランジスタ（ＦＥＴ）１１３と、ドレイン選択ゲート（ＳＧＤ）、例えば、ＦＥＴ１１９との間にソース・ドレイン直列接続されている。ソース選択ゲート１１３は局所センス線１０７−１とソース選択線１１７との交点に位置し、ドレイン選択ゲート１１９は局所センス線１０７−１とドレイン選択線１１５との交点に位置している。

図１に示す実施形態において示されているように、ソース選択ゲート１１３のソースは共通ソース線１２３に接続されている。ソース選択ゲート１１３のドレインは対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続されている。ドレイン選択ゲート１１９のドレインはドレイン接点１２１−１で対応するＮＡＮＤストリング１０９−１のための局所センス線１０７−１に接続されている。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ、例えば、浮遊ゲートトランジスタのドレインに接続されている。

様々な実施形態において、不揮発性メモリセル１１１−１、．．．、１１１−Ｎの構造は、ソースと、ドレインと、浮遊ゲートまたは他の電荷蓄積層と、制御ゲートとを含む。不揮発性メモリセル１１１−１、．．．、１１１−Ｎは、選択線１０５−１、．．．、１０５−Ｎにそれぞれ結合された自身の制御ゲートを有する。不揮発性メモリセル１１１−１、．．．、１１１−Ｎの列は、所定の局所センス線、例えば、１０７−１、．．．、１０７−Ｍにそれぞれ結合された、ＮＡＮＤストリング、例えば、１０９−１、．．．、１０９−Ｍを構築する。不揮発性メモリセル行は所定の選択線、例えば、１０５−１、．．．、１０５−Ｎに共通に結合されている。ＡＮＤアレイアーキテクチャは、メモリセルのストリングが選択ゲートの間に並列に結合される点を除いて、同様にレイアウトされる。

当業者には分かるように、選択された選択線、例えば、１０５−１、．．．、１０５−Ｎに結合されたセルのサブセットは、集団として一緒にプログラムおよび／または読み出しされてもよい。プログラミング動作、例えば、書き込み動作は、選択セルの閾値電圧（Ｖｔ）を所望のプログラム状態に対応した所望のプログラム電圧レベルまで増加させるため、ある程度の個数のプログラムパルス、例えば、１６Ｖ〜２０Ｖを選択された行選択線に印加するステップを含んでもよい。詠み出しまたはプログラムベリファイ動作のようなセンシング動作は、選択セルの状態を判定するため、選択セルに結合されたセンス線の電圧および／または電流変化をセンスするステップを含んでもよい。読み出しおよび／またはプログラムベリファイ動作は、ストリングの非選択セルを、非選択セルの閾値電圧に関係なく導通状態に入れるために十分な電圧、例えば、５．５Ｖでストリングの非選択セルにバイアスをかけながら、読み出し電圧、例えば、０Ｖ〜５Ｖを選択された行選択線に印加するステップを含んでもよい。読み出し／ベリファイされている選択セルに対応するセンス線は、選択セルが選択された行選択線に印加された特定の読み出し電圧に応答して導通するかどうかを判定するため、センスされてもよい。

様々な場合に、センス線１０７−１、．．．、１０７−Ｍは、図２Ａに示すように、偶数番号が付けられたセンス線、例えば、ＢＬ０、ＢＬ２、ＢＬ４などと、奇数番号が付けられたセンス線、例えば、ＢＬ１、ＢＬ３、ＢＬ５などに分離されてもよい。このような場合、図２Ａ、２Ｂ、４Ａおよび４Ｂに関連してさらに後述するように、選択された行選択線および偶数番号のセンス線に対応するセルは、一体的にプログラムされ、データの偶数論理ページと呼ばれてもよい。同様に、選択された行選択線および奇数番号のセンス線に対応するセルは、一体的にプログラムされ、データの奇数論理ページと呼ばれてもよい。交番する偶数番号および奇数番号のセンス線に結合されたセル、例えば、偶数ページおよび奇数ページは、異なる時点にプログラムおよび／または読み出しされてもよい。例えば、選択された行選択線と関連付けられた偶数ページは、選択された行選択線と関連付けられた奇数ページの前にプログラムおよび／または読み出しされてもよい。

当業者には分かるように、選択線１０５−１、．．．、１０５−Ｎ、例えば、物理的な行を、別々の時点にプログラムおよび／または読み出しされるある程度の個数の論理ページに分割することは、読み出しおよび／またはプログラムベリファイ動作と関連付けられたセンス線結合を低減することを可能にするシールドを隣接したセンス線、例えば、隣接した偶数線と奇数線との間に設けてもよい。隣接したセンス線結合は、不正確な読み出しおよび／またはベリファイ動作をもたらす可能性がある電圧雑音をセンス線上に生じる可能性がある。

しかし、異なる時点で隣接メモリセルをプログラミングすることは、ＦＧ−ＦＧ干渉効果のために望ましくないＶｔシフトをもたらす可能性がある。例えば、先にプログラムされたセル、例えば、偶数センス線に結合されたセルのＶｔレベルは、後にプログラムされた隣接セル、例えば、奇数センス線に結合されたセルのＶｔ増加に起因して、それらの所望のプログラムされたレベルからシフトされる可能性がある。ＦＧ−ＦＧ干渉に起因したプログラムされたセルのＶｔレベルシフトは誤ったデータ読み出しをもたらす可能性がある。望ましくないＦＧ−ＦＧ干渉はメモリ装置スケーリングに起因して増加する。即ち、ＦＧ−ＦＧ干渉効果は、隣接セル、例えば、隣接浮遊ゲートの物理的近接性が減少すると共に増加する。

図２、４Ａおよび４Ｂと関連して説明されるように、本開示の様々な実施形態は、偶数番号および奇数番号のセンス線に結合されたセルによって記憶された桁数、例えば、ビット数を変更することにより、異なる論理ページ、例えば、偶数論理ページおよび奇数論理ページに対応する交互にプログラムおよび／または読み出しされたセルと関連付けられたＦＧ−ＦＧ干渉効果を補償してもよい。１つ以上の実施形態では、セルによって記憶可能である桁数、例えば、データビット数は、セルがプログラムされてもよい状態の数、例えば、所定のセルがプログラムされてもよい異なるＶｔレベルの数と対応する。いくつかの実施形態では、ビット割り当て、例えば、セルによって記憶可能な桁数は非整数である。即ち、特定のセルに、非整数型のビット数、例えば、１．５ビット、２．５ビット、３．５ビット、４．５ビットなどを表現するビット値が割り当てられてもよい。

記憶可能な桁数が変化する、例えば、セルによって記憶されるべきビット数が変化する様々な実施形態では、セルは、下位ページおよび上位ページのプログラミングプロセスを使用することによってプログラムされてもよい。すなわち、様々な実施形態では、２パスプログラミングプロセスが消去状態からある程度の個数のプログラム状態のうちの所望のプログラム状態へセルをプログラムするため、例えば、セルのＶｔを消去Ｖｔレベルからある程度の個数のプログラムＶｔレベルのうちの１つに変化させるため使用されてもよい。２パスプログラミングプロセスを図３、４Ａおよび４Ｂに関連してさらに詳しく後述する。

図２Ａは、本開示の実施形態による行選択線に結合された、異なる記憶可能な桁数を有するいくつかのセルを示している。図２Ａに示す実施形態は、選択線（ＷＬ）２０５に結合されたある程度の個数のセル２０２／２０３／２０６を示している。図２Ａに示す実施形態では、センス線２３２−１は第１の偶数（ｅ−１）番号が付けられたセンス線（ＢＬ０）であり、センス線２３３−１は第１の奇数（ｏ−１）番号が付けられたセンス線であり、センス線２３６−１は第２の偶数（ｅ−２）番号が付けられたセンス線（ＢＬ２）であり、センス線２３３−２は第２の奇数（ｏ−２）番号が付けられたセンス線（ＢＬ３）であり、センス線２３２−２は第３の偶数（ｅ−３）番号が付けられたセンス線（ＢＬ４）であり、センス線２３３−３は第３の奇数（ｏ−３）番号が付けられたセンス線であり、センス線２３６−２は第４の偶数（ｅ−４）番号が付けられたセンス線（ＢＬ６）であり、センス線２３３−４は第４の奇数（ｏ−４）番号が付けられたセンス線（ＢＬ７）であり、センス線２３２−３は第５の偶数（ｅ−５）番号が付けられたセンス線（ＢＬ−８）である。

図２Ａに示すように、セル２０２および２０６は、偶数番号のセンス線、例えば、ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８などに結合され、セル２０３は偶数番号のセンス線、例えば、ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７などに結合されている。交互の偶数センス線に基づいて、セル２０２は偶数センス線の第１のサブセットに結合され、セル２０６は偶数ビット線の第２のサブセットに結合され、例えば、セル２０２は、偶数番号のセンス線２３２−１（ＢＬ０）、２３２−２（ＢＬ４）、および、２３２−３（ＢＬ８）に結合され、一方、セル２０６は、偶数番号のセンス線２３６−１（ＢＬ２）および２３６−２（ＢＬ６）に結合されている。選択線２０５に結合されたセル２０２／２０３／２０６のパターンは、センス線単位で、隣接セル２０２と隣接セル２０６との間に結合されたセル２０３を継続する。即ち、本実施形態では、奇数センス線セル２０３は、選択線２０５に沿って、隣接した交互の偶数センス線セル２０２と２０６との間に混ぜ合わされる。

読者には分かるように、センス線は、動作中にセル２０２／２０３／２０６のＶｔレベルを判定するため使用されてもよいセンシング回路（図示せず）に結合されてもよい。１本の選択線２０５のみが図２Ａの実施形態に示されているが、実施形態は、何本の選択線でも、例えば、図１に示されている選択線１０５−１から１０５−Ｎを組み込んでもよい。選択線２０５に結合されたセルは図４Ｂに示されているプログラミング動作の実施形態に従ってプログラムされてもよい。

図２Ａの実施形態では、偶数センス線の第１のサブセット、例えば、２３２−１、２３２−２および２３２−３に結合されたセル２０２と、偶数センス線の第２のサブセット、例えば、２３６−１および２３６−２に結合されたセル２０６と、奇数センス線、例えば、２３３−１、２３３−２および２３３−３に結合されたセル２０３とは、異なる時点にプログラムされてもよい。図４Ａおよび４Ｂに関連してさらに後述するように、いくつかの実施形態では、セル２０２と関連付けられた下位ページはセル２０６と関連付けられた下位ページと同時にプログラムされてもよい。このような実施形態では、セル２０２および２０６と関連付けられた上位ページは別々にプログラムされてもよい。

図２Ｂは、図２Ａに示す実施形態による異なる記憶可能な桁数を有するセルと関連付けられた閾値電圧（Ｖｔ）分布を示している。図２Ｂの実施形態は、図２Ａのそれぞれの偶数センス線２３２−１、２３２−２、および、２３２−３に結合されたセル２０２に対応するある程度の個数のＶｔ分布２３４−１、２３４−２、および、２３４−３を示している。Ｖｔ分布２３８−１および２３８−２は、それぞれの偶数センス線２３６−１および２３６−２に結合されたセル３０６に対応する。Ｖｔ分布２３５−１、２３５−２、２３５−３、および、２３５−４は、それぞれの奇数センス線２３３−１、２３３−２、２３３−３、および、２３３−４に結合されたセル２０３に対応する。偶数センス線Ｖｔ分布２３４−１、２３４−２、および、２３４−３は、図示されているように、３個のプログラム状態、例えば、Ｖｔ分布Ｌ０、Ｌ１、および、Ｌ２を有するセル２０２に対応する。偶数センス線Ｖｔ分布２３８−１および２３８−２は、図示されているように、６個のプログラム状態、例えば、Ｖｔ分布Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、および、Ｌ５を有するセル２０６に対応する。奇数センス線Ｖｔ分布２３５−１、２３５−２、２３５−３、および、２３５−４は、図示されているように、４個のプログラム状態、例えば、Ｖｔ分布Ｌ０、Ｌ１、Ｌ２、および、Ｌ３を有する奇数センス線セル２０３に対応する。

即ち、図２Ａおよび２Ｂに示す実施形態では、偶数センス線セル２０２は、セル２０２のＶｔが３個のＶｔ分布、例えば、分布２３４−１、２３４−２、および、２３４−４と関連付けられたプログラム状態Ｌ０、Ｌ１、および、Ｌ２のうちの１つの範囲内であるようにプログラムされてもよい。同様に、偶数センス線セル２０６は、セル２０６のＶｔが分布２３８−１および２３８−２と関連付けられた６個のＶｔ分布Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、および、Ｌ５のうちの１つの範囲内であるようにプログラムされてもよい。奇数センス線セル２０３は、セル２０３のＶｔが分布２３５−１、２３５−２、２３５−３、および、２３５−４と関連付けられた４個のＶｔ分布Ｌ０、Ｌ１、Ｌ２、および、Ｌ３のうちの１つの範囲内であるようにプログラムされてもよい。読者には分かるように、Ｌ０状態は、消去状態または最低プログラム状態と呼ばれてもよい。動作中に、メモリセル２０２、２０３、および、２０６は、書き込み動作によってそれぞれのプログラム状態のうちの１つにプログラムされる前に、Ｌ０消去状態に置かれてもよい。

さらに後述するように、様々な実施形態では、選択された選択線２０５に結合されたセル２０２／２０３／２０６は、偶数番号のセンス線の第１のサブセット、例えば、２３２−１、２３２−２、および、２３２−３に結合されたセル２０２と関連付けられた下位ページと、偶数番号のセンスラインの第２のサブセット、例えば、２３６−１および２３６−２に結合されたセル２０６と関連付けられた下位ページとを並列にプログラミングするステップを含むプログラミング動作に従って書き込まれる。このような実施形態では、プログラミング動作は、セル２０２と関連付けられた上位ページと、セル２０６と関連付けられた上位ページとを別々にプログラミングするステップを含んでもよい。

図２Ｂに示すように、Ｖｔ分布２３４−１、２３４−２、および、２３４−３は１．５ビット／セルを表現する偶数センス線セル２０２に対応し、Ｖｔ分布２３８−１および２３８−２は２．５ビット／セルを表現する偶数センス線セル２０６に対応し、Ｖｔ分布２３５−１、２３５−２、２３５−３、および、２３５−４は２ビット／セルを表現する奇数センス線セル２０３に対応する。即ち、所定のメモリセル２０２／２０３／２０６がプログラムされてもよい状態の個数は、所定のセルによって記憶可能である特定のバイナリビット数に対応する。図２Ａおよび２Ｂに示す実施形態では、偶数センス線セル２０２および２０６は、１セル当たりに非整数型のビット数、例えば、１．５ビット／セルおよび２．５ビット／セルをそれぞれに記憶し、一方、奇数センス線セル２０３は整数型のビット数、例えば、２ビット／セルを記憶する。

いくつかの実施形態では、交互の偶数センス線セルのための記憶可能なビット数の合計は、奇数センス線セルのため記憶可能なビット数の２倍である記憶可能なビット数に達する。即ち、いくつかの実施形態では、第１の偶数（ｅ−１）のセンス線、例えば、２３２−１（ＢＬ０）に結合されたセル２０２のためのビット割り当てと、第２の偶数（ｅ−２）センス線、例えば、２３６−１（ＢＬ２）に結合されたセル２０６のためのビット割り当てとの合計は、奇数センス線、例えば、２３３−１（ＢＬ１）に結合されたセル２０３のためのビット割り当ての２倍であるビット割り当てに達する。例えば、図２Ａおよび２Ｂに示す実施形態では、偶数センス線セル２０２のためのビット割り当て、例えば、１．５ビット／セルと、偶数センス線セル２０６のためのビット割り当て、例えば、２．５ビット／セルとの合計は、奇数センス線セル２０３のためのビット割り当て、例えば、２ビット／セルの２倍である４ビット／セルに達する。実施形態は図２Ａおよび２Ｂに示す例に限定されない。

例えば、セル２０２／２０３／２０６は図２Ａおよび２Ｂに示すビット割り当てに限定されない。一例として、いくつかの実施形態では、セル２０２は２．５ビット／セルを記憶するように構成され、セル２０３は３ビット／セルを記憶するように構成され、セル２０６は３．５ビット／セルを記憶するように構成されている。いくつかの実施形態では、セル２０２は２ビット／セルを記憶するように構成され、セル２０３は３ビット／セルを記憶するように構成され、セル２０６は４ビット／セルを記憶するように構成されている。

様々な従来のプログラミング動作では、偶数ビット線に結合されたセルは並列にプログラムされ、奇数ビット線に結合されたセルは並列にプログラムされ、例えば、すべての奇数センス線のセルが集団として一体的にプログラムされ、すべての偶数センス線のセルが集団として一体的にプログラムされる。このような従来のアプローチでは、偶数センス線のセルは奇数センス線のセルと同数のプログラム状態を割り当てられ、例えば、偶数センス線のセルおよび奇数センス線のセルは１セル当たりに同数の記憶可能なビット数が割り当てられている。これに対して、本開示の様々な実施形態では、ある数の偶数センス線および／または奇数センス線はある程度の個数のサブセットに分割されてもよい。図２Ａおよび２Ｂの実施形態に示すように、ある数の偶数センス線ＢＬ０、ＢＬ２、ＢＬ４などは、第１のサブセット、例えば、１．５ビット／セルを記憶するように構成されたセル２０２に結合された２３２−１、２３２−２、および、２３２−３と、第２のサブセット、例えば、２．５ビット／セルを記憶するように構成されたセル２０６に結合された２３６−１および２３６−２に分割される。ある数の奇数センス線ＢＬ１、ＢＬ３、ＢＬ５など、例えば、２３３−１、２３３−２、２３３−３、および、２３３−４は、２ビット／セルを記憶するように構成されたセル２０３に結合されている。実施形態はある数のセンス線が分割されているサブセットの特有の数に限定されない。例えば、いくつかの実施形態では、偶数センス線および／または奇数センス線は３つ以上のサブセットに分割されてもよい。

本開示の様々な実施形態では、隣接した偶数センス線セル２０３によって記憶されるデータは集団として一体的に読み出され、例えば、セル２０３に結合されたセンス線は並列にセンスされ、所定の選択線２０５と関連付けられたデータの論理ページ、例えば、データの奇数論理ページに対応してもよい。このような実施形態では、偶数センス線セル２０２の第１のサブセットと、偶数センス線セル２０６の第２のサブセットとが、集団として一体的に読み出されてもよく、所定の選択線２０５と関連付けられたデータの論理ページ、例えば、データの偶数論理ページに対応してもよい。偶数センス線セル２０２の第１のサブセットおよび偶数センス線セル２０６の第２のサブセットが一体的に読み出される実施形態では、隣接した偶数センス線セル、例えば、偶数センス線２３２−１に結合されたセル２０２、および、偶数センス線２３６−１に結合されたセル２０６によって記憶されたデータは、不揮発性メモリセルのアレイと関連付けられたプロセッサまたは外部ホストから受信されたデータ検索要求に応答して組み合わされてもよい。

例えば、図２Ａおよび２Ｂに示す実施形態では、組み合わされた隣接する偶数センス線セル２０２および２０６が４ビットの総論理ビット、例えば、１．５＋２．５ビットまたは２ビット／セルを表現するように、１．５ビット／セルのビット割り当てを有する偶数センス線セル２０２によって記憶されたデータが２．５ビット／セルのビット割り当てを有する隣接する偶数センス線セル２０６によって記憶されたデータと組み合わされてもよい。即ち、図２Ａおよび２Ｂにおける実施形態では、それぞれが非整数型の数のビットを記憶するセル２０２および２０６から読み出されたデータは、組み合わされ、整数型のバイナリデータビット数、例えば、本例では、４バイナリデータビットにマップされる。

図２Ａおよび２Ｂに示す実施形態は、偶数センス線の第１のサブセット、例えば、２３２−１、２３２−２および２３２−３に結合されたセル２０２と関連付けられた読み出しマージンと、偶数センス線の第２のサブセット、例えば、２３６−１および２３６−２に結合されたセル２０６と関連付けられた読み出しマージンと、奇数センス線、例えば、２３３−１、２３３−２、２３３−３および２３３−４に結合されたセル２０３と関連付けられた読み出しマージンとを含む。Ｖｔ分布２３４−１、２３４−２および２３４−３に示されているように、偶数センス線の第１のサブセットは、隣接したプログラム状態Ｌ１とＬ２との間で読み出しマージンＲＤｅ−１が関連付けられているセル２０２に結合されている。Ｖｔ分布２３８−１および２３８−２に示されているように、偶数センス線の第２のサブセットは、隣接したプログラム状態Ｌ１とＬ２との間で読み出しマージンＲＤｅ−２が関連付けられているセル２０６に結合されている。Ｖｔ分布２３５−１、２３５−２、２３５−３および２３５−４に示されているように、奇数センス線は、隣接したプログラム状態Ｌ１とＬ２との間に読み出しマージンＲＤｏが関連付けられているセル２０３に結合されている。

図２Ａおよび２Ｂに示す実施形態では、偶数センス線の第１のサブセットは、セル２０６に結合された偶数センス線の第２のサブセットおよびセル２０３に結合された奇数センス線より少ない記憶可能なビット数、例えば、より少ないプログラム状態が割り当てられたセル２０２に結合されているので、読み出しマージンＲＤｅ−１は読み出しマージンＲＤｅ−２およびＲＤｏより大きい。同様に、奇数センス線セル２０３は偶数センス線セル２０６の第２のサブセットより少ない記憶可能なビット数が割り当てられているので、読み出しマージンＲＤｏは読み出しマージンＲＤｅ−２より大きい。

当業者には分かるように、プログラミングウィンドウは有限であるので、例えば、セルのＶｔレベルが調整可能である電圧範囲は有限であるので、隣接したプログラム状態の間のマージン、例えば、電圧差は、割り当てられた状態の個数が増加するのにつれて減少する。隣接したプログラム状態の間の読み出しマージン、例えば、電圧差が減少するとき、目標セルの状態を正確に読み出す能力は低下する可能性がある。即ち、隣接したプログラム状態、例えば、プログラム電圧レベルの間の電圧差が減少するとき、セルがどのプログラム状態にプログラムされているかを識別することがより困難になる。この問題は、所望の状態にプログラムされている目標セルの後に続いてプログラムされた隣接セルによって引き起こされたＦＧ−ＦＧ干渉影響に起因した、プログラムされた目標セルへのＶｔシフトによって悪化される可能性がある。

不揮発性メモリセルのアレイと関連付けられた浮遊ゲート対浮遊ゲート（ＦＧ−ＦＧ）干渉は、図２Ａおよび２Ｂの実施形態に示されているように所定の選択線に沿ってセンス線のサブセットに結合されたセルと関連付けられた記憶可能なビット数を変更することにより軽減される可能性がある。ＦＧ−ＦＧ干渉は、図４Ａおよび４Ｂに関連して後述するような実施形態に従ってサブセットに結合されたページの下位ページおよび上位ページをプログラミングすることによっても軽減される可能性がある。

図３は浮遊ゲート対浮遊ゲート干渉を軽減する従来のプログラミング方法を示している。当業者には分かるように、マルチレベルメモリセルは複数のプログラミングパスでプログラムされてもよい。複数のプログラミングパスを実行することは、特定のプログラム状態へのセルのプログラミングと関連付けられたＶｔレベルシフトの大きさを低減可能であり、このことは先にプログラムされた隣接セルの望ましくないＶｔレベルシフトを低減可能である。

図３では、グラフ３０１は、第１のプログラミングパスの後、例えば、下位ページのプログラミングプロセスの後のセルに対するＶｔ分布３４０−０および３４０−１を示し、グラフ３０３は、第２のプログラミングパスの後、例えば、上位ページのプログラミングプロセスの後のＶｔ分布３４２−０、３４２−１、３４２−１および３４２−３を示している。図３に示す方法は、セルが消去条件、例えば、消去状態に対応する初期Ｖｔレベルから、図３に示すようにある程度の異なるプログラムレベル、例えば、プログラム状態Ｌ１、Ｌ２、Ｌ３およびＬ４のうちの所望のプログラムレベルに対応するＶｔレベルにプログラムされる２パスプログラミング方法である。

図３に示す方法は、１セル当たりに２ビットのデータを記憶する不揮発性マルチレベルメモリセルのための方法である。したがって、セルは、下位ページおよび上位ページの両方のプログラミングプロセスが実行された後、４個のデータ状態のうちの１つの状態、例えば、図示されているようにＬ１、Ｌ２、Ｌ３またはＬ４にプログラムされる。しかし、本開示の実施形態は１セル当たりに２ビットを記憶するＭＬＣに限定されることはなく、例えば、いくつかの実施形態では、ＭＬＣは１セル当たりに２ビット以外のビットを記憶することがあり、１セル当たりに非整数型の数のビットを記憶することがある。

図３に示す方法では、セルの下位ページのプログラミング、例えば、第１のプログラミングパスは、消去状態に対応するＶｔレベルからＶｔ分布３４０−０および３４０−１のうちの１つの範囲内にあるＶｔレベルへセルをプログラミングすることを含む。Ｖｔ分布３４０−０および３４０−１は、下位ページプログラミングプロセスの間にセルが消去状態からプログラムされてもよい第１の個数の状態を表現している。セルの上位ページのプログラミング、例えば、引き続き実行される第２のプログラミングパスは、分布３４０−０および３４０−１のうちの１つの範囲内にあるＶｔレベルからＶｔ分布３４２−０（Ｌ０）、３４２−１（Ｌ１）、３４２−３（Ｌ３）および３４２−４（Ｌ４）のうちの１つの範囲内にあるＶｔレベルへセルをプログラミングすることを含む。即ち、Ｖｔ分布３４２−０（Ｌ０）、３４２−１（Ｌ１）、３４２−３（Ｌ３）および３４２−４（Ｌ４）は、上位ページのプログラミングプロセスの間に、セルが第１の個数の状態、例えば、分布３４０−１および３４０−２のうちの１つからプログラムされてもよい第２の個数の状態を表現している。

図３に示すように、状態Ｌ０にプログラムされるべきセルおよび状態Ｌ１にプログラムされるべきセルは下位ページのプログラミングの間に分布３４０−０にプログラムされ、状態Ｌ２およびＬ３にプログラムされるセルは下位ページのプログラミングの間に分布３４０−１にプログラムされる。即ち、セルが下位ページのプログラミングの間にプログラムされる第１の個数の状態、例えば、３４０−０および３４０−１のうちの特定の１つの状態は、セルが上位ページのプログラミングプロセスの間にプログラムされるべき第２の個数の状態、例えば、プログラム状態Ｌ０、Ｌ１、Ｌ２およびＬ３のうちの特定の１つの状態に基づいている。図３のプログラミング方法は、分布３４０−０から分布３４２−０（Ｌ０）または３４２−１（Ｌ１）へのセルのプログラミングと関連付けられたＶｔシフト量３４５−１という結果となり、分布３４０−１から分布３４２−２（Ｌ２）または３４２−３（Ｌ３）へのセルのプログラミングと関連付けられたＶｔシフト量３４５−２という結果となる。

図３は、セルが分布３４０−０、例えば、消去状態から最高のプログラム状態Ｌ３、例えば、３４３−３へプログラムされる異なる方法に従ってプログラムされた場合に、セルの最大Ｖｔシフト量に対応しているＶｔシフト量３４５−３をさらに示している。セルのプログラミングと関連付けられたＶｔシフト量を削減することは、望ましくないＦＧ−ＦＧ干渉効果、例えば、先にプログラムされた隣接セル、例えば、Ｌ１、Ｌ２、Ｌ３またはＬ４のような最終的なプログラム状態へ先にプログラムされた隣接セルが被るＶｔレベルシフトを減少させる可能性がある。最終的なプログラム状態にプログラムされたメモリセルは、下位ページおよび上位ページのプログラミングプロセスを受けたセル、例えば、さらなるプログラミングパルスを受けることがないセルを指す。

図４Ａは本開示の実施形態による異なる記憶可能な桁数を有するメモリセルのプログラミングと関連付けられた２パスプログラミング方法を示す。図４Ａに示す実施形態は、第１の偶数（ｅ−１）番号のセンス線４３２−１（ＢＬ）に結合されたセルと、第１の奇数（ｏ−１）番号のセンス線４３３−１（ＢＬ１）に結合されたセルと、第２の偶数（ｅ−２）番号のセンス線４３６−１（ＢＬ２）に結合されたセルと、第２の奇数（ｏ−２）番号のセンス線４３３−２（ＢＬ３）に結合されたセルと関連付けられたＶｔ分布を含む。図４Ａに示す４本のセンス線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３と関連付けられたＶｔ分布は、第５のセンス線に結合されたセルと関連付けられたＶｔ分布が第１の偶数番号のセンス線４３２−１（ＢＬ０）と関連付けられたＶｔ分布と一致し、第６のセンス線に結合されたセルと関連付けられたＶｔ分布が第１の奇数番号のセンス線４３３−１（ＢＬ１）と関連付けられたＶｔ分布と一致し、第７のセンス線に結合されたセルと関連付けられたＶｔ分布が第２の偶数番号のセンス線４３６−１（ＢＬ２）と関連付けられたＶｔ分布と一致し、第８のセンス線に結合されたセルと関連付けられたＶｔ分布が第２の奇数番号のセンス線４３３−２（ＢＬ３）と関連付けられたＶｔ分布と一致する、等、センス線方向に続いてもよい。

図４Ａは、第１の下位ページ（ＬＰ）プログラミングプロセスの後、および、上位ページ（ＵＰ）プログラミングプロセスの後にセンス線４３２−１、４３３−１、４３６−１および４３３−２に結合されたメモリセルのＶｔ分布を示す。即ち、メモリセルは２パスプログラミング方法、例えば、セルが第１の個数の状態のうちの１つの状態にプログラムされる第１のパスと、セルが第２の個数の状態のうちの１つの状態にプログラムされる後続のパスとに従ってプログラムされる。

図４Ａに示す実施形態では、センス線４３２−１に結合されたセルは、３個のプログラム状態Ｌ０、Ｌ１およびＬ３に対応する１．５ビット／セルを記憶するように構成され、センス線４３３−１および４３３−２に結合されたセルは、４個のプログラム状態Ｌ０、Ｌ１、Ｌ２およびＬ３に対応する２ビット／セルを記憶するように構成され、センス線４３６−１に結合されたセルは、６個のプログラム状態Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４およびＬ５に対応する２．５ビット／セルを記憶するように構成されている。しかし、実施形態は、特定の記憶可能な桁数、例えば、記憶可能なビット数、および／または、特定のセンス線に結合されたメモリセルのプログラム状態の個数に限定されない。

第１の偶数センス線４３２−１と関連付けられた下位ページのプログラミングプロセスＬＰｅ−１において、第１の偶数センス線４３２−１および選択された行選択線に結合されたセルは下位ページＶｔ分布４５０−０および４５０−１のうちの１つにプログラムされる。矢印によって示されているように、上位ページＶｔ分布４５２−０（Ｌ０）に引き続きプログラムされるべき第１の偶数センス線４３２−１のセルは下位ページＶｔ分布４５０−０にプログラムされる。上位ページＶｔ分布４５２−１（Ｌ１）または４５２−２（Ｌ２）に引き続きプログラムされるべき第１の偶数センス線４３２−１のセルは下位ページＶｔ分布４５０−１にプログラムされる。

第１の奇数センス線４３３−１と関連付けられた下位ページのプログラミングプロセスＬＰｏ−１において、第１の奇数センス線４３３−１および選択された行選択線に結合されたセルは下位ページＶｔ分布４５３−０および４５３−１のうちの１つにプログラムされる。矢印によって示されているように、上位ページＶｔ分布４５５−０（Ｌ０）または４５５−１（Ｌ１）に引き続きプログラムされるべき第１の奇数センス線４３３−１のセルは下位ページＶｔ分布４５３−０にプログラムされる。上位ページＶｔ分布４５５−２（Ｌ２）または４５５−３（Ｌ３）に引き続きプログラムされるべき第１の奇数センス線４３３−１のセルは下位ページＶｔ分布４５３−１にプログラムされる。

第２の偶数センス線４３６−１と関連付けられた下位ページのプログラミングプロセスＬＰｅ−２において、第２の偶数センス線４３６−１および選択された行選択線に結合されたセルは下位ページＶｔ分布４５６−０および４５６−１のうちの１つにプログラムされる。矢印によって示されているように、上位ページＶｔ分布４５８−０（Ｌ０）または４５８−１（Ｌ１）に引き続きプログラムされるべき第２の偶数センス線４３６−１のセルは下位ページＶｔ分布４５６−０にプログラムされる。上位ページＶｔ分布４５８−２（Ｌ２）、４５８−３（Ｌ３）、４５８−４（Ｌ４）または４５８−５（Ｌ５）に引き続きプログラムされるべき第２の偶数センス線４３６−１のセルは下位ページＶｔ分布４５６−１にプログラムされる。波線矢印によって示されているように、いくつかの実施形態では、上位ページＶｔ分布４５８−２（Ｌ２）に引き続きプログラムされるべき第２の偶数センス線４３６−１のセルは下位ページＶｔ分布４５６−０にプログラムされてもよく、例えば、上位ページプログラミングの間に４５８−２（Ｌ２）にプログラムされるべきセルは下位ページプログラミングの間に下位ページＶｔ分布４５６−０または４５６−１のいずれかにプログラムされてもよい。

第２の奇数センス線４３２−２と関連付けられた下位ページのプログラミングプロセスＬＰｏ−２において、第２の奇数センス線４３２−２および選択された行選択線に結合されたセルは下位ページＶｔ分布４５７−０および４５７−１のうちの１つにプログラムされる。矢印によって示されているように、上位ページＶｔ分布４５９−０（Ｌ０）または４５９−１（Ｌ１）に引き続きプログラムされるべき第２の奇数センス線４３３−２のセルは下位ページＶｔ分布４５７−０にプログラムされる。上位ページＶｔ分布４５９−２（Ｌ２）または４５９−３（Ｌ３）に引き続きプログラムされるべき第２の奇数センス線４３３−２のセルは下位ページＶｔ分布４５７−１にプログラムされる。

様々な実施形態において、かつ、図４Ａに示されているように、下位ページベリファイ電圧（ＬＰｖ）レベル４６１は、異なる記憶可能なビット数を有し、異なるセンス線に結合されたセルによって共有される。即ち、下位ページＶｔ分布４５０−１、４５３−１、４５６−１および４５７−１に対応するプログラムベリファイ電圧レベル、例えば、ＬＰｖレベル４６１は揃えられてもよい。例えば、下位ページＶｔ分布４５０−１、４５３−１、４５６−１および４５７−１と関連付けられたベリファイ電圧レベル４６１は、それぞれのセンス線４３２−１、４３３−１、４３６−１および４３３−２に結合され、選択された選択線、例えば、図２Ａに示す選択線２０５に結合されたセルによって共有される。

第１の偶数センス線４３２−１と関連付けられた上位ページのプログラミングプロセスＵＰｅ−１において、第１の偶数センス線４３２−１および選択された行選択線に結合されたセルは上位ページＶｔ分布４５２−０、４５２−１および４５２−２のうちの１つにプログラムされる。第１の奇数センス線４３３−１と関連付けられた上位ページのプログラミングプロセスＵＰｏ−１において、第１の奇数センス線４３３−１および選択された行選択線に結合されたセルは上位ページＶｔ分布４５５−０、４５５−１、４５５−２および４５５−３のうちの１つにプログラムされる。第２の偶数センス線４３６−１と関連付けられた上位ページのプログラミングプロセスＵＰｅ−２において、第２の偶数センス線４３６−１および選択された行選択線に結合されたセルは上位ページＶｔ分布４５８−０、４５８−１、４５８−２、４５８−３、４５８−４および４５８−５のうちの１つにプログラムされる。第２の奇数センス線４３２−２と関連付けられた上位ページのプログラミングプロセスＵＰｏ−２において、第２の奇数センス線４３２−２および選択された行選択線に結合されたセルは上位ページＶｔ分布４５９−０、４５９−１、４５９−２および４５９−３のうちの１つにプログラムされる。

図４Ｂは図４Ａに示す実施形態による異なる記憶可能な桁数を有するメモリセルをプログラミングするプログラミング動作の実施形態を示す表である。図４Ａと関連して説明したように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたセルは、第１の記憶可能なビット数、例えば、本実施形態では、１．５ビット／セルを記憶するように構成されている。第１の奇数センス線４３３−１（ＢＬ１）に結合されたセルは、第２の記憶可能なビット数、例えば、本実施形態では、２ビット／セルを記憶するように構成されている。第２の偶数センス線４３６−１（ＢＬ２）に結合されたセルは、第３の記憶可能なビット数、例えば、本実施形態では、２．５ビット／セルを記憶するように構成されている。第２の奇数センス線４３３−２（ＢＬ３）に結合されたセルは、第１の奇数センス線４３３−１（ＢＬ１）と同じ記憶可能なビット数、例えば、本実施形態では、２ビット／セルを記憶するように構成されている。

上述の通り、図４Ａおよび４Ｂに示すセンス線、例えば、センス線４３２−１、４３３−１、４３６−１および４３２−２と関連づけられた記憶可能な桁数は、センス線方向に後続のセンス線に対し繰り返されてもよい。例えば、図２Ａおよび２Ｂの実施形態において示されているように、次の４本のセンス線、例えば、図２Ａに示すＢＬ４、ＢＬ５、ＢＬ６およびＢＬ７は、それぞれ、センス線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３と類似した記憶可能な桁数を有する。

図２Ａおよび２Ｂと関連して上述したように、様々な実施形態では、第１の偶数番号のセンス線４３２−１（ＢＬ０）は、偶数センス線の第１のサブセット、例えば、１．５ビット／セルを記憶するセルに結合された偶数センス線のサブセットを表現し、第２の偶数番号のセンス線４３６−１（ＢＬ２）は、偶数センス線の第２のサブセット、例えば、２．５ビット／セルを記憶するセルに結合された偶数センス線のサブセットを表現している。このような実施形態において、かつ、図４Ｂに示されているように、偶数番号のセンス線の第１のサブセット、例えば、４３２−１と、偶数番号のセンス線の第２のサブセット、例えば、４３６−１とは、１つおきの偶数センス線毎に交互にされてもよい。即ち、次の偶数番号のセンス線、例えば、ＢＬ４（図示せず）に結合されたセルは、ＢＬ０に結合されたセルと同じ記憶可能な桁数、例えば、本例では、１．５ビット／セルを有し、一方、次の後続の偶数番号のセンス線、例えば、ＢＬ６（図示せず）に結合されたセルは、ＢＬ２に結合されたセルと同じ記憶可能な桁数、例えば、本例では、２．５ビット／セルを有することになる。

図４Ｂの実施形態では、プログラムされるべき不揮発性マルチレベルメモリセルのそれぞれは、関連付けられた下位ページ（図示されているようにＬＰ）および関連付けられた上位ページ（図示されているようにＵＰ）を有する。即ち、特定の選択線、例えば、図示されているようにＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４およびＷＬ５に結合され、特定のセンス線、例えば、４３２−１、４３３−１、４３６−１および４３３−２に結合された各セルは、図４Ａに示すプログラミングプロセスのような下位ページ／上位ページのプログラミングプロセスを用いてプログラムされる。本明細書で使用されているように、（複数の）セルの下位ページをプログラミングするとは、（複数の）セルに対し下位ページプログラミングプロセスを実行することを表し、（複数の）セルの上位ページをプログラミングするとは、（複数の）セルに対し上位ページプログラミングを実行することを表している。表４００において、三角形４５２は、第１の偶数番号のセンス線、例えば、４３２−１（ＢＬ０）に結合されたセルの上位ページを表現し、菱形４５６は、第２の偶数番号のセンス線、例えば、４３６−１（ＢＬ２）に結合されたセルの上位ページを表現し、円形４５３は、奇数番号のセンス線、例えば、４３３−１（ＢＬ１）および４３３−２（ＢＬ３）に結合されたセルを表現している。

図４Ｂに示す実施形態では、プログラミングの順序は「０」から始まる増加数列に従う。同一の数値識別子は並列プログラミング、例えば、実質的に同時に現れるプログラミングを指定する。例えば、表４００では、識別子「１」は、ＷＬ０およびセンス線４３３−１に結合されたメモリセルの下位ページ（ＬＰ）と、ＷＬ０およびセンス線４３３−２に結合された下位ページ（ＬＰ）とが並列に、例えば、同時にプログラムされることを指定する。

様々な実施形態では、プログラミングは、不揮発性メモリセルの特定のブロックのソース線に隣接している選択線を使ってアレイの底から開始される。図４Ｂに示す実施形態では、プログラミングは、アレイ、例えば、図１に示すアレイ１００のソース線に隣接してもよい選択線ＷＬ０から開始される。

図４Ｂに示す表４００は、プログラムされるべきメモリセルと関連付けられた下位ページ（ＬＰ）および上位ページ（ＵＰ）のプログラミング順序を示す。図４Ｂのプログラミング動作の実施形態に示され、かつ、「０」によって指定されているように、プログラミング動作は、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ０セルと関連付けられた下位ページと、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ０セルと関連付けられた下位ページとを並列にプログラミングすることから始まる。様々な実施形態において、かつ、図４Ａに示されているように、偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ０セルは、偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ０セルが記憶するように構成されているビット／セルの数、例えば、２．５ビット／セルより少ないビット／セルの数、例えば、１．５ビット／セルを記憶するように構成されている。

プログラミング動作は、例えば、「１」によって指定されているように、第１の奇数センス線４３３−１（ＢＬ１）に結合されたＷＬ０セルと関連付けられた下位ページと、第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ０セルと関連付けられた下位ページとを並列にプログラミングし続ける。様々な実施形態において、かつ、図４Ｂに示されているように、奇数センス線４３３−１（ＢＬ１）および４３３−２（ＢＬ３）に結合されたＷＬ０セルは、偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ０セルが記憶するように構成されているビット／セルの数、例えば、２．５ビット／セルより少ないビット／セルの数、例えば、２ビット／セルを記憶するように構成されている。このような実施形態において、かつ、図４Ｂに示されているように、奇数センス線４３３−１（ＢＬ１）および４３３−２（ＢＬ３）に結合されたＷＬ０セルは、偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ０セルが記憶するように構成されているビット／セルの数、例えば、１．５ビット／セルより多いビット／セルの数、例えば、２ビット／セルを記憶するように構成されている。

プログラミング動作は、例えば、「２」によって指定されているように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ１セルと関連付けられた下位ページと、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ１セルと関連付けられた下位ページとを並列にプログラミングし続ける。プログラミング動作は、例えば、「３」によって指定されているように、第１の奇数センス線４３３−１（ＢＬ１）に結合されたＷＬ１セルと関連付けられた下位ページと、第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ１セルと関連付けられた下位ページとを並列にプログラミングし続ける。

プログラミング動作は、例えば、「４」によって指定されているように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ０セルの上位ページ４５２をプログラミングし続ける。「５」によって指定されているように、動作は、第１の奇数センス線４３３−１（ＢＬ１）および第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ０セルの上位ページ４５３を並列にプログラミングし続ける。「６」によって指定されているように、動作は、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ０セルの上位ページ４５６をプログラミングし続ける。即ち、図４Ｂの実施形態では、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ０セルの上位ページ４５２と、第２の偶数センス線４３６−１に結合されたＷＬ０セルの上位ページ４５６とは別々にプログラムされ、例えば、上位ページ４５２が上位ページ４５６より前にプログラムされる。交互の偶数番号のセンス線４３２−１および４３６−１に結合されたセルの上位ページ４５２および４５６を別々にプログラミングし、センス線４３２−１および４３６−１に結合されたセルの下位ページを並列にプログラミングすることは、隣接セル、例えば、隣接した奇数番号のセンス線４３３−１および４３３−２に結合されたセルおよび／または隣接した選択線に結合された隣接セルと関連付けられたＦＧ−ＦＧ干渉を軽減する可能性がある。

「７」によって指定されているように、プログラミング動作は、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ２セルと関連付けられた下位ページと、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ２セルと関連付けられた下位ページとを並列にプログラミングし続ける。プログラミング動作は、例えば、「８」によって指定されているように、第１の奇数センス線４３３−１（ＢＬ１）に結合されたＷＬ２セルと関連付けられた下位ページと、第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ２セルと関連付けられた下位ページとを並列にプログラミングし続ける。

プログラミング動作は、例えば、「９」によって指定されているように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ１セルの上位ページ４５２をプログラミングし続ける。「１０」によって指定されているように、動作は、第１の奇数センス線４３３−１（ＢＬ１）および第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ１セルの上位ページ４５３を並列にプログラミングし続ける。「１１」によって指定されているように、動作は、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ１セルの上位ページ４５６をプログラミングし続ける。即ち、図４Ｂの実施形態では、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ１セルの上位ページ４５２と、第２の偶数センス線４３６−１に結合されたＷＬ１セルの上位ページ４５６とは別々にプログラムされ、例えば、上位ページ４５２が上位ページ４５６より前にプログラムされる。

「１２」によって指定されているように、プログラミング動作は、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ３セルと関連付けられた下位ページと、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ３セルと関連付けられた下位ページとを並列にプログラミングし続ける。プログラミング動作は、例えば、「１３」によって指定されているように、第１の奇数センス線４３３−１（ＢＬ１）に結合されたＷＬ３セルと関連付けられた下位ページと、第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ３セルと関連付けられた下位ページとを並列にプログラミングし続ける。

プログラミング動作は、例えば、「１４」によって指定されているように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ２セルの上位ページ４５２をプログラミングし続ける。「１５」によって指定されているように、動作は、第１の奇数センス線４３３−１（ＢＬ１）および第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ２セルの上位ページ４５３を並列にプログラミングし続ける。「１６」によって指定されているように、動作は、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ２セルの上位ページ４５６をプログラミングし続ける。即ち、図４Ｂの実施形態では、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ２セルの上位ページ４５２と、第２の偶数センス線４３６−１に結合されたＷＬ２セルの上位ページ４５６とは別々にプログラムされ、例えば、上位ページ４５２が上位ページ４５６より前にプログラムされる。

「１７」によって指定されているように、プログラミング動作は、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ４セルと関連付けられた下位ページと、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ４セルと関連付けられた下位ページとを並列にプログラミングし続ける。プログラミング動作は、例えば、「１８」によって指定されているように、第１の奇数センス線４３３−１（ＢＬ１）に結合されたＷＬ４セルと関連付けられた下位ページと、第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ４セルと関連付けられた下位ページとを並列にプログラミングし続ける。

プログラミング動作は、例えば、「１９」によって指定されているように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ３セルの上位ページ４５２をプログラミングし続ける。「２０」によって指定されているように、動作は、第１の奇数センス線４３３−１（ＢＬ１）および第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ３セルの上位ページ４５３を並列にプログラミングし続ける。「２１」によって指定されているように、動作は、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ３セルの上位ページ４５６をプログラミングし続ける。即ち、図４Ｂの実施形態では、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ３セルの上位ページ４５２と、第２の偶数センス線４３６−１に結合されたＷＬ３セルの上位ページ４５６とは別々にプログラムされ、例えば、上位ページ４５２が上位ページ４５６より前にプログラムされる。

「２２」によって指定されているように、プログラミング動作は、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ５セルと関連付けられた下位ページと、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ５セルと関連付けられた下位ページとを並列にプログラミングし続ける。プログラミング動作は、例えば、「２３」によって指定されているように、第１の奇数センス線４３３−１（ＢＬ１）に結合されたＷＬ５セルと関連付けられた下位ページと、第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ５セルと関連付けられた下位ページとを並列にプログラミングし続ける。

プログラミング動作は、例えば、「２４」によって指定されているように、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ４セルの上位ページ４５２をプログラミングし続ける。「２５」によって指定されているように、動作は、第１の奇数センス線４３３−１（ＢＬ１）および第２の奇数センス線４３３−２（ＢＬ３）に結合されたＷＬ４セルの上位ページ４５３を並列にプログラミングし続ける。「２６」によって指定されているように、動作は、第２の偶数センス線４３６−１（ＢＬ２）に結合されたＷＬ４セルの上位ページ４５６をプログラミングし続ける。即ち、図４Ｂの実施形態では、第１の偶数センス線４３２−１（ＢＬ０）に結合されたＷＬ４セルの上位ページ４５２と、第２の偶数センス線４３６−１に結合されたＷＬ４セルの上位ページ４５６とは別々にプログラムされ、例えば、上位ページ４５２が上位ページ４５６より前にプログラムされる。

図４Ｂの表４００によって示されるプログラミング動作の実施形態は、後続の選択線、例えば、ＷＬ６、ＷＬ７、ＷＬ８など（図示せず）を通して続けられる。したがって、図４Ｂの実施形態のプログラミング動作は、プログラムされているメモリブロック全体に対し繰り返されてもよい。不揮発性メモリセルのアレイと関連付けられた浮遊ゲート対浮遊ゲート（ＦＧ−ＦＧ）干渉は、所定の選択線に沿ってセンス線のサブセットに結合されたセルと関連付けられた割り当て済みの記憶可能なビット数を変更し、本開示の１つ以上の実施形態に従ってセルをプログラミングすることにより軽減され得る。

図５は本開示の実施形態による少なくとも１つのメモリ装置５２０を有する電子メモリシステム５００の機能ブロック図である。メモリシステム５００は、マルチレベル不揮発性セルからなるメモリアレイ５３０を含む不揮発性メモリ装置５２０に結合されたプロセッサ５１０を含む。メモリシステム５００は別個の集積回路を含んでもよく、または、プロセッサ５１０およびメモリ装置５２０の両方が同じ集積回路に搭載されてもよい。プロセッサ５１０は、マイクロプロセッサ、または、特定用途向け集積回路（ＡＳＩＣ）のような他のタイプの制御回路でもよい。

明確にするため、電子メモリシステム５００は、本開示に特に関係のある特徴に重点を置くように簡略化されている。メモリ装置５２０は、ＮＡＮＤアーキテクチャをもつ浮遊ゲートフラッシュメモリセルでもよい不揮発性メモリセルのアレイ５３０を含む。メモリセルの各行の制御ゲートは選択線と結合されているが、メモリセルのドレイン領域はセンス線に結合されている。同様のことが図１に示されているように、メモリセルのソース領域はソース線に結合されている。当業者には分かるように、センス線およびソース線へのメモリセルの接続の様態は、アレイがＮＡＮＤアーキテクチャであるか、ＮＯＲアーキテクチャであるか、ＡＮＤアーキテクチャであるか、または、いくつかの他のメモリアレイアーキテクチャでるかに依存する。

図５の実施形態は、Ｉ／Ｏ回路５６０を介してＩ／Ｏ接続部５６２によって供給されたアドレス信号をラッチするためにアドレス回路５４０を含む。アドレス信号は、メモリアレイ５３０にアクセスするため、行デコーダ５４４および列デコーダ５４６によって受信され、復号化される。本開示を考慮して、アドレス入力接続部の数はメモリアレイ５３０の密度およびアーキテクチャに依存すること、ならびに、アドレスの数は、メモリセルの数の増加と、メモリブロックおよびアレイの数の増加と共に増加することが当業者には分かるであろう。

不揮発性セルのメモリアレイ５３０は、本明細書に記載された実施形態により個数の変化する割当済みのプログラム状態と変化するビット割り当てとを有する不揮発性マルチレベルメモリセルを含んでもよい。メモリ装置５２０は、本実施形態では読み出し／ラッチ回路５５０でもよいセンス／バッファ回路を使用してメモリアレイの列の電圧および／または電流の変化をセンスすることによりメモリアレイ５３０の中のデータを読み出す。読み出し／ラッチ回路５５０はメモリアレイ５３０からデータのページまたは行を読み出し、ラッチしてもよい。Ｉ／Ｏ回路５６０は、Ｉ／Ｏ接続部５６２を亘るプロセッサ５１０との双方向データ通信のため含まれている。書き込み回路５５５はデータをメモリアレイ５３０に書き込むため含まれている。

制御回路５７０は、プロセッサ５１０から制御接続部５７２によって供給された信号を復号化する。これらの信号は、データ読み出し動作、データ書き込み動作、および、データ消去動作を含むメモリアレイ５３０の動作を制御するため使用されるチップ信号と、書き込み許可信号と、アドレスラッチ信号とを含んでもよい。様々な実施形態では、制御回路５７０は、本開示の作動およびプログラミングの実施形態を実施するためプロセッサ５１０からの命令を実行する責任がある。制御回路５７０は状態機械、シーケンサ、または、他のタイプのコントローラでもよい。付加的な回路および制御信号を設けてもよいことと、図５のメモリ装置の詳細は図示の簡単化を実現しやすくするため削減されていることとが当業者には分かるであろう。

図６は本開示の実施形態による少なくとも１つのメモリ装置を有するメモリモジュールの機能ブロック図である。メモリモジュール６００はメモリカードとして図示されているが、メモリモジュール６００を参照して説明する概念は、他のタイプの着脱式または携帯型のメモリ（例えば、ＵＳＢフラッシュドライブ）にも適用可能であり、本明細書で使用される「メモリモジュール」の範囲に含まれることが意図されている。さらに、１つの例示的な形状因子が図６に示されているが、これらの概念は他の形状因子にも同様に適用可能である。

いくつかの実施形態では、メモリモジュール６００は、１つ以上のメモリ装置６１０を収容するために（図示されているように）筐体６０５を含むが、このような筐体はすべての装置または装置用途に不可欠ではない。少なくとも１つのメモリ装置６１０は、本明細書に記載された実施形態によってプログラムおよび／または読み出しが可能である不揮発性マルチレベルメモリセルのアレイを含む。存在する場合、筐体６０５は、ホスト装置との通信のための１つ以上の接点６１５を含む。ホスト装置の例としては、デジタルカメラ、デジタル記録・再生装置、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インターフェイスハブなどが挙げられる。いくつかの実施形態に対し、接点６１５は標準化されたインターフェイスの形をしている。例えば、ＵＳＢフラッシュドライブの場合、接点６１５は、ＵＳＢ Ａタイプのオス型コネクタの形であるかもしれない。いくつかの実施形態では、接点６１５は、サンディスク社によってライセンス供与されているコンパクトフラッシュ（商標）メモリカード、ソニー株式会社によってライセンス供与されているメモリスティック（商標）メモリカード、株式会社東芝によってライセンス供与されているＳＤセキュアデジタル（商標）メモリカードなどで見られるかもしれないインターフェイスのような半独占的なインターフェイスの形をしている。しかし、一般に、接点６１５は、メモリモジュール６００と接点６１５のための互換性のある収容部を有するホストとの間で、制御信号、アドレス信号、および／または、データ信号を受け渡すためのインターフェイスを提供する。

メモリモジュール６００は、場合により、１つ以上の集積回路および／または別個のコンポーネントであることがある付加回路６２０を含むことがある。いくつかの実施形態では、付加回路６２０は、複数のメモリ装置６１０に亘るアクセスを制御し、および／または、外部ホストとメモリ装置６１０との間に変換層を提供するメモリコントローラのような制御回路を含むことがある。例えば、接点６１５の個数と１台以上のメモリ装置６１０への６１０接続部の個数との間に１対１の対応関係が存在しないことがある。よって、メモリコントローラは、適切な時機に適切なＩ／Ｏ接続部で適切な信号を受信するため、または、適切な時機に適切な接点６１５に適切な信号を供給するため、メモリ装置６１０のＩ／Ｏ接続部（図６に示されていない）を選択的に結合する。同様に、ホストとメモリ装置６００との間の通信プロトコルは、メモリ装置６１０のアクセスのため必要とされるプロトコルとは異なることがある。メモリコントローラは、この場合、メモリ装置６１０への所望のアクセスを実現するために、ホストから受信されたコマンドシーケンスを適切なコマンドシーケンスに翻訳可能である。このような翻訳は、コマンドシーケンスに加えて信号電圧レベルの変化をさらに含むことがある。

付加回路６２０は、ＡＳＩＣによって実行されるかもしれない論理関数のようなメモリ装置６１０の制御に関係しない機能をさらに含むことがある。さらに、付加回路６２０は、パスワード保護、バイオメトリクスなどのような、メモリモジュール６００への読み出しまたは書き込みアクセスを制限する回路を含むことがある。付加回路６２０はメモリモジュール６００の状態を示す回路を含むことがある。例えば、付加回路６２０は、電力がメモリモジュール６００に供給されているかどうか、および、メモリモジュール６００が現在アクセス中であるかどうかを判定し、給電中の定常光とアクセス中の点滅光のように、メモリモジュールの状態の指標を表示する機能を含むことがある。付加回路６２０は、メモリモジュール６００の内部の電力要求を調節するのを助けるデカップリングキャパシタのような受動装置をさらに含むことがある。
まとめ

不揮発性メモリセルを作動する方法、装置、モジュール、および、システムが明らかにされている。１つの方法の実施形態は、第１のセンス線に結合された第１のセルによって記憶されるべき第１のビット数を割り当てるステップと、第１のセンス線に隣接した第２のセンス線に結合された第２のセルによって記憶されるべき第２のビット数を割り当てるステップと、第２のセンス線に隣接した第３のセンス線に結合された第３のセルによって記憶されるべき第３のビット数を割り当てるステップとを含む。第１のセルに割り当てられたビット数は第２のセルに割り当てられたビット数未満であり、第２のセルに割り当てられたビット数は第３のセルに割り当てられたビット数未満である。この方法は、第１のセルと関連付けられた下位ページと第３のセルと関連付けられた下位ページとを並列にプログラミングするステップと、第１のセルと関連付けられた上位ページと第３のセルと関連付けられた上位ページとを別々にプログラミングするステップとを含む。

特定の実施形態を本明細書において示し説明したが、当業者には、同じ結果を実現することが予想される仕組みが、示されている特定の実施形態と置き換えられ得ることが分かるであろう。本開示は本開示の様々な実施形態の適応または変形を、網羅するように意図されている。以上の説明は限定的な形式ではなく、例示的な形式で行われていることが理解されるべきである。上記の実施形態の組み合わせ、および、本明細書に特に記載されていない他の実施形態は、上記の説明を読めば当業者には明らかであろう。本開示の様々な実施形態の範囲は上記の構造および方法が使用される他の用途を含む。したがって、本開示の種々の実施形態の範囲は、添付の特許請求の範囲を、このような特許請求の範囲の権利を有する均等物の全範囲と共に参照して決定されるべきである。

以上の詳細な説明において、様々な特徴が開示を簡略化する目的のため単一の実施形態の中に集められている。この開示の手法は、本開示の開示された実施形態が各請求項に明白に記載された特徴以外の特徴を使用する必要があるという意図を反映するものとして解釈されるべきでない。それどころか、特許請求の範囲が示しているように、発明の主題は、単一の開示された実施形態の全ての特徴より少ない特徴にある。これによって、特許請求の範囲は、各請求項が別個の実施形態として独立している状態で、詳細な説明に組み込まれている。

Claims (25)

1. メモリセルのアレイ（１００）を作動する方法であって、
   第１のセル（２０２）を第１の個数の状態（４５０−０，４５０−１）のうちの１つの状態に、第２のセル（２０６）を第２の個数の状態（４５６−０，４５６−１）のうちの１つの状態に、並列にプログラミングするステップと、
   前記第１の個数の状態（４５０−０，４５０−１）のうちの前記１つの状態に少なくとも部分的に基づいて前記第１のセル（２０２）を第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの１つの状態に、前記第２の個数の状態（４５６−０，４５６−１）のうちの前記１つの状態に少なくとも部分的に基づいて前記第２のセル（２０６）を第４の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態に、別々にプログラミングするステップと、
   を備える方法。
2. 前記第１の状態（４５０−０，４５０−１）の個数が前記第２の状態（４５６−０，４５６−１）の個数と同じであり、前記第３の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）の個数が前記第４の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）の個数と異なる、請求項１に記載の方法。
3. 前記第１のセル（２０２）を前記第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラミングするステップの前、および、前記第２のセル（２０６）を前記第４の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態にプログラミングするステップの前に、第３のセル（２０３）を第５の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの１つの状態にプログラミングするステップを含み、
   前記第３のセル（２０３）が前記第１のセル（２０２）および前記第２のセル（２０６）の両方に隣接し両方の間にある、
   請求項１に記載の方法。
4. 前記第２のセル（２０６）を前記第４の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態にプログラミングするステップの前、および、前記第１のセル（２０２）を前記第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラミングするステップの後に、前記第５の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの前記１つの状態に少なくとも部分的に基づいて前記第３のセル（２０３）を第６の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態にプログラミングするステップを含む、請求項３に記載の方法。
5. 前記第６の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）の個数が前記第３の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）の個数より多く、前記第４の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）の個数より少ない、請求項４に記載の方法。
6. 前記第３のセル（２０３）を前記第６の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態に、第４のセル（２０３）を前記第６の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態に、並列にプログラミングするステップを含み、
   前記第４のセル（２０３）が前記第２のセル（２０６）に隣接している、
   請求項４に記載の方法。
7. メモリセルのアレイ（１００）を作動する方法であって、
   第１のセル（２０２）を第１の個数の状態（４５０−０，４５０−１）のうちの１つの状態に、第２のセル（２０６）を第２の個数の状態（４５６−０，４５６−１）のうちの１つの状態に、並列にプログラミングするステップと、
   前記第１の個数の状態（４５０−０，４５０−１）のうちの前記１つの状態に少なくとも部分的に基づいて前記第１のセル（２０２）を第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの１つの状態に、前記第２の個数の状態（４５６−０，４５６−１）のうちの前記１つの状態に少なくとも部分的に基づいて前記第２のセル（２０６）を第４の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態に、別々にプログラミングするステップと、
   を備え、
   前記第１のセル（２０２）が、第１の非整数型の桁数を表現するように、第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラムされ、
   前記第２のセル（２０６）が、前記第１の非整数型の桁数とは異なる第２の非整数型の桁数を表現するように、前記第４の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの前記１つの状態にプログラムされる、
   方法。
8. メモリセルのアレイ（１００）を作動する方法であって、
   選択された行選択線（２０５）および第１の個数のセンス線（２３２−１，２３２−２，２３２−３，２３６−１，２３６−２，４３２−１，４３６−１）に結合され、前記第１の個数のセンス線の第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）に結合されたセル（２０２）が前記第１の個数のセンス線の第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）より少ない１セル当たりの桁数を記憶するように構成されている、セル（２０２，２０６）を第１の個数の状態（４５０−０，４５０−１，４５６−０，４５６−１）のうちの１つの状態に並列にプログラミングするステップと、
   前記選択された行選択線（２０５）および第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合され、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合されたセル（２０３）が前記第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）より少ない１セル当たりの桁数を記憶するように構成されている、セル（２０３）を第２の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの１つの状態に並列に引き続きプログラミングするステップと、
   前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）および前記選択された行選択線（２０５）に結合されたセル（２０２）を、前記第１の個数の状態（４５０−０，４５０−１）のうちの前記１つの状態に少なくとも部分的に基づいて、第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの１つの状態に引き続きプログラミングするステップと、
   前記第２のサブセット（２３６−１，２３６−２，４３６−１）および前記選択された行選択線（２０５）に結合されたセル（２０６）を、前記第１の個数の状態（４５０−０，４５０−１）のうちの前記１つの状態に少なくとも部分的に基づいて、第３の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）の個数および第４の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）の個数より多い第５の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態にプログラミングするステップの前に、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）および前記選択された行選択線（２０５）に結合されたセル（２０３）を、前記第２の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの前記１つの状態に少なくとも部分的に基づいて、第４の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態に引き続きプログラミングするステップと、
   を備える方法。
9. 前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）および前記選択された行選択線（２０５）に結合されたセル（２０２）を前記第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの１つの状態にプログラミングするステップが、第１の下位ページの閾値電圧（Ｖｔ）分布（４５０−０，４５０−１）から選択されたセルを、第１の記憶可能な桁数に対応する前記第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラミングするステップを含み、
   前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）および前記選択された行選択線（２０５）に結合されたセル（２０３）を前記第４の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態にプログラミングするステップが、第２の下位ページのＶｔ分布（４５３−０，４５３−１，４５７−０，４５７−１）から選択されたセルを、第２の記憶可能な桁数に対応する前記第４の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの前記１つの状態にプログラミングするステップを含み、
   前記第２のサブセット（２３６−１，２３６−２，４３６−１）および前記選択された行選択線（２０５）に結合されたセル（２０６）を前記第５の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態にプログラミングするステップが、第３の下位ページのＶｔ分布（４５６−０，４５６−１）から選択されたセルを、第３の記憶可能な桁数に対応する前記第５の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの前記１つの状態にプログラミングするステップを含む、
   請求項８に記載の方法。
10. 前記第１の個数のセンス線（２３２−１，２３２−２，２３２−３，２３６−１，２３６−２，４３２−１，４３６−１）に結合されたセル（２０２，２０６）を前記第１の個数の状態（４５０−０，４５０−１，４５６−０，４５６−１）のうちの前記１つの状態にプログラミングするステップ、および、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合されたセル（２０３）を前記第２の個数のプログラム状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの前記１つの状態にプログラミングするステップが、選択されたセルを、前記第１の下位ページのＶｔ分布（４５０−０，４５０−１）と前記第２の下位ページのＶｔ分布（４５３−０，４５３−１，４５７−０，４５７−１）と前記第３の下位ページのＶｔ分布（４５６−０，４５６−１）と関連付けられている共通のプログラムベリファイ電圧レベル（４６１）にプログラミングするステップを含む、請求項９に記載の方法。
11. １セル当たりに第１の非整数型の桁数を前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）に結合されたセル（２０２）に記憶するステップと、
    １セル当たりに第２の非整数型の桁数を前記第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）に記憶するステップと、
    を含む、請求項８に記載の方法。
12. 前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）のセル（２０２）によって記憶されたデータと、前記第２のサブセット（２３６−１，２３６−２，４３６−１）のセル（２０６）によって記憶されたデータとを並列にセンスするステップと、
    前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）の前記セル（２０２）から読み出されたデータを前記第２のサブセット（２３６−１，２３６−２，４３６−１）の前記セル（２０６）から読み出されたデータと組み合わせるステップと、
    を含む、請求項１１に記載の方法。
13. 前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）の前記セル（２０２）から読み出され、前記第２のサブセット（２３６−１，２３６−２，４３６−１）から読み出された前記組み合わされたデータを整数型のバイナリデータビットにマップするステップを含む、請求項１２に記載の方法。
14. 前記選択された行選択線（２０５）および前記センス線の第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）に結合されたセル（２０２）を前記第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラミングするステップと、
    前記選択された行選択線（２０５）および前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合されたセル（２０３）を前記第４の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの前記１つの状態にプログラミングするステップと、
    前記選択された行選択線（２０５）および前記センス線の第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）を前記第５の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの前記１つの状態にプログラミングするステップとの前に、
    次の隣接した選択された行選択線および前記第１の個数のセンス線（２３２−１，２３２−２，２３２−３，２３６−１，２３６−２，４３２−１，４３６−１）に結合されたセルを前記第１の個数の状態（４５０−０，４５０−１，４５６−０，４５６−１）のうちの１つの状態に並列にプログラミングするステップを含む、
    請求項８に記載の方法。
15. 前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）および前記次の隣接した選択された行選択線に結合されたセルを前記第３の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラミングするステップと、
    前記第２のサブセット（２３６−１，２３６−２，４３６−１）および前記次の隣接した選択された行選択線に結合されたセルを前記第５の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態にプログラミングする前に、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合され、前記次の隣接した選択された行選択線に結合されたセルを前記第４の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態に引き続きプログラミングするステップと、
    を含む、請求項１４に記載の方法。
16. 前記センス線の第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）と前記センス線の第２のサブセット（２３６−１，２３６−２，４３６−１）とが交互の偶数番号を付けられたセンス線であり、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）が奇数番号をつけられたセンス線であり、
    複数の選択された行選択線（１０５−１，．．．，１０５−Ｎ，２０５）に下位ページのプログラミングプロセスおよび上位ページのプログラミングプロセスを実行するステップを含む、
    請求項８に記載の方法。
17. メモリセルのアレイ（１００，５３０）と、
    選択された行選択線（２０５）に結合されたセルをプログラムするため前記アレイ（１００，５３０）に結合され、
    第１のセンス線（２３２−１，４３２−１）に結合され、第１の記憶可能な桁数を有する第１のセル（２０２）を第１の個数の状態（４５０−０，４５０−１）のうちの１つの状態にプログラムし、
    前記第１のセンス線（２３２−１，４３２−１）に隣接した第２のセンス線（２３３−１，４３３−１）に結合され、前記第１の記憶可能な桁数より大きい第２の記憶可能な桁数を有する第２のセル（２０３）を第２の個数の状態（４５３−０，４５３−１）のうちの１つの状態にプログラミングし、
    前記第１のセル（２０２）を前記第１の個数の状態（４５０−０，４５０−１）のうちの前記１つの状態に、前記第２のセンス線（２３３−１，４３３−１）に隣接した第３のセンス線（２３６−１，４３６−１）に結合され、前記第２の記憶可能な桁数より大きい第３の記憶可能な桁数を有する第３のセル（２０６）を第３の個数の状態（４５６−０，４５６−１）のうちの１つの状態に、並列にプログラムし、
    前記第１のセル（２０２）を前記第１の個数の状態（４５０−０，４５０−１）のうちの前記１つの状態から第４の個数の状態（２３４−１，４５２−０，４５２−１，４５２−２）のうちの１つの状態に、前記第３のセル（２０６）を前記第３の個数の状態（４５６−０，４５６−１）のうちの前記１つの状態から第５の個数の状態（２３８−１，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態に、別々にプログラムするように構成されている、制御回路（５６０）と、
    を備えるメモリ装置（５２０）。
18. 前記第１の状態（４５０−０，４５０−１）の個数と前記第２の状態（４５３−０，４５３−１）の個数と前記第３の状態（４５６−０，４５６−１）の個数とが同じであり、前記第４の状態（２３４−１，４５２−０，４５２−１，４５２−２）の個数と前記第５の状態（２３８−１，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）の個数とが前記第１の状態（４５０−０，４５０−１）の個数と前記第２の状態（４５３−０，４５３−１）の個数と前記第３の状態（４５６−０，４５６−１）の個数とより多く、前記第５の状態（２３８−１，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）の個数が前記第４の状態（２３４−１，４５２−０，４５２−１，４５２−２）の個数より多い、請求項１７に記載の装置。
19. 前記制御回路（５６０）が、前記第２のセル（２０３）を前記第２の個数の状態（４５３−０，４５３−１）のうちの前記１つの状態にプログラミングするのと並列に、前記第３のセンス線（２３６−１，４３６−１）に隣接した第４のセンス線（２３３−２，４３３−２）に結合された第４のセル（２０３）を第６の個数の状態（４５７−０，４５７−１）のうちの１つの状態にプログラミングするように構成されている、請求項１７に記載の装置。
20. 前記第６の状態（４５７−０，４５７−１）の個数が前記第２の状態（４５３−０，４５３−１）の個数と同じであり、前記第４のセル（２０３）が前記第２の記憶可能な桁数を有する、請求項１９に記載の装置。
21. 前記制御回路（５６０）が、前記第１のセル（２０２）を前記第４の個数の状態（２３４−１，４５２−０，４５２−１，４５２−２）のうちの前記１つの状態にプログラミングした後で、前記第３のセル（２０６）を前記第５の個数の状態（２３８−１，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの前記１つの状態にプログラミングする前に、前記第２のセル（２０３）を前記第２の個数の状態（４５３−０，４５３−１）のうちの前記１つの状態から第７の個数の状態（２３５−１，４５５−０，４５５−１，４５５−２，４５５−３）のうちの１つの状態にプログラミングするように構成されている、請求項１７に記載の装置。
22. 前記第１の記憶可能な桁数が非整数型であり、前記第３の記憶可能な桁数が非整数型である、請求項１７に記載の方法。
23. 行選択線（１０５−１，．．．，１０５−Ｎ，２０５）に結合された行とセンス線（１０７−１，１０７−２，１０７−３，．．．，１０７−Ｍ，２３２−１，２３２−２，２３２−３，２３３−１，２３３−２，２３３−３，２３３−４，２３６−１，２３６−２，４３２−１，４３３−１，４３６−１，４３３−２）に結合された列とに配置されたメモリセルのＮＡＮＤアレイ（１００，５３０）と、
    選択された行選択線（２０５）に結合されたセルをプログラムするため前記アレイ（１００，５３０）に結合され、
    第１の個数のセンス線（２３２−１，２３２−２，２３２−３，２３６−１，２３６−２，４３２−１，４３６−１）に結合され、前記第１の個数のセンス線の第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）に結合されたセル（２０２）が前記第１の個数のセンス線の第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）より少ない１セル当たりの桁数を記憶するように構成されている、セル（２０２，２０６）を第１の個数の状態（４５０−０，４５０−１，４５６−０，４５６−１）のうちの１つの状態に並列にプログラミングし、
    第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合され、前記第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセルより少ない１セル当たりの桁数を記憶するように構成されているセル（２０３）を第２の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの１つの状態に並列に引き続きプログラミングし、
    前記第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）を前記第１の個数の状態（４５６−０，４５６−１）のうちの前記１つの状態から第４の個数の状態（２３８−１，２３８−２，４５８−０，４５８−１，４５８−２，４５８−３，４５８−４，４５８−５）のうちの１つの状態にプログラミングする前で、前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）に結合されたセル（２０２）を前記第１の個数の状態（４５０−１，４５０−１）のうちの前記１つの状態から第５の個数の状態（２３４−１，２３４−２，２３４−３，４５２−０，４５２−１，４５２−２）のうちの１つの状態にプログラミングした後に、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合されたセル（２０３）を前記第２の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）のうちの前記１つの状態から第３の個数の状態（２３５−１，２３５−２，２３５−３，２３５−４，４５５−０，４５５−１，４５５−２，４５５−３，４５９−０，４５９−１，４５９−２，４５９−３）のうちの１つの状態に引き続きプログラミングするように構成されている、制御回路（５６０）と、
    を備えるメモリ装置（５２０）。
24. 前記第１の個数の状態（４５０−０，４５０−１，４５６−０，４５６−１
    および前記第２の個数の状態（４５３−０，４５３−１，４５７−０，４５７−１）に対応するプログラムベリファイ電圧レベル（４６１）が、前記第１の個数のセンス線の前記第１のサブセット（２３２−１，２３２−２，２３２−３，４３２−１）に結合されたセル（２０２）と、前記第１の個数のセンス線の前記第２のサブセット（２３６−１，２３６−２，４３６−１）に結合されたセル（２０６）と、前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）に結合されたセル（２０３）とによって共有される、請求項２３に記載の装置。
25. 前記第１の個数のセンス線（２３２−１，２３２−２，２３２−３，２３６−１，２３６−２，４３２−１，４３６−１）と前記第２の個数のセンス線（２３３−１，２３３−２，２３３−３，２３３−４，４３３−１，４３３−２）とが交互のセンス線に基づいて隣接している、請求項２３に記載の装置。