KR20100082022A - 메모리 셀 프로그래밍 - Google Patents

메모리 셀 프로그래밍 Download PDF

Info

Publication number
KR20100082022A
KR20100082022A KR1020107011834A KR20107011834A KR20100082022A KR 20100082022 A KR20100082022 A KR 20100082022A KR 1020107011834 A KR1020107011834 A KR 1020107011834A KR 20107011834 A KR20107011834 A KR 20107011834A KR 20100082022 A KR20100082022 A KR 20100082022A
Authority
KR
South Korea
Prior art keywords
cell
states
coupled
programming
numbers
Prior art date
Application number
KR1020107011834A
Other languages
English (en)
Other versions
KR101160754B1 (ko
Inventor
세이이찌 아리또메
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20100082022A publication Critical patent/KR20100082022A/ko
Application granted granted Critical
Publication of KR101160754B1 publication Critical patent/KR101160754B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)

Abstract

하나 이상의 실시예는 제1 셀을 상태의 제1 수의 하나에, 및 제2 셀을 상태의 제2 수의 하나에 병렬로 프로그램하는 단계를 포함한다. 이러한 실시예는 상기 제1 셀을 상태의 상기 제1 수의 상기 하나에 적어도 부분적으로 기반하여 상태의 제3 수의 하나에, 및 상기 제2 셀을 상태의 상기 제2 수의 상기 하나에 적어도 부분적으로 기반하여 제4 수의 하나에 별도로 프로그래밍하는 단계를 포함한다.

Description

메모리 셀 프로그래밍{MEMORY CELL PROGRAMMING}
본 발명은 일반적으로 반도체 메모리 장치, 더욱 상세하게는, 하나 이상의 실시예에서, 비휘발성 다단계(multilevel) 메모리 셀을 갖는 메모리 장치에 관한 것이다.
메모리 장치는 전형적으로 컴퓨터 또는 다른 전자 장치에서 내부적, 반도체, 집적회로로서 전형적으로 제공된다. 다른 것 중에서, RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시(flash) 메모리의 많은 상이한 유형의 메모리가 있다.
플래시 메모리 장치는 전자 어플리케이션의 넓은 범위에 대하여 비휘발성 메모리로서 사용된다. 플래시 메모리 장치는 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비가 가능한 단일 트랜지스터를 전형적으로 사용한다.
플래시 메모리에 대한 사용은 개인용 컴퓨터, PDA(personal digital assistants), 디지털 카메라 및 이동 전화에 대한 메모리를 포함한다. BIOS (basic input/output system)과 같은 프로그램 코드 및 시스템 데이터는 전형적으로 플래시 메모리 장치에 저장된다. 이 정보는 다른 것 중에서, 개인용 컴퓨터 시스템에서 사용될 수 있다.
플래시 메모리 어레이 아키텍처의 두 개의 흔한 유형은 소위 각각의 기본적 메모리 셀 배열이 정렬되는 논리 형식(logical form)을 위한 '낸드(NAND)' 및 '노어(NOR)' 아키텍처이다. 노어 어레이 아키텍처에서, 메모리 어레이의 플로팅 게이트 메모리 셀은 전형적으로 매트릭스로 정렬된다.
어레이 기재의 각 플로팅 게이트 메모리 셀의 게이트는 전형적으로 행(rows)에 의해 행 선택 라인(row select lines)에 결합되고 그들의 드레인은 열 감지 라인(column sense lines)에 결합된다. 노어 아키텍처 플로팅 게이트 메모리 어레이는 그들의 게이트에 결합된 행 선택 라인을 선택함으로써 플로팅 게이트 메모리 셀의 행을 활성화(activating)하는 행 디코더(decoder)에 의해 액세스된다. 선택된 메모리 셀의 행은 이후, 특정 셀이 프로그램된 상태 또는 소거 상태에 있는지에 따라서 상이한 전류를 흘려보냄으로써 열 감지 라인상에 그들의 데이터 값을 배치한다.
낸드 어레이 아키텍처는 행렬에서 플로팅 게이트 메모리 셀의 이의 어레이를 정렬하여, 어레이의 각 플로팅 게이트 메모리 셀의 게이트가 행에 의해 행 선택 라인에 결합된다. 그러나, 각 메모리 셀은 이의 드레인에 의해 열 감지라인에 직접 결합되지 않는다. 대신, 어레이의 메모리 셀은 소스 라인과 열 감지라인 사이에 직렬, 소스에서 드레인으로 함께 결합된다.
낸드 어레이 아키텍처에서 메모리 셀은 바람직한 상태로 프로그램될 수 있다. 즉, 전하(electric charge)는 메모리 셀의 플로팅 게이트상에 배치될 수 있거나, 그로부터 제거되어 셀을 많은 저장된 상태로 들어가게 할 수 있다. 예를 들어, SLC(single level cell)은 2개의 이진 상태, 예를 들어 1 또는 0을 표시할 수 있다. 플래시 메모리 셀은 2개 이상의 이진 상태, 예를 들어, 1111, 0111,0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 및 1110를 또한 저장할 수 있다. 이러한 셀은 다중 상태(multi state) 메모리 셀, 멀티비트(multibit) 셀, 또는 MLC(multilevel cells)로 불리울 수 있다. MLC는 메모리 셀의 수를 증가시키지 않고 더 높은 밀도 메모리의 제조가 가능하도록 할 수 있는데, 각 셀이 하나의 디지트(digit) 이상, 예를 들어, 하나의 이진 비트 이상을 저장할 수 있기 때문이다. MLC는 하나 이상의 프로그램된 상태를 가질 수 있다. 예를 들어, 4개의 비트를 저장할 수 있는 셀은 16개의 상이한 프로그램 상태를 가질 수 있다.
낸드 플래시 메모리가 축소되기 때문에, 인접한 메모리 셀 플로팅 게이트 사이의 기생(parasitic) 커패시턴스 결합이 문제가 된다. 플로팅 게이트간(floating gate-to-floating gate, FG-FG) 간섭은, 분포가 더 조밀해야 할 때, 더 넓은 임계전압(threshold voltage, Vt) 분포의 원인이 될 수 있다. 더 넓은 분포는 저하된 프로그래밍 성능뿐 아니라 다른 문제를 야기할 수 있다.
SLC 낸드 어레이에 대한 이러한 문제는 MLC 낸드 어레이에서 더 크다. MLC 메모리는 저장된 각 상태에 대하여 상이한 임계 수준을 사용함으로써 각 셀상에 다중 비트를 저장한다. 인접한 임계 전압 분포 사이의 차이는 SLC 메모리 장치에 비해 매우 작을 수 있다. 따라서, MLC 장치에서 플로팅 게이트간 결합의 효과는, 인접한 셀의 플로팅 게이트간 물리적 공간이 감소됨에 따라, 크게 증가한다.
도 1은 본 발명의 실시예로 사용될 수 있는 비휘발성 메모리 어레이의 부분의 개략도이다.
도 2A는 본 발명의 실시예에 따른 열 선택라인에 결합된, 상이한 수의 저장가능한 디지트를 갖는, 다수의 셀을 도시한다.
도 2B는 도 2A에 도시된 실시예에 따른 상이한 수의 저장가능한 디지트를 갖는 셀과 연관된 임계 전압(Vt) 분포를 도시한다.
도 3은 플로팅 게이트를 플로팅 게이트 간섭으로 감소시기키 위한 이전 프로그래밍 방법을 도시한다.
도 4A는 본 발명의 실시예에 따른 상이한 수의 저장가능한 디지트를 갖는 프로그래밍 메모리 셀과 연관된 이중 경로(two-pass) 프로그래밍 방법을 도시한다.
도 4B는 도 4A에 도시된 실시예에 따른 상이한 수의 저장가능한 디지트를 갖는 프로그래밍 메모리 셀에 대한 프로그래밍 동작 실시예를 도시하는 표다.
도 5는 본 발명의 실시예에 따른 적어도 하나의 메모리 장치를 갖는 전자 메모리 시스템의 기능적 블록도이다.
도 6은 본 발명의 실시예에 따른 적어도 하나의 메모리 장치를 갖는 메모리 모듈의 기능적 블록도이다.
본 발명의 하나 이상의 실시예가 비휘발성 다단계 메모리 셀을 동작하기 위한 방법, 장치, 및 시스템을 제공한다. 하나의 방법 실시예는 제1 셀을 상태의 제1 수의 하나로, 및 제2 셀을 상태의 제2 수의 하나로 병렬로 프로그래밍 하는 단계를 포함한다. 방법은 제1 셀을 상태의 제1 수의 하나에 적어도 부분적으로 기반하는 상태의 제3 수의 하나로, 및 제2 셀을 상태의 제2 수의 하나에 적어도 부분적으로 기반하는 상태의 제4 수의 하나로, 별도로, 프로그래밍 하는 단계를 포함한다.
하나 이상의 실시예에서, 제1 셀을 상태의 제3 수의 하나로 프로그래밍 하는 단계는 제1 셀을 프로그래밍 하여 이것이 디지트의 제1 비정수(non-integer) 수를 표시하도록 하는 단계를 포함하고 제2 셀을 상태의 제3 수의 하나로 프로그래밍 하는 단계는 제2 셀을 프로그래밍하여 이것이 디지트의 제2 비정수를 표시하도록 하는 단계를 포함한다. 이러한 실시예에서, 디지트의 제2 비정수는 디지트의 제1 비정수와 상이할 수 있다.
하나 이상의 실시예는, 제1 셀을 상태의 제3 수의 하나로 프로그래밍 하는 단계 이전에 및 제2 셀을 상태의 제4 수의 하나로 프로그래밍 하는 단계 이전에, 제3 셀을 상태의 제5 수의 하나로 프로그래밍 하는 단계를 포함할 수 있는데, 제3 셀은 제1 셀과 제2 셀 모두에 인접하고, 그 사이에 있다. 이러한 실시예에서, 방법은, 제2 셀을 상태의 제4 수의 하나로 프로그래밍 하는 단계 이전 및 제1 셀을 상태의 제3 수의 하나로 프로그래밍 하는 단계 이후에, 제3 셀을 상태의 제5 수의 하나에 적어도 부분적으로 기반한 상태의 제6 수의 하나로 프로그래밍 하는 단계를 포함할 수 있다.
다음의 본 발명의 상세한 설명에서, 본 발명의 부분을 형성하는 첨부된 도면을 참조하고, 도면에서 어떻게 본 발명의 다양한 실시예가 실행될 수 있는지 도시하는 방법에 의해 도시된다. 이러한 실시예는 당업자가 본 발명의 실시예를 실행할 수 있도록 충분히 상세히 설명되고, 다른 실시예가 사용될 수 있다는 것과, 공정, 전기적 또는 기계적 변경이 본 발명의 범위를 벗어나지 않고 행해질 수 있다는 것이 이해되어야 한다.
도 1은 본 발명의 하나 이상의 실시예로 사용될 수 있는 비휘발성 메모리 어레이(100)의 부분의 개략도이다. 도 1의 실시예는 낸드 아키텍처 비휘발성 메모리를 도시한다. 그러나, 본원에 기재된 실시예는 이 예시에 한정되지 않는다. 도 1에 도시된 바와 같이, 메모리 어레이(100)은 행(row) 선택 라인(105-1, ..., 105-N) 및 교차하는(intersecting) 열(column) 감지 라인(107-1, ..., 107-M)을 포함한다. 당업자가 이해하는 바와 같이, 행 선택 라인(105-1, ..., 105-N)은 워드 라인으로 불리울 수 있고 열 감지 라인(107-1, ..., 107-M)은 비트 라인으로 불리울 수 있다. 행 선택 라인(105-1, ..., 105-N)은 본원에서 '선택 라인'으로 불리울 수 있고 열 감지 라인(107-1, ..., 107-M)은 본원에서 '감지 라인'으로 불리울 수 있다. 디지털 환경에서 어드레싱(addressing)의 용이를 위하여, 행 선택 라인(105-1, ..., 105-N)의 수 및 열 감지 라인(107-1, ..., 107-M)의 수는 2의 각 소정 제곱, 예를 들어, 4,096개 감지 라인에 의한 256개 선택 라인이다.
메모리 어레이(100)는 낸드 스트링(string)(109-1, ..., 109-M)을 포함한다. 각 낸드 스트링은, 각각이 선택 라인(105-1, ..., 105-N)과 로컬 감지 라인(107-1, ..., 107-M)의 교차점(intersection)에 위치하는 비휘발성 메모리 셀(111-1, ..., 111-N)을 포함한다. 각 낸드 스트링(string)(109-1, ..., 109-M)의 비휘발성 메모리 셀(111-1, ..., 111-N)은 직렬 소스를 소스 선택 게이트(source select gate, SGS), 예를 들어, 전계효과(field-effect) 트랜지스터 (FET, 113)와 드레인 선택 게이트(drain select gate, SGD), 예를 들어, FET(119) 사이의 드레인에 접속된다. 소스 선택 게이트(113)은 로컬 감지 라인(107-1)과 소스 선택 라인(117)의 교차점에 위치되는 반면 드레인 선택 게이트(119)는 로컬 감지 라인(107-1)과 드레인 선택 라인(115)의 교차점에 위치된다.
도 1에 도시된 실시예에서 도시된 바와 같이, 소스 선택 게이트(113)의 소스는 공통(common) 소스 라인(123)에 접속된다. 소스 선택 게이트(113)의 드레인은 상응하는 낸드 스트링(109-1)의 메모리 셀(111-1)의 소스에 접속된다. 드레인 선택 게이트(119)의 드레인은 드레인 접촉(contact)(121-1)에서 상응하는 낸드 스트링(109-1)에 대한 로컬 감지 라인(107-1)에 접속된다. 드레인 선택 게이트(119)의 소스는 마지막 메모리 셀(111-N)의 드레인, 예를 들어, 상응하는 낸드 스트링(109-1)의 플로팅 게이트 트랜지스터의 드레인에 접속된다.
다양한 실시예에서, 비휘발성 메모리 셀(111-1, ..., 111-N)의 구조(construction)는 소스, 드레인, 플로팅 게이트 또는 다른 전하 스토리지(storage) 층, 및 제어 게이트를 포함한다. 비휘발성 메모리 셀(111-1, ..., 111-N)은 선택 라인(105-1, ..., 105-N)에 각각 결합된 그들의 제어 게이트를 갖는다. 비휘발성 메모리 셀(111-1, ..., 111-N)의 열은 주어진 로컬 감지 라인, 예를 들어, 107-1, ..., 107-M에 각각 결합된 낸드 스트링, 예를 들어, 109-1, ..., 109-M를 구성한다. 비휘발성 메모리 셀의 행은 대체로 주어진 선택 라인, 예를 들어, 105-1, ..., 105-N에 결합된다. 앤드(AND) 어레이 아키텍처는, 메모리 셀의 스트링이 선택 게이트 사이에 병렬로 결합되는 것을 제외하고, 유사하게 레이아웃(laid out)될 것이다.
당업자가 이해할 것인 바와 같이, 선택된 선택 라인, 예, 105-1, ..., 105-N에 결합된 셀의 서브세트(subsets)는 하나의 그룹으로서 함께 프로그램될 수 있고/있거나 판독(read)될 수 있다. 프로그램 동작, 예를 들어, 기입(write) 동작은 선택된 셀의 임계 전압(Vt)을 바람직한 프로그램 상태에 상응하는 바람직한 프로그램 전압 수준으로 증가시키기 위하여, 많은 프로그램 펄스, 예를 들어, 16V-20V를 선택된 행 선택 라인에 인가하는 단계를 포함한다. 판독 또는 프로그램 검증(verify) 동작과 같은 감지 동작은, 선택된 셀의 상태를 결정하기 위하여 선택된 셀에 결합된 감지 라인의 전압 및/또는 전류 변화를 감지하는 단계를 포함할 수 있다. 판독 및/또는 프로그램 검증 동작은, 선택되지 않은 셀의 임계 전압의 독립적 도전 상태에서 선택되지 않는 셀을 위치하기에 충분한 전압, 예, 5.5V에서 스트링의 선택되지 않은 셀을 바이어스하면서, 판독 전압, 예, 0V-5V를 선택된 행 선택 라인에 인가하는 단계를 포함할 수 있다. 판독/검증되는 선택된 셀에 상응하는 감지 라인은 감지되어 선택된 셀이 선택된 행 선택 라인에 인가된 특정 판독 전압에 반응하여 도전하는지를 결정할 수 있다.
다양한 경우에, 감지 라인(107-1, ..., 107M)은 도 2A에 도시된 바와 같이 짝수 감지 라인, 예를 들어, BL0, BL2, BL4 등 및 홀수 감지 라인, 예를 들어, BL1, BL3, BL5 등으로 나뉠 수 있다. 이러한 경우에서와 도 2A, 도 2B, 도 4A 및 도 4B와 관련하여 아래에서 더 설명한 바와 같이, 선택된 행 선택 라인에 상응하는 셀 및 짝수 감지 라인은 함께 프로그램되고 데이터의 짝수 논리 페이지라고 불리울 수 있다. 유사하게, 선택된 행 선택 라인에 상응하는 셀 및 홀수 감지 라인은 함께 프로그램되고 데이터의 홀수 논리 페이지라고 불리울 수 있다. 교대하는(alternating) 짝수 및 홀수 감지 라인, 예를 들어, 짝수 페이지 및 홀수 페이지에 결합된 셀은 프로그램되고/프로그램되거나 상이한 시간에 판독될 수 있다. 예를 들어, 선택된 행 선택 라인에 연관된 짝수 페이지는 선택된 행 선택 라인에 연관된 홀수 페이지 이전에 프로그램되고/프로그램되거나 판독될 수 있다.
당업자가 인지할 바와 같이, 선택 라인(105-1, ..., 105-N), 예를 들어, 물리적 행을 별개 시간에 프로그램되고/프로그램되거나 판독되는 많은 논리 페이지로 나누는 단계는 판독 및/또는 프로그램 검증 동작에 연관된 감지 라인 결합을 감소시킬 수 있는 인접한 감지 라인, 예를 들어 인접한 짝수 및 홀수 감지 라인중에 차폐를 제공할 수 있다. 인접한 감지 라인 결합은 부정확한(inaccurate) 판독 및/또는 검증 동작으로 인도할 수 있는 감지 라인상 전압 잡음(noise)을 생성할 수 있다.
그러나, 상이한 시간에 인접한 메모리 셀을 프로그램하는 단계는 FG-FG 간섭 효과 때문에 바람직하지 않은 Vt 이동(shifts)으로 인도할 수 있다. 예를 들어, 이전에 프로그램된 셀의 Vt 수준, 예를 들어, 짝수 감지 라인에 결합된 셀은, 순차적으로 프로그램된 인접 셀, 예를 들어, 홀수 감지 라인에 결합된 셀의 Vt 증가 때문에, 그들의 바람직한 프로그램된 수준으로부터 이동될 수 있다. FG-FG 간섭 때문인 프로그램된 셀의 Vt 수준 이동은 잘못된(erroneous) 데이터 판독으로 인도할 수 있다. 메모리 장치 축소 때문에 바람직하지 않은 FG-FG 간섭 효과가 증가한다. 즉, FG-FG 간섭 효과는, 인접한 셀의 물리적 근접성(proximity), 예를 들어, 인접한 플로팅 게이트가 감소됨에 따라, 증가된다.
도 2, 도 4A 및 도 4B와 관련하여 개시된 바와 같이, 본 발명의 다양한 실시예는 짝수 및 홀수 감지 라인에 결합된 셀에 의해 저장되는 디지트의 수, 예를 들어, 비트의 수를 변경함으로써 상이한 논리 페이지, 예를 들어, 짝수 및 홀수 논리 페이지에 상응하는 교대로 프로그램 되고/되거나 판독되는 셀에 연관된 FG-FG 간섭 효과를 보상할 수 있다. 하나 이상의 실시예에서, 셀에 의해 저장가능한 디지트의 수, 예를 들어, 데이터 비트의 수는 셀이 프로그램될 수 있는 상태의 수, 예를 들어, 주어진 셀이 프로그램될 수 있는 많은 상이한 Vt 수준의 수와 일치한다. 몇몇 실시예에서, 비트 할당(assignment), 예를 들어, 셀에 의해 저장가능한 디지트의 수는 비정수이다. 즉, 특정 셀은 비트의 비정수, 예를 들어, 1.5 비트, 2.5 비트, 3.5 비트, 4.5 비트 등을 표시하는 비트값을 할당받을 수 있다.
저장가능한 디지트의 수가 변경되는, 예를 들어, 셀에 의해 저장되는 비트의 수가 변경되는 다양한 실시예에서, 셀은 하위(lower) 페이지 및 상위(upper) 페이지 프로그래밍 공정을 사용하여 프로그램될 수 있다. 즉, 다양한 실시예에서, 이중 경로 프로그래밍 공정은 프로그램 셀을 소거 상태에서 많은 프로그램 상태의 바람직한 프로그램 상태로 프로그램하는데 사용될 수 있는데, 예를 들어, 셀의 Vt를 소거 Vt 수준으로부터 많은 프로그램 Vt 수준의 하나로 변경한다. 이중 경로 프로그래밍 공정은 도 3, 도 4A 및 도 4B와 관련하여 아래에 더 상세히 개시된다.
도 2A는 본 발명의 실시예에 따른 열 선택라인에 결합된, 상이한 수의 저장가능한 디지트를 갖는, 다수의 셀을 도시한다. 도 2A에 도시된 실시예는 선택 라인(WL)(205)에 결합된 많은 셀(202/203/206)을 도시한다. 도 2A에 도시된 실시예에서, 감지 라인(232-1)은 제1 짝수(e-1) 감지 라인(BL0)이고, 감지 라인(233-1)은 제1 홀수(o-1) 감지 라인이고, 감지 라인(236-1)은 제2 짝수(e-2) 감지 라인(BL2)이고, 감지 라인(233-2)은 제2 홀수(o-2) 감지 라인(BL3)이고, 감지 라인(232-2)는 제3 짝수(e-3) 감지 라인(BL4)이고, 감지 라인(233-3)은 제3 홀수(o-3) 감지 라인이고, 감지 라인(236-2)은 제4 짝수(e-4) 감지 라인(BL6)이고, 감지 라인 (233-4)는 제4 홀수(o-4) 감지 라인(BL7)이고, 감지라인(232-3)은 제5 짝수(e-5) 감지 라인(BL8)이다.
도 2A에 도시된 바와 같이, 셀(202,206)은 짝수 감지 라인, 예를 들어, BL0, BL2, BL4, BL6, BL8 등에 결합되고, 셀(203)은 홀수 감지 라인, 예를 들어, BLl, BL3, BL5, BL7 등에 결합된다. 셀(202)은 짝수 감지 라인의 제1 서브세트에 결합되고 셀(206)은 교대 짝수 감지 라인 기반의 짝수 비트 라인의 제2 서브세트에 결합되는 바, 예를 들어, 셀(202)는 짝수 감지 라인(232-1(BLO), 232-2(BL4), 232-3(BL8))에 결합되는 반면, 셀(206)은 짝수 감지 라인(236-1(BL2), 236-2(BL6))에 결합된다. 선택 라인(205)에 결합된 셀(202/203/206)의 패턴은 인접한 셀(202)와 인접한 셀(206) 사이에 결합되는 셀(203)을 갖는 감지 라인 기반(basis)에 의한 감지 라인상에서 계속한다. 즉, 이 실시예에서, 홀수 감지 라인 셀(203)은 선택 라인(205)를 따라 인접한 교대하는 짝수 감지 라인 셀(202, 206) 사이에서 엮인다(interwoven).
독자가 이해할 것인 바와 같이, 감지 라인은 동작 동안 셀(202/203/206)의 Vt 수준을 결정하는데 사용될 수 있는 감지 회로(도시 안 함)에 결합될 수 있다. 하나의 선택 라인(205)만이 도 2A의 실시예에 도시되지만, 실시예는 선택 라인의 임의의 수, 예를 들어, 도 1에 도시된 선택 라인(105-1 내지 105-N)을 포함할 수 있다. 선택 라인(205)에 결합된 셀은 도 4B에 도시된 프로그래밍 동작에 따라 프로그램될 수 있다.
도 2A의 실시예에서, 짝수 감지 라인의 제1 서브세트에 결합된 셀(202), 예를 들어, 232-1, 232-2 및 232, 짝수 감지 라인의 제2 서브세트에 결합된 셀(206), 예를 들어, 236-1 및 236-2, 및 홀수 감지 라인에 결합된 셀(203), 예를 들어, 233-1, 233-2 및 233-3은 상이한 시간에서 프로그램될 수 있다. 도 4A 및 도 4B와 관련하여 아래에 더 개시된 바와 같이, 몇몇 실시예에서, 셀(202)에 연관된 하위 페이지는 셀(206)에 연관된 하위 페이지와 동시에 프로그램될 수 있다. 이러한 실시예에서, 셀(202,206)과 연관된 상위 페이지는 별도로 프로그램될 수 있다.
도 2B는 도 2A에 도시된 실시예에 따른 상이한 수의 저장가능한 디지트를 갖는 셀과 연관된 임계 전압(Vt) 분포를 도시한다. 도 2B의 실시예는 도 2A의 각 짝수 감지 라인(232-1, 232-2, 232-3)에 결합된 셀(202)에 상응하는 많은 Vt 분포(234-1, 234-2, 234-3)을 도시한다. Vt 분포(238-1, 238-2)는 각 짝수 감지 라인(236-1, 236-2)에 결합된 셀(306)에 상응한다. Vt 분포(235-1, 235-2, 235-3, 235-4)는 각 홀수 감지 라인(233-1, 233-2, 233-3, 233-4)에 결합된 셀(203)에 상응한다. 짝수 감지 라인 Vt 분포(234-1, 234-2, 234-3)는 3개 프로그램 상태, 예를 들어, 도시된 바와 같이 Vt 분포(LO, Ll, L2)를 갖는 셀(202)에 상응한다. 짝수 감지 라인 Vt 분포(238-1, 238-2)은 6개의 프로그램 상태, 예를 들어, 도시된 바와 같이 Vt 분포(LO, Ll, L2, L3, L4, L5)를 갖는 셀(206)에 상응한다. 홀수 감지 라인 Vt 분포(235-1 , 235-2, 235-3, 235-4)는 4개의 프로그램 상태, 예를 들어, 도시된 바와 같이 Vt 분포(LO, Ll, L2, L3)를 갖는 홀수 감지 라인 셀(203)에 상응한다.
즉, 도 2A 및 도 2B에 도시된 실시예에서, 짝수 감지 라인 셀(202)는 프로그램될 수 있어, 셀(202)의 Vt가 3개 Vt 분포, 예를 들어, 분포(234-1, 234-2, 234-3)에 연관된 프로그램 상태(LO, Ll, L2) 중 하나 안에 있도록 할 수 있다. 유사하게, 짝수 감지 라인 셀(206)은 프로그램될 수 있어, 셀(206)의 Vt이 분포(238-1, 238-2)와 연관된 6개 Vt 분포(LO, Ll, L2, L3, L4, L5) 중 하나 안에 있도록 할 수 있다. 홀수 감지 라인 셀(203)은 프로그램될 수 있어, 셀(203)의 Vt 가 분포(235-1, 235-2, 235-3, 235-4)에 연관된 4개의 Vt 분포(LO, Ll, L2, L3)중 하나안에 있도록 할 수 있다. 독자가 이해할 것과 같이, LO 상태는 소거된 상태 또는 최하위 프로그램 상태로 불리울 수 있다. 동작시, 메모리 셀(202, 203, 206)은 기입 동작을 통해 그들의 각 프로그램 상태중 하나로 프로그램되기 이전에 LO 소거 상태에 위치될 수 있다.
아래에서 더 설명되는 바와 같이, 다양한 실시예에서, 선택된 선택 라인(205)에 결합된 셀(202/203/206)은 짝수 감지 라인의 제1 서브세트 (예, 232-1, 232-2, 232-3)에 결합된 셀(202)에 연관된 하위 페이지 및 짝수 감지 라인의 제2 서브세트(예, 236-1, 236-2)에 결합되는 셀(206)에 연관된 하위 페이지를 병렬로 프로그래밍하는 것을 포함하는 프로그래밍 동작에 따라 기입된다. 이러한 실시예에서, 프로그래밍 동작은 셀(202)에 연관된 상부 페이지 및 셀(206)에 연관된 상부 페이지를 별도로 프로그래밍 하는 것을 포함한다.
도 2B에 도시된 바와 같이, Vt 분포(234-1, 234-2, 234-3)는 1.5 비트/셀을 나타내는 짝수 감지 라인 셀(202)에 상응하고, Vt 분포(238-1, 238-2)은 2.5 비트/셀을 나타내는 짝수 감지 라인 셀(206)에 상응하고, Vt 분포(235-1, 235-2, 235-3, 235-4)는 2 비트/셀을 나타내는 홀수 감지 라인 셀(203)에 상응한다. 즉, 주어진 메모리 셀(202/203/206)이 프로그램될 수 있는 상태의 수는 주어진 셀에 의해 저장가능한 이진 비트의 특정 수에 상응한다. 도 2A 및 도 2B에 도시된 실시예에서, 짝수 감지 라인 셀(202, 206)은 셀당 비트의 비정수, 예를 들어, 각각 1.5 비트/셀 및 2.5 비트/셀을 저장하는 반면, 홀수 감지 라인 셀(203)은 셀당 비트의 정수, 예를 들어 2비트/셀을 저장한다.
몇몇 실시예에서, 교대하는 짝수 감지 라인 셀에 대한 저장가능한 비트의 수의 총계는 홀수 감지 라인 셀에 대한 저장가능한 비트의 수의 2배인 저장가능한 비트 수이다. 즉, 몇몇 실시예에서, 제1 짝수(e-1) 감지 라인(예, 232-1(BL0))에 결합되는 셀(202)에 대한 비트 할당 및 제2 짝수(e-2) 감지 라인(예, 236-1 (BL2))에 결합되는 셀(206)에 대한 비트 할당의 총계는 홀수 감지 라인(예, 233-1 (BL1))에 결합되는 셀(203)에 대한 비트 할당의 두 배인 비트 할당이다. 예를 들어, 도 2A 및 도 2B에 도시된 실시예에서, 짝수 감지 라인 셀(202)에 대한 비트 할당(예, 1.5 비트/셀) 및 짝수 감지 라인 셀(206)(예, 2.5 비트/셀)은 총계가 홀수 감지 라인 셀(203)(예, 2 비트/셀)에 대한 비트 할당의 두 배인 4비트/셀이다. 실시예는 도 2A 및 도 2B에 도시된 예시에 한정되지 않는다.
예를 들어, 셀(202/203/206)은 도 2A 및 도 2B에 도시된 비트 할당에 한정되지 않는다. 예시로, 몇몇 실시예에서, 셀(202)는 2.5 비트/셀을 저장하도록 배열되고, 셀(203)은 3 비트/셀을 저장하도록 배열되고, 셀(206)은 3.5 비트/셀을 저장하도록 배열된다. 몇몇 실시예에서, 셀(202)는 2 비트/셀을 저장하도록 배열되고, 셀(203)은 3 비트/셀을 저장하도록 배열되고, 셀(206)은 4 비트/셀을 저장하도록 배열된다.
다양한 이전 프로그래밍 동작에서, 짝수 비트 라인에 결합된 셀은 병렬로 프로그램되고 홀수 감지 라인에 결합된 셀은 병렬로 프로그램되는 바, 예를 들어, 모든 홀수 감지 라인 셀은 하나의 그룹으로서 함께 프로그램되고 모든 짝수 감지 라인 셀은 하나의 그룹으로서 함께 프로그램된다. 이러한 이전 접근에서, 짝수 감지 라인 셀은 홀수 감지 라인 셀과 동일한 수의 프로그램 상태가 할당되는 바, 예를 들어, 짝수 및 홀수 감지 라인 셀은 셀당 동일한 저장가능한 비트의 수를 갖는다. 대조적으로, 본 발명의 다양한 실시예에서, 짝수 및/홀수 감지 라인의 수는 서브세트의 수로 나뉠 수 있다. 도 2A 및 도 2B의 실시예에 도시된 바와 같이, 짝수 감지 라인(BLO, BL2, BL4, 등)의 수는 1.5 비트/셀을 저장하도록 구성된 셀(202)에 결합된 제1 서브세트(예, 232-1, 232-2, 232-3), 및 2.5 비트/셀을 저장하도록 구성된 셀(206)에 결합된 제2 서브세트(예, 236-1, 236-2)로 나뉜다. 홀수 감지 라인(BLl, BL3, BL5, 등)의 수(예, 233-1, 233-2, 233-3, 233-4)는 2 비트/셀을 저장하도록 구성되는 셀(203)에 결합된다. 실시예는 서브세트의 특정 수로 나뉘는 감지 라인의 수에 한정되지 않는다. 예를 들어, 몇몇 실시예에서, 짝수 감지 라인 및/또는 홀수 감지 라인은 2개 이상의 서브세트로 나뉠 수 있다.
본 발명의 다양한 실시예에서, 인접한 홀수 감지 라인 셀(203)에 의해 저장되는 데이터는 하나의 그룹으로서 함께 판독되는 바, 예를 들어, 셀(203)에 결합된 감지 라인은 병렬로 감지되고, 주어진 선택 라인(205)에 연관된 데이터의 논리 페이지, 예를 들어 데이터의 홀수 논리 페이지, 에 상응할 수 있다. 이러한 실시예에서, 짝수 감지 라인 셀(202)의 제1 서브세트 및 짝수 감지 라인 셀(206)의 제2 서브세트는 하나의 그룹으로서 함께 또한 판독될 수 있고 주어진 선택 라인(205)에 연관된 데이터의 논리 페이지, 예를 들어 데이터의 짝수 논리 페이지, 에 상응할 수 있다. 짝수 감지 라인 셀(202)의 제1 서브세트 및 짝수 감지 라인 셀(206)의 제2 서브세트가 함께 판독되는 실시예에서, 인접한 짝수 감지 라인 셀, 예를 들어 짝수 감지 라인(232-1)에 결합된 셀(202) 및 짝수 감지 라인(236-1)에 결합된 셀(206)에 의해 저장된 데이터는 프로세서 또는 비휘발성 메모리 셀의 어레이에 연관된 외부 호스트로부터 접수된 데이터 검색(retrieval) 요청(request)에 반응하여 배합될 수 있다.
예를 들어, 도 2A 및 도 2B에 도시된 실시예에서, 1.5 비트/셀 비트 할당을 갖는 짝수 감지 라인 셀(202)에 의해 저장되는 데이터는 2.5 비트/셀 비트 할당을 갖는 인접한 짝수 감지 라인 셀(206)에 의해 저장되는 데이터와 배합(combined)될 수 있어, 배합되는 인접한 짝수 감지 라인 셀(202,206)이 4개의 총 논리 비트, 예를 들어, 1.5 + 2.5 비트, 또는 2 비트/셀을 나타내도록 한다. 즉, 도 2A 및 도 2B의 실시예에서, 각각 비트의 비정수를 저장하는 셀(202, 206)로부터 판독된 데이터는 배합되고 이진 데이터 비트의 정수, 예를 들어, 이 예시에서 4개의 이진 데이터 비트로 매핑된다(mapped).
도 2A 및 도 2B에 도시된 실시예는 짝수 감지 라인(예, 232-1, 232-2, 232-3)의 제1 서브세트에 결합된 셀(202)에 연관된 판독 마진(margins), 짝수 감지 라인(예, 236-1 및 236-2)의 제2 서브세트에 결합된 셀(206)에 연관된 판독 마진, 및 홀수 감지 라인(예, 233-1 , 233-2, 233-3, 및 233-4)에 결합된 셀(203)에 연관된 판독 마진을 포함한다. Vt 분포(234-1, 234-2, 및 234-3)에 도시된 바와 같이, 짝수 감지 라인의 제1 서브세트는 인접한 프로그램 상태(L1 및 L2) 사이에 연관된 판독 마진(RDe-1)을 갖는 셀(202)에 결합된다. Vt 분포(238-1 및 238-2)에 도시된 바와 같이, 짝수 감지 라인의 제2 서브세트는 인접한 프로그램 상태(L1 및 L2) 사이에 연관된 판독 마진(RDe-2)을 갖는 셀(206)에 결합된다. Vt 분포(235-1, 235-2, 235-3, 및 235-4)에 도시된 바와 같이, 홀수 감지 라인은 인접한 프로그램 상태(L1 및 L2) 사이의 연관된 판독 마진(RDo)을 갖는 셀(203)에 결합된다.
도 2A 및 도 2B에 도시된 실시예에서, 판독 마진(RDe-1)은 판독 마진(RDe-2 및 RDo) 보다 큰데, 이는 짝수 감지 라인의 제1 서브세트는 셀(206)에 결합되는 짝수 감지 라인의 제2 서브세트 및 셀(203)에 결합되는 홀수 감지 라인보다 더 적은 저장가능한 비트의 할당된 수, 예를 들어, 더 적은 프로그램 상태를 갖는 셀(202)에 결합되기 때문이다. 유사하게, 판독 마진(RDo)은 판독 마진(RDe-2)보다 큰데, 이는 홀수 감지 라인 셀(203)이 짝수 감지 라인 셀(206)의 제2 서브세트보다 더 적은 저장가능한 비트의 할당된 수를 갖기 때문이다.
당업자가 인지하는 바와 같이, 마진, 즉, 인접한 프로그램 상태 사이의 전압차는, 할당된 상태의 수가 증가함에 따라, 감소되는데, 한정이는 된(finite) 프로그래밍 창, 예를 들어, Vt 수준이 조정될 수 있는 한정된 전압 범위가 있기 때문이다. 판독 마진, 즉, 인접한 프로그램 상태 사이의 전압차가 감소되기 때문에, 표적 셀의 상태를 정확하게 판독하는 능력이 감소될 수 있다. 즉, 인접한 프로그램 상태 사이의 전압차, 예를 들어 프로그램 전압 수준이 감소되기 때문에, 셀이 프로그램되는 프로그램 상태를 구별하는 것이 더 어렵게 될 수 있다. 이 문제는 바람직한 상태로 프로그램되는 표적 셀에 이어 프로그램되는 인접한 셀에 의해 야기되는 FG-FG 간섭 효과 때문에 프로그램된 표적 셀로의 Vt 이동에 의해 악화될 수 있다.
비휘발성 메모리 셀의 어레이와 연관된 FG-FG(floating gate-to-floating gate) 간섭은 도 2A 및 도 2B의 실시예에 도시된 바와 같이 주어진 선택 라인을 따라 감지 라인의 서브세트에 결합된 셀에 연관된 저장가능한 비트의 수를 변경함으로써 감소될 수 있다. FG-FG 간섭은 아래 도 4A 및 도 4B와 관련되어 개시된 것과 같은 실시예에 따른 서브세트에 결합된 셀의 하위 페이지 및 상위 페이지를 프로그램함으로써 또한 감소될 수 있다.
도 3은 플로팅 게이트를 플로팅 게이트 간섭으로 감소시기키 위한 이전 프로그래밍 방법을 도시한다. 당업자가 이해할 것과 같이, 다단계 메모리 셀은 다중 프로그래밍 경로(passes)에서 프로그램될 수 있다. 다중 프로그래밍 경로를 수행하는 것은 이전에 프로그램된 인접한 셀의 바람직하지 않은 Vt 수준 이동을 감소시킬 수 있는, 특정 프로그램 상태에 대한 프로그래밍 셀에 연관된 Vt 수준 이동의 규모(magnitude)를 감소시킬 수 있다.
도 3에서, 그래픽(301)은 제1 프로그래밍 경로, 예를 들어, 하위 페이지 프로그래밍 공정후에 셀에 대한 Vt 분포(340-0 및 340-1)을 도시하는 반면, 그래픽(303)은 제2 프로그래밍 경로, 예를 들어, 상위 페이지 프로그래밍 공정 후의 Vt 분포(340-0, 342-1, 342-1 및 342-3)을 도시한다. 도 3에 도시된 방법은 이중 경로프로그래밍 방법인데, 여기서 셀은 소거된 조건, 예를 들어, 소거 상태에 상응하는 초기 Vt 수준으로부터 많은 상이한 프로그램 수준, 예를 들어 도 3에 도시된 바와 같이 프로그램 상태(L1, L2, L3 및 L4)중 바람직한 하나에 상응하는 Vt, 수준으로 프로그램된다.
도 3에 도시된 방법은 셀당 데이터의 2개의 비트를 저장하는 비휘발성 다단계 메모리 셀에 대한 것이다. 이와 같이, 셀은 하위 페이지 및 상위 페이지 프로그래밍 공정 모두가 수행된 후에, 4개의 데이터 상태, 예를 들어 도시된 바와 같은 L1, L2, L3 또는 L4중 하나로 프로그램된다. 그러나, 본 발명의 실시예는 셀당 2 비트를 저장하는 MLC에 한정되지 않는데, 예를 들어, 몇몇 실시예에서, MLC는 셀당 2개 비트 이상 또는 이하를 저장할 수 있고, 셀당 비트의 비정수를 저장할 수 있다.
도 3에 도시된 방법에서, 셀의 하위 페이지를 프로그램 하는 단계, 즉, 제1 프로그래밍 경로는 Vt 분포(340-0 및 340-1)의 하나 안의 Vt 수준에 대한 소거 상태에 상응하는 Vt 수준으로부터 셀을 프로그램하는 단계를 포함한다. Vt 분포(340-0 및 340-1)은 셀이 하위 페이지 프로그래밍 공정 동안 소거 상태로부터 프로그램될 수 있는 상태의 제1 수를 나타낸다. 셀의 상위 페이지를 프로그램 하는 단계는, 예를 들어, 순차적으로 수행되는 제2 프로그래밍 경로는 분포(340-0 및 340-1)의 하나 안의 Vt 수준으로부터 Vt 분포(342-0 (LO), 342-1 (Ll), 342-3 (L3), 및 342-4 (L4))중 하나안의 Vt 수준으로 셀을 프로그램하는 단계를 포함한다. 즉, Vt 분포(342-0 (LO), 342-1 (Ll), 342-3 (L3), 및 342-4 (L4))는 상위 페이지 프로그래밍 공정 동안 셀이 스테이트의 제1 수, 예를 들어, 분포(340-0 및 340-1)로부터 프로그램될 수 있는 상태의 제2 수를 나타낸다.
도 3에 도시된 바와 같이, 상태(L0)에 대해 프로그램될 셀 및 상태(L1)에 대해 프로그램될 셀은 하위 페이지 프로그래밍 동안 분포(340-0)으로 프로그램되고, 상태(L2 및 L3)에 대해 프로그램되는 셀은 하위 페이지 프로그래밍 동안 분포(340-1)로 프로그램된다. 즉, 셀이 하위 페이지 프로그래밍 동안 프로그램되는 상태의 제1 수 (예, 340-0 및 340-1)중 특정한 하나는 셀이 상위 페이지 프로그래밍 공정 동안 프로그램되어야 하는 상태의 제2 수, 예를 들어, 프로그램 상태(LO, Ll, L2, 및 L3)의 제2 수에 기반한다. 도 3의 프로그래밍 방법은 분포(340-0)으로부터 분포(342-0(L0) 또는 342-1(L1))로 셀을 프로그램하는 단계와 연관된 Vt 이동량(345-1)을 야기하고, 분포(340-1)으로부터 분포(342-2 (L2) 또는 342-3 (L3))로 셀을 프로그램하는 단계와 연관된 Vt 이동량(345-2)를 야기한다.
도 3은, 셀이 분포(340-0), 예를 들어 소거 상태로부터 최상위 프로그램 상태(L3)(예, 343-3)으로 프로그램되는 상이한 방법에 따라 프로그램될 때, 셀의 최대 Vt 이동량에 상응하는 Vt 이동량(345-3)을 또한 도시한다. 셀을 프로그램밍하는 것에 연관된 Vt 이동량을 감소시키는 것은 바람직하지 않은 FG-FG 간섭 효과, 예를 들어, 이전에 프로그램된 인접한 셀, 예를 들어 L1, L2, L3 또는 L4와 같은 최종 프로그램 상태 이전에 프로그램된 인접한 셀에 의해 경험된 Vt 수준 이동을 감소시킬 수 있다. 최종 프로그램 상태로 프로그램된 메모리 셀은 하위 페이지 및 상위 페이지 프로그래밍 공정을 겪은(undergone) 셀, 예를 들어 프로그래밍 펄스를 더 받지 않는 셀을 참조한다.
도 4A는 본 발명의 실시예에 따른 상이한 수의 저장가능한 디지트를 갖는 프로그래밍 메모리 셀과 연관된 이중 경로 프로그래밍 방법을 도시한다. 도 4A에 도시된 실시예는 제1 짝수(e-1) 감지 라인(432-1(BL0))에 결합된 셀, 제1 홀수(o-1) 감지 라인(433-1(BL1))에 결합된 셀, 제2 짝수(e-2) 감지 라인(436-1(BL2))에 결합된 셀, 및 제2 홀수(o-2) 감지 라인(433-2(BL3))에 결합된 셀에 연관된 Vt 분포를 포함한다. 도 4A에 도시된 4개의 감지 라인(BLO, BLl, BL2, 및 BL3)에 연관된 Vt 분포는 센스 라인 방향에서 계속할 수 있는데, 제5 감지 라인에 결합된 셀에 연관된 Vt 분포가 제1 짝수 감지 라인(432-1 (BL0))에 연관된 Vt 분포에 일치하도록, 제6 감지 라인에 결합된 셀에 연관된 Vt 분포가 제1 홀수 감지 라인(433-1 (BL1))에 연관된 Vt 분포에 일치하도록, 제7 감지 라인에 결합된 셀에 연관된 Vt 분포가 제2 짝수 감지 라인(436-1 (BL2))에 연관된 Vt 분포에 일치하도록, 제8 감지 라인에 결합된 셀에 연관된 Vt 분포가 제2 홀수 감지 라인(433-2 (BL3))에 연관된 Vt 분포에 일치하도록 등 한다.
도 4A는 제1 하위 페이지(LP) 프로그래밍 공정 후에 및 상위 페이지(UP) 프로그래밍 공정 후에 감지 라인(432-1, 433-1, 436-1, 및 433-2)에 결합된 메모리 셀의 Vt 분포를 도시한다. 즉, 메모리 셀은 이중 경로 프로그래밍 방법, 예를 들어 셀이 상태의 제1 수의 하나로 프로그램되는 제1 경로 및 셀이 상태의 제2 수의 하나로 프로그램되는 차후 경로에 따라 프로그램된다.
도 4A에 도시된 실시예에서, 감지 라인(432-1)에 결합된 셀은 3개의 프로그램 상태(L0, L1 및 L3)에 상응하는 1.5 비트/셀을 저장하도록 구성되고, 감지 라인(433-1 및 433-2)에 결합된 셀은 4개의 프로그램 상태(L0, L1, L2 및 L3)에 상응하는 2 비트/셀을 저장하도록 구성되고, 감지 라인 (436-1)에 결합되는 셀은 6개의 프로그램 상태(LO, Ll, L2, L3, L4, 및 L5)에 상응하는 2.5 비트/셀을 저장하도록 구성된다. 그러나, 실시예는 저장가능한 디지트 (예, 저장가능한 비트)의 특정 수 및/또는 특정 감지 라인에 결합된 메모리 셀에 대한 프로그램 상태의 수에 한정되지 않는다.
제1 짝수 감지 라인(432-1)에 연관된 하위 페이지 프로그래밍 공정(LPe-1)에서, 제1 짝수 감지 라인(432-1)에 결합되고 선택된 행 선택 라인에 결합된 셀은 하위 페이지 Vt 분포(450-0 및 450-1)중 하나로 프로그램된다. 화살표로 표시되는 바와 같이, 후에 상위 페이지 Vt 분포(450-0(L0))로 프로그램되는 제1 짝수 감지 라인(432-1) 셀은 하위 페이지 Vt 분포(450-0)로 프로그램된다. 후에 상위 페이지 Vt 분포(452-1 (L1) 또는 452-2 (L2))로 프로그램되는 제1 짝수 감지 라인(432-1)은 하위 페이지 Vt 분포(450-1)로 프로그램된다.
제1 홀수 감지 라인(433-1)에 연관된 하위 페이지 프로그래밍 공정(LPo-1)에서, 제1 홀수 감지 라인(433-1)에 결합되고 선택된 행 선택 라인에 결합된 셀은 하위 페이지 Vt 분포(453-0 및 453-1)의 하나로 프로그램된다. 화살표에 의해 표시되는 바와 같이, 후에 상위 페이지 Vt 분포(455-0 (L0) 또는 455-1 (L1))로 프로그램되는 제1 홀수 감지 라인(433-1)은 하위 페이지 Vt 분포(453-0)로 프로그램된다. 후에 상위 페이지 Vt 분포(455-2 (L2) 또는 455-3 (L3))로 프로그램될 제1 홀수 감지 라인(433-1)은 하위 페이지 Vt 분포(453-1)로 프로그램된다.
제2 짝수 감지 라인(436-1)에 연관된 하위 페이지 프로그래밍 공정(LPe-2)에서, 제2 짝수 감지 라인(436-1)에 결합되고 선택된 선택 라인에 결합되는 셀은 하위 페이지 Vt 분포(456-0 및 456-1)중 하나로 프로그램된다. 화살표로 표시되는 바와 같이, 후에 상위 페이지 Vt 분포(458-0 (L0) 또는 458-1 (L1))로 프로그램 될 제2 짝수 감지 라인(436-1)은 하위 페이지 Vt 분포(456-0)로 프로그램된다. 후에 상위 페이지 Vt 분포(458-2 (L2), 458-3 (L3), 458-4 (L4), 또는 458-5 (L5))로 프로그램될 제2 짝수 감지 라인(436-1)은 하위 페이지 Vt 분포(456-1)로 프로그램된다. 점선(dashed) 화살표로 표시되는 바와 같이, 몇몇 실시예에서, 후에 상위 페이지 Vt 분포(458-2 (L2))로 프로그램될 제2 짝수 감지 라인(436-1) 셀은 하위 페이지 Vt 분포(456-0)으로 프로그램될 수 있는 바, 예를 들어 상위 페이지 프로그래밍 동안 프로그램될 셀(458-2(L2))은 하위 페이지 프로그램 동안 하위 페이지 Vt 분포(456-0 또는 456-1) 어느 곳으로 프로그램될 수 있다.
제2 홀수 감지 라인(432-2)와 연관된 하위 페이지 프로그래밍 공정(LPo-2)에서, 제2 홀수 감지 라인(432-2)에 결합되고 선택된 선택 라인에 결합된 셀은 하위 페이지 Vt 분포(457-0 및 457-1)중 하나로 프로그램된다. 화살표로 표시되는 바와 같이, 후에 상위 페이지 Vt 분포(459-0 (L0) 또는 459-1 (L1))로 프로그램될 제2 홀수 감지 라인(433-2) 셀은 하위 페이지 Vt 분포(457-0)으로 프로그램된다. 후에 상위 페이지 Vt 분포(459-2 (L2) 또는 459-3 (L3))로 프로그램될 제2 홀수 감지 라인(433-2)는 하위 페이지 Vt 분포(457-1)로 프로그램된다.
다양한 실시예에서, 그리고 도 4A에 도시된 바와 같이, 하위 페이지 검증 전압(LPv) 수준(461)은 저장가능한 비트의 상이한 수를 갖는 셀에 의해 공유(shared)되고 상이한 감지 라인에 결합된다. 즉, 하위 페이지 Vt 분포(450-1, 453-1, 456-1, 및 457-1)에 상응하는 프로그램 검증 전압 수준(에, LPv 수준(461))은 나란할(aligned) 수 있다. 예를 들어, 하위 페이지 Vt 분포(450-1, 453- 1, 456-1, 및 457-1)에 연관된 검증 전압 수준(461)은 각 감지 라인(432-1, 433-1 , 436-1, 및 433-2)에 결합된 셀에 의해 공유되고 선택된 선택 라인, 예를 들어 도 2A에 도시된 선택 라인(205)에 결합된다.
제1 짝수 감지 라인(432-1)에 연관된 상위 페이지 프로그래밍 공정(UPe-1)에서, 제1 짝수 감지 라인(432-1)에 결합되고 선택된 선택 라인에 결합되는 셀은 상위 페이지 Vt 분포(452-0, 452-1, 및 452-2)중 하나로 프로그램된다. 제1 홀수 감지 라인(433-1)에 연관된 상위 페이지 프로그래밍 공정(UPo-1)에서, 제1 홀수 감지 라인(433-1)에 결합되고 선택된 선택 라인에 결합되는 셀은 상위 페이지 Vt 분포(455-0, 455-1, 455-2, 및 455-3)중 하나로 프로그램된다. 제2 짝수 감지 라인(436-1)에 연관된 상위 페이지 프로그래밍 공정(UPe-2)에서, 제2 짝수 감지 라인(436-1)에 결합되고 선택된 선택 라인에 결합된 셀은 상위 페이지 Vt 분포(458-0, 458-1, 458-2, 458-3, 458-4, 및 458-5)중 하나로 프로그램된다. 제2 홀수 감지 라인(432-2)에 연관된 상위 페이지 프로그래밍 공정(UPo-2)에서, 제2 홀수 감지 라인(432-2)에 결합되고 선택된 선택 라인에 결합되는 셀은 상위 페이지 Vt 분포(459-0, 459-1, 459-2, 및 459-3)중 하나로 프로그램된다.
도 4B는 도 4A에 도시된 실시예에 따른 상이한 수의 저장가능한 디지트를 갖는 프로그래밍 메모리 셀에 대한 프로그래밍 동작 실시예를 도시하는 표다. 도 4A와 관련하여 도시된 바와 같이, 제1 짝수 감지 라인(432-1 (BL0))은 저장가능한 비트의 제1 수, 예를 들어 이 실시예에서 1.5 비트/셀을 저장하도록 구성된다. 제1 홀수 감지 라인(433-1 (BL1))에 결합된 셀은 저장가능한 비트의 제2 수, 예를 들어 이 실시예에서 2 비트/셀을 저장하도록 구성된다. 제2 짝수 감지 라인(436-1 (BL2))에 결합된 셀은 저장가능한 비트의 제2 수, 예를 들어 이 실시예에서 2.5 비트/셀을 저장하도록 구성된다. 제2 홀수 감지 라인(433-2 (BL3))에 결합된 셀은 제1 홀수 감지 라인(433-1 (BL1))과 동일한 수의 저장가능한 비트, 예를 들어 이 실시예에서 2 비트/셀을 갖는다.
위에서 언급된 바와 같이, 도 4A 및 도 4B에 도시된 감지 라인 (예, 432-1, 433-1, 436-1, 및 432-2)에 연관된 저장가능한 디지트의 수는 감지 라인 방향에서 추후 감지 라인을 위해 반복될 수 있다. 예를 들어, 위에서 도 2A 및 도 2B의 실시예에서 도시된 바와 같이, 다음 4개의 감지 라인, 예를 들어 2A에 도시된 BL4, BL5, BL6, 및 BL7는 각각 감지 라인 BLO, BLl, BL2, 및 BL3과 유사한 수를 가질 수 있다.
도 2A 및 도 2B와 연관하여 상술한 바와 같이, 다양한 실시예에서, 제1 짝수 감지 라인(432-1 (BL0))은 짝수 감지 라인의 제1 서브세트, 예를 들어 1.5 비트/셀을 저장하는 셀에 결합된 짝수 감지 라인의 서브세트를 나타내고, 제2 짝수 감지 라인(436-1 (BL2))는 짝수 감지 라인의 제2 서브세트, 예를 들어 2.5 비트/셀을 저장하는 셀에 결합된 짝수 감지 라인의 서브세트를 나타낸다. 이러한 실시예에서, 그리고 도 4B에 도시된 바와 같이, 짝수 감지 라인의 제1 서브세트(예, 432-1) 및 짝수 감지 라인의 제2 서브세트(예, 436-1)은 매 다른 짝수 감지 라인에 기반하여 교대될 수 있다. 즉, 다음 짝수 감지 라인(예, BL4 (도시 안 함))에 결합된 셀은 BL0에 결합된 셀과 동일한 수의 저장가능한 디지트, 예를 들어 이 예시에서 1.5 비트/셀을 가질 것인 반면, 다음 추후 짝수 감지 라인 (예, BL6 (도시 안 함))에 결합된 셀은 BL2에 결합된 셀과 동일한 수의 저장가능한 디지트, 예를 들어 이 예시에서 2.5 비트/셀을 가질 것이다.
도 4B의 실시예에서, 프로그램되는 비휘발성 다단계 메모리 셀의 각각은 연관된 하위 페이지 (도시된 LP) 및 연관된 상위 페이지 (도시된 UP)를 갖는다. 즉, 특정 선택 라인 (예, 도시된 WLO, WLl, WL2, WL3, WL4, 및 WL5)에 결합되고, 특정 감지 라인 (예, 432-1, 433-1, 436-1, 및 433-2)에 결합되는 각 셀은 도 4A에 도시된 바와 같이 하위 페이지/상부 페이지 프로그래밍 공정을 통해 프로그램된다. 본원에 사용된 바와 같이, 셀의 하위 페이지를 프로그래밍 하는 단계는 셀상에서 하위 페이지 프로그래밍 공정을 수행하는 단계를 말하고, 셀상에서 상위 페이지를 프로그래밍하는 단계는 셀상에서 상위 페이지 프로그래밍 공정을 수행하는 단계를 말한다. 표(400)에서, 삼각형(452)는 제1 짝수 감지 라인(예, 432-1 (BL0))에 결합된 셀의 상위 페이지를 나타내고, 마름모(456)는 제2 짝수 감지 라인(예, 436-1 (BL2))에 결합된 셀의 상위 페이지를 나타내고, 원(453)은 홀수 감지 라인, 예를 들어 433-1 (BL1) 및 433-2 (BL3)에 결합된 셀을 나타낸다.
도 4B에 도시된 실시예에서, 프로그래밍의 순서는 '0'으로 시작하는 증가하는 수치 시퀀스(numerical sequence)를 따른다. 동일한 수치 식별적(identifier)는 평행 프로그래밍, 예를 들어, 실질적으로 동시에 발생하는 프로그래밍을 나타낸다. 예를 들어, 표(400)에서, 식별자 '1'은 WLO 및 감지 라인(433-1)에 결합된 메모리 셀의 하위 페이지(LP)와, WLO 및 감지 라인(433-2)에 결합된 하위 페이지(LP)는 병렬로, 예를 들어 동시에 프로그램되는 것을 나타낸다.
다양한 실시예에서, 프로그래밍은 비휘발성 메모리 셀의 특정 블록의 소스 라인(source line)에 인접한 선택 라인을 갖는 어레이의 바닥(bottom)으로부터 시작된다. 도 4B에 도시된 실시예에서, 프로그래밍은 어레이, 예를 들어 도 1에 도시된 어레이(100)의 소스 라인에 인접할 수 있는 선택 라인(WL0)으로부터 시작된다.
도 4B에 도시된 표(400)는 프로그램되는 메모리 셀에 연관된 상위 페이지(UP) 및 하위 페이지(LP)의 프로그래밍 순서를 도시한다. 도 4B의 프로그래밍 동작 실시예에 도시된 바와 같이, 그리고 '0'으로 표시되는 바와 같이, 프로그래밍 동작은 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL0에 연관되는 하위 페이지 및 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL0 셀에 연관된 하위 페이지를 병렬로 프로그래밍 하는 단계로 시작한다. 다양한 실시예에서, 그리고 도 4A에 도시된 바와 같이, 짝수 감지 라인(432-1 (BL0))에 결합된 WL0 셀은 짝수 감지 라인(436-1 (BL2))에 결합된 WL0이 저장하도록 구성된 비트/셀의 수(예, 2.5 비트/셀)보다 더 적은 수의 비트/셀(예, 1.5 비트/셀)을 저장하도록 구성된다.
프로그래밍 동작은 예를 들어 '1'로 표시되는 바와 같이 제1 홀수 감지 라인(433-1 (BL1))에 결합된 WL0 셀에 연관된 하위 페이지 및 제2 홀수 감지 라인(433-2 (BL3))에 결합된 WL0에 연관된 하위 페이지를 병렬로 프로그래밍을 계속한다. 다양한 실시예에서, 그리고 도 4B에 도시된 바와 같이, 홀수 감지 라인(433-1 (BLl) 및 433-2 (BL3))에 결합된 WL0 셀은 짝수 감지 라인(436-1 (BL2))에 결합된 WL0 셀이 저장하도록 구성되는 비트/셀의 수(예, 2.5 비트/셀)보다 더 적은 수의 비트/셀(예, 2 비트/셀)을 저장하도록 구성된다. 이러한 실시예에서, 그리고 도 4B에 도시된 바와 같이, 홀수 감지 라인(433-1 (BLl) 및 433-2 (BL3))에 결합된 WL0 셀은 짝수 감지 라인(432-1 (BL0))에 결합된 WL0 셀이 저장하도록 구성되는 비트/셀의 수(예, 1.5 비트/셀)보다 더 큰 비트/셀(예, 2 비트/셀)을 저장하도록 구성된다.
프로그래밍 동작은 예를 들어 '2'로 표시되는 바와 같이 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL1 셀에 연관된 하위 페이지 및 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL1에 연관된 하위 페이지를 병렬로 프로그래밍을 계속한다. 프로그래밍 동작은 예를 들어 '3'으로 표시되는 바와 같이 제1 홀수 감지 라인(433-1 (BL1))에 결합된 WL1에 연관된 하위 페이지 및 제2 홀수 감지 라인(433-2 (BL3))에 결합된 WL1 셀에 연관된 하위 페이지를 병렬로 프로그래밍을 계속한다.
프로그래밍 동작은 예를 들어 '4'로 표시되는 바와 같이 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL0 셀의 상위 페이지(452) 프로그램을 계속한다. '5'로 표시되는 바와 같이, 동작은 제1 및 제2 홀수 감지 라인((433-1 (BLl) 및 433-2 (BL3))에 결합된 WL0 셀의 상부 페이지(453)을 병렬로 프로그래밍을 계속한다. '6'으로 표시되는 바와 같이, 동작은 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL0 셀의 상위 페이지(456) 프로그팸을 계속한다. 즉, 도 4B의 실시예에서, 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL0의 상위 페이지(452) 및 제2 짝수 감지 라인(436-1)에 결합된 WL0 셀의 상위 페이지(456)은 별도로 프로그램되는 바, 예를 들어, 상부 페이지(452)는 상부 페이지(456) 전에 프로그램된다. 교대하는 짝수 감지 라인(432-1 및 436-1)에 결합된 셀의 상위 페이지(452 및 456)을 별도로 프로그래밍하는 단계 및 감지 라인(432-1 및 436-1)에 결합된 셀의 하위 페이지를 병렬로 프로그래밍 하는 단계는 인접한 셀, 예를 들어, 인접한 홀수 감지 라인(433-1 및 433-2)에 결합된 셀 및/또는 인접한 선택 라인에 결합된 인접한 셀에 연관된 FG-FG 간섭을 감소시킬 수 있다.
'7'로 표시되는 바와 같이, 프로그래밍 동작은 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL2 셀에 연관된 하위 페이지 및 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL2 셀에 연관된 하위 페이지를 병렬로 프로그램 계속한다. 프로그래밍 동작은 예를 들어 '8'로 표시되는 바와 같이 제1 홀수 감지 라인(433-1 (BL1)에 결합된 WL2 셀에 연관된 하위 페이지 및 제2 홀수 감지 라인(433-2 (BL3))에 결합된 WL2에 연관된 하위 페이지를 병렬로 프로그램 계속한다.
프로그래밍 동작은 예를 들어 '9'로 표시되는 바와 같이 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL1의 상위 페이지(452)를 프로그램 계속한다. '10'으로 표시되는 바와 같이, 동작은 제1 및 제2 홀수 감지 라인(433-1 (BL1) 및 433-2 (BL3))에 결합된 WL1의 상위 페이지(453)을 병렬로 프로그래밍을 계속한다. '11'로 표시되는 바와 같이, 동작은 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL1 셀의 상위 페이지(456) 프로그래밍을 계속한다. 즉, 도 4B의 실시예에서, 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL1 셀의 상위 페이지(452) 및 제2 짝수 감지 라인(436-1)에 결합된 WL1 셀의 상위 페이지(456)은 별도로 프로그램되는 바, 예를 들어, 상위 페이지(452)는 상위 페이지(456) 이전에 프로그램된다.
'12'로 표시되는 바와 같이, 프로그래밍 동작은 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL3 셀에 연관된 하위 페이지 및 제2 짝수 감지 라인(436-1 (BL2)) 에 결합된 WL3 셀에 연관된 하위 페이지를 병렬로 프로그램을 계속한다. 프로그래밍 동작은, 예를 들어 '13'으로 표시되는 바와 같이, 제1 홀수 감지 라인(433-1 (BL1))에 결합된 WL3 셀에 연관된 하위 페이지 및 제2 홀수 감지 라인(433-2 (BL3))에 결합된 WL3에 연관된 하위 페이지를 병렬로 프로그래밍을 계속한다.
프로그래밍 동작은 예를 들어 '14'로 표시되는 바와 같이 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL2의 상위 페이지(452) 프로그램을 계속한다. '15'로 표시되는 바와 같이, 동작은 제1 및 제2 홀수 감지 라인(433-1 (BL1) 및 433-2 (BL3))에 결합된 WL2의 상위 페이지(453)를 병렬로 프로그래밍을 계속한다. '16'으로 표시되는 바와 같이, 동작은 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL2 셀의 상위 페이지(456) 프로그래밍을 계속한다. 즉, 도 4B의 실시예에서, 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL2 셀의 상위 페이지(452) 및 제2 짝수 감지 라인(436-1)에 결합된 WL2 셀의 상위 페이지(456)은 별도로 프로그램되는 바, 예를 들어, 상위 페이지(452)는 상위 페이지(456) 이전에 프로그램된다.
'17'로 표시되는 바와 같이, 프로그래밍 동작은 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL4 셀에 연관된 하위 페이지 및 제2 짝수 감지 라인(436-1 (BL2) 에 결합된 WL4 셀에 연관된 하위 페이지를 병렬로 프로그램을 계속한다. 프로그래밍 동작은, 예를 들어 '18'로 표시되는 바와 같이, 제1 홀수 감지 라인(433-1 (BL1))에 결합된 WL4 셀에 연관된 하위 페이지 및 제2 홀수 감지 라인(433-2 (BL3))에 결합된 WL4에 연관된 하위 페이지를 병렬로 프로그래밍을 계속한다.
프로그래밍 동작은 예를 들어 '19'로 표시되는 바와 같이 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL3의 상위 페이지(452) 프로그램을 계속한다. '20'으로 표시되는 바와 같이, 동작은 제1 및 제2 홀수 감지 라인(433-1 (BL1) 및 433-2 (BL3))에 결합된 WL3의 상위 페이지(453)를 병렬로 프로그래밍을 계속한다. '21'로 표시되는 바와 같이, 동작은 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL3 셀의 상위 페이지(456) 프로그래밍을 계속한다. 즉, 도 4B의 실시예에서, 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL3 셀의 상위 페이지(452) 및 제2 짝수 감지 라인(436-1)에 결합된 WL3 셀의 상위 페이지(456)은 별도로 프로그램되는 바, 예를 들어, 상위 페이지(452)는 상위 페이지(456) 이전에 프로그램된다.
'22'로 표시되는 바와 같이, 프로그래밍 동작은 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL5 셀에 연관된 하위 페이지 및 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL5 셀에 연관된 하위 페이지를 병렬로 프로그램을 계속한다. 프로그래밍 동작은, 예를 들어 '23'으로 표시되는 바와 같이, 제1 홀수 감지 라인(433-1 (BL1))에 결합된 WL5 셀에 연관된 하위 페이지 및 제2 홀수 감지 라인(433-2 (BL3))에 결합된 WL5에 연관된 하위 페이지를 병렬로 프로그래밍을 계속한다.
프로그래밍 동작은 예를 들어 '24'로 표시되는 바와 같이 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL4의 상위 페이지(452) 프로그램을 계속한다. '25'로 표시되는 바와 같이, 동작은 제1 및 제2 홀수 감지 라인(433-1 (BL1) 및 433-2 (BL3))에 결합된 WL4의 상위 페이지(453)를 병렬로 프로그래밍을 계속한다. '26'으로 표시되는 바와 같이, 동작은 제2 짝수 감지 라인(436-1 (BL2))에 결합된 WL4 셀의 상위 페이지(456) 프로그래밍을 계속한다. 즉, 도 4B의 실시예에서, 제1 짝수 감지 라인(432-1 (BL0))에 결합된 WL4 셀의 상위 페이지(452) 및 제2 짝수 감지 라인(436-1)에 결합된 WL4 셀의 상위 페이지(456)은 별도로 프로그램되는 바, 예를 들어, 상위 페이지(452)는 상위 페이지(456) 이전에 프로그램된다.
도 4B의 표(400)에 도시된 프로그래밍 동작 실시예는 추후 선택 라인(예, WL6, WL7, WL8 등 (도시 안 됨))을 통해 계속한다. 이런 이유로, 도 4B의 실시예에 대한 프로그래밍 동작은 프로그램되는 전체 메모리 블록에 대하여 반복될 수 있다. 비휘발성 메모리 셀의 어레이에 연관된 FG-FG(floating gate-to-floating gate) 간섭은 주어진 선택 라인을 따라 감지 라인의 세브세트에 결합된 셀에 연관된 저장가능한 비트의 할당된 수를 변경하고 본 발명의 하나 이상의 실시예에 따라 셀을 프로그램함으로써 감소시킬 수 있다.
도 5는 본 발명의 실시예에 따른 적어도 하나의 메모리 장치(520)를 갖는 전자 메모리 시스템(500)의 기능적 블록도이다. 메모리 시스템(500)은 다단계 비휘발성 셀의 메모리 어레이(530)을 포함하는 비휘발성 메모리 장치(520)에 결합된 프로세서(510)을 포함한다. 메모리 시스템(500)은 별도의 집적 회로를 포함할 수 있거나 프로세서(510) 및 메모리 장치(520) 모두는 동일한 집적 회로상에 있을 수 있다. 프로세서(510)는 마이크로프로세서 또는 어플리케이션-특정 집적회로(application-specific integrated circuit, ASIC)과 같은 회로를 제어하는 몇몇 다른 유형일 수 있다.
명확하게 하기 위하여, 전자 메모리 시스템(500)은 본 발명에 대한 특정 관련성을 갖는 특징(features)에 초점을 맞추도록 단순화되어왔다. 메모리 장치(520)는 낸드 아키텍처를 갖는 플로팅 게이트 플래시 메모리 셀일 수 있는 비휘발성 메모리 셀(530)의 어레이를 포함한다. 메모리 셀의 각 행의 제어 게이트는 선택 라인에 결합되는 반면, 메모리 셀의 드레인 영역은 감지 라인에 결합된다. 메모리 셀의 소스 영역은 도 1에 도시된 것과 동일하게 소스 라인에 결합된다. 당업자가 이해하는 바와 같이, 메모리 셀의 감지 라인 및 소스 라인에의 접속 방법은 어레이가 낸드 아키텍처인가, 노어(NOR) 아키텍처인가, 및 앤드(AND) 아키텍처, 또는 몇몇 다른 메모리 어레이 아키텍처인가에 따라 다르다.
도 5의 실시예는 I/O 회로(560)을 통해 I/O 접속(562)위에 제공되는 어드레스 신호를 래치(latch)하는 어드레스 회로(540)을 포함한다. 어드레스 신호는 행 디코더(decoder, 544) 및 열 디코더(546)에 의해 접수되고 디코드되어 메모리 어레이(530)에 액세스한다. 본 발명에 비추어, 당업자는 어드레스 입력 접속의 수는 메모리 어레이(530)의 밀도 및 아키텍처에 따라 다르다는 것과, 어드레스의 수는 메모리 셀의 증가된 수 및 메모리 블록 및 어레이의 증가된 수 모두를 갖고 증가된다는 것을 이해할 것이다.
비휘발성 셀의 메모리 어레이(530)은 할당된 프로그램 상태의 변경하는 수 및 본원에 개시된 실시예에 따른 변경하는 비트 할당을 갖는 비휘발성 다단계 메모리 셀을 포함할 수 있다. 메모리 장치(520)는 이 실시예에서 판독되거나/회로(550)을 래치할 수 있는 센스/버퍼(buffer) 회로를 사용하여 메모리 어레이 열에서 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(530)에서 데이터를 판독한다. 판독/래치 회로(550)은 메모리 어레이(530)으로부터 데이터의 페이지 또는 열을 판독 및 래치할 수 있다. I/O 회로(560)는 프로세서(510)으로 I/O 접속(562) 위의 양방향(bi-directional) 데이터 통신에 대하여 포함된다. 기입 회로(555)는 포함되어 데이터를 메모리 어레이(530)에 기입하도록 포함한다.
제어 회로(570)은 프로세서(510)로부터의 제어 접속(572)에 의해 제공되는 신호를 디코드한다. 이 신호는 칩(chip) 신호, 기입가능(write enable) 신호, 및 데이터 판독, 데이터 기입 및 데이터 소거 동작을 포함하는 메모리 어레이(530)상 동작을 제어하는데 사용되는 어드레스 래치 신호를 포함할 수 있다. 다양한 실시예에서, 제어 회로(570)는 프로세서(510)로부터의 지시를 수행하여 본 발명의 실시예를 동작 및 프로그래밍을 수행하는데 책임이 있다. 제어 회로(570)은 상태 머신(state machine), 순서기(sequencer), 또는 제어기의 몇몇 다른 유형일 수 있다. 당업자는 추가적 회로 및 제어 신호가 제공될 수 있다는 것 및 도 5의 메모리 장치의 상세함은 도시의 용이를 촉진하기 위하여 축소된 것을 이해할 것이다.
도 6은 본 발명의 일 실시예에 따른 적어도 하나의 메모리 장치를 갖는 메모리 모듈의 기능적 블록도이다. 메모리 모듈(600)은 메모리 카드로서 도시되지만, 메모리 모듈(600)와 관련하여 논의된 개념(concepts)은 제거가능한 다른 유형 또는 휴대용(portable) 메모리(예, USB 플래시 드라이브)에 적용가능하고 본원에 사용된 '메모리 모듈'의 범위에 속하도록 의도된다. 또한, 하나의 예시 형태 요인이 도 6에 도시되지만, 이러한 개념은 또한 다른 형태 요인에 적용가능하다.
몇몇 실시예에서, 메모리 모듈(600)은 하나 이상의 메모리 장치(610)을 둘러싸는(enclose) 하우징(605)를 포함할 것이지만, 이러한 하우징은 모든 장치 또는 장치 어플리케이션에 필수적인 것은 아니다. 적어도 하나의 메모리 장치(610)는 본원에 개시된 실시예에 따라 프로그램 되고/되거나 판독될 수 있는 비휘발성 다단계 메모리 셀의 어레이를 포함한다. 여기서 현재, 하우징(605)는 호스트 장치와 통신을 위한 하나 이상의 접촉(615)를 포함한다. 호스트 장치의 예시는 디지털 카메라, 디지털 리코딩 및 재생(playback) 장치, PDA, 개용용 컴퓨터, 메모리 카드 리더, 인터페이스 허브(hubs) 등을 포함한다. 몇몇 실시예에 대하여, 접촉(615)는 표준화된(standardized) 인터페이스의 형태에 있다. 예를 들어, USB 플래시 드라이브로, 접촉(615)는 USB 유형-A 수형(male) 커넥터의 형태에 있을 수 있다. 몇몇 실시예에 대하여, 접촉(615)은 샌디스크 코포레이션에 의해 라이센스된 CompactFlashTM 메모리 카드, 소니 코포레이션에 의해 라이센스된 Memory StickTM, 도시바 코포레이션에 의해 라이센스된 SD Secure DigitalTM 등에서 발견될 수 있는 반-특허(semi-proprietary) 인터페이스 형태에 있을 수 있다. 그러나, 일반적으로, 접촉(615)는 메모리 모듈(600)과 접촉(615)에 대한 호환가능한(compatible) 수용기(receptors)를 갖는 호스트 사이의 출입(passing) 제어, 어드레스 및/또는 데이터 신호에 대한 인터페이스를 제공한다.
메모리 모듈(600)은 하나 이상의 집적 회로 및/또는 별개 부품(components)일 수 있는 추가적 회로(620)를 선택적으로(optionally) 포함할 수 있다. 몇몇 실시예에 대하여, 추가적 회로(620)는 다중 메모리 장치(610)를 가로지로는 액세스를 제어하고/제어하거나 외부 호스트와 메모리 장치(610) 사이의 병진(translation) 층을 제공하기 위한 메모리 제어와 같은 제어 회로를 포함할 수 있다. 예를 들어, 접촉(615)의 수와 하나 이상의 메모리 장치(610)의 접속의 수 사이에 일대일 대응이 없을 수 있다. 따라서, 메모리 제어기는 메모리 장치(610)의 I/O 접속 (도 6에 도시되지 않음)을 선택적으로 결합하여 적절한 시간에 적절한 I/O 접속에서 적절한 신호를 접수하거나 적절한 시간에 적절한 접속(615)에서 적절한 신호를 제공한다. 유사하게, 호스트 및 메모리 모듈(600) 사이의 통신 프로토콜(protocol)은 메모리 장치(610)의 액세스를 위해 필요한 것과 상이할 수 있다. 그 후에, 메모리 제어기는 호스트로부터 접수된 명령(command) 시퀀스를 적절한 명령 시퀀스로 병진할 수 있어 메모리 장치(610)에 대하여 바람직한 액세스를 달성한다. 이러한 병진은 명령 시퀀스에 더하여 신호 전압 수준에서 변화를 더 포함할 수 있다.
추가적 회로(620)는 ASIC에 의해 수행될 수 있는 논리 기능과 같은 메모리 장치(610)의 제어와 관련없는 기능성을 더 포함할 수 있다. 또한, 추가적 회로(620)는 패스워드 보호, 생체인식(biometrics) 등과 같은 메모리 모듈(600)에 판독 또는 기입 액세스를 제한하는 회로를 포함할 수 있다. 추가적 회로(620)은 메모리 모듈(600)의 상태를 표시하는 회로를 포함할 수 있다. 예를 들어, 추가적 회로(620)는 전력(power)가 메모리 모듈(600)에 제공되는지 여부 및, 메모리 모듈(600)이 현재 액세스되는지 여부를 결정하고, 전력이 공급되는 동안 점멸하지 않는 빛(solid light)을, 액세스되는 동안 점멸하는 빛과 같은 이의 상태의 표시를 디스플레이하기 위한 기능성을 포함할 수 있다. 추가적 회로(620)은 메모리 모듈(600)내의 전력 필요(requirements) 규제(regulate)를 돕는 분리(decoupling) 커패시터(capacitor)와 같은 수동(passive) 장치를 더 포함할 수 있다.
비휘발성 메모리 셀을 동작시키기 위한 방법, 장치, 모듈 및 시스템이 도시되었다. 하나의 방법 실시예는 제1 감지 라인에 결합된 제1 셀에 의해 저장되는 비트의 제1 수를 할당하는 단계, 제1 감지 라인에 인접한 제2 감지 라인에 결합된 제2 셀에 의해 저장되는 비트의 제2 수를 할당하는 단계, 및 제2 감지 라인에 인접한 제3 감지 라인에 결합된 제3 셀에 의해 저장되는 비트의 제3 수를 할당하는 단계를 포함한다. 제1 셀에 할당된 비트의 수는 제2 셀에 할당된 비트의 수보다 적고 제2 셀에 할당된 비트의 수는 제3 셀에 할당된 비트의 수보다 적다. 방법은 제1 셀에 연관된 하위 페이지 및 제3 셀에 연관된 하위 페이지를 병렬로 프로그램하는 단계 및, 제1 셀에 연관된 상위 페이지 및 제3 셀에 연관된 상위 페이지를 별도로 프로그래밍 하는 단계를 포함한다.
본원에 특정 실시예가 도시되고 개시되었지만, 당업자는 동일한 결과를 달성하도록 계산된 배열(arrangement)이 도시된 특정 실시예에 대하여 대신될 수(substituted) 있다는 것을 이해할 것이다. 본 발명은 본 발명의 다양한 실시예들의 적응(adaptations) 또는 변형(variations)을 포함시키도록(cover) 의도된다. 상기 설명은 예시적(illustrative) 방식(fashion)으로 설명되고 제한적 방식으로 설명되지 않는다는 것이 이해된다. 상기 실시예의 배합, 및 본원에 특정하게 개시되지 않은 다른 실시예는 상기 설명을 검토하면 동업자에게 명확할 것이다. 본 발명의 다양한 실시예의 범위는 상기 구조 및 방법이 사용되는 다른 어플리케이션을 포함한다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부된 청구항을 참조하여, 이러한 청구항에 동등한 전체(full) 범위을 따라 결정되어야 한다.
상기 상세한 설명에서, 본 발명을 간소화(streamlining)할 목적으로 단일 실시예에 다양한 특징이 함께 그룹화(grouped)된다. 발명의 이 방법은 본 발명의 개시된 실시예가 각 청구항에서 표현적으로 열거된 이상의 더 많은 특징을 사용해아만 한다는 의도를 반영한다고 의도되지 않는다. 오히려, 다음 청구항이 반영하는 바와 가이, 발명적 주제(inventive subject matter)는 단일의 개시된 실시예의 모든 특징보다 적게 있다. 따라서, 다음의 청구항은 자체의 별개 실시예에 기초하는 각 청구항으로 상세한 설명에 혼입된다.

Claims (25)

  1. 제1 셀(202)을 상태(450-0, 450-1)의 제1 수의 하나로, 제2 셀(206)을 상태(456-0, 456-1)의 제2 수의 하나로 병렬로 프로그래밍 하는 단계: 및
    상기 제1 셀(202)을 상태(450-0, 450-1)의 상기 제1 수의 하나에 적어도 부분적으로 기반하는 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 제3 수의 하나로, 상기 제2 셀(206)을 상태(456-0, 456-1)의 상기 제2 수의 하나에 적어도 부분적으로 기반하여 상태(238-1 , 238-2, 458-0, 458-1 , 458-2, 458-3, 458-4, 458-5)의 제4 수의 하나로 별도로 프로그래밍 하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  2. 청구항 1에 있어서, 상태(450-0, 450-1)의 상기 제1 수는 상태(456-0, 456-1)의 상기 제2 수와 동일하고, 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수는 상태(238-1 , 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제4 수와 상이한 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  3. 청구항 1에 있어서, 상기 제1 셀(202)을 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수의 하나로 프로그래밍하는 단계 이전에, 및 상기 제2 셀(206)을 상태(238-1 , 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제4 수의 하나로 프로그래밍하는 단계 이전에 제3 셀(203)을 상태(453-0, 453-1, 457-0, 457-1) 의 제5 수의 하나로 프로그래밍하는 단계를 포함하고, 상기 제3 셀(203)은 상기 제1 셀(202)과 상기 제2 셀(206) 모두에 인접하고 그 사이에 있는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  4. 창구항 3에 있어서, 상기 제 2 셀(206)을 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제4 수의 하나로 프로그래밍하는 단계 이전 및 상기 제1 셀(202)을 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수의 하나로 프로그래밍하는 단계 이후에, 상태(453-0, 453-1, 457-0, 457-1)의 제5 수의 하나에 적어도 부분적으로 기반하여 상기 제3 셀(203)을 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 제6 수의 하나로 프로그래밍하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  5. 청구항 4에 있어서, 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제6 수는 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수보다 크고 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제4 수보다 작은 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  6. 청구항 4에 있어서, 상기 제3 셀(203)을 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제6 수의 하나로, 제4 셀(203)을 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제6 수의 하나로 병렬로 프로그래밍하는 단계를 포함하고, 상기 제4 셀(203)은 상기 제2 셀(206)에 인접한 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  7. 메모리 셀(100)의 어레이를 동작하기 위한 방법에 있어서,
    제1 셀(202)을 상태(450-0, 450-1)의 제1 수의 하나로, 제2 셀(206)을 상태(456-0, 456-1)의 제2 수의 하나로 병렬로 프로그래밍하는 단계:
    상기 제1 셀(202)을 상태(450-0, 450-1)의 상기 제1 수의 하나에 적어도 부분적으로 기반하는 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 제3 수의 하나로, 상기 제2 셀(206)을 상태(456-0, 456-1)의 상기 제2 수의 하나에 적어도 부분적으로 기반하여 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 제4 수의 하나로 별도로 프로그래밍 하는 단계를 포함하고;
    상기 제1 셀(202)은 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 제3 수의 하나로 프로그램되어 그것이 디지트(digit)의 제1 비정수를 나타내도록 하고;
    상기 제2 셀(206)은 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 제4 수의 하나로 프로그램되어 그것이 디지트의 상기 제1 비정수와 상이한 디지트의 제2 비정수를 나타내도록 하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  8. 메모리 셀(100)의 어레이를 동작하기 위한 방법에 있어서, 상기 방법은:
    선택된 행 선택 라인(205) 및 감지 라인(232-1, 232-2, 232-3, 236-1, 236-2, 432-1, 436-1)의 제1수에 결합된 셀(202, 206)을 상태(450-0, 450-1, 456-0, 456- 1)의 제1 수의 하나로 병렬로 프로그래밍하는 단계를 포함하되, 여기서 감지 라인(232-1, 232-2, 232-3, 432-1)의 상기 제1 수의 제1 서브세트에 결합된 셀(202)은 감지 라인(236-1, 236-2, 436-1)의 상기 제1 수의 제2 서브세트에 결합된 셀(206)보다 셀당 더 적은 디지트 수를 저장하도록 구성되고;
    이어서 상기 선택된 행 선택 라인(205) 및 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 제2 수에 결합된 셀(203)을 상태(453-0, 453-1, 457-0, 457-1)의 제2 수의 하나에 병렬로 프로그래밍하는 단계를 포함하되, 여기서 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합된 셀(203)은 상기 제2 서브세트(236-1, 236-2, 436-1)에 결합된 셀(206)보다 셀당 더 적은 디지트 수를 저장하도록 구성되고;
    이어서 상기 제1 서브세트(232-1, 232-2, 232-3, 432-1) 및 상기 선택된 행 선택 라인(205)에 결합된 셀(202)을 상태(450-0, 450-1)의 상기 제1 수의 하나에 적어도 부분적으로 기반하여 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 제3 수의 하나로 프로그래밍하는 단계; 및
    이어서 제2 서브세트(236-1, 236-2, 436-1) 및 상기 선택된 행 선택 라인(205)에 결합된 셀(206)을 상태(456-0, 456-1)의 제1 수의 하나에 적어도 부분적으로 기반하여 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 제5 수의 하나로 프로그래밍하기 전에, 상태(453-0, 453-1, 457-0, 457-1)의 상기 제2 수의 하나에 적어도 부분적으로 기반하여 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 제4 수의 하나로 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2) 및 선택된 행 선택 라인(205)에 결합된 셀(203)을 프로그래밍하는 단계를 포함하되, 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 제5 수는 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 제3 및 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 제4 수보다 큰 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  9. 청구항 8에 있어서,
    상기 제1 서브세트(232-1, 232-2, 232-3, 432-1) 및 상기 선택된 행 선택 라인(205)에 결합된 상기 셀(202)을 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수의 하나로 프로그래밍하는 단계는 제1 하위 페이지 임계 전압(Vt) 분포(450-0, 450-1)로부터 선택된 셀을 저장가능한 디지트의 제1 수에 상응하는 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수의 하나로 프로그래밍하는 단계를 포함하고;
    감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2수 및 상기 선택된 행 선택 라인(205)에 결합된 셀(203)을 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제4수의 하나로 프로그래밍하는 단계는 제2 하위 페이지 Vt 분포(453-0, 453-1 , 457-0, 457-1)로부터 선택된 셀을 저장가능한 디지트의 제2 수에 상응하는 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제4 수의 하나로 프르그래밍하는 단계를 포함하고;
    상기 제2 서브세트(236-1, 236-2, 436-1) 및 상기 선택된 행 선택 라인(205)에 결합된 상기 셀(206)을 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제5 수의 하나로 프로그래밍하는 단계는 제3 하위 페이지 Vt 분포(456-0, 456-1)로부터 선택된 셀을, 저장가능한 디지트의 제3 수에 상응하는 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제5 수의 하나로 프로그래밍하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  10. 청구항 9에 있어서, 감지 라인(232-1, 232-2, 232-3, 236-1, 236-2, 432-1, 436-1)의 상기 제1 수에 결합된 셀(202,206)을 상태(450-0, 450-1 , 456-0, 456-1)의 상기 제1 수의 하나로 프로그래밍하는 단계 및 감지 라인(233-1 , 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합된 셀(203)을 프로그램 상태(453-0, 453-1, 457-0, 457-1)의 상기 제2 수의 하나로 프로그래밍하는 단계는 선택된 셀을 상기 제1(450-0, 450-1), 상기 제2(453-0, 453-1, 457-0, 457-1), 및 상기 제3 (456-0, 456-1) 하위 페이지 Vt 분포에 연관된 공통 프로그램 검증 전압 수준(461)으로 프로그래밍하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  11. 청구항 8에 있어서, 상기 제1 서브세트(232-1, 232-2, 232-3, 432-1)에 결합된 셀(202)에서 셀당 디지트의 제1 비정수를 저장하는 단계; 및
    상기 제2 서브세트(236-1, 236-2, 436-1)에 결합된 셀(206)에서 셀당 디지트의 제2 비정수를 저장하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  12. 청구항 11에 있어서, 상기 제1 서브세트(232-1, 232-2, 232-3, 432-1)의 셀(202)에 의해 저장된 데이터 및 상기 제2 서브세트(236-1, 236-2, 436-1)의 셀(206)에 의해 저장된 데이터를 병렬로 감지하는 단계; 및
    상기 제1 서브세트(232-1, 232-2, 232-3, 432-1)의 상기 셀(202)로부터 판독되는 데이터를 상기 제2 서브세트(236-1, 236-2, 436-1)의 상기 셀(206)로부터 판독되는 데이터와 결합하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  13. 청구항 12에 있어서, 상기 제1 서브세트(232-1, 232-2, 232-3, 432-1) 및 상기 제2 서브세트(236-1, 236-2, 436-1)의 상기 셀(202)로부터 판독되는 결합된 데이터를 이진 데이터 비트의 정수로 매핑하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  14. 청구항 8에 있어서,
    다음 인접한 선택된 행 선택 라인 및 감지 라인(232-1, 232-2, 232-3, 236-1, 236-2, 432-1, 436-1)의 상기 제1 수에 결합된 셀을 상태(450-0, 450-1, 456-0, 456-1)의 상기 제1 수의 하나에 병렬로 프로그래밍하는 단계를 포함하되 이 단계는:
    상기 선택된 행 선택 라인(205) 및 감지 라인(232-1, 232-2, 232-3, 432-1)의 상기 제1 서브세트에 결합된 셀(202)을 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수의 상기 하나로 프로그래밍 하는 단계;
    상기 선택된 행 선택 라인(205) 및 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합된 셀(203)을 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제4 수의 상기 하나로 프로그래밍하는 단계 이전에; 및
    상기 선택된 행 선택 라인(205) 및 감지 라인(236-1, 236-2, 436-1)의 상기 제2 서브세트에 결합된 셀(206)을 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제5 수의 상기 하나로 프로그래밍하는 단계 이전에 수행하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  15. 청구항 14에 있어서,
    상기 제1 서브세트(232-1, 232-2, 232-3, 432-1) 및 상기 다음 인접한 선택된 행 선택 라인에 결합된 셀을 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 상기 제3 수의 상기 하나로 프로그래밍하는 단계; 및
    이어서 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합되고 상기 다음 인접한 선택된 행 선택 라인에 결합된 셀을 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 상기 제4 수의 상기 하나에 프로그래밍하는 단계를 상기 제2 서브세트(236-1, 236-2, 436-1) 및 상기 다음 인접한 선택된 행 선택 라인에 결합된 셀을 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제5 수의 하나로 프로그래밍하는 단계 이전에 수행하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  16. 청구항 8에 있어서, 감지 라인(232-1, 232-2, 232-3, 432-1)의 상기 제1 서브세트 및 감지 라인(236-1, 236-2, 436-1)의 상기 제2 서브세트는 교대인 짝수 감지 라인이고 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수는 홀수 감지 라인이고, 하위 페이지 프로그래밍 공정 및 상위 페이지 프로그래밍 공정을 복수의 선택된 행 선택 라인(105-1, ..., 105-N, 205)상에서 수행하는 단계를 포함하는 메모리 셀(100)의 어레이를 동작하기 위한 방법.
  17. 메모리 장치(520)에 있어서,
    메모리 셀(100,530)의 어레이; 및
    선택된 행 선택 라인(205)에 결합된 프로그램 셀에 대한 상기 어레이(100,530)에 결합된 제어 회로(560)를 포함하되,
    상기 제어회로(560)는:
    제1 감지 라인(232-1, 432-1)에 결합된, 저장가능한 디지트의 제1 수를 갖는 제1 셀(202)을 상태(450-0, 450-1)의 제1 수의 하나로 프로그램하고;
    상기 제1 감지 라인(232-1, 432-1)에 인접한 제2 감지 라인(233-1, 433-1)에 결합된, 저장가능한 디지트의 상기 제1 수보다 큰 저장가능한 디지트의 제2 수를 갖는 제2 셀(203)을 상태(453-0, 453-1)의 제2 수의 하나로 프로그램하고;
    상기 제2 감지 라인(233-1, 433-1)에 인접한 제3 감지 라인(236-1, 436-1)에 결합된, 저장가능한 디지트의 상기 제2 수보다 더 큰 저장가능한 디지트의 제3 수를 갖는 제3 셀(206)을, 상기 제1 셀(202)을 상태(450-0, 450-1)의 상기 제1 수의 하나로 프로그래밍하는 단계에 병렬로, 상태(456-0, 456-1)의 제3 수의 하나로 프로그램하고; 및
    상태(450-0, 450-1)의 상기 제1 수의 상기 하나로부터 상기 제1 셀(202)을 상태(234-1, 452-0, 452-1, 452-2)의 제4 수의 하나로, 및 상태(456-0, 456-1)의 제3 수의 하나로부터 상기 제3 셀(206)을 상태(238-1, 458-0, 458-1 , 458-2, 458-3, 458-4, 458-5)의 제5 수의 하나로 별도 시간에 프로그램하도록 구성된 메모리 장치.
  18. 청구항 17에 있어서, 상태의 상기 제1(450-0, 450-1), 제2(453-0, 453-1) 및 제3(456-0, 456-1) 수는 동일하고, 상태의 제4(234-1, 452-0, 452-1, 452-2) 및 제5(238-1, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5) 수는 상태의 제1(450-0, 450-1), 제2(453-0, 453-1) 및 제3(456-0, 456-1) 수보다 크고, 상태(238-1, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제5 수는 상태(234-1, 452-0, 452-1, 452-2)의 상기 제4 수보다 큰 메모리 장치.
  19. 청구항 17에 있어서, 상기 제어 회로(560)는 상기 제3 감지 라인(236-1, 436-1)에 인접한 제4 감지 라인(233-2, 433-2)에 결합된 제4 셀(203)을, 상기 제2 셀(203)을 상태(453-0, 453-1)의 상기 제2 수의 상기 하나로 프로그램하는 단계에 병렬로, 상태(457-0, 457-1)의 제6 수의 하나로 프로그램하도록 구성되는 메모리 장치.
  20. 청구항 19에 있어서, 상태(457-0, 457-1)의 상기 제6 수는 상태(453-0, 453-1)의 상기 제2 수와 동일하고, 상기 제4 셀(203)은 저장가능한 디지트의 상기 제2 수를 갖는 메모리 장치.
  21. 청구항 17에 있어서, 상기 제어 회로(560)는 상기 제1 셀(202)을 상태(234-1, 452-0, 452-1, 452-2)의 상기 제4수의 상기 하나로 프로그래밍하는 단계 이후 및 상기 제3 셀(206)을 상태(238-1, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 상기 제5 수의 상기 하나로 프로그래밍하는 단계 이전에 상태(453-0, 453-1)의 상기 제2 수의 상기 하나로부터 상기 제2 셀(203)을 상태(235-1, 455-0, 455-1, 455-2, 455-3)의 제7 수의 하나로 프로그램하도록 구성되는 메모리 장치.
  22. 청구항 17에 있어서, 저장가능한 디지트의 상기 제1 수는 비정수이고 저장가능한 디지트의 상기 제3 수는 비정수인 메모리 장치.
  23. 메모리 장치(520)에 있어서,
    행 선택 라인(105-1, ..., 105-N, 205)에 의해 결합된 행, 및 감지 라인(107-1, 107-2, 107-3, ..., 107-M, 232-1, 232-2, 232-3, 233-1, 233-2, 233-3, 233-4, 236-1, 236-2, 432-1, 433-1, 436-1, 433-2)에 의해 결합된 열에 배치된 메모리 셀(100, 530)의 NAND 어레이; 및
    선택된 행 선택 라인(205)에 결합된 셀을 프로그램하도록 상기 어레이(100,530)에 결합된 제어 회로(560)를 포함하고,
    상기 제어 회로(560)는,
    상태(450-0, 450-1, 456-0, 456-1)의 제1 수의 하나에 감지 라인(232-1, 232-2, 232-3, 236-1, 236-2, 432-1, 436-1)의 제1 수에 결합된 셀(202, 206)을 병렬로 프로그램하고, 감지 라인(232-1, 232-2, 232-3, 432-1)의 상기 제1 수의 제1 서브세트에 결합된 셀(202)은 감지 라인(236-1, 236-2, 436-1)의 상기 제1 수의 제2 서브세트에 결합된 셀(206)보다 셀당 더 적은 디지트 수를 저장하도록 구성되고,
    이어서 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 제2 수에 결합된 셀(203)을 상태(453-0, 453-1, 457-0, 457-1)의 제2 수의 하나에 병렬로 프로그램하도록 하되, 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합된 셀(203)은 상기 제2 서브세트(236-1, 236-2, 436-1)에 결합된 셀보다 셀당 더 적은 디지트 수를 저장하도록 구성되고;
    이어서 상태(453-0, 453-1, 457-0, 457-1)의 상기 제2 수의 상기 하나로부터 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합된 셀(203)을 상태(456-0, 456-1)의 상기 제1 수의 상기 하나로부터 상기 제2 서브세트(236-1, 236-2, 436-1)에 결합된 셀(206)을 상태(238-1, 238-2, 458-0, 458-1, 458-2, 458-3, 458-4, 458-5)의 제4 수의 하나로 프로그램하는 단계 이전, 및 상태(450-0, 450-1)의 상기 제1 수의 상기 하나로부터 상기 제1 서브세트(232-1, 232-2, 232-3, 432-1)에 결합된 셀(202)을 상태(234-1, 234-2, 234-3, 452-0, 452-1, 452-2)의 제5 수의 하나로 프로그램하는 단계 이후에, 상태(235-1, 235-2, 235-3, 235-4, 455-0, 455-1, 455-2, 455-3, 459-0, 459-1, 459-2, 459-3)의 제3 수의 하나로 프로그램 하도록 구성되는 메모리 장치.
  24. 청구항 23에 있어서, 상태의 상기 제1(450-0, 450-1, 456-0, 456-1) 및 제2(453-0, 453-1, 457-0, 457-1) 수에 상응하는 프로그램 검증 전압 수준(461)은 감지 라인(232-1 , 232-2, 232-3, 432-1)의 상기 제1 수의 상기 제1 서브세트에 결합되는 셀(202)에 의해, 감지 라인(236-1, 236-2, 436-1)의 상기 제1 수의 상기 제2 서브세트에 결합된 셀(206)에 의해, 및 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수에 결합된 셀(203)에 의해 공유되는 메모리 장치.
  25. 청구항 23에 있어서, 감지 라인(232-1, 232-2, 232-3, 236-1, 236-2, 432-1, 436-1)의 상기 제1 수 및 감지 라인(233-1, 233-2, 233-3, 233-4, 433-1, 433-2)의 상기 제2 수는 교대하는 감지 라인에 기반하여 인접한 메모리 장치.
KR1020107011834A 2007-10-31 2008-10-15 메모리 셀 프로그래밍 KR101160754B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/932,096 US7668012B2 (en) 2007-10-31 2007-10-31 Memory cell programming
US11/932,096 2007-10-31
PCT/US2008/011836 WO2009058196A1 (en) 2007-10-31 2008-10-15 Memory cell programming

Publications (2)

Publication Number Publication Date
KR20100082022A true KR20100082022A (ko) 2010-07-15
KR101160754B1 KR101160754B1 (ko) 2012-06-28

Family

ID=40582606

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107011834A KR101160754B1 (ko) 2007-10-31 2008-10-15 메모리 셀 프로그래밍

Country Status (7)

Country Link
US (2) US7668012B2 (ko)
EP (1) EP2218073B1 (ko)
JP (1) JP5382592B2 (ko)
KR (1) KR101160754B1 (ko)
CN (1) CN101842845B (ko)
TW (1) TWI401686B (ko)
WO (1) WO2009058196A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8239735B2 (en) * 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
US7911835B2 (en) * 2006-10-04 2011-03-22 Samsung Electronics Co., Ltd. Programming and reading five bits of data in two non-volatile memory cells
US7668012B2 (en) * 2007-10-31 2010-02-23 Micron Technology, Inc. Memory cell programming
US7848142B2 (en) 2007-10-31 2010-12-07 Micron Technology, Inc. Fractional bits in memory cells
US7742335B2 (en) 2007-10-31 2010-06-22 Micron Technology, Inc. Non-volatile multilevel memory cells
DE102008057681B3 (de) * 2008-11-17 2009-12-10 Giesecke & Devrient Gmbh Verfahren zum sicheren Speichern von Daten in einem Speicher eines tragbaren Datenträgers
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8243521B2 (en) * 2009-12-04 2012-08-14 Micron Technology, Inc. Method for kink compensation in a memory
US8767459B1 (en) * 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US9240240B2 (en) 2011-11-29 2016-01-19 Micron Technology, Inc. Apparatus having indications of memory cell density and methods of their determination and use
US8773902B2 (en) 2012-05-09 2014-07-08 Sandisk Technologies Inc. Channel boosting using secondary neighbor channel coupling in non-volatile memory
TWI498893B (zh) * 2013-10-31 2015-09-01 Innostor Technology Corp MLC memory write method in multiple environments
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9224492B1 (en) * 2015-02-17 2015-12-29 Phison Electronics Corp. Memory management method, memory storage device and memory controlling circuit unit
US10290346B2 (en) 2016-12-22 2019-05-14 Western Digital Technologies, Inc. Method and apparatus for low-latency read of flash storage devices using fractional bits per cell
US10068656B2 (en) 2016-12-27 2018-09-04 Sandisk Technologies Llc Non-volatile memory with multi-pass programming
JP2019040655A (ja) * 2017-08-28 2019-03-14 東芝メモリ株式会社 メモリシステム
US10964390B1 (en) * 2019-12-10 2021-03-30 Western Digital Technologies, Inc. Skip coding for fractional bit-per-cell NAND memories
US20230410898A1 (en) * 2020-10-19 2023-12-21 Rambus Inc. Flash memory device with photon assisted programming
US11456044B1 (en) 2021-03-11 2022-09-27 Sandisk Technologies Llc Reverse VT-state operation and optimized BiCS device structure

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587372B2 (en) 2001-01-11 2003-07-01 Micron Technology, Inc. Memory device with multi-level storage cells and apparatuses, systems and methods including same
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
DE60127125D1 (de) * 2001-09-28 2007-04-19 St Microelectronics Srl Verfahren zum Speichern und Lesen von Daten in einem nichtflüchtigen Mehrpegelspeicher mit einer nichtbinären Anzahl von Pegeln und dazugehörige Schaltungsarchitektur
US6967872B2 (en) 2001-12-18 2005-11-22 Sandisk Corporation Method and system for programming and inhibiting multi-level, non-volatile memory cells
US6781877B2 (en) * 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US6807610B2 (en) 2002-11-01 2004-10-19 Silicon Storage Technology, Inc. Method and apparatus for virtually partitioning an integrated multilevel nonvolatile memory circuit
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US20050213393A1 (en) 2004-03-14 2005-09-29 M-Systems Flash Disk Pioneers, Ltd. States encoding in multi-bit flash cells for optimizing error rate
US7057939B2 (en) 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
US7180775B2 (en) 2004-08-05 2007-02-20 Msystems Ltd. Different numbers of bits per cell in non-volatile memory devices
US7212436B2 (en) 2005-02-28 2007-05-01 Micron Technology, Inc. Multiple level programming in a non-volatile memory device
US7457178B2 (en) 2006-01-12 2008-11-25 Sandisk Corporation Trimming of analog voltages in flash memory devices
KR100666223B1 (ko) * 2006-02-22 2007-01-09 삼성전자주식회사 메모리셀 사이의 커플링 노이즈를 저감시키는 3-레벨불휘발성 반도체 메모리 장치 및 이에 대한 구동방법
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
JP4886434B2 (ja) * 2006-09-04 2012-02-29 株式会社東芝 不揮発性半導体記憶装置
US7518923B2 (en) * 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
CN100541664C (zh) * 2007-01-25 2009-09-16 林殷茵 一种电阻随机存储器及其存储操作方法
JP5111882B2 (ja) * 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
US7742335B2 (en) * 2007-10-31 2010-06-22 Micron Technology, Inc. Non-volatile multilevel memory cells
US7668012B2 (en) * 2007-10-31 2010-02-23 Micron Technology, Inc. Memory cell programming

Also Published As

Publication number Publication date
EP2218073B1 (en) 2014-12-24
US7668012B2 (en) 2010-02-23
US20100128528A1 (en) 2010-05-27
TWI401686B (zh) 2013-07-11
CN101842845A (zh) 2010-09-22
JP2011502324A (ja) 2011-01-20
US8154926B2 (en) 2012-04-10
CN101842845B (zh) 2014-06-18
JP5382592B2 (ja) 2014-01-08
KR101160754B1 (ko) 2012-06-28
EP2218073A1 (en) 2010-08-18
WO2009058196A1 (en) 2009-05-07
US20090109746A1 (en) 2009-04-30
EP2218073A4 (en) 2011-05-18
TW200935421A (en) 2009-08-16

Similar Documents

Publication Publication Date Title
KR101160754B1 (ko) 메모리 셀 프로그래밍
USRE43665E1 (en) Reading non-volatile multilevel memory cells
KR101121610B1 (ko) 비휘발성 다중레벨 메모리 셀
US7539052B2 (en) Non-volatile multilevel memory cell programming
US7808822B2 (en) Non-volatile memory device with both single and multiple level cells
US8238155B2 (en) Multilevel memory cell operation
US20110096597A1 (en) Programming a flash memory device
US8264879B2 (en) Sensing memory cells

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190618

Year of fee payment: 8