JP5111882B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリに関する。

近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置においてビットあたりの単価を下げるため、また、記憶容量を増やすために、一つのメモリセルに複数ビットデータを記憶させる、いわゆる２値を超える情報量フラッシュメモリが開発されている。１つのメモリセルに４値（２ビット）データを記憶させる場合、そのメモリセルの閾値分布は、４値のデータに対応して４つ存在することになる。

かかるＮＡＮＤ型フラッシュメモリを含めて、一般にメモリセルの閾値分布の形状は、電源電圧の低下や製造ばらつきを考慮して幅が狭くシャープな形状とされる。ここで、メモリセルは隣接メモリセルと容量結合しているため、隣接メモリセルが書込まれることで、いわゆる隣接メモリセル干渉が発生し、閾値分布の幅が広がってしまう。この影響は微細化に伴って顕著になってきており、多値データを記憶するために、より閾値分布の形状を幅が狭くシャープな形状とする場合の障害となる。

そこで、書込み電圧Ｖｐｇｍのステップアップ幅を狭くして書き込むことで、前記閾値分布の広がりを抑制することが行われる。しかし、ステップアップ幅を狭くすると書込み電圧Ｖｐｇｍ印加回数が増加し、書込み時間を長くしてしまい、書込みスピードの低下に繋がり、高速化の要求に反することになる。従って、多値化による大容量化を図りながら、且つ高速な書込みスピードを確保することが求められている。
特開2005‐267687号公報 特開2005‐267821号公報 特開2004‐152405号公報 特開2004‐327865号公報

本発明は、不揮発性半導体記憶装置、特に高速化を優先して全てのビット線に各１個ずつセンスアンプが設けられたＮＡＮＤ型フラッシュメモリにおいて、容量結合による影響を抑制し、記憶容量を上げつつ書込みスピードを向上させることを目的とする。

本発明の一実施形態によれば、電気的に書き換え可能な複数のメモリセルトランジスタが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルトランジスタの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、前記複数のビット線ごとに一つずつ接続されたセンスアンプと、を備え、前記複数のメモリセルトランジスタは２つの記憶状態数を持つように制御回路によってワード線単位で制御され、前記複数のメモリセルトランジスタが記憶する前記記憶状態数は、ｍ番目（ｍは１以上の整数）のワード線に接続されたメモリセルトランジスタとｍ−１番目のワード線に接続されたメモリトランジスタ及びｍ＋１番目のワード線に接続されたメモリセルトランジスタとで異なり、且つ前記ｍ番目のワード線に接続されたメモリセルトランジスタとｍ＋２番目のワード線に接続されたメモリセルトランジスタとで同一であり、同一のワード線に接続された前記複数のメモリセルトランジスタの書込みは、前記制御回路がレジスタに格納された前記記憶状態数に基づく電圧設定レベルに従って出力する前記記憶状態数に応じた電圧設定信号に基づいて、前記複数のビット線のすべてが選択されて書込まれることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によって、不揮発性半導体記憶装置、特に高速化を優先して全てのビット線に各１個ずつセンスアンプが設けられたＮＡＮＤ型フラッシュメモリにおいて、容量結合による影響を抑制し、記憶容量を上げつつ書込みスピードを向上させることが可能となる。

以下、本発明の一実施形態に係る不揮発性半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の不揮発性半導体記憶装置の例を示しており、本発明の不揮発性半導体記憶装置は、それら実施形態に限定されるわけではない。

図1に、本発明の一実施形態に係る不揮発性半導体記憶装置１０の概略構成図を示す。図１においては、不揮発性半導体記憶装置１０としてＮＡＮＤ型フラッシュメモリを例に説明する。図1に示す不揮発性半導体記憶装置１０は、複数の電気的に書き換え可能なメモリセル１１１がマトリクス状に配置されたメモリセルアレイ１００、ロウデコーダ２０、カラムデコーダ３０、センスアンプ４０、入出力バッファ５０、アドレスバッファ６０、電圧生成回路７０、パワーオンリセット回路８０、制御回路９０、ラッチ回路２００を有している。また、更にステートマシン、コマンド・インターフェース、選択回路等を備えているが、図1においては図示を省略している。本実施形態に係る不揮発性半導体記憶装置１０は、外部Ｉ/Ｏパッド２１０とデータ及び制御信号（コマンド）の送受信を行う。

本発明の一実施形態に係る不揮発性半導体記憶装置１０においては、外部Ｉ／Ｏパッド２１０からデータ入出力バッファ５０を通して、データ及び制御信号がコマンド・インターフェイス及びカラムデコーダ３０に入力される。ステートマシンは、制御信号及びデータに基づき、カラムデコーダ３０、ロウデコーダ２０を制御する。ステートマシンは、カラムデコーダ３０及びロウデコーダ２０に対してメモリセルアレイ１００のメモリセル１１１に対するアクセス情報を出力する。ロウデコーダ２０は、前記アクセス情報及びデータに基づき、選択回路を制御し、メモリセル１１１をアクティブにする。カラムデコーダ３０は、センスアンプ４０とデータバス間に設けられる。カラムデコーダ３０は、選択されたアドレスのセンスアンプ４０のラッチから８ビット或いは１６ビット単位のデータを読出してデータバスに転送し、データ入出力バッファ５０を通して外部I／Oパッド２１０へ出力する。また、カラムデコーダ３０は、書込み時にはセンスアンプ４０のラッチにデータをロードする。メモリセルアレイ１００の各ビット線１４０に接続されたセンスアンプ４０は、読出しデータや書込みデータを記憶するラッチ機能を有し、ページ読出し時にビット線１４０の電位をセンス増幅して読出しデータをラッチする。センスアンプ４０は書込み時には外部から入力された書込みデータをラッチし、ビット線１４０に書込みデータをロードする。

ここで、メモリセルアレイの構成を図２に示す。図２に示すとおり、本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルアレイ１００は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。また、前記メモリセルアレイ１００は、データを格納する通常のメモリセル領域１１０の他に、タイマ調整や各種電圧調整のためのトリミングデータ等、電源投入後に読み出す必要のある各種データ（ヒューズデータ）及びメモリセルアレイ１１０に存在する不良セルを他の冗長用セルに置き換えるための置換アドレスデータを格納するＲＯＭ領域１２０を有している。

前記ＲＯＭ領域１２０に格納されているヒューズデータは、センスアンプ４０及びカラムデコーダ３０を介してラッチ回路２００に送られて保持される。このＲＯＭ領域１２０に格納されているヒューズデータを読出してラッチ回路２００にセットする動作をＲＯＭリード動作という。

各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図３に代表的に示すブロックＢＬＯＣＫｉのように、６個のＮＡＮＤ列０〜５で構成される。図３は、本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルブロックＢＬＯＣＫｉの構成図である。ここで、ＮＡＮＤ列とは、メモリセルを直列に接続し両端を選択ゲートトランジスタＳＴで挟んだ構成を指す。本実施形態では、各ＮＡＮＤ列は５個のメモリセルＭＣ０〜ＭＣ４（１１１）が直列に接続されて構成され、その一端はドレイン側選択ゲート線ＳＧＤ１５０に接続された選択ゲートトランジスタＳＴ０（１１３）を介してビット線１４０（ＢＬ０〜ＢＬ５）に、他端はソース側選択ゲート線ＳＧＳ１５０に接続された選択ゲートトランジスタＳＴ１（１１３）を介して共通ソース線ＣＥＬＳＲＣ１６０に接続されている。各々のメモリセル１１１の制御ゲートは、ワード線１３０（ＷＬ０〜ＷＬ４）に接続されている。図３においては、例としてワード線１３０が５本の場合を示しているが、これに限定されるわけではない。

ここで、１本のワード線１３０に接続される前記６個のメモリセル１１１は、各メモリセル１１１が電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶する。これら６個のメモリセル１１１が「ページ」という単位を構成する。

また、本実施形態では、メモリセルアレイを構成するブロックの数をｍ個とし、且つ１つのブロックが、５個のメモリセルでなるＮＡＮＤ列を６個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルの数及びＮＡＮＤ列の数を変更すればよい。また、本実施形態においては、１つのＮＡＮＤ列が１つのビット線１４０に接続されたＮＡＮＤ型フラッシュメモリの例について説明しているが、複数のＮＡＮＤ列が１つのビット線１４０に接続されていてもよい。

図４は、本発明の一実施形態に係る不揮発性半導体記憶装置１０のＮＡＮＤセルのレイアウトを模式的に示す図である。各ＮＡＮＤ列は、ビット線コンタクトを中心に線対称の向きで配置される。選択ゲート線ＳＧＤ１５０ｂ、ＳＧＳ１５０aは、読出し時のアクセスに関わる重要な配線なので、配線メタル層（図示せず）によってシャントされている。また、前記配線メタル層（図示せず）によってシャントするのは、選択ゲート線ＳＧＤ１５０は高抵抗であるため、低抵抗の配線層と電気的に接続することで抵抗を下げるためである。ドレイン側選択ゲート線ＳＧＤ１５０ｂは、シャント線の抵抗をできるだけ小さくする関係で十分な面積がないため、隣のＮＡＮＤ列ユニットと共通配線としてある。メモリセルのチャネルを形成する拡散層１１４は、図４に向かって縦方向に直線で並び、選択ゲート線ＳＧＤ１５０ｂで挟まれた領域で拡散層‐Ｍ０間コンタクト（以下、ＣＢコンタクト１１５という。）によりＭ０と接続され、更に拡散層と同じ縦方向に直線で走るビット線１４０のＭ１とＭ０‐Ｍ１間コンタクト（以下、Ｖ１レイヤーという。）により接続される（図示せず）。一方、選択ゲート線ＳＧＳ１５０ａで囲まれた領域ではＣＢコンタクト１１５によりＭ０と接続され、共通接続されたＭ０レイヤー（図示せず）のセルソース線によってセルアレイ領域のソース線１６０に接続される。

センスアンプ４０は、読出しデータや書込みデータを記憶するラッチ機能を有する。センスアンプ４０は、ページ読出し時にビット線１４０の電位をセンス増幅して読出しデータをラッチし、外部から入力された書込みデータをラッチし、書込み時にビット線１４０に書込みデータをロードする。ところで近年、微細化技術の進行に伴って、センスアンプ４０についても面積の縮小が求められるようになってきた。

この対策として、読出しをプリチャージしてビット線１４０をフローティングにしてからセル電流によってビット線１４０電位を放電させる、いわゆるフリーランニング方式の読出しが採用され、センスアンプ４０について面積の縮小が図られた。しかし、フリーランニング方式は、ビット線１４０をフローティングにするためビット線ノイズに弱い。従って、ビット線ノイズを防止するため、読出し時に選択していない側のビット線１４０をＶＳＳに接続してシールドさせるビット線シールド技術が必要になる。即ち、相補するビット線１４０二本に対してセンスアンプ１個を設けてビット線１４０を偶数ビット線１４０eと奇数ビット線１４０ｏとに区分し、偶数、奇数の２回に分けて読出し、書込みを行い、読出し時に選択していない側のビット線１４０をＶＳＳに接続してシールドさせてノイズを防止するのである。これによって貫通電流が流れないため、配線層を多く取ることなくセルアレイ領域を大きく取ることができ、大容量、低コストが可能となる。

ところが一方で、かかるビット線シールドを行うと、一つのワード線に対して偶数と奇数の２回の書込みが入ることになり、余計に書き込みストレスが掛かってしまう。また、書込み処理時間が掛かり、高速処理の要求に応えられないという問題が発生する。そこで、高速処理を優先する場合、図３に示したようにビット線１４０一本おきに互いに異なる側にセンスアンプ４０を設けセンスアンプ４０の面積縮小の要請に応えながら高速化を図る対策がある。この場合、ビット線１４０を偶数、奇数に分ける必要がなく、一度に書込みできるため高速化を図れるというメリットがある。また、電流を多く流すことでビット線１４０ノイズを低減できるメリットもある。しかし一方で、読出し時にソース線電圧の浮きを気にして読出しを小まめに行う必要があること、及びチップサイズが大きくなってしまうというデメリットがある。

以上より現在は、上述した２つの対策が、高速化を目的とする場合と大容量かつチップサイズ縮小化を目的とする場合とに分けて用いられている。本発明は、上記２つの対策のうち、高速化を目的としてセンスアンプ４０を全てのビット線１４０に各１個ずつ設けた不揮発性半導体記憶装置１０に関し、かかる不揮発性半導体記憶装置１０における隣接メモリセルとの容量結合による影響を軽減し、大容量化を図りつつ書込みスピードを向上させることを目的とする。従って、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、ビット線１４０ごとにセンスアンプ４０が１個接続されている。

アドレスバッファ６０は、外部から入力されたアドレス情報をエンコードし、ロウデコーダ２０やカラムデコーダ３０に伝達する。エンコードされたアドレス情報は、ロウデコーダ２０やカラムデコーダ３０によってデコードされ、ロウデコーダ２０やカラムデコーダ３０が、アクセスすべきワード線１３０、ビット線１４０を選択する。

電圧生成回路７０は、制御回路９０からのモード信号、電圧生成タイミング制御信号及び電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣを用いて参照用の基準電圧Ｖｒｅｆやプログラム電圧Ｖｐｇｍ等の種々のモードに必要な内部電圧を生成し、ロウデコーダ２０、センスアンプ４０等のその電圧を必要とする回路に出力する。

パワーオンリセット回路８０は、電源が投入されたことを検知して、制御回路９０のレジスタをリセットして初期化動作を行うための信号を出力する。前記パワーオンリセット回路８０は、電源が投入されて電源電圧が所定の電圧レベルに達するまでの間はＬｏｗレベルとなり、所定の電圧レベルに達した後はＨｉｇｈレベルとなるパワーオンリセット信号を発生し、制御回路９０に出力する。

制御回路９０は、外部から入力されたコマンドを受けて、読出し動作、書込み動作、消去動作等のモード信号を生成するとともに、モードごとに必要な電圧を生成するためのタイミング制御信号を出力する。また、制御回路９０は、電圧の設定レベルを格納しているレジスタにしたがって電圧設定信号を出力し、更に、アドレス制御信号及びメモリセルへのアクセス制御信号を出力する。

また、前記制御回路９０は、パワーオンリセット回路８０から出力されたパワーオンリセット信号に基づいて、図１中のアドレスバッファ６０、カラムデコーダ３０、ロウデコーダ２０、センスアンプ４０、ラッチ回路２００及び電圧生成回路７０のそれぞれを初期化するための制御信号を出力する。従って、制御回路９０は、上述したアドレスバッファ６０等を初期化するための制御信号を出力する初期化制御回路９１と、ＲＯＭリード動作を制御するための制御信号を出力するＲＯＭリード制御回路９２を持つ。

パワーオンリセット回路８０と制御回路９０の動作は、概略以下の動作となる。即ち、電源電圧ＶＣＣが立ち上がり、その値がパワーオン検知レベルに達すると、パワーオンリセット回路８０は、パワーオンリセット信号を出力する。前記パワーオンリセット信号を受信した制御回路９０は、該制御回路９０内のＲＯＭリード制御回路９２からＲＯＭリード動作を制御するための制御信号を出力し、ＲＯＭリード動作が起動される。

かかる構成による本発明の一実施形態に係る不揮発性半導体記憶装置１０における、多値データの書込み、読出しの動作について説明する。

図５は、図３に示したメモリセルブロックＢＬＯＣＫｉにおける書込み時の電位関係を示す図である。図６は、４値データと閾値電位との関係を示す図である。図５において、多値データの書込み、消去及び読出しの動作について、ワード線ＷＬ２及びＢＬ２が選択される場合について説明する。ここではメモリセルに４値データ（２ビットデータ）が記憶される場合を例として説明する。書込みデータを「０（書き込む）」と「１（書き込まない）」とし、４値データを前記書込みデータの組合せ「１１」、「１０」、「０１」、「００」とする。「１１」は消去状態であり、「１０」、「０１」「００」は書込み状態である。これを、図６に示すように、「１１」をＥ状態、「１０」をＡ状態、「０１」をＢ状態、「００」をＣ状態と表現する。４値データ（２ビットデータ）のうちの１ビットはＬｏｗｅｒＰａｇｅデータとして、また、他の１ビットはＵｐｐｅｒＰａｇｅデータとして、同一のメモリセルに記憶される。

４値データの書込み、読出しを制御する場合、消去状態とする負の閾値電圧を一つ割り当て、書込み、読出し状態とする正の閾値電圧を３つ割り当てる。正の閾値電圧は、通常０Ｖ〜５Ｖの間で割り当てられ、相互にマージンをとりつつ、一般的には一定の割合を持ってステップアップされる。ここでは例として、書込み状態「１０」に対して０Ｖ、「０１」に対して１Ｖ、「００」に対して２Ｖを割り当てる。

初期状態では、メモリセルは、「１１」状態になっている。また、消去動作において、セルｐウェルＣ−ｐ−ｗｅｌｌを２０Ｖ、選択されたブロック内の全てのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３及びＷＬ４（１３０）を０Ｖにすることで、その選択されたブロック内のメモリセルでは、フローティングゲートから電子が放出され、「１１」状態になる。

消去動作時、非選択ブロック内のワード線１３０、全てのビット線１４０及びコントロールゲート線並びにソース線１６０は、フローティング状態 (ｆｌｏａｔｉｎｇ)にされる。このため、コントロールゲート線の電位はセルｐウェルＣ−ｐ−ｗｅｌｌとの容量結合により、２０Ｖ近辺まで上昇する。ビット線１４０及びソース線１６０は、拡散層のＰＮジャンクションで、ｐウェルとＮ⁺でフォワードバイアスになるため、ｐウェルから電圧供給されて２０Ｖ近辺まで電位が上昇する。

書込みは、選択されたワード線ＷＬ２（１３０）に、書込み電位Ｖｐｇｍとして１４Ｖ〜２０Ｖを与えることにより行われる。選択されたビット線ＢＬ２（１４０）は０Ｖに設定されるため、これら選択されたワード線ＷＬ２（１３０）及び選択されたビット線ＢＬ２（１４０）に接続される選択されたメモリセルでは、フローティングゲート電極内に電子が注入され、閾値電圧が高速に上昇する（第１段階書込み）。

選択されたメモリセルの閾値電圧が目標値の近くまで上昇したら、その選択されたメモリセルの閾値電圧を目標値近傍に留めるため、閾値電圧の上昇速度を抑えるべく、選択されたビット線ＢＬ２（１４０）を０．４Ｖ程度まで上げる（第２段階書込み）。

非選択メモリセルに対しては、その閾値電圧の上昇を禁止するため、ビット線ＢＬ０、ＢＬ１、ＢＬ３及びＢＬ４を電源電位（例えば、約３Ｖ）Ｖｄｄにする（書込み禁止）。

読出しは、選択されたワード線ＷＬ２に、読出し電位として、０Ｖ、１Ｖ、又は、２Ｖを与えることにより行われる。この時、選択されたメモリセルの閾値電圧が読出し電位よりも低いと、ビット線ＢＬ２（１４０）とソース線１６０が短絡され、ビット線ＢＬ２（１４０）の電位は低レベル「Ｌ」になる。これに対し、選択されたメモリセルの閾値電圧が読出し電位を越えていると、ビット線ＢＬ２（１４０）とソース線１６０は非導通であるため、ビット線ＢＬ２（１４０）の電位は高レベル「Ｈ」になる。

メモリセルが、「１１」状態にあるか、又はそれ以外の状態にあるかを読出し電位を０Ｖに設定することによって判断する（１０読出し）。次に、「１１」以外の状態であると判断されたメモリセルに対し、読出し電位を１Ｖに設定する。これによって「１０」状態にあるメモリセルと、それ以外の「０１」状態又は「００」状態にあるメモリセルが判別できる（０１読出し）。さらに、「０１」状態又は「００」状態と判断されたメモリセルに対し、読出し電位を２Ｖに設定することによって、「０１」状態のメモリセルを判別できる（００読出し）。以上の結果判別されずに残ったメモリセルは「００」状態と判断される。

「１０」状態のメモリセルの閾値分布の下限は、例えば、「１０読出し」の読出し電位０Ｖに対して０．４Ｖ以上の読出しマージンを持たせる。「１０」状態の全てのメモリセルの閾値電圧が０．４Ｖ以上であるか否かは、「１０書込みベリファイ」により、選択されたワード線１３０にベリファイ電位としてＶｃｇｖ１０（＝０．４Ｖ）を与えることにより検証する。そして、閾値電圧が０．４Ｖに達したメモリセルに対しては、その後、書込み禁止にして閾値電圧の上昇を禁止する。

同様に、「０１」状態のメモリセルの閾値分布の下限は、本例では１．４Ｖに、「００」状態のメモリセルの閾値分布の下限は、本例では２．４Ｖに設定される。また、「０１書込みベリファイ」及び「００書込みベリファイ」により検証し、閾値電圧が目標値以上に達したメモリセルに対して、書込み禁止にして閾値電圧の上昇を禁止する点も同様である。

ここで、閾値分布の幅を狭小にするには、２段階の書込みベリファイを行うことが有効である。２段階の書込みベリファイとは、ベリファイ電位を正規の値とそれよりも低い値の２種類用意し、この２種類のベリファイ電位を用いて、書込みベリファイを実行するベリファイのことである。例えば、「１０書込みベリファイ」では、まず、選択されたワード線ＷＬ２に、ベリファイ電位Ｖｃｇｖ１０として、０．２Ｖを与え、１０第１段階書込みベリファイを行う。そして、１０第１段階書込みベリファイが完了したメモリセルについては、この後、個別に、ベリファイ電位Ｖｃｇｖ１０として、０．４Ｖを与え、１０第２段階書込みベリファイを行う。

同様に、「０１書込みベリファイ」では、ベリファイ電位Ｖｃｇｖ０１として、１．２Ｖ（０１第１段階書込みベリファイ）及び１．４Ｖ（０１第２段階書込みベリファイ）を用い、「００書込みベリファイ」では、ベリファイ電位Ｖｃｇｖ００として、２．２Ｖ（００第１段階書込みベリファイ）及び２．４Ｖ（００第２段階書込みベリファイ）を用いる。

メモリセルの閾値電圧がベリファイ電位に達していない場合には、ビット線ＢＬ２（１４０）とソース線１６０とが短絡するため、ビット線ＢＬ２（１４０）の電位は、低レベル「Ｌ」になる。メモリセルの閾値電圧がベリファイ電位を越えると、ビット線ＢＬ２（１４０）とソース線１６０とが非導通になるため、ビット線ＢＬ２（１４０）の電位は、高レベル「Ｈ」になる。

多値フラッシュメモリでは、１つのメモリセルにｎ（ｎは複数）ビット又は２^ｎ値のデータを記憶させる。従って、メモリセルの閾値分布としては、急峻かつ狭小であることが望まれる。このような急峻かつ狭小な閾値分布を得るため、本発明の一実施形態に係る半導体記憶装置においては、以下のような書込み及び閾値電圧の制御方法がとられている。

書込み電位Ｖｐｇｍは、初期値から一定の割合Ｄｖｐｇｍ（例えば、０．２Ｖ）でステップアップされる。書込み電位Ｖｐｇｍは、パルス信号（書込みパルス）としてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ（書込み電位Ｖｐｇｍ）が上昇していく。

書込みの対象となるメモリセルに接続されるビット線に０Ｖを与えると、数個のパルス信号が与えられた後、そのメモリセルの閾値電圧は、書込み電位Ｖｐｇｍの上昇率と同じ上昇率（０．２Ｖ／パルス）で上昇していく。

パルス信号を用いて書込みを実行した後に書込みベリファイが行われる。書込みベリファイでは、閾値電圧が書込みベリファイ電位に達したメモリセルについては、それに接続されるビット線の電位がＶｄｄ（電源電位）に設定される。つまり、メモリセルごとに、書込みが完了したか否かが検証され、書込みが完了したメモリセルについては、個別に、書込み禁止状態に設定される。このような書込み及び閾値電圧の制御方法によれば、閾値分布の幅は、１パルス当りの閾値電圧の上昇率と同じ程度、即ち、０．２Ｖに抑えることができる。

前記書込みを一連のシーケンスとして表すと図７のようになる。図７は、本発明の一実施形態に係る不揮発性半導体記憶装置の書込みシーケンス（図７a）と、読出し方法（図７b）とを示す図である。また、図８はＮＡＮＤ型セルの容量結合の影響を示す閾値分布の模式図である。書込み方としては何通りもあるが、説明を単純化するためにＥ状態からＥ又はＡ状態に、また、Ｅ状態をＢ状態に或いはＡ状態をＣ状態に順番に書くものとする。この場合、前者の書込み（ＥからＥ又はＡ）を「ＬｏｗｅｒＰａｇｅ書込み」といい、後者の書込み（ＥからＢ或いはＡからＣ）を「ＵｐｐｅｒＰａｇｅ書込み」という。

まず書き込むか（０データ）書き込まないか（１データ）の書込みデータを全ビット線ＢＬ０〜ＢＬ４（１４０）に印加する。２ビット多値の場合、状態としては図８に示すように４通りのＶｔｈ分布の状態がある。

まず、書込みのために、全ビット線ＢＬ０〜ＢＬ４（１４０）を選択する。前記ビット線ＢＬ０〜ＢＬ４（１４０）に書込み電圧０Ｖ又は非書込み電圧ＶＤＤを印加する。その後ＬｏｗｅｒＰａｇｅ書込みを行い、次いでＵｐｐｅｒＰａｇｅ書込みを行う。以上が書込みの一連のシーケンスである。読出しは、ビット線ＢＬ０〜ＢＬ４（１４０）をプリチャージし、第１センス、第１リカバリ、第２センス、第２リカバリ、更に第３センスを行う。このようにリカバリを複数回行うのは、全てのビット線１４０が各１個のセンスアンプ４０を有し常にセル電流を流しているため、貫通電流によるソース線１６０ノイズの影響をなくすためである。但し、リカバリの回数はこれに限られる訳でなく、基本的には１回でもよい。

２ビット多値書込みの場合は、上述の書込みシーケンスとなるが、ここで問題となるのが隣接セルの容量結合の影響である。図９は、ＮＡＮＤ型セルの容量結合の影響を示す模式図である。

各メモリセル１１１のフローティングゲートは、それぞれビット線方向、ワード線方向、斜め方向の隣接メモリセル１１１のフローティングゲートと容量結合している。図９に示すメモリセルＭＣ２-２のフローティングゲートは、隣接メモリセルＭＣ１‐１、ＭＣ１‐２、ＭＣ１‐３、ＭＣ２‐１、ＭＣ２‐３、ＭＣ３‐１、ＭＣ３‐２及びＭＣ３‐３と容量結合している。しかし、特にビット線方向の前記隣接メモリセルＭＣ２‐１、ＭＣ２‐３及びワード線方向の前記隣接メモリセルＭＣ１‐２、ＭＣ３‐２との容量結合は、斜め方向の前記隣接メモリセルとの容量結合よりも大きい。従って、これらの方向における容量結合の影響は大きくなる。一方、斜め方向のメモリセルＭＣ１‐１、ＭＣ１‐３、ＭＣ３‐１及びＭＣ３‐３とも容量結合しているが、その影響は小さい。

図７に示す一連の書込みシーケンスを想定した場合、前記容量結合の影響は、図８に示すような形で現れる。図８は、一のワード線１３０に接続されたメモリセルを例にとり、同一ワード線上ＷＬ１３０上で隣接するメモリセル及び同一ビット線１４０上で隣接するメモリセルが書込まれた場合の、閾値電圧の分布を示した模式図である。説明をわかり易くするために、図９のメモリセルＭＣ２-２を例にとって説明する。

本発明の一実施形態に係る不揮発性半導体記憶装置１０においては、書込みはワード線ＷＬ０（１３０）からワード線ＷＬ１（１３０）、ワード線ＷＬ２（１３０）と順にページ書込みされる。ワード線ＷＬ１（１３０）が選択され、全ビット線ＢＬ０〜ＢＬ４（１４０）が選択されて書込み電圧が印加されると、メモリセルＭＣ２‐２に隣接するメモリセルＭＣ２‐１が書込まれる。メモリセルＭＣ２‐２は、メモリセルＭＣ２‐１と容量結合しているが、メモリセルＭＣ２‐２は、まだ書込みが行われていないので影響はない。次に、ワード線ＷＬ２（１３０）が選択され、全ビット線ＢＬ０〜ＢＬ４（１４０）が選択されて書込み電圧が印加される。このとき、メモリセルＭＣ２‐２の閾値分布は、図８の上段の状態となる。この際、メモリセルＭＣ２-２は、メモリセルＭＣ１-２及びＭＣ３-２と同一ワード線ＷＬ２（１３０）上で隣接しており、容量結合している。しかし、同時に書込まれるため、同一ワード線１３０方向のメモリセル間の容量結合の影響は同一ビット線１４０方向のメモリセル間の容量結合の影響に比して小さくなる。次に、ワード線ＷＬ３（１３０）が選択され、全ビット線ＢＬ０〜ＢＬ４（１４０）が選択されて書込み電圧が印加される。このとき、メモリセルＭＣ２‐２と隣接するメモリセルＭＣ３-２が書込まれる。メモリセルＭＣ２‐２はメモリセルＭＣ３‐２と容量結合しているため、メモリセルＭＣ２‐２の閾値分布は、図８の下段に示す状態となる。容量結合の影響によって、閾値分布が広がることとなる。

即ち、当該メモリセルがページ書込みされた後に隣接ページが書込まれると、同一ビット線１４０上で隣接するメモリセルが書込まれることによって、フローティングゲートの電荷量の変動による影響により読出し時のメモリセルの閾値電圧が変動して見えるからである。この影響は、隣接セルに書き込まれた閾値電圧に依存するので、厳密には図のように一律閾値分布が広がるわけではないが、隣接メモリセルが書き込まれた場合には、元のメモリセルの閾値分布に比して必ず分布幅は広がるのである。

多値で記憶する不揮発性半導体記憶装置においては、一つのメモリセルに複数の値を書き込むことから、書込み回数が相乗的に増加する。従って、できるだけ閾値分布を狭くしてＤａｔａＲｅｔｅｎｔｉｏｎ（データ保持特性）やＲｅａｄＤｉｓｔｕｒｂ（読出し電圧印加によるストレス変動）等の信頼性におけるメモリセル変動のマージンを取っている。しかし、上述したように隣接メモリセルの容量結合によって閾値分布が広がってしまい、微細化によって信頼性に対するマージンが減少してしまうことが発生するようになってきている。

前記閾値分布の広がりは、書込み電圧のステップ幅を小さくして書込みすることで抑制できる。しかし、単純にステップ幅を小さくした場合、書込み電圧印加回数が増加して全体の書込み時間を長くしてしまい、書込みスピードの低下に繋がり現実的ではない。従って、書込みスピードの低下を抑えながら、一方でかかる閾値分布の広がりを抑制することが、多値化を推進する上で重要な技術的課題となっているのである。

本発明は、高速処理が要求される、全てのビット線１４０に各１個のセンスアンプ４０が接続されている不揮発性半導体記憶装置１０において、メモリセルに記憶するデータの情報量を、ワード線１３０単位で、ワード線１３０一本置きに割り当てることを特徴とする。そして、記憶するデータの情報量の割り当てを行った上で、メモリセルへの書込みをワード線単位で順にページ書込みで行うことを特徴とする。即ち、メモリセルのアドレスを基に、それぞれのメモリセルを、情報量の少ないデータを記憶するメモリセルと前記データよりも大きな情報量を記憶するメモリセルとにワード線１３０単位で一本置きに割り当て動作させる。従って、ワード線１３０単位では、同一ワード線１３０に接続された全てのメモリセルは、全て同じ情報量を記憶する。不揮発性半導体記憶装置１０全体として、メモリセルに記憶させる情報量がＲＯＷ方向（ワード線ＷＬ方向）にストライプ状に割り当てられるため、以下、かかる割り当て方式を「ロウ・ストライプ状」割り当て方式という。

図１０は、本発明の一実施形態に係る不揮発性半導体記憶装置１０における、記憶する情報量のメモリセルへの割り当ての模式図である。本実施形態は、それぞれのメモリセルを、ワード線１３０単位で、２値データを記憶するメモリセルと４値データを記憶するメモリセルとに割り当てる例である。具体的には、ある特定のワード線１３０に接続された全てのメモリセルが２値データを記憶するように割り当てられた場合、該ワード線１３０の両側に隣接するワード線１３０に接続された全てのメモリセルは４値データを記憶するように割り当てられる。この割り当ては、メモリセルのアドレスによって決定され、本発明の一実施形態においては、ワード線１３０について偶数ワード線１３０eと奇数ワード線１３０oとに区分して、偶数ワード線１３０eに接続されたメモリセルを第一のメモリセル群とし、奇数ワード線１３０oに接続されたメモリセルを第２のメモリセル群として区分する。そして、第一のメモリセル群に２値データを、第二のメモリセル群に４値データを割り当てる。

具体的に図１０において、第１のメモリセル群に含まれるメモリセルＭＣ２‐２が２値データを記憶するように割り当てられた場合、同一ワード線ＷＬ２（１３０e）上の他のメモリセルＭＣ０‐２、ＭＣ１‐２、ＭＣ３-２、ＭＣ４‐２及びＭＣ５‐２も全て２値データを記憶するように割り当てられる。同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２‐１及びＭＣ２‐３について見ると、いずれも４値データを記憶するように割り当てられ、それぞれのメモリセルが接続されたワード線ＷＬ１（１３０ｏ）及びＷＬ３（１３０ｏ）上の他のメモリセルも、全て４値データを記憶するように割り当てられる。

この割り当ては、上述したようにメモリセルのアドレスによって予め決定され、図１に示したメモリセルアレイ１００のＲＯＭ領域１２０にヒューズデータとして格納される。かかるヒューズデータをＲＯＭ領域に格納するものを、ＲＯＭヒューズという。前記ヒューズデータは、ＲＯＭリード動作によって、ＲＯＭ領域１２０から読み出され、ラッチ回路２００にセットされる。従って、本発明の一実施形態においては、セットされるヒューズデータによって、全てのメモリセルを２値データを記憶するメモリセル（以下、かかる取り扱いとする動作モードを２値セルモードといい、かかる取り扱いが割り当てられたメモリセルを、２値セルという。）としたり、４値データを記憶するメモリセル（以下、かかる取り扱いとする動作モードを４値セルモードといい、かかる取り扱いが割り当てられたメモリセルを、４値セルという。）とすることもできる。動作モード切替えで、２値セルモード、４値セルモード及び２値アンド４値ロウ・ストライプ状混在モードで使用することができる。

なお、本実施形態においては、前記ＲＯＭヒューズによって、メモリ全体のメモリセルにデータを割り当てるが、パワーオンリセット回路８０内に、２個のヒューズ回路を設け、それぞれのアドレスに応じてヒューズデータをプログラムし、パワーオン直後にこのヒューズデータを読出して遅延回路（図示せず）に供給するようにしても良い。また、外部入力によって制御されるようにしても良い。

ここで、ＲＯＭ領域１２０は、データ化けが生じるとチップの動作に大きな影響を及ぼしてしまうため高い信頼性が要求される。このため、メモリセル領域１１０が、４値データや８値データの多値データを取り扱う場合又は４値データや８値データを混在して取り扱う場合であっても、ＲＯＭ領域１２０については、信頼性を確保するために基本的に２値データ領域として設定される。

本発明の一実施形態における書込みシーケンスについて、図１０を基に詳細に説明する。まず、ワード線ＷＬ０（１３０e）を選択する。次に、全てのビット線１４０を選択して、ページ書込みを行う。この場合ワード線ＷＬ０（１３０e）に接続された全てのメモリセルは第一のメモリセル群であるので、２値データを記憶するように設定されているため、２値データの書込みが行われる。

前記の書込みが終了すると、次のワード線ＷＬ１（１３０o）が選択され、全てのビット線１４０を選択してページ書込みが行われる。ワード線ＷＬ１（１３０ｏ）に接続されたメモリセルは第二のメモリセル群であるので、４値データを記憶するように割り当てられており、４値データの書込みが行われる。まず、ＬｏｗｅｒＰａｇｅデータ書込みが行われた後、続いてＵｐｐｅｒＰａｇｅデータ書込みが行われる。

ワード線ＷＬ１（１３０o）に接続されたメモリセルへの書込みにより、容量結合の影響が隣接するワード線ＷＬ０（１３０e）及びＷＬ２（１３０e）に接続されたメモリセルに及ぶ。ここで、隣接するワード線ＷＬ０（１３０e）に接続された全てのメモリセルはすでに２値データ書込みが行われている。２値データの閾値分布は間隔が広いため、容量結合の影響が及び分布の幅が若干広がっても、変動に対するマージンを吸収することができる。従って、ワード線ＷＬ０（１３０e）に接続されたメモリセルに対する容量結合の影響は吸収される。一方、ワード線ＷＬ２（１３０e）に接続された全てのメモリセルはまだ書込みがされていないので影響が発生しない。

続いて、ワード線ＷＬ２（１３０e）に接続されたメモリセルに対する書込みが行われる。ワード線ＷＬ２（１３０e）を選択し、全てのビット線１４０を選択して書込みを行う。この場合ワード線ＷＬ２（１３０e）に接続されているメモリセルは第１のメモリセル群であるため、２値データの書込みが行われる。

前記書込みにおいても、隣接するワード線ＷＬ１（１３０o）に接続された全てのメモリセルに容量結合の影響が及ぶが、それぞれのメモリセルは既に４値データが書き込まれており、また、２値データの閾値電圧は、４値データの閾値電圧に比べ低いため、隣接メモリセルに与える容量結合の影響が少ない。従って、それぞれのメモリセルは容量結合の影響を吸収することができる。

以下順に、ワード線ＷＬ３（１３０o）、ワード線ＷＬ４（１３０e）と選択されて書込みが行われるが、隣接するワード線１３０同士では、必ず２値データ書込みと４値データ書込みとになる。従って、上述のとおり、４値セルに対して、容量結合の大きいビット線方向で隣接するメモリセルを２値セルとする（即ち、該メモリセルに２値データを記憶するように割り当てる。）ことで、４値セルについて容量結合による変動影響を抑制することができる。即ち、２値セルの書込み時には、非選択ワード線１３０の読出し電圧を４値セルのときに比べて低く設定することができるため、ＲｅａｄＤｉｓｔｕｒｂ（読出し電圧印加によるストレス変動）を抑えることができるからである。また２値セルの書込み時においては、閾値電圧変動が小さいので隣接メモリセルの容量結合の影響が小さいからである。一方、２値セルについても容量結合による変動影響を抑制することができる。即ち、２値セルが閾値分布に対してマージンがあることから、隣接メモリセルに４値データが書込まれてもその影響を吸収することができるからである。以上より、本発明の一実施形態においては、２値を超える情報量データを記憶するメモリセルに対する隣接メモリセル干渉による閾値分布の広がりを抑制し、容量結合の影響を減少することができる。

また、本発明の一実施形態においては、２値アンド４値混在モードとすることで、メモリセルの半分が２値セルであるので、メモリ全体としての書込みスピードを４値セルモードとした場合より早くすることができる。従って高速化を図りながら、且つ大容量化を図ることができる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、ヒューズデータによってメモリセルに記憶させるデータの情報量を割り当て、且つ書込み手順を制御するため、一つのメモリチップで、複数の要求に応えることができる。即ち、書込みスピードが要求される場合には、前記動作モード切り替えによってメモリ全体を２値セルモードとして高速書込み可能メモリとして使用することができ、一方、書込みスピードよりも大容量が要求される場合には、動作モード切替えによってメモリ全体を４値セルモードとして大容量を記憶可能なメモリとして使用することもできる。更に、書込みスピードと大容量のいずれもが要求される場合には、動作モード切替えによって２値アンド４値混在モードとして使用することで前記要求に応えることが可能となる。またこの結果として、同一のメモリチップで様々なユーザーの要求に対応が可能となるため生産ラインの効率化を図ることができ、生産コストの削減によるメモリチップの低コスト化を実現できる。

更にまた、本発明の一実施形態においては、前述のとおり２値アンド４値モードは書込みパフォーマンスを上げつつ書込みや読出しのストレスを軽減する動作モードとなるため信頼性が高い。メモリ全体を４値セルモードとしたのでは信頼性が厳しい場合に、信頼性やパフォーマンスを重視するハイエンドなマーケットに対して、同じメモリチップによって信頼性の高いメモリチップの提供が実現できる意味において非常に効果がある。

本発明の一実施形態に係る不揮発性半導体記憶装置１０において、メモリセルが記憶するデータは、２値データと４値データとに限られるわけではない。他の情報量を割り当てることも可能である。図１１は、本発明の一実施形態に係る不揮発性半導体記憶装置１０における、記憶する情報量のメモリセルへの割り当ての模式図である。図１１は、２値データをと８値データとを割り当てる例である。

具体的に図１１のメモリセルＭＣ２-２を例に説明する。図１１において、偶数ワード線１３０eに接続された第一のメモリセル群は２値データを、奇数ワード線１３０oに接続された第二のメモリセル群は８値データを記憶するように割り当てられる。従ってメモリセルＭＣ２‐２は２値データが割り当てられる。なお、メモリセルが記憶するデータの割り当ては、第一のメモリセル群が８値データ、第二のメモリセル群が２値データを記憶するように割り当ててもよい。 前記割り当ては、上述した本発明の一実施形態と同様であるので詳細説明は省略する。

８値データの書込み、読出しを制御する場合、消去状態とする負の閾値電圧を一つ割り当て、書込み、読出し状態とする正の閾値電圧を７つ割り当てる。正の閾値電圧について、０Ｖから同一幅でステップアップしながら０Ｖ〜５Ｖの間で設定され、ベリファイリードに用いるリード電位についての設定も、上述の本発明の一実施形態と同様である。また、閾値分布の幅を狭小にするため、２段階の書込みベリファイが行われる点も、本発明の一実施形態と同様である。

但し、書込みは、前述した４値データの書込みと異なる。即ち、書込みデータを「０（書き込む）」と「１（書き込まない）」とすると、８値データは、前記書込みデータの組合せにより、消去状態である「１１１」と７つの書込み状態である「１１０」、「１０１」、「１００」、「０１１」、「０１０」、「００１」、「０００」と表される。８値データ（３ビットデータ）のうちの１ビットはＬｏｗｅｒＰａｇｅデータ、１ビットはＭｉｄｄｌｅＰａｇｅデータ、また、他の１ビットはＵｐｐｅｒＰａｇｅデータとして、同一のメモリセルに記憶される。上述した消去状態及び７つの書込み状態は、３回の書込み動作によりメモリセルに書込まれる。即ち、例えば、２回の書込み（ＬｏｗｅｒＰａｇｅ書込み及びＭｉｄｄｌｅＰａｇｅ書込み）で上述した４値データの書込み状態「Ｅ状態（１１）」「Ａ状態（１０）」「Ｂ状態（０１）」「Ｃ状態（００）」を書き込んだ後、更にもう一段階の書込み（ＵｐｐｅｒＰａｇｅ書込み）を行うことで、書き込まれる。この書込み方式は一例であり、これに限定されるわけではなく、他の書込み方法でもよい。

書込みは、ソース線１６０に近接するワード線ＷＬ０（１３０e）から順番に行われる。ワード線ＷＬ０（１３０e）が選択された後、全てのビット線１４０が選択されてページ書込みされる。該ワード線ＷＬ０（１３０e）に接続された全てのメモリセルは第一のメモリセル群に属し、２値データを取り扱うように割り当てられており、通常の２値データの書込みが行われる。続いてワード線ＷＬ１（１３０o）が選択され、全てのビット線１４０が選択されてページ書込みされる。該ワード線ＷＬ１（１３０o）に接続された全てのメモリセルは第二のメモリセル群に属し、８値データを取り扱うように割り当てられている。従って、該ワード線ＷＬ１（１３０o）に接続された全てのメモリセルは、ＬｏｗｅｒＰａｇｅデータ書込みが行われた後、続いてＭｉｄｄｌｅＰａｇｅデータ書込みが行われる。更に、ＵｐｐｅｒＰａｇｅデータ書込みが行われる。かかる書込みもヒューズデータによって制御される。

ワード線ＷＬ１（１３０o）に接続された全てのメモリセルに対して、８値データのページ書込みが行われると、既にページ書込みがなされたワード線ＷＬ０（１３０ｅ）に接続された全てのメモリセルに対して、容量結合の影響が生じる。しかも、８値データの書込みであるため、書込み電圧をステップアップしながら印加する回数が、４値データの書込みに比して格段に増加する。しかし、前記ワード線ＷＬ０（１３０ｅ）に接続された全てのメモリセルは、既に２値データ書込みがなされ、２値書込みは閾値分布に対してマージンがあることから、その影響を吸収することができる。従って、隣接メモリセル干渉によって閾値分布の幅が広がってしまうことを抑制できる。

続いてワード線ＷＬ２（１３０e）が選択され、全てのビット線１４０が選択されてページ書込みされる。偶数ワード線１３０eであるため２値データの書込みがなされる。この書込みがなされると、隣接するワード線ＷＬ１（１３０o）に接続された全てのメモリセルに対して、容量結合の影響が生じる。しかし、この書込みは２値データの書込みであるため、閾値電圧変動は小さい。従って、隣接メモリセルに与える容量結合の影響が少ない。即ち、前記メモリセルの閾値分布が広がってしまうことが少ない。

以下ワード線ＷＬ３（１３０o）、ＷＬ４（１３０e）が選択され、ページ書込みがなされる。かかる書込みにおいても、書込みデータが、ワード線１３０単位で、２値データと多値データ（８値データ）とに交互に割り当てられて書込まれるため、隣接メモリセルにおける容量結合の影響を抑制できる。即ち、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶させるデータが２値データと８値データとであっても、ロウ・ストライプ状割り当て及び上述した書込み手順により、８値セルについて、ビット線方向に隣接するメモリセルとの容量結合の影響を最小限に抑制できる。また、２値セルの読み出し時には、非選択ワード線１３０の読出し電圧を８値セルのときに比べて低く設定することができるため、ＲｅａｄＤｉｓｔｕｒｂ（読出し電圧印加によるストレス変動）を抑えることができる。更に、２値データを記憶するメモリセルについては、閾値分布に対してマージンがあることから、ビット線方向に隣接するメモリセルに８値データが書込まれても容量結合の影響を吸収できる。

以上説明したように、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶させる２種類の情報量のデータとして２値データと８値データとを割り当てた場合であっても、隣接メモリセル間の容量結合に起因する隣接メモリセル干渉を効果的に抑制できる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、メモリセルの半数が２値データを記憶するように割り当てられているため、一定の書込みスピードを確保することができる。従って、書込みの高速化を図りながら、且つ大容量化を図ることができる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶させる２種類の情報量のデータを、ヒューズデータの切替えにより２値セルモード、８値セルモード及び２値アンド８値混在モードに変更できるため、一つのメモリチップで複数の要求に応えることができ、低コストのメモリチップの提供及び信頼性の高いメモリチップの提供が可能となる。

なお、１６値データの取り扱いにおいては、隣接メモリセルの容量結合の影響は更に深刻になる。即ち、１６値データの書込みは４回の書込みが必要になり、書込み電圧をステップアップしながら印加する回数が飛躍的に増加するからである。又、これに伴って、書込み速度の低下も深刻となる。本発明の一実施形態に係る不揮発性半導体記憶装置１０は、かかる場合であっても効果を発揮する。即ち、メモリセルが記憶するデータの情報量をワード線１３０単位でロウ・ストライプ状に割り当て、かつ書込み手順を制御するため、ビット線方向に隣接するメモリセルは２値データと１６値データとの必ず異なる情報量のデータを記憶することになる。従って、上述した理由により隣接メモリセル干渉による影響を抑制できる。また、メモリセルの半数が２値データの書込み、半数が１６値データの書込みとなるため、不揮発性半導体記憶装置１０全体として一定の書込み速度を確保しながら、且つ大容量化を図ることができる。更に、ヒューズデータとして記憶するデータを割り当てることができるため、ヒューズデータの変更によって複数の要求に対応できる。同一の不揮発性半導体記憶装置１０を目的に合わせて変更することができ、低コスト且つ信頼性の高い不揮発性半導体記憶装置１０を提供することができる。以上説明したように、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、より大きな多ビットデータ取り扱いにも対応できる。

（第２実施形態）
上述した実施形態においては、メモリセルが記憶する２種類のデータの情報量を、２値データと４値データ又は２値データと８値データとし、ワード線１３０単位でロウ・ストライプ状に割り当てるものである。上述したように、メモリセルに多値データを記憶する場合、書込み電圧のステップアップ幅を小さくすることで閾値分布の狭小化を図って、複数個の閾値分布を非選択読出し電圧とＶＳＳの間に入れ込む。従って、隣接メモリセルとの容量結合による影響は、複数個の閾値分布を入れ込むことによる閾値電圧の高電圧化によって大きくなる。つまり、メモリセルに記憶する情報量データが多ければ多いほど閾値電圧が高くなるので容量結合による影響も大きくなる。従って、メモリセルにより情報量の多い多ビットの多値データを記憶させる場合、かかる隣接メモリセルとの容量結合による影響を抑制できなければ、信頼性の高い不揮発性半導体記憶装置を提供することができない。

本発明の第２実施形態では、全てのビット線１４０にそれぞれ１つのセンスアンプを備えた不揮発性半導体記憶装置１０において、容量結合による影響を抑制しながら、異なる２つの多ビットの多値データを記憶できる。具体的には、本発明の第２実施形態においては、全てのビット線１４０にそれぞれ１つのセンスアンプを備える不揮発性半導体記憶装置１０において、メモリセルが記憶するデータの情報量は２種類の多ビットの多値データであり、且つメモリセルが記憶する前記２種類の多ビットの多値データを、ワード線１３０単位でロウ・ストライプ状に割り当てる。そのうえで、書込みに際して、ソース線１６０に近接したワード線ＷＬ０（１３０e）からワード線ＷＬごとに順に書込むように制御することを特徴とする。従って、同一ビット線１４０上で隣接するメモリセルが異なる情報量の多ビットの多値データを記憶することになり、書込み手順の制御と相俟って隣接メモリセル干渉の影響を抑制することができる。従って、信頼性の高い多値データ記憶メモリを提供することができる。

図を基に説明する。図１２は、本発明の一実施形態に係る不揮発性半導体記憶装置１０の、メモリセルの割り当ての模式図である。本実施形態は、メモリセルが記憶する２種類の多ビットの多値データを、４値データと８値データとした場合である。図１２において、ワード線１３０を、偶数ワード線１３０ｅと奇数ワード線１３０ｏとに区分し、偶数ワード線１３０eに接続された第一のメモリセル群は４値データを記憶するように割り当て、奇数ワード線１３０oに接続された第二のメモリセル群は前記４値データより情報量の多い多ビットの多値データである８値データを割り当てる。第一のメモリセル群に８値データを割り当て、第二のメモリセル群に４値データを割り当ててもよい。

前記割り当ては、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域１２０から読み出されてラッチ回路２００にセットされる。勿論、パワーオンリセット回路８０内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。これは上述した本発明の一実施形態と同様である。

具体的に、図１２においてメモリセルＭＣ２‐２を例にとって説明する。メモリセルＭＣ２‐２が属する第一のメモリセル群は４値データを取り使うように割り当てられ、第二のメモリセル群は８値データを記憶するように割り当てられる。従って、該メモリセルＭＣ２‐２と同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２‐１及びＭＣ２‐３は、８値データを記憶するように割り当てられる。

書込みは、まずワード線ＷＬ０（１３０ｅ）からワード線ＷＬ１（１３０ｏ）、ワード線ＷＬ２（１３０ｅ）の順番にワード線１３０単位で行われる。メモリセルＭＣ２‐２に書込む場合を説明する。前記メモリセルＭＣ２‐２が接続されたワード線ＷＬ２（１３０ｅ）の全てのメモリセルに対して書込みされる前に、前記ワード線ＷＬ２（１３０ｅ）に隣接するワード線ＷＬ１（１３０ｏ）に接続された全てのメモリセルに対する書込みが行われている。ワード線ＷＬ１（１３０ｏ）が選択され、続いて全てのビット線１４０が選択されて書込みされる。該ワード線ＷＬ1（１３０ｏ）に接続されたメモリセルは第二のメモリセル群であるため、一連の８値データの書込みが行われる。８値データの書込みなので、書込み電位が細かくステップアップされて印加される。このとき、同一ビット線ＢＬ２（１４０）上でメモリセルＭＣ２‐２に隣接するメモリセルＭＣ２‐１が書込まれるため、隣接メモリセル干渉による影響がメモリセルＭＣ２‐２に及ぶ。しかし、該メモリセルＭＣ２‐２はまだ書込みされていないメモリセルであるため、影響は生じない。

続いてワード線ＷＬ２（１３０ｅ）が選択され、更に該ワード線ＷＬ２（１３０ｅ）に接続された全てのビット線１４０が選択されて、メモリセルＭＣ２‐２に書き込みされる。該ワード線ＷＬ２（１３０ｅ）に接続されたメモリセルは第一のメモリセル群なので、一連の４値データの書込みが行われる。以上の書き込みにおいては、書込み電位Ｖｐｇｍは、初期値から一定の割合Ｄｖｐｇｍ（例えば、０．２Ｖ）でステップアップするように制御される。このとき、同一ビット線ＢＬ２（１４０）上でメモリセルＭＣ２‐２に隣接するメモリセルＭＣ２‐１及びＭＣ２‐３に容量結合の影響が及ぶ。しかし、ワード線ＷＬ３（１３０ｏ）に接続されたメモリセルＭＣ２‐３はまだ書込みがされていないため、影響は生じない。一方、既に８値データが書込まれたメモリセルＭＣ２‐１にもこの影響が生ずる。しかし、メモリセルＭＣ２‐２への書込みが４値データの書込みであるため、８値データの書込みに比して書込み時の書込み回数が少なくなるので、８値データが書込まれたメモリセルＭＣ２‐１へのストレスは削減される。また、書込みの際に非選択ワード線１３０の読出し電圧を８値データの書込み時に比べて低く設定できるので、ＲｅａｄＤｉｓｔｕｒｂを抑えることができる。従って、メモリセルＭＣ２‐１は隣接メモリセル干渉を抑制できる。

次に、ワード線ＷＬ３（１３０ｏ）が選択され、該ワード線ＷＬ３（１３０ｏ）に接続された全てのビット線１４０が選択されて書込みされる。第二のメモリセル群であるため、一連の８値データの書込みが行われる。このときメモリセルＭＣ２‐２に同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２‐３にも８値データが書込まれる。この書込みによって、隣接するメモリセルＭＣ２‐２に容量結合の影響が及ぶ。しかし、該メモリセルＭＣ２‐２は、既に４値データが書込まれているため閾値分布に対してマージンがあることから、この影響を吸収することができる。従って、隣接メモリセル干渉を抑制できる。以上のように本発明の第２実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶するデータが２種類の多ビットの多値データであっても、ビット線方向で隣接するメモリセルが異なる情報量のデータを記憶するように割り当て、ワード線１３０単位で順にページ書込みにより書き込むように制御するため、隣接メモリセル干渉による閾値分布の広がりを抑制することができる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶させるデータとして、２種類の多ビットの多値データ、４値データと８値データとを割り当てた場合であっても、メモリセルの半数が４値セル（４値データが書込まれるメモリセル）であるため、全てのメモリセルに８値データを書込む場合に比して、メモリ全体としての書込みスピードを早くすることができる。従って、書込みの高速化を図りながら、且つ大容量化を図ることができる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、ヒューズデータによってメモリセルに記憶させる情報量を割り当て、且つ、書込み手順を制御するため、ヒューズデータの切替えにより、一つのメモリチップで複数の要求に応えることができ、低コストのメモリチップの提供及び信頼性の高いメモリチップの提供が可能となる。なお、以上の効果は、上述した本発明の一実施形態と同様である。

なお、より大きな多ビットデータ、例えば１６値（４ビットデータ）の取り扱いにおいては、上述したように隣接メモリセルの容量結合の影響は更に深刻になる。本発明の第２実施形態に係る不揮発性半導体記憶装置１０は、かかる場合であっても、効果を発揮する。即ち、メモリセルが記憶するデータの情報量を、ワード線１３０単位でロウ・ストライプ状に割り当てるため、ビット線方向に隣接するメモリセルは、４値データと１６値データとの必ず異なる情報量のデータを記憶することになる。従って、上述した理由により隣接メモリセルの容量結合による影響を抑制できる。また、メモリセルの半数が、４値データの書込みとなるため、不揮発性半導体記憶装置１０全体として、一定の書込み速度を確保でき、且つ信頼性を確保できる。更に、記憶するデータの割り当てをヒューズデータで行うため、ヒューズデータの変更によって同一の不揮発性半導体記憶装置１０を目的に合わせて変更することができ、高品質且つ低コストの不揮発性半導体記憶装置１０を提供することができる。本発明の一実施形態に係る不揮発性半導体記憶装置１０は、より大きな多ビットデータ取り扱いにも対応できる。

（第３実施形態）
上述した第２実施形態は、メモリセルが記憶するデータの情報量は２種類の多ビットの多値データであり、且つメモリセルが記憶する前記２種類の多ビットの多値データを、ワード線１３０単位でロウ・ストライプ状に割り当てるものである。ここで、８値データの書込み、読出しの制御には、上述したように７つの正の閾値電圧が必要になる。従って、隣接する閾値電圧とのマージンの幅が狭いほど制御が困難になるため、電位制御技術によっては８値データの取り扱いにおいてセルの閾値電圧のばらつきを制御するのが難しい場合が想定される。

かかる場合の対策として、ワード線方向またはビット線方向で隣接する２つのメモリセルをペアとして、恰も一つのメモリセルのように取り扱う、いわゆる仮想メモリセル対策が考えられている。即ち、メモリセルに記憶させる情報量データとしては、従来、２値（１ビット）、４値（２ビット）、８値（３ビット）という２の乗数の数値が考えられていた。しかし例えば８値データの取り扱いにおいてセルの閾値電圧のばらつきを制御するのが難しい場合、４値データを超えるデータを取り扱えず、多値化による大容量化を進めることができない。そこで、２の乗数以外の数値データで安定的に電位を制御できる多値データを使用し、２つのメモリセルに分散して記憶させ、メモリ全体として大容量化を図る考えである。

例えば、一般的な方法によれば、４値データの取り扱いにおいては安定的にセルの閾値電圧のばらつきを制御できるが、８値データの取り扱いにおいては安定的にセルの閾値電圧のばらつきを制御できない場合に、最大容量を確保するためには全てのメモリセルに４値データを記憶させ、一つのメモリセルの記憶容量を２ビットとすることが考えられる。しかし、全てのメモリセルに同一の多値データを記憶させる場合、一方で上述した隣接メモリセル干渉の影響を抑制することが困難になる。そこで隣接する２つのメモリセルに異なる情報量のデータを記憶させ、かかるデータを恰も一つのデータとして取り扱う仮想メモリセルの考え方が有効になる。例えば、２つのメモリセルを一つの仮想メモリセルとして３値データと６値データを記憶させた場合、情報量は３値×６値＝１８値>１６値（４ビット）となり、一つのメモリセルの記憶容量は２ビットとなる。隣接メモリセル干渉を抑制しながら、一方で大容量化を図るのである。このような場合に、６値データの書込み、読出しには５つの正の閾値電圧が必要になるが、この電位制御は８値データの場合の７つの正の閾値電圧の制御に比して、閾値分布の形状が幅が広くシャープでないため制御が容易である。従って、８値データの取り扱いにおいては安定的にセルの閾値電圧のばらつきの制御が困難な場合であっても、８値より少ない情報量のデータ、例えば６値データの取り扱いにおいては安定的にセルの閾値電圧のばらつきの制御ができる場合もある。このよう場合に、仮想メモリセルが有効となるのである。なお、３値データの電位制御は４値データの電位制御よりも容易であり、問題はない。本発明の第３実施形態は、全てのビット線１４０にそれぞれ１つのセンスアンプを備えた不揮発性半導体記憶装置１０において、一つの仮想メモリセルに２種類の２の乗数倍以外の情報量のデータを記憶させることを特徴とする。以下例として、２種類のデータを３値データ及び６値データとした場合について説明する。

具体的に図１３を基に説明する。図１３は、本発明の第２実施形態に係る不揮発性半導体記憶装置１０の、メモリセルの割り当ての模式図である。本実施形態においても、メモリセルが記憶するデータを、ワード線１３０単位でロウ・ストライプ状に割り当て、且つ、書込みをワード線１３０一本毎に順にページ書込みする点は、上述した一実施形態及び第２実施形態と同様である。図１３においては、偶数ワード線１３０ｅに接続された第一のメモリセル群が３値データを記憶するように割り当てられ、奇数ワード線１３０ｏに接続された第二のメモリセル群が６値データを記憶するように割り当てられる。これによって、同一ビット線１４０上で隣接するメモリセル同士は異なる情報量のデータを記憶することになる。その上で、同一ビット線１４０上で隣接する２つのメモリセルをペアとして割り当てる。例えば同一ビット線ＢＬ０（１４０）に接続されたメモリセルについて、メモリセルＭＣ０‐０とＭＣ０‐１、ＭＣ０‐２とＭＣ０‐３というようにペアを割り当てる。以下の説明においては、メモリセルＭＣ２‐２とＭＣ２‐３が仮想メモリセルとして割り当てられた例について説明する。なお、前記記憶する情報量の割り当て及びメモリセルのペアの割り当ては、メモリセルのアドレスに基づいて事前に割り当てられてヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によってＲＯＭ領域から読み出されてラッチ回路にセットされる。

このペアのメモリセルＭＣ２‐２とＭＣ２‐３には、実際のアドレス（以下、第１のアドレスという。）とは別に、仮想ページアドレス（以下、第二のアドレスという。）が割り当てられる。例えば、前記ペアのメモリセルＭＣ２‐２とＭＣ２‐３には、仮想ページアドレスｍが割り当てられる。

前記仮想ページアドレスが割り当てられることにより、仮想メモリセルに多ビットデータを記憶することができる。即ち、メモリセルＭＣ２‐２は３値データを記憶するように割り当てられ、メモリセルＭＣ２‐３は６値データを記憶するように割り当てられているが、仮想メモリセルとして取り扱うことにより、前記メモリセルＭＣ２‐２を仮想メモリセルの第１データページ、ＭＣ２‐３を仮想メモリセルの第２データページとして取り扱うことができる。その上で、第１データページには、後述するセンスアンプで演算処理される入力データの第１データが記憶され、第２データページには入力データの第２データが記憶される。従って、一つの仮想メモリセルに３値×６値=１８値＞１６値（４ビット）のデータを記憶することができる。この結果、隣接メモリセル干渉を抑制しながら、メモリ全体の大容量化を図ることができる。

仮想メモリセルに対する書込みは、ワード線１３０単位でページ書込みすることで行われる。図１３のメモリセルＭＣ２‐２とＭＣ２‐３の仮想メモリセルｍにおいては、ワード線ＷＬ２(１３０ｅ)を選択して第１データ書込みでＭＣ２‐２に書込み、次にワード線ＷＬ３（１３０ｏ）を選択して第２データ書込みでＭＣ２‐３に書き込む。

仮想メモリセルからのデータの読出しは、第１データページから第１データを読出してラッチし、続いて第２データページから第２データを読み出してラッチし、ラッチしたデータを併せて判断する。

上述のように入出力されるデータを、第１データと第２データに区分して書込み、読出しするため、本発明の第２実施形態に係る不揮発性半導体記憶装置１０は、図１に示したセンスアンプ４０内にデータをラッチし、演算する機能を有する。センスアンプ４０は、読出し動作時にメモリセルに記憶されたデータの「１」、「０」を判定して増幅し、入出力バッファ５０を経由して外部に出力する。また、書込み時には入出力バッファ５０を介して書込みデータが前記センスアンプ４０に入力され記憶される。従って、このセンスアンプ４０に、正規のアドレス（第１のアドレス）と仮想ページセルアドレス（第２のアドレス）とを対応させて入出力データを演算する機能を持たせるのである。

図１３のメモリセルＭＣ２‐２とＭＣ２‐３を例に、アドレスに対応した入出力データの演算について一例を説明する。仮想メモリセルで４ビットのデータを記憶する場合、記憶するデータは、１６種類である。外部からの入力は、仮想ページアドレスｍを指定して２桁の情報として入力される。十の位の情報が仮想メモリセルの第１データを示し、一の位の情報が仮想メモリセルの第２データを示す。逆であってもよい。

この入力されたデータは、図１のセンスアンプ４０において、仮想メモリセルの第１データ、第２データから、それぞれ正規のアドレスに対する３値データ及び６値データとして演算されて記憶される。即ち、演算されたデータは、第１データが正規のメモリセルＭＣ２‐２のアドレス（第１のアドレス）に対する３値データとして、例えば、十の位の「０」が３値の「００」、「１」が３値の「０１」、「２」が３値の「１０」に割り当てられる。一方第２データが正規のメモリセルＭＣ２‐３のアドレス（第１のアドレス）に対する６値データとして演算される。ただし、１６値データを、３値×６値＝１８値データに換算するため、該１８値データのうちの２つには１６値データは割り当てられない。従って、例えば、「０」が６値の「０００」、同様に「１」が「００１」、「２」が「０１０」、「３」が「０１１」、「４」が「１００」、「５」が「１０１」と割り当てられる。この割り当てによれば、入力データの「０２」は、仮想メモリセルの第１データ「００」第２データ「０１０」となる。

この「０２」のデータの書込みは、仮想メモリセルへの第１データ書込みでメモリセルＭＣ２‐２に「００」、第２データ書込みでメモリセル２‐３に「０１０」を書き込むことにより行われる。

読出しは、同様に仮想メモリセルの第１データとしてメモリセルＭＣ２‐２から「００」を、仮想メモリセルの第２データとしてメモリセルＭＣ２‐３から「０１０」を読出してセンスアンプ４０でラッチした上で、センスアンプ４０で逆の演算をおこなって、外部に対して仮想メモリセルの「０２」のデータとして出力する。

書込みは、第１データ書込み、第２データ書込みが順に行われる。第１データが書込まれるメモリセルＭＣ２‐２は３値データを記憶するように割り当てられているため、第２データが書込まれるＭＣ２‐３に対して容量結合に起因する隣接メモリセル干渉の影響が及ぶ。しかし、３値データの書込みであるため、書き込み回数が少ないので、６値セル（６値データが書き込まれるメモリセル）に対して書き込み時のストレスが削減される。また、非選択ワード線１３０の読み出し電圧を６値セルのときに比べて低く設定できるので、ＲｅａｄＤｉｓｔｕｒｂを抑制できる。従って、隣接メモリセル干渉の影響は少ない。また、第２データが書込まれるメモリセルＭＣ２‐３は６値データの書込みが行われるため、隣接するメモリセルＭＣ２‐２に影響が生じるが、該メモリセルＭＣ２‐２は既に閾値分布の幅が広い３値データが書きこまれており影響を吸収することができる。従って、隣接メモリセル干渉の影響は少ない。以上のように本発明の第２実施形態に係る不揮発性半導体記憶装置１０においては、ビット線方向で隣接するメモリセルが異なる情報量のデータを記憶するように割り当て、ワード線１３０単位で順にページ書込みにより書き込むように制御するため、容量結合に起因する閾値分布の広がりを抑制することができる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶させる２種類の情報量のデータとして、３値データと６値データとを割り当てた場合であっても、メモリセルの半分が３値データの書込みとなるため、書込みの高速化を図りながら、且つ大容量化を図ることができる。

更に、本発明の一実施形態に係る不揮発性半導体記憶装置１０は、ヒューズデータの切替えにより動作モードを切替えられるため、一つのメモリチップで複数の要求に応えることができ、低コストのメモリチップの提供及び信頼性の高いメモリチップの提供が可能となる。

なお、本発明の第３実施形態に係る不揮発性半導体記憶装置１０によれば、容量結合に起因する隣接メモリセル干渉を抑制することができるため、２種類の情報量のデータとして、５値データや７値データ、更には１１値データを記憶することも可能である。以下例として、２種類の２の乗数倍以外の多値データを５値データと７値データ、及び６値データと１１値データとした場合について説明する。

２種類の２の乗数倍以外の多値データとして、５値データと７値データを使用した場合について具体的に図１４を基に説明する。図１４は、本発明の第３実施形態に係る不揮発性半導体記憶装置１０の、メモリセルの割り当ての模式図である。４値データ（２ビットデータ）の取り扱いにおいてはセルの閾値電圧のばらつきを安定的に制御できるが、８値データ（３ビットデータ）の取り扱いにおいてはセルの閾値電圧のばらつきを制御するのが難しい場合であっても、例えば、５値データや、７値データの取り扱いであればセルの閾値電圧のばらつきを安定的に制御できる場合もある。このような場合に有効である。

本実施形態においても、メモリセルが記憶するデータを、ワード線１３０単位でロウ・ストライプ状に割り当て、且つ、書込みをワード線１３０一本毎に順にページ書込みする点は、上述した一実施形態及び第２実施形態と同様である。図１４は、第一のメモリセル群は５値データを記憶するように割り当て、第二のメモリセル群は７値データを記憶するように割り当てた例である。かかる割り当てによって、同一ビット線１４０上で隣接するメモリセル同士は異なる情報量のデータを記憶することになる。その上で、同一ビット線１４０上で隣接する２つのメモリセルをペアとして割り当てる。以下の説明においては、メモリセルＭＣ２‐２とＭＣ２‐３がペアとして割り当てられた例について説明する。なお、前記記憶する情報量の割り当て及びメモリセルのペアの割り当ては、メモリセルのアドレスに基づいて事前に割り当てられてヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によってＲＯＭ領域から読み出されてラッチ回路にセットされる。上述した一実施形態及び第２実施形態と同様である。

このペアのメモリセルＭＣ２‐２とＭＣ２‐３には、実際のアドレスとは別に、仮想ページアドレスが割り当てられる。例えば、前記ペアのメモリセルＭＣ２‐２とＭＣ２‐３には、仮想ページアドレスｍが割り当てられる。

前記仮想ページアドレスが割り当てられることにより、前記メモリセルＭＣ２‐２を仮想メモリセルの第１データページ、ＭＣ２‐３を仮想メモリセルの第２データページとして取り扱うことができる。その上で、第１データページには、上述したようにセンスアンプで演算処理される入力データの第１データが記憶され、第２データページには入力データの第２データが記憶される。従って、仮想メモリセルに５値×７値=３５値＞３２値（５ビット）のデータを記憶することができ、チップ全体で一つのメモリセルの記憶容量を２．５ビットとすることができる。４値データ（２ビットデータ）の電位制御が容易な場合であっても、全てのメモリセルに４値データを記憶するに際して上述した容量結合の影響を排除することが困難な場合が想定される。かかる場合であっても、本発明の第３実施形態によれば、全てのメモリセルに４値データ（２ビットデータ）を記憶させる場合以上の容量が確保できる。隣接メモリセル干渉を抑制しながら、メモリ全体の大容量化を図ることができる。

仮想メモリセルに対する書込みは、ワード線１３０単位でページ書込みすることで行われる。図１４のメモリセルＭＣ２‐２とＭＣ２‐３の仮想メモリセルｍにおいては、ワード線ＷＬ２(１３０ｅ)を選択して第１データ書込みでＭＣ２‐２に書込み、次にワード線ＷＬ３（１３０ｏ）を選択して第２データ書込みでＭＣ２‐３に書き込む。

仮想メモリセルで５ビット（５桁）のデータを記憶する場合、記憶するデータは、３２種類である。外部からの入力は、仮想ページアドレスｍを指定して入力される。この入力されたデータは、センスアンプ４０において、例えば前記仮想メモリセルの第１データとして「０」〜「４」までの５値データのいずれかが割り当てられ、仮想メモリセルの第２データとして７値データの「０」〜「６」までのいずれかが割り当てられる。第１データの「０」〜「４」を、例えば、「０」が「０００」「１」が「００１」、「２」が「０１０」、「３」が「０１１」、「４」が「１００」として割り当てる。同様に第２データの「０」〜「６」を、例えばそれぞれ「０００」「００１」「０１０」「０１１」「１００」「１０１」「１１０」として割り当てる。第１データと第２データとの組合せにより「００」、「０１」〜「０６」、「１０」、「１１」〜「１６」、「２０」、「２１」〜「２６」、「３０」、「３１」〜「３６」、「４０」、「４１」〜「４６」の３５種類の組合せとなる。ただし、３２種類のデータを、５値×７値＝３５種類に換算するため、該３５種類のデータのうちの３つにはデータは割り当てられない。従って、この割り当てによれば、仮想メモリセルの「０２」は、第１データとして「０００」、第２データとして「０１０」が記憶されていることになる。

この「０２」のデータの書込みは、仮想メモリセルへの第１データ書込みでメモリセルＭＣ２‐２に「０００」、第２データ書込みでメモリセルＭＣ２‐３に「０１０」を書き込むことにより行われる。

読出しは、同様に仮想メモリセルの第１データとしてメモリセルＭＣ２‐２から「０００」を、仮想メモリセルの第２データとしてメモリセルＭＣ２‐３から「０１０」を読出してセンスアンプ４０でラッチした上で、センスアンプ４０で逆の演算をおこなって、外部に対して仮想メモリセルの「０２」のデータとして出力する。

書込みは、第１データ書込み、第２データ書込みが順に行われる。第１データが書込まれるメモリセルＭＣ２‐２は５値データを記憶するように割り当てられているため、第２データが書込まれるＭＣ２‐３に対して、容量結合に起因する隣接メモリセル干渉の影響が及ぶ。しかし、５値データの書込みであるため書き込み回数が少ないので、７値セルに対して書き込み時のストレスが削減される。また、非選択ワード線１３０の読み出し電圧を７値セルのときに比べて低く設定できるので、ＲｅａｄＤｉｓｔｕｒｂを抑制できる。従って、隣接メモリセル干渉の影響は少ない。また、第２データが書込まれるメモリセルＭＣ２‐３は７値データの書込みが行われるため隣接するメモリセルＭＣ２‐２に影響が生じるが、該メモリセルＭＣ２‐２は既に７値データよりは閾値分布の幅が広い５値データが書きこまれており影響を吸収することができる。従って、隣接メモリセル干渉の影響は少ない。以上のように本発明の第４実施形態に係る不揮発性半導体記憶装置１０においては、ビット線方向で隣接するメモリセルが異なる情報量の多値データを記憶するように割り当て、ワード線１３０単位で順にページ書込みにより書き込むように制御するため、容量結合に起因する閾値分布の広がりを抑制することができる。

更に、本発明の第３実施形態に係る不揮発性半導体記憶装置１０は、メモリセルに記憶させるデータとして、２種類の多値データ、５値データと７値データとを割り当てた場合であっても、メモリセルの半数が５値セル（５値データが書込まれるメモリセル）であるため、メモリ全体として一定の書込みスピードを確保することができる。従って、書込みの高速化を図りながら、且つ大容量化を図ることができる。

更に、本発明の第３実施形態に係る不揮発性半導体記憶装置１０は、ヒューズデータによってメモリセルに記憶させる情報量を割り当て、且つ、書込み手順を制御する。従って、ヒューズデータの切替えにより、一つのメモリチップで複数の要求に応えることができ、低コストのメモリチップの提供及び信頼性の高いメモリチップの提供が可能となる。なお、以上の効果は、上述した本発明の一実施形態及び第２実施形態と同様である。

なお、本発明の第３実施形態に係る不揮発性半導体記憶装置１０によれば、容量結合に起因する隣接メモリセル干渉を抑制することができる。従って、８値データ（３ビットデータ）の取り扱いにおいてセルの閾値電圧のばらつきを安定的に制御できるが、１６値データ（４ビットデータ）の取り扱いにおいてはセルの閾値電圧のばらつきを安定的に制御できない場合でも、１６値データよりデータ数の少ない、例えば１１値データや１２値データの取り扱いであればセルの閾値電圧のばらつきを安定的に制御できる場合もある。このような場合、仮想メモリセルを用いることにより、２種類の多値データとして例えば６値データと１１値データを用い、大容量化を図ることができる。

図１５は、６値データと１１値データとを割り当てた場合の、本発明の第３実施形態に係る不揮発性半導体記憶装置１０のメモリセルの割り当ての模式図である。第一のメモリセル群は６値データを、第二のメモリセル群は１１値データを記憶するように割り当てる。更に２つのメモリセルがペアとして１つの仮想メモリセルを構成するようにペアを割り当てる。かかる割り当ては、上述したように、予め割り当てられてヒューズデータとして与えられる。

例えば前記仮想メモリセルの第１データとして「０」〜「５」までの６値データのいずれかが割り当てられ、仮想メモリセルの第２データとして１１値データの「０」〜「１０」までのいずれかが割り当てられる。第１データの「０」〜「５」を、例えば、「０」が「０００」「１」が「００１」、「２」が「０１０」、「３」が「０１１」、「４」が「１００」、「５」が「１０１」として割り当てる。同様に第２データの「０」〜「１０」を、例えばそれぞれ「００００」「０００１」「００１０」「００１１」「０１００」「０１０１」「０１１０」「０１１１」「１０００」「１００１」「１０１０」として割り当てる。書込み、読出し等の動作は、仮想メモリセルに対する書込み、読出しとなるが、上述した５値データと７値データの場合と同様であるので詳細説明は省略する。かかる割り当てにより、仮想メモリセル全体で６値×１１値＝６６値>６４値（６ビット）となり、一つのメモリセルの記憶容量は３ビットとなる。８値データの取り扱いにおいてはセルの閾値電圧のばらつきを安定的に制御できるものの、全てのメモリセルに８値データ（３ビットデータ）を記憶させた場合（この場合、メモリ全体で３ビットの情報記憶容量となる。）に、上述した理由により隣接メモリセル干渉を効果的に抑制できないことが考えられる。本発明の第３実施形態に係る不揮発性半導体記憶装置１０は、同一ビット線１４０上で隣接するメモリセルの一方が６値データであるため、８値データの書込みに比して書き込み回数が少なく、又変動マージンがあるため、かかる場合にも対応ができる。一方、１１値データの取り扱いにおけるセルの閾値電圧のばらつきの制御は、８値データの取り扱いにおけるセルの閾値電圧のばらつきの制御に比して困難性は高まるが、１６値データの取り扱いにおけるセルの閾値電圧のばらつきの制御に比しては容易であり、技術的な飛躍を要求されない。従って、上述した方法によってチップ全体として一つのメモリセルの記憶容量を３ビットとすることができ、書込みの高速化を図りながら、且つ大容量化を図ることができる。また、ヒューズデータの切替えにより動作モードを切替えられるため、一つのメモリチップで複数の要求に応えることができ、低コストのメモリチップの提供及び信頼性の高いメモリチップの提供が可能となる。

更に、本発明の第３実施形態に係る不揮発性半導体記憶装置１０は、多値の閾値電位を安定的に制御する技術の進行に併せて、隣接メモリセル干渉を抑制しながら、メモリ全体で大容量化を図ることができる。図１６は、メモリセルが記憶する２種類のデータの情報量を、ｍ値データとｎ値データ（ｍ、ｎは自然数）とし、ワード線１３０単位でロウ・ストライプ状に割り当てた模式図である。書込みはワード線１３０単位で順にページ書込みで行うように制御される。これらの割り当て等が予め行われヒューズデータとして与えられる点は、上述した本発明の一実施形態及び第２実施形態と同様である。また、効果も同様であるので省略するが、本発明の第３実施形態に係る不揮発性半導体記憶装置１０は、多値の閾値電位を安定的に制御できる技術が進行しても、十分対応できる。

（第４実施形態）
近年、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えた２トランジスタ型セルを備えるフラッシュメモリが提案されている。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備え、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有しビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。

しかし、かかる構造を有する２トランジスタ型セルを備えるフラッシュメモリは、一つのメモリセルの面積が大きくなる。従って、記憶容量を確保するためにメモリセルに多値データを記憶させることが必要となる。ところが、メモリセルに多値データを記憶させる場合、隣接するメモリセルの容量結合に起因して隣接メモリセル干渉が生じることは、通常のＮＡＮＤ型フラッシュメモリと同様である。本発明の第４実施形態では、全てのビット線１４０にそれぞれ１つのセンスアンプを備えた２トランジスタ型セルを備えるフラッシュメモリ１０において、メモリセルが記憶するデータとして所定の多値データと前記所定の多値データより情報量の少ないデータ（２値データも含む。）とをワード線１３０単位で一本置きに割り当て、且つ、メモリセルへの書込みをワード線１３０単位で順にページ書込みするように制御することを特徴とする。

図１７は、本発明の第４実施形態に係る２トランジスタ型セルを備えるフラッシュメモリの、概略構成図である。メモリセルアレイは、マトリクス状に配置された（ｍ＋１）×（ｎ＋１）個（但し、ｍ及びｎは自然数）のメモリセルＭＣ０‐０〜ＭＣｍ‐ｎを有しているが、図１７においては説明上メモリセルＭＣ０‐０〜ＭＣ５‐５を図示している。メモリセルの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセル同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。

同一行にあるメモリセルのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ５（１３０）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ５(１５０)のいずれかに接続されている。また、同一列にあるメモリセルのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬ５のいずれかに共通接続されている。そして、メモリセルの選択トランジスタＳＴのソースはソース線ＣＥＬＳＲＣ１６０に共通接続される。

かかる２トランジスタ型セルを備えるフラッシュメモリにおけるデータの書込みは、いずれかのワード線１３０に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで「０」データ、「１」データを書き分ける。電子のフローティングゲートへの注入は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）
ｔｕｎｎｅｌｉｎｇによって行われる。

まず、図１７において、Ｉ／Ｏ端子（図示せず）から書込みデータ（「１」、「０」）が入力される。そして、前記書込みデータが、ビット線１４０毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に「１」データが格納されるとビット線１４０には０Ｖが与えられ、逆に「０」データが格納されるとビット線１４０にはＶＢＢ（−６Ｖ）が与えられる。

第１ロウデコーダ（図示せず）が、ワード線ＷＬ０〜ＷＬ５（１３０）のいずれかを選択し、選択ワード線１３０にＶｐｐ（例えば１０Ｖ）を印加する。第２ロウデコーダ（図示せず）は、セレクトゲート線ＳＧ０〜ＳＧ５（１５０）にＶＢＢ（−６Ｖ）を印加する。またメモリセルの基板もＶＢＢ（−６Ｖ）とする。全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＣＥＬＳＲＣ１６０とは電気的に分離される。

上記の結果、「１」データまたは「０」データに対応する電位が、ビット線ＢＬ０〜ＢＬ５（１４０）を介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線１３０にはＶｐｐ（１０Ｖ）が印加され、「１」データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、「０」データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶＢＢ（−６Ｖ）が印加される。従って、「１」データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値電圧を保持する。他方、「０」データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮｔｕｎｎｅｌｉｎｇによって注入される。その結果、メモリセルトランジスタＭＴの閾値電圧は正に変化する。

データの読出しは、いずれかのワード線１３０に接続された複数のメモリセルから一括して読み出す事ができる。図１７において、第２ロウデコーダ（図示せず）が、セレクトゲート線ＳＧ０〜ＳＧ５（１５０）のいずれかを選択する。選択セレクトゲート線ＳＧ１５０には、「Ｈ」レベル（例えばＶｃｃ）が与えられる。非選択セレクトゲート線ＳＧ１５０は全て「Ｌ」レベル（例えば０Ｖ）である。従って、選択セレクトゲート線ＳＧ１５０に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線ＳＧ１５０に接続された選択トランジスタＳＴはオフ状態となる。この結果、選択メモリセル内の選択トランジスタＳＴは、ソース線ＣＥＬＳＲＣ１６０と電気的に接続される。また第１ロウデコーダ（図示せず）は、全てのワード線ＷＬ０〜ＷＬ５（１３０）を「Ｌ」レベル（０Ｖ）とする。また、ソース線ドライバ（図示せず）は、ソース線ＣＥＬＳＲＣ１６０の電位を０Ｖとする。

続いて、ビット線ＢＬ０〜ＢＬ５（１４０）のそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、「１」データが書き込まれているメモリセルのメモリセルトランジスタＭＴは、閾値電圧が負であるからオン状態となる。従って、選択セレクトゲート線ＳＧ１５０に接続されているメモリセルでは、ビット線１４０からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介してソース線ＣＥＬＳＲＣ１６０に向かって電流が流れる。他方、「０」データが書き込まれているメモリセルのメモリセルトランジスタＭＴは、閾値電圧が正であるからオフ状態である。従って、ビット線１４０からソース線ＣＥＬＳＲＣ１６０に向かって電流は流れない。以上の結果、ビット線ＢＬ０〜ＢＬ５（１４０）の電位が変化し、その変化量をセンスアンプ（図示せず）が増幅することによって読出し動作が行われる。

データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。図１７において、第１ロウデコーダ（図示せず）は、全てのワード線ＷＬ０〜ＷＬ５（１３０）の電位をＶＢＢ（−６Ｖ）とする。また、半導体基板（ウェル領域）の電位はＶｐｐ（１０Ｖ）とされる。その結果、メモリセルのメモリセルトランジスタＭＴのフローティングゲートから電子がＦＮ
ｔｕｎｎｅｌｉｎｇによって半導体基板に引き抜かれる。その結果、全てのメモリセルの閾値電圧が負となり、データが消去される。

上述のような動作によって、書込み、読出し、消去が行われる２トランジスタ型セルを備えるフラッシュメモリ１０においても、多値データを書き込む場合、閾値分布の幅を狭小にするため、書込み電位Ｖｐｇｍは、初期値から２値書込みより小さい一定の割合Ｄｖｐｇｍでステップアップされる。書込み電位Ｖｐｇｍはパルス信号（書込みパルス）としてメモリセルに印加され、パルス信号がメモリセルに与えられる度にその高さ（書込み電位Ｖｐｇｍ）が上昇していく。この結果、各メモリセルはワード線方向及びビット線方向で隣接メモリセルと容量結合しているため、隣接メモリセルの書込みにより閾値分布が広がるという影響を受けることになる。

本発明の第４実施形態に係る２トランジスタ型セルを備えるフラッシュメモリ１０は、メモリセルに記憶するデータの情報量を、ワード線１３０単位で異なる情報量データを記憶するようにロウ・ストライプ状に割り当て制御する。本実施形態においては、割り当てられる異なる情報量のデータは２値データと４値データとである。図１７において、ワード線１３０を、偶数ワード線１３０eと奇数ワード線１３０ｏとに区分し、偶数ワード線１３０ｅに接続された第一のメモリセル群は、情報量の少ないデータ（ここでは２値データ）を記憶するように割り当てられ、奇数ワード線１３０ｏに接続された第二のメモリセル群は、前記データよりも情報量の多い多値データ（ここでは４値データ）を記憶するように割り当てられる。かかる割り当ては予め定められ、ヒューズデータとして２トランジスタ型セルを備えるフラッシュメモリ１０に与えられる。メモリセルに割り当てるデータをメモリセルのアドレスに基づいてヒューズデータとして割り当てる方法は、上述の本発明の一実施形態乃至第３実施形態と同様である。

具体的に図１７において、メモリセルＭＣ２‐２が属する第一のメモリセル群は、２値データを記憶するように割り当てられ、奇数ワード線１３０ｏに接続された第二のメモリセル群は、４値データを記憶するように割り当てられる。従って、前記メモリセルＭＣ２‐２と、同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２‐１及びＭＣ２‐３はいずれも４値データを記憶するように割り当てられている。

ここで、例えば図１７のメモリセルＭＣ２‐２にデータが書込まれる場合の隣接メモリセルとの容量結合について説明する。まず、ワード線ＷＬ２（１３０ｅ）が第１ロウデコーダ（図示せず）によって選択され、Ｖｐｐが印加される。その他のワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５（１３０)は０Ｖである。また全てのセレクトゲート線ＳＧ０〜ＳＧ５（１５０）はＶＢＢ（−６Ｖ）である。次に全てのビット線１４０に０ＶまたはＶＢＢが印加される。すると、ワード線ＷＬ２（１３０ｅ）に接続されているメモリセルＭＣ０‐２乃至ＭＣ５‐２では、フローティングゲートへ電子が注入される。

他方、ワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５（１３０）に接続されているメモリセルでは、ワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５（１３０）の電位が０Ｖであるので、ビット線ＢＬ０乃至ＢＬ５（１４０）の電位に関わらず、フローティングゲートへの電子の注入は行われない。従って、ビット線方向でメモリセルＭＣ２‐２に隣接するメモリセルＭＣ２‐１及びＭＣ２‐３では書込みは行われない。ここでメモリセルＭＣ２‐１及びＭＣ２‐３のフローティングゲートは、隣接するメモリセルＭＣ２‐２のフローティングゲートと容量結合している。従って、メモリセルＭＣ２‐２に書込み電圧が印加されることによって、それぞれのメモリセルに容量結合の影響が及ぶ。ところが、メモリセルＭＣ２‐３は、まだ書込まれていないため影響がない。一方メモリセルＭＣ２‐１は、既に４値データが書込まれているが、メモリセルＭＣ２‐２は２値データの書込みであるため、閾値電圧変動が小さいので隣接メモリセルの容量結合の影響は小さい。また、非選択ワード線１３０の読み出し電圧を４値セルのときに比べて低く設定できるので、ＲｅａｄＤｉｓｔｕｒｂを抑制できる。

次に、ワード線ＷＬ３（１３０ｏ）が選択され、全てのビット線１４０が選択されて０ＶまたはＶＢＢが印加される。すると、ワード線ＷＬ３（１３０ｏ）に接続された全てのメモリセルＭＣ０‐３乃至ＭＣ５‐３では、フローティングゲートへ電子が注入され書込まれる。前記メモリセルＭＣ０‐３乃至ＭＣ５‐３は４値データを記憶するように割り当てられているため、該メモリセルには、細かくステップアップされる電圧が印加される。従って、例えばメモリセルＭＣ２‐３にビット線方向で隣接するメモリセルＭＣ２‐２及びＭＣ２‐４に、容量結合による隣接セル干渉の影響が及ぶことになる。しかし、メモリセルＭＣ２‐２は既に２値データの書込みがされている。２値データが書込まれたメモリセルは、閾値分布に十分なマージンがあるため、かかる隣接セル干渉の影響を吸収することができる。また、メモリセルＭＣ２‐４については、まだデータの書込みがされていないため影響が生じない。従って、メモリセルＭＣ２‐２及びＭＣ２‐４の容量結合による隣接メモリセル干渉の影響は少ない。以上のように本発明の第４実施形態に係る２トランジスタ型セルを備えるフラッシュメモリ１０は、ビット線方向で隣接するメモリセルが異なる情報量のデータを記憶するように割り当て、ワード線１３０単位で順にページ書込みにより書き込むように制御するため、容量結合に起因する閾値分布の広がりを抑制することができる。

また、本発明の第４実施形態においては、２値アンド４値混在モードとすることで、メモリセルの半分が２値セルであるので、メモリ全体としての書込みスピードを４値モードとした場合より早くすることができる。従って高速化を図りながら、且つ大容量化を図ることができる。

更に、本発明の第４実施形態に係る不揮発性半導体記憶装置１０は、ヒューズデータによってメモリセルに記憶させるデータの情報量を割り当て、且つ、書込み手順を制御するため、一つのメモリチップで、複数の要求に応えることができる。即ち、書込みスピードが要求される場合には、前記動作モード切り替えによって、メモリ全体を２値セルモードとして高速書込み可能メモリとして使用することができ、一方、書込みスピードよりも大容量が要求される場合には、動作モード切替えによってメモリ全体を４値セルモードとして大容量を記憶可能なメモリとして使用することもできる。更に、書込みスピードと大容量のいずれもが要求される場合には、動作モード切替えによって２値アンド４値混在モードとして使用することで、前記要求に応えることが可能となる。又この結果として、同一のメモリチップで様々なユーザーの要求に対応が可能となるため、生産ラインの効率化を図ることができ、生産コストの削減によるメモリチップの低コスト化を実現できる。

更にまた、本発明の第４実施形態においては、前述のとおり２値アンド４値モードは、書込みパフォーマンスを上げつつ書込みや読出しのストレスを軽減する動作モードとなるため信頼性が高い。メモリ全体を４値セルモードとしたのでは信頼性が厳しい場合に、信頼性やパフォーマンスを重視するハイエンドなマーケットに対して、同じメモリチップによって信頼性の高いメモリチップの提供が実現できる意味において非常に効果がある。

なお、本発明の第４実施形態においては、記憶するデータを２値データと４値データとしているが、これに限定されるわけではなく、例えば２値データと８値データ、４値データと８値データ又は他の組合せであっても良い。更に他方のデータの情報量が１６値データであってもよい。メモリセルが記憶する２種類の情報量のデータを、ワード線１３０単位でロウ・ストライプ状に割り当て、同一ビット線１４０上で隣接するメモリセルが異なる情報量のデータを記憶するようにし、ワード線１３０単位で順に書込むように制御することにより、同様の効果を得ることができる。

本発明の一実施形態に係る不揮発性半導体記憶装置１０の概略構成図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルアレイの概略構成図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルブロック内の概略構成図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のＮＡＮＤセルのレイアウトの模式図である。 図３に示したメモリセルブロックＢＬＯＣＫｉにおける書込み時の電位関係を示す図である。 ４値データと閾値電位との関係を示す図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０の書込みシーケンス及び読出し方法を示す図である。 ＮＡＮＤ型セルの容量結合の影響を示す閾値分布の模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のＮＡＮＤ型セルの容量結合の影響を示す模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへの２値データ及び４値データの取り扱い割り当ての模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへの２値データ及び８値データの取り扱い割り当ての模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへの４値データ及び８値データの取り扱い割り当ての模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへの３値データ及び６値データの取り扱い割り当ての模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへの５値データ及び７値データの取り扱い割り当ての模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへの６値データ及び１１値データの取り扱い割り当ての模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置１０のメモリセルへのｍ値データ及びｎ値データ（ｍ、ｎは自然数）の取り扱い割り当ての模式図である。 本発明の一実施形態に係る２トランジスタ型セルを備えるフラッシュメモリの概略構成とデータの取り扱い割り当ての模式図である。

符号の説明

１０：不揮発性半導体記憶装置
１００:メモリセルアレイ
１１０:メモリセル領域
１１１:メモリセルＭＣ
１１２:メモリセルトランジスタＭＴ
１１３:選択トランジスタＳＴ
１２０:ＲＯＭ領域
１３０:ワード線
１３０e:偶数ワード線
１３０o：奇数ワード線
１４０:ビット線
１５０:選択ゲート線
１５０ａ:ソース側選択ゲート線（ＳＧＳ）
１５０ｂ:ドレイン側選択ゲート線（ＳＧＤ）
１６０:ソース線（ＣＥＬＳＲＣ）
２０：ロウデコーダ
３０：カラムデコーダ
４０：センスアンプ
５０：入出力バッファ
６０：アドレスバッファ
７０：電圧生成回路
８０：パワーオンリセット回路
８１：パワーオンレベル感知回路
９０：制御回路
９１：初期化制御回路
９２：ＲＯＭリード制御回路
２００:ラッチ回路
２１０:外部Ｉ/Ｏパッド

Claims (6)

1. 電気的に書き換え可能な複数のメモリセルトランジスタが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
   前記複数のメモリセルトランジスタの制御ゲートにそれぞれ接続された複数のワード線と、
   複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、
   前記複数のビット線ごとに一つずつ接続されたセンスアンプと、を備え、
   前記複数のメモリセルトランジスタは２つの記憶状態数を持つように制御回路によってワード線単位で制御され、
   前記複数のメモリセルトランジスタが記憶する前記記憶状態数は、ｍ番目（ｍは１以上の整数）のワード線に接続されたメモリセルトランジスタとｍ−１番目のワード線に接続されたメモリトランジスタ及びｍ＋１番目のワード線に接続されたメモリセルトランジスタとで異なり、且つ前記ｍ番目のワード線に接続されたメモリセルトランジスタとｍ＋２番目のワード線に接続されたメモリセルトランジスタとで同一であり、
   同一のワード線に接続された前記複数のメモリセルトランジスタの書込みは、前記制御回路がレジスタに格納された前記記憶状態数に基づく電圧設定レベルに従って出力する前記記憶状態数に応じた電圧設定信号に基づいて、前記複数のビット線のすべてが選択されて書込まれることを特徴とする不揮発性半導体記憶装置。
2. 電気的に書き換え可能な複数のメモリセルトランジスタが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
   前記複数のメモリセルトランジスタの制御ゲートにそれぞれ接続された複数のワード線と、
   複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、
   前記複数のビット線ごとに一つずつ接続されたセンスアンプと、を備え、
   前記複数のメモリセルトランジスタは２つの記憶状態数を持つように制御回路によってワード線単位で制御され、
   前記複数のメモリセルトランジスタが記憶する前記記憶状態数は、ｍ番目（ｍは１以上の整数）のワード線に接続されたメモリセルトランジスタとｍ−１番目のワード線に接続されたメモリトランジスタ及びｍ＋１番目のワード線に接続されたメモリセルトランジスタとで異なり、且つ前記ｍ番目のワード線に接続されたメモリセルトランジスタとｍ＋２番目のワード線に接続されたメモリセルトランジスタとで同一であり、
   前記複数のメモリセルトランジスタは、それぞれ、第１のアドレスとビット線方向に隣接する２個のメモリセルトランジスタに共通して割り当てられる第２のアドレスと、を有し、
   前記複数のセンスアンプは、入出力されるデータをラッチして前記第２のアドレスに基づいて前記入出力されるデータを所定の信号に変換する演算機能を備え、
   前記複数のメモリセルトランジスタの書込みは、前記制御回路がレジスタに格納された前記記憶状態数に基づく電圧設定レベルに従って出力する前記記憶状態数に応じた電圧設定信号に基づいて、前記第２のアドレスに基づいて前記複数のビット線のすべてが選択されて書込まれることを特徴とする不揮発性半導体記憶装置。
3. 前記メモリセルトランジスタの記憶状態数は、外部入力によって動作モードを切替えることができ、前記動作モードの切替えによって全てのメモリセルトランジスタが同一の記憶状態数を持つように設定することができる請求項１又は請求項２に記載の不揮発性半導体記憶装置。
4. 前記メモリセルアレイはメモリセル領域とＲＯＭ領域とを有し、
   前記メモリセル領域内の前記メモリセルトランジスタの記憶状態数は、前記ＲＯＭ領域内の前記メモリセルトランジスタにヒューズデータとして記憶されて同一のメモリセル構成で所望の記憶状態数に設定でき、且つ、
   前記ＲＯＭ領域内の前記メモリセルトランジスタは前記ヒューズデータを前記２つの記憶状態数で記憶することを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
5. 前記不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
6. 前記メモリセルトランジスタの記憶状態は、所定のデータ量を有する第１の記憶状態と前記第１の記憶状態よりも大きなデータ量を有する第２の記憶状態を有し、
   前記複数のメモリセルトランジスタは、前記第１の状態、前記第２の状態の順で前記各ワード線に接続されているメモリセルトランジスタ毎に書き込まれることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。