JP2001250386A

JP2001250386A - 半導体メモリ

Info

Publication number: JP2001250386A
Application number: JP2000057024A
Authority: JP
Inventors: Yuji Omura; 祐司大村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2001-09-14

Abstract

(57)【要約】【課題】３ビットの容量を持つメモリセルを使用し
て、入出力単位である２の整数乗ビットの整数倍の容量
を有するメモリセルグループを構成して、計算機システ
ムの中での整合性をよくする。【解決手段】１個のメモリセルグループにおいて、デ
ータの書き込みまたは読み出し時に参照する基準電圧値
を、一部のメモリセルに対して少なくすることによりメ
モリセルの容量を変え、メモリセルグループ全体のメモ
リセルの容量の和が２の整数乗ビットの整数倍になるよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラッシュメモ
リ等の半導体メモリに関するものであり、特に２ビット
以上の容量を有するメモリセルを含む半導体メモリに関
するものである。

【０００２】

【従来の技術】従来フラッシュメモリにおいては、１個
のメモリセルに１ビットのデータを格納するものが一般
的であった。これは書き込み時および読み出し時に所定
の１個の基準電圧値を参照してメモリセルの閾電圧をＨ
かＬのいずれかとし、「０」「１」を表現するものであ
った。また、最近この閾電圧をＨ、Ｌの２状態のみでは
なく、複数の基準電圧値を使用してより多数の状態を識
別可能とすることにより複数ビットを表現する、いわゆ
る多値のフラッシュメモリが発表されている。これは例
えば日経ＢＰ社発行の日経エレクトロニクス６８５号１
６７頁に示されている。

【０００３】図３はメモリセルの閾電圧の状態数を８に
増やすために識別用の基準電圧を７種類に増やしたもの
である。このように識別用の基準電圧数を増やすことで
メモリセルに格納可能な状態の数を増やすことが可能に
なる。これにより、メモリセル当りの格納データの容量
を増やすことが可能になる。図３では格納可能な状態数
が８である。これは３ビットに相当する。ビットは、状
態数の、２を底とする対数に相当する。

【０００４】

【発明が解決しようとする課題】図３に示したように１
メモリセル当りの容量を増やしていくことは可能であ
る。しかしながら、識別用の基準電圧の数を増やしてメ
モリセル当りの容量を３ビットに増やした場合、８ビッ
トの整数倍単位でデータを扱うことが多い情報機器との
整合性が悪くなる。

【０００５】この発明は上記のような問題点を解決する
ためになされたもので、メモリセル当りの容量が任意で
あるフラッシュメモリ等の半導体メモリを情報機器に適
用しやすいようにすることを目的とする。さらに、フラ
ッシュメモリ等の半導体メモリに格納するデータの信頼
性を向上することを目的としている。

【０００６】

【課題を解決するための手段】この発明に係る半導体メ
モリは、複数のメモリセルと、制御回路と、書き込み回
路と、読み出し回路を有し、所定の入出力単位ビット数
ずつデータの書き込みまたは読み出しを行なう半導体メ
モリであり、上記複数のメモリセルは、各メモリセル毎
に定められた所定の格納ビット長のデジタルデータの値
に対応した閾電圧値をそれぞれ保持することにより該デ
ータを格納し、制御回路は、データの書き込みまたは読
み出しの対象のメモリセルを指定し、該指定したメモリ
セルの閾電圧値を該メモリセルの格納ビット長のデータ
に対応付けるための各メモリセルに対応した数の基準電
圧値を出力し、書き込み回路は、上記制御回路が出力し
た基準電圧値を参照して上記書き込み対象のメモリセル
の閾電圧値が該メモリセルへの書き込みデータに対応す
る値になるように該メモリセルの閾電圧値を置き換え、
読み出し回路は、読み出し対象のメモリセルの閾電圧値
を検出し、上記制御回路が出力した基準電圧値を参照し
て該検出した閾電圧値を該読み出し対象のメモリセルの
格納ビット長のデジタルデータに変換し、所定数の上記
メモリセルからメモリセルグループが形成され、該メモ
リセルグループにおける一部のメモリセルの格納ビット
長は他のメモリセルの格納ビット長より小さく、さらに
メモリセルグループ内のすべてのメモリセルの格納ビッ
ト長の和は上記入出力単位ビット数の整数倍であるもの
である。

【０００７】またこの発明に係る半導体メモリは、上記
制御回路がいずれかのメモリセルを読み出し対象として
指定した時に出力する読み出し基準電圧値の数は、該メ
モリセルを書き込み対象として指定した時に出力する書
き込み基準電圧値の数と等しく、かつ該読み出し基準電
圧値は上記書き込み基準電圧値をそれぞれ大小いずれか
の方向に変化させた値であるものである。

【０００８】またこの発明に係る半導体メモリは、上記
読み出し基準電圧は、書き込み基準電圧をそれぞれ閾電
圧の経時変化容易方向に変化させた値であるものであ
る。

【０００９】またこの発明に係る半導体メモリは、上記
書き込みデータは、相対的に低い誤り率を要求するデー
タと高い誤り率を許容するデータとからなり、上記書き
込み回路が上記書き込みデータが低い誤り率を要求する
データであることを検出すると、上記制御回路は書き込
み対象として上記メモリセルグループにおいて格納ビッ
ト長が他のメモリセルの格納ビット長より小さいメモリ
セルを指定するようにしたものである。

【００１０】またこの発明に係る半導体メモリは、上記
制御回路は、書き込みまたは読み出しの対象として指定
したメモリセルの閾電圧がとりうる電圧値の範囲を、デ
ータ記憶に使用する書き込み電圧領域とデータ記憶に使
用しない非書き込み電圧領域とからなる複数の電圧領域
に分割するための所定数の分割基準電圧値を出力し、上
記制御回路が書き込み対象としていずれかのメモリセル
を指定した場合、上記書き込み回路は上記分割基準電圧
値を参照して書き込み対象のメモリセルの閾電圧値が該
メモリセルへの書き込みデータに対応したいずれかの書
き込み電圧領域に含まれる値になるように該メモリセル
の閾電圧値を変化させて書き込み動作を行ない、上記制
御回路が読み出し対象としていずれかのメモリセルを指
定した場合、上記読み出し回路は読み出し対象のメモリ
セルの閾電圧値を検出し、該検出した閾電圧値がいずれ
の電圧領域に含まれるかを上記分割基準電圧を参照して
判定するようにしたものである。

【００１１】またこの発明に係る半導体メモリは、上記
制御回路がいずれかのメモリセルを読み出し対象として
指定し、読み出し回路が検出した閾電圧値が非書き込み
電圧領域にある場合は、上記読み出し対象のメモリセル
を含むメモリセルグループ内のすべてのメモリセルに対
して、上記書き込み回路がそれぞれ対応する書き込みデ
ータを再度書込むようにしたものである。

【００１２】またこの発明に係る半導体メモリは、所定
数のメモリセルからなるメモリセルグループを複数有
し、各メモリセルグループに対して入出力単位ビット数
ずつデータの書き込みまたは読み出しを行なう半導体メ
モリであり、上記メモリセルグループはそれぞれ２ビッ
ト以上の同一のビット容量を有するメモリセルの複数か
ら構成されてビット容量の合計が上記入出力単位ビット
数の所定のＮ倍（Ｎは自然数）を超え、データの書き込
みまたは読み出し時に、各メモリセルグループを構成す
る少なくとも一部のメモリセルのビット容量の一部のみ
を使用して書き込みまたは読み出しを行なう制御回路を
備えものである。

【００１３】またこの発明に係る半導体メモリは、上記
制御回路は、上記データから所定のデータ長毎に誤り訂
正用データを生成し、該誤り訂正用データを上記ビット
容量の一部のみを使用されるメモリセルのビット容量の
残部に書き込むようにしたものである。

【００１４】

【発明の実施の形態】実施の形態１．図１から図５を用
いて実施の形態１を説明する。ここでは半導体メモリと
して不揮発性半導体であるフラッシュメモリを使用した
例を示す。図１はこの実施の形態におけるメモリセルア
レイを示す図であり、図において、１はメモリセルアレ
イ、２、３は１メモリセル当たりの容量（格納ビット
長）が３ビットのメモリセル、４は１メモリセル当たり
の容量が２ビットのメモリセル、５は複数のメモリセル
を組み合わせて構成したメモリセルグループであり、こ
の実施の形態においては上記メモリセル２、３、４から
構成される。上記メモリセル２、３、４は不揮発性であ
るフラッシュメモリのメモリセルである。

【００１５】図２はこの実施の形態における半導体メモ
リの構成を示す図である。図において、７は図１によっ
て説明したメモリセルアレイ１等を含む半導体メモリ、
１０は書込むデータ信号１３に応じて各メモリセルグル
ープ５にデータを格納する書き込み回路、１１は後述の
制御回路１２が指定したメモリセルグループ５に格納さ
れたデータを読出しデータ信号１４に出力する読み出し
回路、１２はメモリセルアレイ１、書き込み回路１０、
読み出し回路１１を制御する制御回路であり、データの
書き込みまたは読み出しの対象のメモリセルグループ５
を指定するが、この時同時に、この指定したメモリセル
グループ内のいずれかのメモリセルが書き込みまたは読
み出し対象として指定される。１３は図示しないインタ
ーフェースを介して入力され、メモリセルアレイ１に書
込まれる書き込みデータ信号、１４はメモリセルアレイ
１から読み出され、図示しないインターフェースを介し
て出力される読み出しデータ信号、１５は図示しないＣ
ＰＵから出力され、メモリセルアレイから任意のメモリ
セルグループ５を選択するアドレス信号、１０１は行単
位のメモリセル集合を選択する行アドレス、１０２は行
単位のメモリセル集合のデータ入出力バッファ回路、１
０３は制御回路が指定したメモリセルを書き込み回路１
０および読み出し回路１１に接続するための列アドレス
である。

【００１６】現在の計算機は２のＮ乗ビット単位で処理
をするのが基本であり、この半導体メモリの入出力単位
（入出力単位ビット数）も、例えば８ビットや１６ビッ
トに合わせることが必要になる。この実施の形態におい
ては、上記書き込みデータ信号１３から８ビット単位で
メモリセルアレイ１への入力が行なわれ、各メモリセル
グループ５に対して８ビット単位で入出力が行われるも
のとする。この実施の形態においては入出力単位ビット
数は８ビットであり、上記メモリセル２、３への書き込
みデータは３ビット、上記メモリセル４への書き込みデ
ータは２ビットである。

【００１７】ここで１メモリセル当たりの容量が３ビッ
トのフラッシュメモリのメモリセルと、１メモリセル当
たりの容量が２ビットのフラッシュメモリのメモリセル
について、それぞれ図３と図４を用いて説明する。図３
は１メモリセル当たりの容量が３ビットの場合であり、
３０は３ビットのいずれかのデータを書込んだ多数のメ
モリセルの閾（しきい）電圧分布である。３１はメモリ
セルの閾電圧を識別するための基準電圧群である。基準
電圧群３１はメモリセル毎に制御回路が出力し、この場
合は７個の基準電圧値（基準電圧１〜７）からなる。メ
モリセルのビット容量は２を底とする状態数の対数に相
当し、ビット容量が３ビットならば状態数は８であり、
基準電圧値は７種類が必要である。メモリセルの書き込
み回路１０は基準電圧群３１を参照しながら、格納すべ
きデータに対応した閾電圧３０をメモリセルに書込む。
例えばデータ「００１」を書き込む場合は基準電圧２を
参照して書き込み、「１０１」を書き込む場合は基準電
圧６を参照して書き込むが、書き込み後の閾電圧は参照
した基準電圧を超えた値となって保持される。ここの書
き込み動作後の閾電圧は、書き込み動作前の閾電圧を置
き換えたことになる。またここではメモリセルが消去さ
れた状態の閾電圧に対応するデジタルデータは「１１
１」である。

【００１８】格納したデータを読み出す場合は、読み出
し回路１１がメモリセルが保持する閾電圧３０を検出
し、基準電圧群３１を参照して、３ビットのデータに変
換して出力する。例えば、閾電圧が基準電圧１以上であ
れば出力されるデータは「０００」、閾電圧が基準電圧
３と基準電圧４の間にあれば「０１１」である。

【００１９】図４は１メモリセル当たり２ビットの場合
の閾電圧分布であり、メモリセルの閾電圧の状態数を４
にするために識別用の基準電圧を３種類にしたものであ
る。ここでは、図３に示した、１メモリセル当たり３ビ
ットの場合の、７種類の基準電圧群の中から、３種類を
選択して（基準電圧１、３、５）使用している。この場
合、メモリセルの書き込み回路１０はこれら３種類の基
準電圧群３１（基準電圧１、３、５）を参照しながら、
書き込みデータに対応した閾電圧３０をメモリセルに書
込む。例えばデータ「００」を書き込む場合は基準電圧
１を参照し、データ「１０」を書き込む場合は基準電圧
５を参照して書き込むが、書き込み後の閾電圧は参照し
た基準電圧を超えた値となる。この参照した基準電圧を
閾電圧が超える大きさの分布は、１メモリセル当たり３
ビットの場合と同じである。この分布は、メモリセルの
特性と書き込み回路の特性とに依存する。

【００２０】格納したデータを読み出す場合も、読み出
し回路１１がメモリセルの閾電圧３０を検出し、上記の
３種類の基準電圧群（基準電圧１、３、５）を参照し
て、デジタルデータに変換して出力する。３ビットの場
合と同様に、閾電圧が基準電圧１以上であれば出力され
るデータは「００」、閾電圧が基準電圧３と基準電圧５
の間にあれば「１０」である。

【００２１】このように識別用の基準電圧数を変更する
ことでメモリセルに格納可能な状態の数を変更すること
が可能になる。これにより、メモリセル当りの格納デー
タの容量を変更することが可能になる。図３では格納可
能な状態数が８である。これをビットで表現するとメモ
リセル当りのデータの容量（格納ビット長）は３ビット
に相当する。図４では格納可能な状態数が４なので、容
量は２ビットに相当する。

【００２２】次に、図２の半導体メモリの動作を説明す
ると、まず制御回路１２は書き込み動作時または読み出
し動作時において、アドレス信号１５に対応してメモリ
セルグループを指定するための行アドレス１００と列ア
ドレス１０３を出力する。すべてのメモリセルグループ
を指定するために必要なアドレス数がＭ＝Ｋ×Ｌ（Ｋ、
Ｌ、Ｍはそれぞれ自然数）の場合、Ｌを列アドレス、Ｋ
を行アドレスとすることで、マトリックス構成が可能で
ある。これによりメモリセルアレイ１内の、１つの行単
位のメモリセル集合が行アドレスで選択され、さらに１
つのメモリセルグループ５が列アドレスで選択される。
さらに制御回路１２は選択されたメモリセルグループ５
内の書き込み対象または読み出し対象のメモリセル２、
３、４（図１参照）の各々に対して、各メモリセルに対
応した基準電圧群を出力する。書き込み動作時におい
て、書き込み回路１０は、制御回路１２が指定したメモ
リセルグループ５内のメモリセルに、書き込みデータ信
号１３に応じた書き込みデータを各メモリセルに対応す
る閾電圧３０として書込む。この際制御回路１２が出力
した基準電圧群を参照する。読み出し動作時において、
読み出し回路１１は、制御回路１２が指定したメモリセ
ルグループ５内のメモリセルの閾電圧３０を検出し、制
御回路１２が出力した基準電圧群を参照してデジタルデ
ータを生成し、読出しデータ信号１４として出力する。

【００２３】メモリセルグループ５は任意のメモリセル
を組み合わせて構成する。図１では容量３ビット（状態
数８）のメモリセル２、３と容量２ビット（状態数４）
のメモリセル４を組み合わせている。メモリセルグルー
プ５の状態数は、各メモリセルの状態数、つまり８、
８、４の積である２５６になる。これは８ビットに相当
する。図４の説明で述べたように、あるメモリセルの識
別状態数を制限するのは、識別に使用する基準電圧３１
のうち一部を使用することで容易に実現可能である。こ
れにより、メモリセル当り３ビット格納可能な半導体メ
モリにおいても容量２ビットのメモリセルを実現するこ
とが可能であり、書き込み・読出しのデータ単位（入出
力単位ビット数）を８ビットにすることが可能になる。
この場合に、格納可能な状態数は３メモリセル当りで９
ビットから８ビットに減少するが、メモリセルグループ
５を大きくすることで減少する割合を調整することが可
能である。

【００２４】以上のように、メモリセル当りの保持する
内容の状態数をメモリセル毎に異なるように設定してい
るので、これらを組み合わせることで任意の状態数を持
つメモリセルグループを設計することができる。これに
より、メモリセルが奇数ビット単位などの構成であって
も、入出力単位ビット数を２のＮ乗ビットにすることが
可能になり、情報機器の扱いが容易な構成にすることが
可能になる。

【００２５】なお、上記の説明では、容量を小さくする
場合、容量が大きい場合の基準電圧の内から選択した基
準電圧を使用しているが、容量が大きい場合の基準電圧
とは異なる電圧値を基準電圧としてもよい。

【００２６】また上記の説明においては、フラッシュメ
モリの入出力の単位（入出力単位ビット数）をメモリセ
ルグループ５内の各メモリセルの容量（格納ビット長）
の和（上記では８ビット）と同一に設定しているが、こ
れは同一でなくてもよく、メモリへの入出力の単位は複
数のメモリセルグループ５の容量の和であってもよい。
また、メモリへの入出力の単位はメモリセルグループ５
の容量の一部分であってもよい。図５は入出力単位ビッ
ト数が８ビット（１バイト）であって、メモリセルグル
ープ５が複数の８ビット単位を含む場合を示す。メモリ
セル１個の格納ビット長を３ビットとすると、８メモリ
セルのビット数は３ｘ８＝２４ビットで、３バイトに相
当するので過不足無く割当可能である。しかし、データ
単位として３バイトは取扱いが難しいため、ここではさ
らに３メモリセルを追加した１１メモリセルで４バイト
を構成する場合を示す。追加した３メモリセルの内、１
個の容量を２ビットとすれば、このメモリセルグループ
５内の、メモリセルの容量の和が３２ビットとなり、１
１メモリセル、すなわち３３ビットの領域で３２ビット
を表現していることになる。１メモリセルグループ内に
１バイトの領域が４個あるので、これらを同一メモリセ
ルグループ内で識別するために２ビットのアドレスが必
要である。従って、制御回路が出力するアドレス信号に
おいて、全てのセルグループを指定するのに必要なアド
レスビットがＭ＝Ｋ×Ｌの場合に、さらに１バイト
領域指定用の２ビットを付加し、下位（Ｌ＋２）ビット
を列アドレス、上位Ｋビットを行アドレスとすること
で、マトリックス構成が可能である。

【００２７】なお以上の実施の形態においてはフラッシ
ュメモリの例を説明したが、ＲＡＭ等他のメモリでもよ
い。また、この発明における閾電圧とはキャパシタの端
子電圧を含むものとする。

【００２８】また以上の実施の形態においては、書き込
み動作時および読み出し動作において、制御回路１２が
メモリセルグループ５内のメモリセルを指定し、さらに
制御回路１２が基準電圧群を出力する例を示した。しか
し、書き込み動作においては書き込み回路１０がメモリ
セルグループ５内のメモリセルを指定し、かつ基準電圧
群を出力し、読み出し動作においては、読み出し回路が
メモリセルグループ５内のメモリセルを指定し、かつ基
準電圧群を出力するようにしてもよい。

【００２９】実施の形態２．実施の形態２を、図６を用
いて説明する。実施の形態１では、同一のメモリセルへ
の書き込みと読み出しにおいて、同じ基準電圧群を用い
ているが、この実施の形態では、書き込み時と読み出し
時で異なる基準電圧群を用いる例を示す。この実施の形
態におけるメモリセルアレイの構成、半導体メモリの構
成はそれぞれ実施の形態１で説明した図１、図２と同様
であり、１メモリセル当たりの容量が３ビットの場合の
閾電圧分布は図３と同様であるとする。

【００３０】図６は容量が２ビットのメモリセルにおい
て、書き込み時と読み出し時で異なる基準電圧値を使用
する場合を説明しているが、図３の容量が３ビットのメ
モリセルで使用する基準電圧１〜７の内、書き込み時に
は基準電圧１、３、５を使用して、４つの状態を生成し
て容量を２ビットとしている。そして読み出しにおいて
は、容量が３ビットのメモリセルで使用する基準電圧１
〜７の内の基準電圧２、４、６を使用している。この時
データ「００」は基準電圧１を参照して書き込まれて基
準電圧２を参照して読み出され、閾電圧が基準電圧２以
上であれば「００」と変換して出力される。同様に「０
１」は書き込みが基準電圧３、読み出しが基準電圧４、
「１０」は書き込みが基準電圧５、読み出しが基準電圧
６である。

【００３１】このように書き込み時の基準電圧値をある
方向（この場合は電圧の低い方向）に変化させて読み出
し時の基準電圧値にすると、閾電圧が経時変化等により
この方向にずれても誤ったデータとして検出されること
がなく、データの信頼性が向上するという効果がある。
このように、ある方向に閾電圧が変化しやすい場合、こ
の「方向」がこの発明における「変化容易方向」であ
る。

【００３２】上記の実施の形態においては、容量が２ビ
ットのメモリセルについて説明したが、書き込み時と読
み出し時の基準電圧値を変化させることは他の容量のメ
モリセルにおいても可能である。しかし、メモリセルの
容量が小さいほど、書き込み時と読み出し時での基準電
圧値の変化量を大きくできるので、基準電圧値を変化さ
せてデータの信頼性を向上させるという効果が顕著なも
のになる。

【００３３】また図６では、容量２ビットのデータの読
み出しに、容量３ビットのメモリセルで使用する基準電
圧値を使用しているが、容量２ビットのデータの書き込
みに使用する基準電圧と数が同一であり、それぞれ一定
方向に変化した電圧値であれば、容量３ビットのメモリ
セルで使用する基準電圧値でなくともよい。

【００３４】また図６に示した例では、書き込み時の基
準電圧をそれぞれ同じ方向に変化させて読み出し時の基
準電圧値としているが、この方向は書き込み時の基準電
圧毎によって異なっていてもよく、また変化させる電圧
値の大きさも異なっていてもよい。書き込み時と読み出
し時で変化させない基準電圧があってもよい。閾電圧の
変化しやすい方向や大きさが閾電圧の値により異なる場
合、書き込み電圧から読み出し電圧へ変化させる方向や
大きさがそれぞれの閾電圧に応じて異なるようにすれ
ば、データを誤った値として検出することがなく、デー
タの信頼性が向上するという効果がある。

【００３５】実施の形態３．実施の形態３を図１、２、
３、４、７を用いて説明する。上記実施の形態２におい
ては、制御回路が、書き込み時と読み出し時で異なる基
準電圧群を出力する例を示したが、この実施の形態にお
いては、読み出し時には、書き込み時の基準電圧値と共
に新たな基準電圧値を参照する例を示す。この実施の形
態におけるメモリセルアレイの構成、半導体メモリの構
成はそれぞれ実施の形態１で説明した図１、図２と同様
である。

【００３６】この実施の形態においては、１メモリセル
当たりの容量は２ビットであるとするが、制御回路１２
が書き込み時および読み出し時に出力する基準電圧は図
３に示した容量３ビットの場合の基準電圧１から７であ
る。そして書き込み回路１０が書き込み時に参照する基
準電圧は、この内図４に示した基準電圧１、３、５であ
る。この基準電圧１から７がこの発明における「分割基
準電圧」である。

【００３７】書き込み及び読み出しの動作を図２と図７
を用いて動作を説明すると、制御回路１２は、書き込み
時は基準電圧１、３、５の３種類を出力し、書き込み回
路１０がこの基準電圧を参照して２ビットのデータをメ
モリセルに書き込む。書き込み後の閾電圧は参照した基
準電圧を超えた値となるが、基準電圧３を参照して書き
込まれた「０１」の閾電圧は基準電圧２を超えず、基準
電圧５を参照して書き込まれた「１０」の閾電圧は基準
電圧４を超えない。また、このメモリセルにおいてメモ
リセルが消去された状態に対応するデジタルデータは
「１１」である。従って、書き込み直後には、閾電圧値
は基準電圧１と２の間、基準電圧３と４の間、基準電圧
５と７の間には存在しないので、この範囲を「非書き込
み領域」と呼び、それ以外の範囲を「書き込み領域」と
呼ぶことにする。「書き込み領域」にはそれぞれ対応す
る２ビットのデジタルデータが存在する。

【００３８】このメモリセルからデータを読み出す場
合、制御回路１２は基準電圧１から７のすべてを読み出
し回路１１に対して出力する。読み出し回路は閾電圧を
検出し、閾電圧が書き込み領域にある場合は、その領域
に対応するデジタルデータを生成して出力する。閾電圧
が非書き込み領域にある場合は、書き込み時から閾電圧
が変化したことになる。例えば図７に示したように閾電
圧が変化しやすい方向（閾電圧変化容易方向）がある場
合、閾電圧値が基準電圧１と２の間の非書き込み領域に
あれば、これは「００」に対応して書き込んだ閾電圧が
変化したものであり、同様に基準電圧３と４の間にある
場合は「０１」、基準電圧５と７の間にある場合は「１
０」に対応して書き込んだ閾電圧である。このように非
書き込み領域から閾電圧を検出した場合は、読み出し回
路１１は制御回路１２に不正値検出の信号を送り、これ
に対して制御回路１２は基準信号１から７と、不正値が
検出されたメモリセルを含むメモリセルグループのアド
レスおよび正常なデータを書き込み回路１０に出力す
る。書き込み回路は再度基準電圧１、３、５のいずれか
を参照して、メモリセルグループ全体のメモリセルに対
して正常なデータを書き込む。

【００３９】また制御回路１２は、不正値が発生したメ
モリセルを含むメモリセルグループ以外に、その物理的
近傍にあるメモリセルグループに対しても再度データを
書き込むようにアドレスを出力してもよい。

【００４０】また制御回路１２は、不正値が発生したメ
モリセルのみ再度書き込むようにしてもよい。

【００４１】このように、閾電圧のとりうる値の範囲を
分割基準電圧によって、書き込み領域と非書き込み領域
に分割し、非書き込み領域から閾電圧値が検出された場
合は再度書き込むようにすれば、閾電圧の経時変化が発
生しても読み出しデータの信頼性が維持できるという効
果がある。

【００４２】また、書き込み後直後の、閾電圧値に経時
変化が発生する以前の経過時間において、上記のような
分割基準電圧を参照した読み出しと書き込みを行なって
もよい。この場合は、書き込み動作におけるデータの誤
記録の確認が可能となり、読み出しデータの信頼性が維
持できるという効果がある。

【００４３】さらに制御回路１２が経時変化や誤記録が
発生したメモリセルを欠陥セルとして使用を中止すれ
ば、データの信頼性を維持することも可能になる。

【００４４】実施の形態４．実施の形態４を図２、図
３、図６、図８、図９を用いて説明する。上記実施の形
態１、２では、同一のメモリセルグループ内に容量の異
なるメモリセルがある例を示したが、メモリセルの容量
とそのメモリセルに格納するデータの種類の関係につい
ては触れていない。この実施の形態４においては、書き
込みデータは相対的に低い誤り率を要求するデータと高
い誤り率を許容するデータとからなり、相対的に低い誤
り率を要求するデータは容量の小さいメモリセルに格納
する例を示す。

【００４５】この実施の形態における半導体メモリの構
成は実施の形態１において説明した図２と同様であるの
で、説明は省略する。

【００４６】図８はこの実施の形態におけるメモリセル
グループ５の内部データの構成を示す図であり、データ
の先頭部に５１２バイトのデータ領域５１が設けられ、
その後に管理領域５２ａ、論理アドレス５２ｂ、誤り訂
正情報５２ｃからなる高信頼性領域５２が数１０バイト
設けられている。５２の高信頼性領域は５１のデータ領
域に比較して低い誤り率を要求される領域である。実施
の形態１の、別の形態で説明したように、メモリへの入
出力の単位はメモリセルグループ５の容量の一部分であ
ってもよく、ここではメモリへの入出力の単位は図８の
メモリセルグループ５の１／Ｎとするのが望ましい。こ
の実施の形態の形態においては、図８の書き込みデータ
信号の１単位は、半導体メモリ７に対して書き込みデー
タ信号１３または読み出しデータ信号１４として、書き
込みまたは読み出しされる単位のＮ倍とする。図８の書
き込みデータ信号の、１単位の容量の１／Ｎをビット数
で表したものがこの発明における入出力単位ビット数で
ある。この実施の形態においても、入出力単位ビット数
を８ビットとすると、上記Ｎは、メモリセルグループの
バイト数に相当する。

【００４７】図９はこの実施の形態におけるメモリセル
アレイを示す構成図である。図９においては、メモリセ
ルアレイ１内には複数個のメモリセルグループ５が含ま
れているこのメモリセルグループ５の内部には、３ビッ
トの容量を有する３ビットセル２ａと、２ビットの容量
を有する２ビットセル４ａとが含まれる。３ビットセル
２ａの容量の和は書き込みデータのデータ領域５１の容
量と同じ５１２バイトであるが、最後の１個のメモリセ
ルは１ビットのみを使用することにより、容量が５１２
バイトすなわち４０９６ビットとなるように調整してい
る。また２ビットセル４ａの容量の和は高信頼性領域５
２の容量と等しい。なお、この実施の形態においては、
各メモリセルの閾電圧値は時間等の要因により低下する
傾向があるとする。すなわち、閾電圧値の低下方向が、
変化容易方向であるとする。また、図９ではメモリセル
アレイは１次元で表現しているが、これは説明の便宜上
であり、実際はマトリックス形状である

【００４８】動作を説明する。実施の形態１において図
２を用いて説明したのと同様に、制御回路１２は書き込
み動作時または読み出し動作時において、アドレス信号
１５に対応してメモリセルを指定するための行アドレス
１００と列アドレス１０３を出力する。メモリセルグル
ープ内の１バイトを指定するためには５１２バイト以上
を識別するために、９ビット以上が必要である。高信頼
性領域５２を５１２バイト以下としているので、１０ビ
ットで十分である。１０ビットで識別可能な１０２４バ
イトのうちメモリセルグループ５で必要無い領域は、無
効とする。全てのメモリセルグループを指定するのに必
要なアドレスビットがＭ＝ＫｘＬの場合に、さらにメ
モリセルグループ内の１バイト領域指定用の１０ビット
を付加し、下位（Ｌ＋１０）ビットを列アドレス、上位
Ｋビットを行アドレスとすることで、マトリックス構成
が可能である。さらに制御回路１２は出力されたメモリ
セルグループ５内の書き込み対象または読み出し対象の
メモリセルを各々指定し、各メモリセルに対応した基準
電圧群を出力する。

【００４９】書き込み動作において、データ領域５１の
書き込み時は、制御回路１０は３ビットセル２ａと最後
の１ビットを格納するメモリセルを各々指定しながら、
指定したメモリセルに対応した図３の基準電圧群３１を
書き込み回路１０に対して出力する。ただし最後の１ビ
ットを書き込む時には基準電圧１のみを出力する。書き
込み回路１０は制御回路が出力した基準電圧群３１を参
照して、閾電圧３０を書き込む。

【００５０】書き込み動作において、高信頼性領域５２
の書き込み時は、制御回路１０は２ビットセル４ａを順
次指定しながら、指定したメモリセルに対応した図６に
示した基準電圧１、３、５を出力する。書き込み回路１
０は制御回路が出力した基準電圧１、３、５を参照し
て、閾電圧３０を書き込む。

【００５１】次に読み出し動作に関して説明する。読み
出し時も、図２において、実施の形態１と同様に制御回
路１２はアドレス信号１５に対応してメモリセルグルー
プを指定するための行アドレス１００と列アドレス１０
３を出力する。この読み出し時、制御回路１２は読み出
したメモリセルグループ５の先頭から容量５１２バイト
までのメモリセル（３ビットセル２ａ）に対しては、書
き込み時と同じく、図３に示した基準電圧１から７を出
力する。読み出し回路１１は読み出し対象のメモリセル
から閾電圧を検出し、この基準電圧１から７を参照し
て、３ビットのデータに変換する。ただし最後の１個の
メモリセルは１基準電圧１を参照して１ビットのデータ
に変換する。さらに、制御回路１２は高信頼性領域５２
のデータを記録している２ビットセル４ａに対しては、
図６の基準電圧２、４、６を出力する。

【００５２】以上のように、容量の小さいメモリセルに
相対的に高い信頼性が要求されるデータを書き込み、書
き込み時の基準電圧を閾電圧変化容易方向にずらした読
み出し基準電圧を参照してデータを読み出すことによ
り、データの読み出しにおいて読み出しの誤りが小さく
なり、高い信頼性を確保することが可能になる。

【００５３】なお、以上の説明においては、１個のメモ
リセルグループ５内に図８に示したような書き込みデー
タの１単位が記憶される例を示したが、メモリセルグル
ープは３ビットセルと２ビットセルの容量の和が書き込
みデータの１単位より小さく、上記１単位の書き込みデ
ータが複数のメモリセルグループに分散して記録される
ようにしてもよい。

【００５４】また以上の説明においては、１個のメモリ
セルを除いて２ビットセルと３ビットセルとからメモリ
セルグループが構成される例を示したが、他の容量を有
するメモリセルからメモリセルグループが構成されても
よい。さらに以上の説明では、書き込みデータの要求す
る信頼性は２段階のみであったが、３段階以上に設定し
て、メモリセルの容量を信頼性に対応して３種類以上と
してもよい。

【００５５】実施の形態５実施の形態５を図２、図１０を用いて説明する。上記の
実施の形態１から４においては、メモリセルグループ内
のメモリセルの容量が一様でなく、かつメモリセルグル
ープ内の、メモリセルの容量の和が入出力単位ビット数
と等しい例を示した。この実施の形態５においては、メ
モリセルグループ内においてメモリセルの容量がすべて
等しくかつメモリセルグループのメモリセルの容量の和
が、入出力単位ビット数の所定のＮ倍を超え、この超え
た部分にデータの信頼性を確保するためのデータを格納
する例を示す。

【００５６】この実施の形態における半導体メモリの構
成は実施の形態１において説明した図２と同様であるの
で、説明は省略する。

【００５７】図１０はこの実施の形態におけるメモリセ
ルアレイを示す構成図である。この実施の形態において
は、入出力単位ビット数は８ビットであるとする。ま
た、図１０に示したように、各メモリセルグループ５は
容量３ビットのメモリセル２が３個集合して構成されて
おり、メモリセルグループ内の、メモリセルの容量の和
は９ビットとなる。

【００５８】動作を説明する。実施の形態１において図
２を用いて説明したのと同様に、制御回路１２は書き込
み動作時または読み出し動作時において、アドレス信号
１５に対応してメモリセルグループを指定するための行
アドレス１００と列アドレス１０３を出力する。これに
より図９のメモリセルアレイ１内の１つのメモリセルグ
ループ５がバッファ１０２経由で書き込み回路１０と読
み出し回路１１に接続される。さらに制御回路１２は選
択されたメモリセルグループ５内の書き込み対象または
読み出し対象のメモリセルを各々指定し、各メモリセル
に対応した基準電圧群を出力する。

【００５９】書き込み動作において、書き込み回路１０
は、制御回路１２が指定したメモリセルグループ５に、
書き込みデータ信号１３を、８ビットを１単位として書
き込む。この際、制御回路１２はメモリセルグループ５
内の２個のメモリセルに関しては図３に示したような基
準電圧１から７を出力し、書き込み回路１０はこの基準
電圧を参照して書き込みデータ信号１３の初めから３ビ
ットずつそれぞれのメモリセルの閾電圧３０を書き込
む。次いで、書き込みデータ信号１３の１単位の、最後
の２ビットをメモリセルグループの最後の１個のメモリ
セルに書き込むが、この際制御回路１２はこのメモリセ
ルグループへの書き込みデータの１ビットのパリティを
生成する。そして、書き込みデータの２ビットとパリテ
ィの１ビットの組み合わせにより、図１１のような基準
電圧１から７のいずれかを出力する。書き込み回路１１
はこの基準電圧を参照して、最後のメモリセルに閾電圧
を書き込む。このメモリセルは消去状態が書き込みデー
タ「１１」とパリティ「１」に対応するものとする。図
１１の基準電圧群３１は図３に示した基準電圧群３１と
同じ値の基準電圧から構成されるものとする。

【００６０】次に読み出し動作に関して説明する。読み
出し時も、図２において、実施の形態１と同様に制御回
路１２はアドレス信号１５に対応してメモリセルグルー
プを指定するための行アドレス１００と列アドレス１０
３を出力する。これによりメモリセルアレイ１内の１つ
のメモリセルグループ５がバッファ１０２経由で読み出
し回路１１に接続される。この読み出し時、制御回路１
２は各メモリセルグループ５の先頭から２個めまでのメ
モリセルに対しては図３に示した基準電圧１から７を出
力し、読み出し回路１１はこの基準電圧を参照して３ビ
ットずつ計６ビットを読み出す。さらに制御回路１２は
最後の１個のメモリセルに対して図１１に示したような
基準電圧１から７を出力し、読み出し回路１１はこの基
準電圧１から７を参照して３ビットを読み出すが、この
３ビットは上位２ビットが書き込みデータであり、先に
読み出した６ビットと結合して８ビットの読み出しデー
タ１４として出力される。そして、下位１ビットがパリ
ティであり、制御回路は読み出しデータの８ビットとこ
のパリティを比較することにより、誤りの有無を判断す
る。

【００６１】以上のようにこの実施の形態においては、
メモリセルグループ内の、メモリセルの容量の和が入出
力単位ビット数を超え、この超えた部分にパリティを付
加するようにしたので、読み出しデータの誤りを検出す
ることが可能であり、読み出しデータの信頼性が向上す
るという効果がある。

【００６２】また、このパリティを利用して読み出しデ
ータの誤りが検出された場合は、このメモリセルグルー
プのすべてのメモリセルをリフレッシュしてもよい。

【００６３】なお、上記の説明ではメモリセルグループ
の、メモリセルの容量の和が９ビットに対して入出力単
位ビット数が８ビットであり、余りの１ビットにパリテ
ィを記録する例を示したが、一般的に入出力単位ビット
数がＰビット、メモリセルグループのメモリセルの容量
の和がＰＮ＋Ｑビット（Ｐ、Ｑ、Ｎは自然数、Ｑはビッ
ト単位で表した１メモリセルの容量未満）の場合、１個
のメモリセルのＱビットの容量を利用して、パリティ、
あるいは誤り訂正符号等を記録するようにしてもよい。
この発明における誤り訂正用データとは上記パリティや
誤り訂正符号等を含むものとする。

【００６４】

【発明の効果】以上のようにこの発明による半導体メモ
リは、複数のメモリセルと、制御回路と、書き込み回路
と、読み出し回路を有し、所定の入出力単位ビット数ず
つデータの書き込みまたは読み出しを行なう半導体メモ
リであり、上記複数のメモリセルは、各メモリセル毎に
定められた所定の格納ビット長のデジタルデータの値に
対応した閾電圧値をそれぞれ保持することにより該デー
タを格納し、制御回路は、データの書き込みまたは読み
出しの対象のメモリセルを指定し、該指定したメモリセ
ルの閾電圧値を該メモリセルの格納ビット長のデータに
対応付けるための各メモリセルに対応した数の基準電圧
値を出力し、書き込み回路は、上記制御回路が出力した
基準電圧値を参照して上記書き込み対象のメモリセルの
閾電圧値が該メモリセルへの書き込みデータに対応する
値になるように該メモリセルの閾電圧値を置き換え、読
み出し回路は、読み出し対象のメモリセルの閾電圧値を
検出し、上記制御回路が出力した基準電圧値を参照して
該検出した閾電圧値を該読み出し対象のメモリセルの格
納ビット長のデジタルデータに変換し、所定数の上記メ
モリセルからメモリセルグループが形成され、該メモリ
セルグループにおいて一部のメモリセルの格納ビット長
は他のメモリセルの格納ビット長より小さく、さらにメ
モリセルグループ内の、すべてのメモリセルの、格納ビ
ット長の和は、上記入出力単位ビット数の整数倍である
ので、書き込みデータに対してメモリセルグループの過
不足が無くなり、書き込み、読み出し時の制御が容易に
なるという効果がある。

【００６５】またこの発明の半導体メモリは、上記制御
回路がいずれかのメモリセルを読み出し対象として指定
した時に出力する読み出し基準電圧値の数は、該メモリ
セルを書き込み対象として指定した時に出力する書き込
み基準電圧値の数と等しく、かつ該読み出し基準電圧は
上記書き込み基準電圧値をそれぞれ大小いずれかの方向
に変化させた値であるので、メモリセルの閾電圧の変化
に柔軟に対応できるという効果がある。

【００６６】またこの発明の半導体メモリは、上記読み
出し基準電圧は、書き込み基準電圧をそれぞれ閾電圧の
経時変化容易方向に変化させた値であるので、閾電圧に
経時変化が起きても読み出しデータの誤りが起きにくい
という効果がある。

【００６７】またこの発明の半導体メモリは、上記書き
込みデータは、相対的に低い誤り率を要求するデータと
高い誤り率を許容するデータとからなり、上記書き込み
回路が上記書き込みデータが低い誤り率を要求するデー
タであることを検出すると、上記制御回路は書き込み対
象として上記メモリセルグループにおいて格納ビット長
が他のメモリセルの格納ビット長より小さいメモリセル
を指定するので、信頼性の要求されるデータを読み出し
の誤りが起きにくいメモリセルに格納するので、信頼性
が向上するという効果がある。

【００６８】またこの発明の半導体メモリは、上記制御
回路は、書き込みまたは読み出しの対象として指定した
メモリセルの閾電圧がとりうる電圧値の範囲を、データ
記憶に使用する書き込み電圧領域とデータ記憶に使用し
ない非書き込み電圧領域とからなる複数の電圧領域に分
割するための所定数の分割基準電圧値を出力し、上記制
御回路が書き込み対象としていずれかのメモリセルを指
定した場合、上記書き込み回路は上記分割基準電圧値を
参照して書き込み対象のメモリセルの閾電圧値が該メモ
リセルへの書き込みデータに対応したいずれかの書き込
み電圧領域に含まれる値になるように該メモリセルの閾
電圧値を変化させて書き込み動作を行ない、上記制御回
路が読み出し対象としていずれかのメモリセルを指定し
た場合、上記読み出し回路は読み出し対象のメモリセル
の閾電圧値を検出し、該検出した閾電圧値がいずれの電
圧領域に含まれるかを上記分割基準電圧を参照して判定
するので、非書き込み領域に閾電圧があるか否かによ
り、閾電圧値の変化を検出することができるという効果
がある。

【００６９】またこの発明の半導体メモリは、上記制御
回路がいずれかのメモリセルを読み出し対象として指定
し、読み出し回路が検出した閾電圧値が非書き込み電圧
領域にある場合は、上記読み出し対象のメモリセルを含
むメモリセルグループ内のすべてのメモリセルに対し
て、上記書き込み回路がそれぞれ対応する書き込みデー
タを再度書込むので、同一メモリセルグループ内のメモ
リセルの誤り率を低下させることができるという効果が
ある。

【００７０】またこの発明の半導体メモリは、所定数の
メモリセルからなるメモリセルグループを複数有し、各
メモリセルグループに対して入出力単位ビット数ずつデ
ータの書き込みまたは読み出しを行なう半導体メモリで
あり、上記メモリセルグループはそれぞれ２ビット以上
の同一の容量を有するメモリセルの複数から構成されて
容量の合計が上記入出力単位ビット数の所定のＮ倍（Ｎ
は自然数）を超え、データの書き込みまたは読み出し時
に、各メモリセルグループを構成する少なくとも一部の
メモリセルの容量の一部のみを使用して書き込みまたは
読み出しを行なう制御回路を備えたので、一部の容量し
か使用しないメモリセルの余りの容量を利用できるとい
う効果がある。

【００７１】またこの発明の半導体メモリは、上記制御
回路は、上記データから所定のデータ長毎に誤り訂正用
データを生成し、該誤り訂正用データを上記容量の一部
のみを使用されるメモリセルの容量の残部に書き込むの
で、読み出しデータの信頼性が向上するという効果があ
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１〜３におけるメモリ
セルアレイの構成図。

【図２】この発明の実施の形態１〜５における半導体
メモリの構成図。

【図３】この発明の実施の形態１〜５および従来の半
導体メモリにおける容量が３ビットのメモリセルの閾電
圧分布図。

【図４】この発明の実施の形態１、４における容量２
ビットの場合の閾電圧分布図。

【図５】この発明の実施の形態１の他の構成によるメ
モリセルアレイの図。

【図６】この発明の実施の形態２、４における基準電
圧を説明する図。

【図７】この発明の実施の形態３における基準電圧を
説明する図。

【図８】この発明の実施の形態４おける書き込みデー
タ信号の１単位の構成図。

【図９】この発明の実施の形態４におけるメモリセル
アレイの構成図。

【図１０】この発明の実施の形態５におけるメモリセ
ルアレイの構成図。

【図１１】この発明の実施の形態５における基準電圧
を説明する図。

【符号の説明】

１メモリセルアレイ、２メモリセル、２ａ３
ビットセル、３メモリセル、４メモリセル、４
ａ２ビットセル、５メモリセルグループ、７
半導体メモリ、１０書き込み回路、１１読み出
し回路、１２制御回路、１３書き込みデータ信
号、１４読み出しデータ信号、１５アドレス信
号、３０閾電圧分布、３１基準電圧群、１０
１行アドレス、１０２バッファ、１０３列ア
ドレス。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、制御回路と、書き
込み回路と、読み出し回路を有し、所定の入出力単位ビ
ット数ずつデータの書き込みまたは読み出しを行なう半
導体メモリであり、上記複数のメモリセルは、各メモリセル毎に定められた
所定の格納ビット長のデジタルデータの値に対応した閾
電圧値をそれぞれ保持することにより該データを格納
し、制御回路は、データの書き込みまたは読み出しの対象の
メモリセルを指定し、該指定したメモリセルの閾電圧値
を該メモリセルの格納ビット長のデータに対応付けるた
めの各メモリセルに対応した数の基準電圧値を出力し、書き込み回路は、上記制御回路が出力した基準電圧値を
参照して上記書き込み対象のメモリセルの閾電圧値が該
メモリセルへの書き込みデータに対応する値になるよう
に該メモリセルの閾電圧値を置き換え、読み出し回路は、読み出し対象のメモリセルの閾電圧値
を検出し、上記制御回路が出力した基準電圧値を参照し
て該検出した閾電圧値を該読み出し対象のメモリセルの
格納ビット長のデジタルデータに変換し、所定数の上記メモリセルからメモリセルグループが形成
され、該メモリセルグループにおける一部のメモリセル
の格納ビット長は他のメモリセルの格納ビット長より小
さく、さらにメモリセルグループ内のすべてのメモリセ
ルの格納ビット長の和は上記入出力単位ビット数の整数
倍であることを特徴とする半導体メモリ。
【請求項２】上記制御回路がいずれかのメモリセルを
読み出し対象として指定した時に出力する読み出し基準
電圧値の数は、該メモリセルを書き込み対象として指定
した時に出力する書き込み基準電圧値の数と等しく、か
つ該読み出し基準電圧値は上記書き込み基準電圧値をそ
れぞれ大小いずれかの方向に変化させた値であることを
特徴とする請求項１に記載の半導体メモリ。
【請求項３】上記読み出し基準電圧は、書き込み基準
電圧をそれぞれ閾電圧の経時変化容易方向に変化させた
値であることを特徴とする請求項２に記載の半導体メモ
リ。
【請求項４】上記書き込みデータは、相対的に低い誤
り率を要求するデータと高い誤り率を許容するデータと
からなり、上記書き込み回路が上記書き込みデータが低
い誤り率を要求するデータであることを検出すると、上
記制御回路は書き込み対象として上記メモリセルグルー
プにおいて格納ビット長が他のメモリセルの格納ビット
長より小さいメモリセルを指定することを特徴とする請
求項３に記載の半導体メモリ。
【請求項５】上記制御回路は、書き込みまたは読み出
しの対象として指定したメモリセルの閾電圧がとりうる
電圧値の範囲を、データ記憶に使用する書き込み電圧領
域とデータ記憶に使用しない非書き込み電圧領域とから
なる複数の電圧領域に分割するための所定数の分割基準
電圧値を出力し、上記制御回路が書き込み対象としていずれかのメモリセ
ルを指定した場合、上記書き込み回路は上記分割基準電
圧値を参照して書き込み対象のメモリセルの閾電圧値が
該メモリセルへの書き込みデータに対応したいずれかの
書き込み電圧領域に含まれる値になるように該メモリセ
ルの閾電圧値を変化させて書き込み動作を行ない、上記制御回路が読み出し対象としていずれかのメモリセ
ルを指定した場合、上記読み出し回路は読み出し対象の
メモリセルの閾電圧値を検出し、該検出した閾電圧値が
いずれの電圧領域に含まれるかを上記分割基準電圧を参
照して判定することを特徴とする請求項１に記載の半導
体メモリ。
【請求項６】上記制御回路がいずれかのメモリセルを
読み出し対象として指定し、読み出し回路が検出した閾
電圧値が非書き込み電圧領域にある場合は、上記読み出
し対象のメモリセルを含むメモリセルグループ内のすべ
てのメモリセルに対して、上記書き込み回路がそれぞれ
対応する書き込みデータを再度書込むことを特徴とする
請求項５に記載の半導体メモリ。
【請求項７】所定数のメモリセルからなるメモリセル
グループを複数有し、各メモリセルグループに対して入
出力単位ビット数ずつデータの書き込みまたは読み出し
を行なう半導体メモリであり、上記メモリセルグループはそれぞれ２ビット以上の同一
のビット容量を有するメモリセルの複数から構成されて
ビット容量の合計が上記入出力単位ビット数の所定のＮ
倍（Ｎは自然数）を超え、データの書き込みまたは読み出し時に、各メモリセルグ
ループを構成する少なくとも一部のメモリセルのビット
容量の一部のみを使用して書き込みまたは読み出しを行
なう制御回路を備えたことを特徴とする半導体メモリ。
【請求項８】上記制御回路は、上記データから所定の
データ長毎に誤り訂正用データを生成し、該誤り訂正用
データを上記ビット容量の一部のみを使用されるメモリ
セルのビット容量の残部に書き込むことを特徴とする請
求項７に記載の半導体メモリ。