JP2010530595A - セル当たりのビットの変更を用いたメモリのプログラミング - Google Patents

セル当たりのビットの変更を用いたメモリのプログラミング Download PDF

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Abstract

２ビット以上を代表するアナログデータ信号を受信及び送信するように構成されたメモリデバイスであり、個々のビットが示すデータ信号を通信するデバイスと比べて、データ転送速度の増加を促進するようなもの。コントローラ及び読取／書込チャネルは、所望の信頼性レベルを達成するために、ディジタルビットパターンを、特定のビット容量レベルでメモリアレイに記憶されるように、アナログデータ信号に変換する。

Description

本開示は、概して、半導体メモリに関し、特に、本開示は、ソリッドステート不揮発性メモリデバイスに関する。
電子デバイスは、一般に、それらに利用可能な一種のバルクストレージデバイスを有している。一般的な例は、ハードディスクドライブ（HDD）である。HDDは、比較的低いコストで大容量の記憶が可能であり、現在の一般消費者向けHDDは１テラバイトを超える容量のものが入手可能になっている。
HDDは、通常、回転する磁気メディアプラッタに、データを記憶する。データは、一般に、プラッタ上に磁束反転のパターンとして記憶される。典型的なHDDにデータを書込むためには、プラッタが高速に回転し、プラッタ上方を浮動する書込ヘッドが、一連の磁気パルスを発生させて、そのデータを示すようにプラッタ上に磁気粒子を整列させる。典型的なHDDからデータを読取るためには、磁気抵抗読取ヘッドが高速で回転するプラッタ上方を浮動しているときに、抵抗変化が磁気抵抗読取ヘッドの内で引き起こされる。実際には、その結果として生じるデータ信号は、アナログ信号であり、信号の山と谷は、データパターンの磁束反転から生じる。パーシャルレスポンス最尤復号（PRML）と呼ばれるディジタル信号処理技術が、その後、アナログデータ信号をサンプリングするために使用されて、そのデータ信号の発生に関与した起こりうるデータパターンが決定される。
HDDは、その機械的な特性に起因して、いくつかの欠点を有している。HDDは、衝撃、振動、または強い磁場によって、損傷または過度の読取／書込エラーを起しやすい。さらに、それらは、ポータブル電子デバイス内で比較的多くの電力を使用する。
バルクストレージデバイスの他の例は、ソリッドステートドライブ（SDD）である。SSDは、回転するメディア上にデータを記憶する代わりに、半導体メモリデバイスを利用してデータを記憶するが、それらをホストシステムから典型的なHDDであるかのように見せるインタフェースやフォームファクタも含んでいる。SSDのメモリデバイスは、典型的には、不揮発性フラッシュメモリデバイスである。
フラッシュメモリデバイスは、広範囲の電子用途のための、評判の良い不揮発性メモリのソースに発展している。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性、及び低電力消費を可能にさせる、１トランジスタメモリセルを使用する。セルの閾値電圧の変化は、電荷蓄積のプログラミング、または、トラッピング層のプログラミング、または、他の物理現象のプログラミングを通じて、各セルのデータ値を決定する。フラッシュメモリ及び他の不揮発性メモリの一般的な用途は、パーソナルコンピュータ、携帯情報端末（PDA）、ディジタルカメラ、ディジタルメディアプレイヤ、ディジタルレコーダ、ゲーム機、電化製品、車両、無線デバイス、携帯電話、及び、リムーバブルメモリモジュールを含んでいて、不揮発性メモリの用途は、広がりを続けている。
HDDとは異なり、SSDの動作は、通常、そのソリッドステート特性のため、振動、衝撃、または、磁場に関する事項に影響されない。同様に、SSDは、可動部がないので、HDDよりも要求される電力が低い。しかしながら、現在のところ、SSDは、同じフォームファクタのHDDと比較して、記憶容量が非常に小さく、ビット当たりのコストが著しく高い。
上述した理由のため、そして、本明細書を読み理解すると当業者に明らかになるであろう他の理由のため、当分野では、代替のバルクストレージのオプションが必要である。
図１は、本開示の一実施形態に係るメモリデバイスの簡略化したブロック図である。 図２は、図１のメモリデバイス内で見られるような、NANDメモリアレイの例の一部分の概略図である。 図３は、本開示の一実施形態に係るソリッドステートバルクストレージシステムのブロック概略図である。 図４は、本開示の一実施形態に係る、読取／書込チャネルによりメモリデバイスから受信されるようなデータ信号を概念的に示す波形の描写である。 図５は、本開示の一実施形態に係る電子システムのブロック概略図である。 図６は、特定のメモリデバイスの信頼性特性に対して、コントローラ回路を較正する方法の一実施形態のフローチャートである。 図７は、図６の方法に係る、メモリアレイのサブ部分の一実施形態のブロック図である。 図８は、所望の信頼性に応じてセル当たりのビット容量レベルを変更することによりメモリデバイスをプログラミングする方法の一実施形態のフローチャートである。
以下の本実施形態の「発明を実施するための形態」では、その一部を形成し、且つ、その中で本実施形態が実施されうる特定の実施形態が実例として示されている添付の図面を参照する。これらの実施形態は、当業者が本発明を実施できるように、十分に詳細に記載されており、他の実施形態が利用されてもよいこと、及び、本開示の要旨を逸脱しない範囲で、一連の行為、電気的または機械的変更がなされてもよいことは、理解されるべきである。従って、以下の「発明を実施するための形態」は、限定する意味にとられるべきではなく、本発明の範囲は、添付の請求項とその均等物によってのみ定義される。
従来のソリッドステートメモリデバイスは、バイナリ信号の形式でデータをやり取りする。典型的には、接地電位は、１ビットデータの第１の論理レベル（すなわち、第１のビットレベル）、例えば‘０’データ値を表し、一方で、供給電位は、１ビットデータの第２の論理レベル（すなわち、第２のビットレベル）、例えば、‘１’データ値を表す。マルチレベルセル（MLC）には、例えば、各範囲がはっきりと区別できるビットパターンに対応している、それぞれ200mVの範囲からなる４つの異なる閾値電圧（Vt）範囲が割り当てられてもよく、それによって、４つの異なるビットレベルを表す。典型的には、Vt分布が重ならないように、各範囲間に0.2Vから0.4Vのデッドスペースまたはマージンが設けられる。セルのVtが第１の範囲内にあれば、そのセルは、論理１１状態を記憶するとみなすことができ、典型的には、セルの消去状態と判断される。Vtが第２の範囲内にあれば、そのセルは、論理１０状態を記憶するとみなすことができる。Vtが第３の範囲内にあれば、そのセルは、論理００状態を記憶するとみなすことができる。そして、Vtが第４の範囲内にあれば、そのセルは、論理０１状態を記憶するとみなすことができる。
上述したような従来のMLCデバイスをプログラミングするとき、セルは、通常最初に、消去状態に対応するように、１ブロックとして消去される。１ブロックのセルの消去に続いて、必要ならば、各セルの最下位ビット（LSB）がまずプログラムされる。例えば、LSBが１であれば、その場合、プログラミングは不要であるが、LSBが０であれば、その場合、対象メモリセルのVtは、１１論理状態に対応するVt範囲から１０論理状態に対応するVt範囲へ移される。LSBのプログラミングに続いて、各セルの最上位ビット（MSB）が同じ方法でプログラムされ、必要ならば、Vtをシフトする。従来のメモリデバイスのMLCを読取るとき、通常、１回以上の読取動作によりセルの電圧Vtがどの範囲に入るかが判断される。例えば、第１の読取動作で、対象メモリセルのVtが１であるMSBを示すか、それとも０であるMSBを示すかを判断してもよく、さらに、第２の読取動作で、対象メモリセルのVtが１であるLSBを示すか、それとも０であるLSBを示すかを判断してもよい。しかしながら、各セルに何ビット記憶されているかに関わらず、いずれの場合にも、対象メモリセルの読取動作からは単一のビットが戻される。この多重プログラムと読取動作の問題は、各MLCにより多くのビットが記憶されるにつれて、ますます厄介になる。
実例となる実施形態のメモリデバイスは、データを、メモリセル上のVt範囲として、記憶する。しかし、従来のメモリデバイスと対照的に、セル当たり２ビット以上のビットパターンが、個別のビットとしてではなく、完全なビットパターンとして、プログラムされ、及び／または、読み取られる。例えば、２ビットMLCデバイスでは、セルのLSBをプログラミングし、それに続いて、そのセルのMSBをプログラミングする代わりに、それらの２ビットからなるビットパターンを表す対象閾値電圧がプログラミングされてもよい。同様に、多重読取動作を利用してセルに記憶された各ビットを決定する代わりに、セルの閾値電圧が、セルのビットパターンを表す単一の信号として、決定されて受け渡されてもよい。このアプローチの利点は、セル当たりのビット数が増加するにつれてより重要になる。
図１は、本開示の一実施形態に係るメモリデバイス１０１の簡略化したブロック図である。メモリデバイス１０１は、行と列の形に配置されたメモリセルのアレイ１０４を含む。主にNANDメモリアレイに関連して、さまざまな実施形態が記載されるが、さまざまな実施形態は、メモリアレイ１０４の特定のアーキテクチャに限定されない。本実施形態に適した他のアレイアーキテクチャの幾つかの例は、NORアレイ、ANDアレイ、及び仮想接地アレイを含む。
行デコード回路１０８及び列デコード回路１１０は、メモリデバイス１０１に供給されるアドレス信号をデコードするために設けられている。アドレス信号は受信及びデコードされて、メモリアレイ１０４にアクセスする。メモリデバイス１０１はまた、メモリデバイス１０１へのコマンド、アドレス、及び、データの入力と、メモリデバイス１０１からのデータ及びステータス情報の出力と、を管理するために、入力／出力（I/O）制御回路１１２を含む。アドレスレジスタ１１４は、I/O制御回路１１２と行デコード回路１０８及び列デコード回路１１０との間に接続されて、デコードする前にアドレス信号をラッチする。コマンドレジスタ１２４は、I/O制御回路１１２と制御論理１１６との間に接続されて、受信コマンドをラッチする。制御論理１１６は、コマンドに応答してメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０のためのステータス情報を発生させる。制御論理１１６は、行デコード回路１０８及び列デコード回路１１０に接続されて、アドレスに応答して行デコード回路１０８及び列デコード回路１１０を制御する。
制御論理１１６はまた、サンプルホールド回路１１８にも接続される。サンプルホールド回路１１８は、アナログ電圧レベルの形式で、受信又は送信のデータをラッチする。例えば、サンプルホールド回路は、メモリセルに書込まれるべきデータを示す受信電圧信号、又は、メモリセルから検知された閾値電圧を示す送信電圧信号をサンプリングするための、キャパシタまたは他のアナログストレージデバイスを含むことができる。サンプルホールド回路１１８は、さらに、より強いデータ信号を外部デバイスへ提供するために、サンプルされた電圧の増幅及び／またはバッファリングを提供してもよい。
書込動作の間、Vtレベルが示す電圧がサンプルホールド回路１１８に保持されたレベルに一致するまで、メモリアレイ１０４の対象メモリセルはプログラムされる。これは、一例としては、差分検出装置を使用して保持された電圧レベルと対象メモリセルの閾値電圧とを比較することで、達成されうる。所望の値に達するかまたは越えるまで、プログラミングパルスを対象メモリセルに印加して閾値電圧を増加させることができる。読取動作では、対象メモリセルのVtレベルは、（図１では図示しない）外部プロセッサへ転送するために、サンプルホールド回路１１８へ渡される。
セルの閾値電圧は、さまざまな方法で決定されてもよい。例えば、ワード線電圧は、対象メモリセルがアクティブになった時点でサンプルされてもよい。あるいは、ブースト電圧は、対象メモリセルの第１のソース／ドレイン側へ印加されてもよく、閾値電圧は、制御ゲートの電圧と他のソース／ドレイン側の電圧との差とみなされてもよい。電圧をキャパシタへつなぐことで、電荷はキャパシタと共有され、サンプルされた電圧が蓄えられる。ここで留意すべきことは、サンプルされた電圧が閾値電圧と一致する必要はなく、単にその電圧を示している。例えば、ブースト電圧をメモリセルの第１のソース／ドレイン側に、既知電圧を制御ゲートに印加する場合であれば、メモリセルの第２のソース／ドレイン側に生じる電圧は、その生じた電圧がメモリセルの閾値電圧を示しているため、データ信号とみなされる。
サンプルホールド回路１１８は、キャッシング、すなわち、メモリデバイス１０１が、第１のデータ値を外部プロセッサへ渡しながら次のデータ値を読込むことができるように、または、第１のデータ値をメモリアレイ１０４に書込みながら次のデータ値を受信することができるように、各データ値のための複数の記憶場所を含んでもよい。ステータスレジスタ１２２は、I/O制御回路１１２と制御論理１１６との間に接続され、外部プロセッサへ出力するためのステータス情報をラッチする。
メモリデバイス１０１は、制御リンク１３２を通じて制御論理１１６で制御信号を受信する。制御信号は、チップイネーブルCE#、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、及び、書込みイネーブルWE#を含んでもよい。メモリデバイス１０１は、（コマンド信号形式で）コマンド、（アドレス信号形式で）アドレス、及び（データ信号形式で）データを、多重化された入力／出力（I/O）バス１３４を通じて外部プロセッサから受信し、データをI/Oバス１３４を通じて外部プロセッサへ出力してもよい。
特定の例では、コマンドは、I/Oバス１３４の入力／出力（I/O）ピン[0:7]を通じて、I/O制御回路１１２で受信され、コマンドレジスタ１２４に書込まれる。アドレスは、バス１３４の入力／出力（I/O）ピン[0:7]を通じて、I/O制御回路１１２で受信され、アドレスレジスタ１１４に書込まれる。データは、８つのパラレル信号を受信できる装置のための入力／出力（I/O）ピン[0:7]、または、１６つのパラレル信号を受信できる装置のための入力／出力（I/O）ピン[0:15]を通じて、I/O制御回路１１２で受信されてもよく、サンプルホールド回路１１８へ転送される。データはまた、８つのパラレル信号を送信できる装置のための入力／出力（I/O）ピン[0:7]、または、１６つのパラレル信号を送信できる装置のための入力／出力（I/O）ピン[0:15]を通じて、出力されてもよい。追加の回路や信号が設けられてもよいこと、及び、図１のメモリデバイスが本開示の実施形態へ焦点を当てるために簡略化されていることは、当業者には理解されるだろう。さらに、図１のメモリデバイスは、さまざまな信号の受信及び出力のための一般的な変換に従って記載されているが、さまざまな実施形態は、ここで明示的に述べられていない限り、記載された特定の信号及びI/Oコンフィグレーションによって制限されないことに留意すべきである。例えば、コマンド及びアドレス信号は、そのデータ信号を受信する入力とは分離した入力で受信されてもよく、または、データ信号は、I/Oバス１３４の単一のI/O線を通じてシリアルに送信されてもよい。データ信号が個々のビットの代わりにビットパターンを表すのだから、８ビットデータ信号のシリアル通信は、個々のビットを表す８つの信号のパラレル通信と同様に効率的でありうる。
図２は、図１のメモリアレイ１０４内で見つけられるような、NANDメモリアレイ２００の例の一部分の概略図である。図２に示されるように、メモリアレイ２００は、ワード線２０２１から２０２Ｎと、交差するビット線２０４１から２０４Ｍを含む。ディジタル環境でのアドレス指定を簡略化するため、ワード線２０２の数とビット線２０４の数は、通常、各々２のべき乗である。
メモリアレイ２００は、NANDストリング２０６１から２０６Ｍを含む。各NANDストリングは、トランジスタ２０８１から２０８Ｎを含み、各トランジスタは、ワード線２０２とビット線２０４の交点に位置する。図２でフローティングゲートトランジスタとして描かれているトランジスタ２０８は、データを記憶するための不揮発性メモリセルを表す。各NANDストリング２０６のフローティングゲートトランジスタ２０８は、例えば、電界効果トランジスタ（FET）である１つ以上のソース選択ゲート２１０と、例えば、FETである１つ以上のドレイン選択ゲート２１２との間で、直列に、ソースからドレインへ接続される。各ソース選択ゲート２１０は、その近くのビット線２０４とソース選択線２１４の交点に位置し、一方、各ドレイン選択ゲート２１２は、近くのビット線２０４とドレイン選択線２１５との交点に位置する。
各ソース選択ゲート２１０のソースは、共通のソース線２１６に接続される。各ソース選択ゲート２１０のドレインは、対応するNANDストリング２０６の第１のフローティングゲートトランジスタ２０８のソースに接続される。例えば、ソース選択ゲート２１０１のドレインは、対応するNANDストリング２０６１のフローティングゲートトランジスタ２０８１のソースに接続される。各ソース選択ゲート２１０の制御ゲート２２０は、ソース選択線２１４に接続される。複数のソース選択ゲート２１０が任意のNANDストリング２０６に利用される場合、それらは、共通のソース線２１６とそのNANDストリング２０６の第１のフローティングゲートトランジスタ２０８の間に、直列に接続されることになる。
各ドレイン選択ゲート２１２のドレインは、ドレイン接点２２８において、対応するNANDストリングのための、近くのビット線２０４に接続される。例えば、ドレイン選択ゲート２１２１のドレインは、ドレイン接点２２８１において、対応するNANDストリング２０６１のための、近くのビット線２０４１に接続される。各ドレイン選択ゲート２１２のソースは、対応するNANDストリング２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続される。例えば、ドレイン選択ゲート２１２１のソースは、対応するNANDストリング２０６１のフローティングゲートトランジスタ２０８Ｎのドレインに接続される。複数のドレイン選択ゲート２１２が任意のNANDストリング２０６に利用される場合、それらは対応するビット線２０４と、そのNANDストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎとの間に、直列に接続されることになる。
フローティングゲートトランジスタ２０８の典型的な構成は、図２に示されるように、ソース２３０と、ドレイン２３２と、フローティングゲート２３４と、制御ゲート２３６と、を含む。フローティングゲートトランジスタ２０８は、ワード線２０２に接続された制御ゲート２３６を有する。フローティングゲートトランジスタ２０８の列は、任意の近くのビット線２０４に接続されたNANDストリング２０６である。フローティングゲートトランジスタ２０８の行は、任意のワード線２０２に共通して接続されたトランジスタ群である。トランジスタ２０８の他の形式、例えば、NROM、磁気または強誘電体トランジスタ、及び、２以上の閾値電圧範囲のうちの１つを想定してプログラムされることが可能な他のトランジスタなどもまた、本開示の実施形態で利用されてもよい。
さまざまな実施形態のメモリデバイスが、バルクストレージシステムで有利に使用されてもよい。さまざまな実施形態のために、これらのバルクストレージシステムは、従来のHDDと同じフォームファクタや通信バスインタフェースを持ってもよく、従って、それらはさまざまな用途でそのようなドライブに取って代わることができる。HDDのためのある共通のフォームファクタとしては、現在パーソナルコンピュータやより大きなディジタルメディアレコーダで一般に使用される、３．５インチ、２．５インチ、及びPCMCIA（Personal Computer Memory Card International Association）のフォームファクタの他に、例えば、携帯電話、携帯情報端末（PDA）、及びディジタルメディアプレイヤなどのより小さなパーソナル機器で一般に使用される１．８インチ及び１インチのフォームファクタが挙げられる。ある共通のバスインタフェースとしては、universal serial bus（USB）、AT attachment interface（ATA）［または、integrated drive electronicsまたはIDEとして知られている。］、シリアルATA（SATA）、small computer systems interface（SCSI）、及び、the Institute of Electrical and Electronics Engineers（IEEE）1394標準が挙げられる。さまざまなフォームファクタ及び通信インタフェースが記載されたが、本実施形態は、特定のフォームファクタまたは通信標準に限定されない。さらに、本実施形態は、HDDのフォームファクタまたは通信インタフェースに準拠する必要もない。図３は、本開示の一実施形態に係るソリッドステートバルクストレージシステム３００のブロック概略図である。
バルクストレージシステム３００は、本開示の一実施形態に係るメモリデバイス３０１と、読取／書込チャネル３０５と、コントローラ３１０を含む。読取／書込チャネル３０５は、メモリデバイス３０１から受信したデータ信号のアナログ・ディジタル変換の他に、コントローラ３１０から受信したデータ信号のディジタル・アナログ変換も提供する。コントローラ３１０は、バスインタフェース３１５を経由して、バルクストレージシステム３００と外部プロセッサ（図３では図示しない）の間の通信を提供する。読取／書込チャネル３０５は、破線内のメモリデバイス３０１’によって描かれるような、１つ以上の追加のメモリデバイスのために働いてもよいことに留意する。通信のための単一のメモリデバイス３０１の選択は、マルチビットチップイネーブル信号や他の多重化方式を通じて処理されてもよい。
メモリデバイス３０１は、アナログインタフェース３２０及びディジタルインタフェース３２５を経由して読取／書込チャネル３０５に接続される。アナログインタフェース３１０は、メモリデバイス３０１と読取／書込チャネル３０５との間でアナログデータ信号の通過を提供し、一方、ディジタルインタフェース３２５は、読取／書込チャネル３０５からメモリデバイス３０１への、制御信号、コマンド信号、及びアドレス信号の通過を提供する。ディジタルインタフェース３２５は、さらに、メモリデバイス３０１から読取／書込チャネル３０５へのステータス信号の通過を提供してもよい。アナログインタフェース３１０及びディジタルインタフェース３２５は、図１のメモリデバイス１０１に関して記載されたように、信号線を共有してもよい。
読取／書込チャネル３０５は、例えば、データインタフェース３３０及び制御インタフェース３３５など、１つ以上のインタフェースを経由してコントローラ３１０に接続される。データインタフェース３３０は、読取／書込チャネル３０５とコントローラ３１０の間のディジタルデータ信号の通過を提供する。制御インタフェース３３５は、コントローラ３１０から読取／書込チャネル３０５への制御信号、コマンド信号、及びアドレス信号の通過を提供する。制御インタフェース３３５は、さらに、読取／書込チャネル３０５からコントローラ３１０へのステータス信号の通過を提供してもよい。ステータス信号及びコマンド／制御信号はまた、制御インタフェース３３５をディジタルインタフェース３２５に接続する破線によって描かれるように、コントローラ３１０とメモリデバイス３０１の間で直接受け渡されてもよい。
２つの異なるデバイスとして描かれているが、読取／書込チャネル３０５及びコントローラ３１０の機能は、単一の集積回路デバイスで代わりに実行されてもよい。個別のデバイスとしてメモリデバイス３０１を維持することで、異なるフォームファクタ及び通信インタフェースに対する実施形態の適合のより大きな柔軟性を提供しながら、集積回路デバイスでもあるので、バルクストレージシステム３００全体は、単一の集積回路デバイスとして製造することができる。
読取／書込チャネル３０５は、少なくともディジタルデータストリームのアナログデータストリームへの変換及びその逆も同様に提供するように構成された、信号プロセッサである。
実際には、制御信号及びコマンド信号は、コントローラ３１０を経由してメモリデバイス３１０にアクセスするために、バスインタフェース３１５で受信される。例えば、書込、読取、フォーマットなどの、どのような種類のアクセスが望まれているかに依存して、アドレス及びデータ値もまた、バスインタフェース３１５で受信される。共有されたバスシステムでは、バスインタフェース３１５は、さまざまな他のデバイスと一緒にバスに接続されることになる。特定のデバイスと通信するために、識別値をバス上に置き、バス上のどのデバイスが後続のコマンドで作動すべきであることを示すようにしてもよい。識別値がバルクストレージシステム３００によって採用されている値と一致すると、その後、コントローラ３１０は、バスインタフェース３１５で後続のコマンドを受信することになる。識別値が一致しなかった場合は、コントローラ３１０は後続の通信を無視することになる。同様に、バス上での衝突（collision）を避ける為、共有されたバス上のさまざまなデバイスは、それらが個別にバスを制御しながら、他のデバイスに対してアウトバウンド通信を中止するように指示してもよい。バス共有及び衝突防止のためのプロトコルは、既知であるのでここでは詳述しない。コントローラ３１０は、その後、処理のために、コマンド、アドレス、及び、データ信号を読取／書込チャネル３０５へ渡す。ここで、コントローラ３１０から読取／書込チャネル３０５へ渡されたコマンド、アドレス、及び、データ信号は、バスインタフェース３１５で受信した信号と同じである必要はないことに留意する。例えば、バスインタフェース３１５の通信標準は、読取／書込チャネル３０５またはメモリデバイス３０１の通信標準とは異なってもよい。この状況では、コントローラ３１０は、メモリデバイス３０１にアクセスする前に、コマンド及び／またはアドレス指定方法を翻訳してもよい。さらに、コントローラ３１０は、メモリデバイス３０１の物理アドレスが任意の論理アドレスに経時的に変化しえるように、１つ以上のメモリデバイス３０１での負荷平準化を提供してもよい。従って、コントローラ３１０は、外部デバイスからの論理アドレスを対象メモリデバイス３０１の物理アドレスにマップすることになる。
書込要求に対して、コントローラ３１０は、コマンド及びアドレス信号に加えて、ディジタルデータ信号を読取／書込チャネル３０５へ渡すことになる。例えば、１６ビットのデータワードに対して、コントローラ３１０は、第１のまたは第２のバイナリ論理レベルを有する１６の個別の信号を渡すことになる。読取／書込チャネル３０５は、その後、ディジタルデータ信号を、ディジタルデータ信号のビットパターンを代表するアナログデータ信号に変換することになる。前述の例を続けると、読取／書込チャネル３０５は、ディジタル・アナログ変換を使用して、１６の個別のディジタルデータ信号を所望の１６ビットデータパターンを示す電位レベルを有する単一のアナログ信号に変換する。一実施形態では、ディジタルデータ信号のビットパターンを代表するアナログデータ信号は、対象メモリセルの所望の閾値電圧を示す。しかしながら、１トランジスタメモリセルのプログラミングでは、隣接するメモリセルのプログラミングが、先にプログラムされたメモリセルの閾値電圧を増加させることがしばしばある。従って、別の実施形態では、読取／書込チャネル３０５は、これらの種類の予想される閾値電圧の変化を考慮し、アナログデータ信号を、最終的に望んでいる閾値電圧よりも低い閾値電圧を示すように調整することができる。コントローラ３１０からのディジタルデータ信号の変換後、読取／書込チャネル３０５は、個々のメモリセルのプログラミングに使用するアナログデータ信号とともに、書込コマンド及びアドレス信号をメモリデバイス３０１へ渡すことになる。プログラミングは、セルごとに生じうるが、通常、操作当たり１ページのデータに対して実行される。典型的なメモリアレイアーキテクチャでは、１ページのデータは、１つのワード線に接続される１つおきのメモリセルを含む。
読込要求に対して、コントローラは、コマンド及びアドレス信号を読取／書込チャネル３０５に渡すことになる。読取／書込チャネル３０５は、読取コマンド及びアドレス信号をメモリデバイス３０１に渡すことになる。それに応答して、読取操作を実行後、メモリデバイス３０１は、アドレス信号及び読取コマンドにより定められたメモリセルの閾値電圧を示すアナログデータ信号を戻すことになる。メモリデバイス３０１は、そのアナログデータ信号をパラレルまたはシリアルな方法で転送してもよい。
アナログデータ信号はまた、個別の電圧パルスとしてではなく、実質的に連続したアナログ信号のストリームとして、転送されてもよい。この状況では、読取／書込チャネル３０５は、PRMLまたはパーシャルレスポンス最尤復号と呼ばれるHDDアクセスに使用されるものと同様の信号処理を用いてもよい。従来のHDDのPRML処理では、HDDの読取ヘッドは、HDDプラッタの読取操作中に発生する磁化反転を代表するアナログ信号のストリームを出力する。読取ヘッドにより発生する磁化反転に応じて生じるこのアナログ信号の正確な山と谷を捉えようとするよりもむしろ、その信号が周期的にサンプルして、信号パターンのディジタル表現を作り出す。このディジタル表現は、その後、アナログ信号パターンの発生に関与する磁化反転の起こりうるパターンを決定するために解析されてもよい。本開示の各実施形態で、これと同種の処理が利用されてもよい。メモリデバイス３０１からのアナログ信号をサンプリングすることによって、PRML処理を用いて、アナログ信号の発生に関与する閾値電圧の起こりうるパターンを決定することができる。
図４は、本開示の一実施形態に係る、読取／書込チャネル３０５によりメモリデバイス３０１から受信されるような、データ信号４５０を概念的に示す波形の描写である。データ信号４５０は、時刻t1、t2、t3、及び、t4での破線によって示されるように、周期的にサンプルすることができ、データ信号４５０のディジタル表現は、サンプルされた電圧レベルの振幅から作り出すことができる。サンプリングレートと表現の精度の間にはトレードオフが生じる。どのような入力電圧レベルがアナログ信号パターンの発生に関与しうるかを予測するために、ディジタル表現がその後使用されてもよい。その結果として、読込み中の個々のメモリセルの起こりうるデータ値は、入力電圧レベルのこの予期されたパターンから予測することができる。
メモリデバイス３０１からのデータ値の読取りでエラーが生じうることを認めると、読取／書込チャネル３０５がエラー訂正を含んでもよい。エラー訂正は、予期されるエラーから回復するために、HDDを含むメモリデバイスにおいて一般に使用される。典型的には、メモリデバイスは、位置の第１のセットにユーザデータを、位置の第２のセットにエラー訂正符号（ECC）を記憶する。ユーザデータの読取要求に応答して、ユーザデータとECCの両方が、読取操作中に読み取られる。既知のアルゴリズムを使用して、読取操作から戻されたユーザデータは、ECCと比較される。エラーがECCの制限内であれば、エラーは訂正される。
図５は、本開示の一実施形態に係る電子システムのブロック概略図である。電子システムの例としては、パーソナルコンピュータ、PDA、ディジタルカメラ、ディジタルメディアプレイヤ、ディジタルレコーダ、電子ゲーム、電化製品、車両、無線デバイス、携帯電話などが挙げられてもよい。
電子システムは、ホストプロセッサ５００を含み、ホストプロセッサ５００は、プロセッサ５００の効率を向上させるために、キャッシュメモリ５０２を含んでもよい。プロセッサ５００は、通信バス５０４と接続される。さまざまな他のデバイスが、プロセッサ５００の制御のもと、通信バス５０４と接続されてもよい。例えば、電子システムは、ランダムアクセスメモリ（RAM）５０６と、キーボード、タッチパッド、ポインティングデバイスなどの１つ以上の入力デバイス５０８と、オーディオコントローラ５１０と、ビデオコントローラ５１２と、１つ以上のバルクストレージシステム５１４と、を含んでもよい。少なくとも１つのバルクストレージシステム５１４は、バス５０４との通信のためのディジタルバスインタフェース５１５と、２ビット以上のデータのデータパターンを代表するデータ信号の転送のためのアナログインタフェースを有する本開示の一実施形態に係る１つ以上のメモリデバイスと、バスインタフェース５１５から受信したディジタルデータ信号のディジタル・アナログ変換とそのメモリデバイス（群）から受信したアナログデータ信号のアナログ・ディジタル変換とを実行するように構成された信号プロセッサと、を含む。
＜信頼性要求に基づくセル当たりのビットの変更＞
製造プロセスでの各セルの組成のわずかな違いに起因して、ビットストレージの信頼性は、メモリアレイ全域でセルまたはブロックによって異なりうる。さらに、この変化の度合いは、いかなる２つのメモリデバイスも同じ特性を共有しないように、異なる集積回路ダイ間で相違している。
記憶されている状態の信頼性は、メモリセルに割り当てられた閾値電圧分布（プログラム状態に対応する各分布）の量に基づいて異なりうる。例えば、あるセルは、より大量の閾値電圧でプログラムされ、且つ、それを維持することができ、従って、他のセルよりも多くのビットを維持できる。本開示の一実施形態では、コントローラは、メモリアレイの領域の信頼性に対して較正されてもよく、その結果、キャリブレーションテーブルに基づいて、それらの領域にプログラムされるビット容量レベルを変更することができる。
図６は、メモリアレイの領域の信頼性に対して、メモリコントローラを較正する方法の一実施形態のフローチャートである。図６の方法について論じる際には、図７の部分的なメモリセルアレイのブロック図についても参照する。
キャリブレーションの方法は、電圧を中心メモリセル７０１に書き込む（６０１）。その電圧は、例えば、単一ビット状態または多重ビット状態などの、プログラム状態を表す閾値電圧である。すでに上述したように、閾値電圧は、メモリデバイスに接続され、かつ、そのメモリデバイスを制御する制御回路により、所望の閾値電圧を代表するディジタル信号として、発生しうる。読取／書込チャネル回路及び／またはコントローラ回路は、その後、ディジタル信号にディジタル・アナログ変換を実行して、所望の閾値電圧のアナログ表現を作る。
別のアナログ電圧によって表されるビットパターンは、周囲のメモリセル７０３、７０５のうち１以上に書き込まれる（６０３）。その後、中心セル７０１を読み取り、周囲の電圧の書込みが中心セルの記憶された電圧にどの程度影響したかを判断する（６０４）。これらのセル７０３、７０５の電圧は、その後、変更され、通常は増加するの（６０５）。そして、中心セルを各変化後に読み取り、中心セル７０１への影響を判断する（６０６）。中心セル７０１の信頼性の指標は、将来参照するために、メモリ内のテーブルに記憶される（６０７）。一実施形態では、この信頼性の指標は、周囲のセルの閾値電圧の変化によって生じる、中心セル７０１の平均的な閾値電圧の変化を示すオフセットである。例えば、オフセットは、周囲のセルのプログラミングで使用される5V毎に5mVの変化であってもよい。このオフセットは、その後、メモリのその領域のセルをプログラミングする際に、後々使用されてもよい。
中心セル７０１を取り囲むプログラムされるセルの数及び方向は、異なる実施形態では相違してもよい。中心セル７０１に隣接し、且つ、ワード線方向にあるセルは、容量結合（capacitive coupling）及びプログラムディスターブ（program disturb）の両方によって、中心セルに影響を及ぼす。セル７０１、７０３、７０５は、すべて同じワード線を共有するのだから、異なる電圧、特に、高いプログラミング電圧で行われるワード線のバイアスの繰り返しは、中心セル７０１の閾値電圧に、ある程度影響を及ぼすことになる。
ビット線方向に沿ったセル７１０、７１１のプログラミングは、容量結合によって、中心セル７０１の閾値電圧に影響を及ぼす。隣接するビット線セル７１０、７１１の結合(coupling)は、より高電圧が隣接するセル７１０、７１１にプログラムされたときに、セル７０１、７１０、７１１間での結合に起因して、中心セル７０１の閾値電圧を上昇させる傾向がある。
別のキャリブレーションの方法の実施形態では、あるセルは、閾値電圧の変化に関してセルの劣化量を決定するために、多数の書込／読取サイクルを経てもよい。そのような実施形態では、あるプログラミング電圧に対しての閾値電圧の変化量は、最初の書込／読取サイクルで決定される。この初期変化は、基準として使用され、さまざまな数の書込／読取サイクルの後に、同じプログラミング電圧に対しての閾値電圧の変化量と比較される。その結果生じる信頼性の指標は、基準閾値電圧変化と、ある数の書込／読取サイクルの後の閾値電圧変化との間のオフセットである。
さらに別のキャリブレーションの方法の実施形態では、１回の読取動作後の、最初の基準閾値電圧変化は、特定のメモリセルでのある数の読取動作後の閾値電圧変化と比較される。例えば、１回の読取動作が実行され、その結果、次の読取動作は１回の読取動作の後の閾値電圧の基準移動量を決定する。そして、別の１００回の読取動作が同じメモリで実行される。これら２つの閾値電圧の移動の差が、このキャリブレーションの実施形態の信頼性の指標となるオフセットである。
これらのキャリブレーションの実施形態は、上記の条件に応じて、メモリセルの閾値電圧の“基準”期待変化を決定する。実際の変化がその基準変化よりも大きい場合、セルまたはセルの領域の信頼性は低下し、記憶されたデータの信頼性を向上させるために、セルのビット容量レベルは削減されるはずである。
図６及び図７で説明されたキャリブレーションの方法は、メモリアレイの異なる領域の代表となるセルで実行される。その方法は、メモリアレイ全体の、または、アレイの特定領域の、任意のセルで実行されてもよい。例えば、その方法は、そのアレイの角にあるセルと中心にあるセルで実行されてもよい。別の実施形態では、各メモリブロックのある特定の領域がチェックされてもよい。さらに別の実施形態では、その方法は、メモリアレイのセルについて周期的な間隔で、実行されてもよい。
キャリブレーションは、製造プロセス中に一度だけ実行されて、不揮発性メモリに信頼性の指標が記憶されてもよい。別の実施形態では、キャリブレーションは、メモリデバイスの電源が入る毎に、実行される。
図８は、セルの信頼性要求に基づいて、セルのビット容量レベルを変更する方法のフローチャートを説明する。システムが記憶中のデータの種類を決定するか、または、ユーザが要求された信頼性のレベルを入力することができる（８０１）。システムがプログラムコードを記憶中であると判断すれば、画像の記憶中よりも低いエラーレートが必要となる。多くの場合、プログラムコード内の１ビットの変化は、画像の数ピクセルの欠落よりも深刻な結果をもたらす。例えば、プログラムにおける誤った命令は、プログラムの動作に影響を及ぼしうるが、それに対して、わずかな欠落ピクセルは、数百万ピクセルからなる画像では気付かれないだろう。
所望の（例えば、要求された）信頼性がわかると、セルに記憶されるべきビットの数が、必要な信頼性に応じて、調整される（８０３）。一般に、セルに記憶されるビットの数が多くなるほど、セルの信頼性は低くなる。従って、プログラムコードは、例えば、２ビット／セルなど少数のビット数で、セルに記憶されることになる。写真において、より高い密度のビット／セルのレベルを利用することができる。
図６及び図７のメモリアレイの信頼性のキャリブレーションの実施形態を使用すると、メモリアレイの異なる領域の信頼性は、ビット／セルの数との関連で既知である。この情報は、既にメモリ内のテーブルに記憶されている。システムコントローラまたは他の制御回路は、所望の信頼性がわかった時点で、メモリからこのテーブルにアクセスすることができる。
コントローラは、所望の信頼性をテーブルからの信頼性キャリブレーションデータと比較して、信頼性要求を満たすためにはデータをメモリのどの領域に記憶すべきかを決定する（８０５）。例えば、メモリアレイのある領域がセル当たり２以上のデータビットを記憶する以上のより高い信頼性を有していることをテーブルが示す場合、コントローラは、画像データを記憶するためにその領域を使用することができる。その結果、コントローラは、これらのセルにこのデータを書き込む際には、より高いビット容量レベルを使用することができる。
別の実施形態では、コントローラがプログラムコードを記憶中であるか、ユーザが最も高い信頼性が要求されていることを示している場合、コントローラは、テーブルにアクセスして、メモリのどの領域が任意のビット容量レベルで最も高い信頼性を有しているかを判断することができる。その結果、コントローラは、この特定領域に対して所望の信頼性レベルにあるとしてテーブルが示している最大数のビットを使用して、高信頼性領域にデータを書込む。
前の実施形態と同様に、コントローラは、所望のデータパターンを記憶するために必要な閾値電圧を示すディジタルビットパターン信号を発生させることによって、データを書込む。ディジタル・アナログ変換処理は、このディジタル信号を、セルに書込まれるべき所望の閾値電圧を示すアナログ信号に変換する。
＜結論＞
データは、所望の（例えば、要求された）信頼性に依存して、セル当たり異なるビット容量レベルで記憶されうる。キャリブレーション手続きは、異なるビット容量レベルに応じて、メモリアレイの異なる領域の信頼性を決定する。このデータは、特定の信頼性のレベルが達成されるように、異なる種類のデータをメモリアレイのどの領域に記憶するかを決定するために、コントローラによりアクセスされるオフセットとして、テーブルに記憶される。
特定の実施形態がここでは図示され説明されたが、同じ目的を達成するために算出された任意のアレンジメントが、示された特定の実施形態を代替しうることは、当業者に理解されるだろう。本開示の多くの翻案は当業者に明らかであろう。従って、この出願は、本開示の任意の翻案または変形に及ぶことを意図している。

Claims (20)

  1. コントローラと接続されたメモリアレイを有するソリッドステートメモリデバイスのプログラミングの方法であって、
    前記メモリアレイに記憶されるデータに対する信頼性レベルを提供するビット容量レベルを決定することと、
    記憶される前記データのディジタルデータ信号を、前記コントローラに送信することと、
    前記ディジタルデータ信号を、前記ディジタルデータ信号を示すアナログデータ信号に変換することと、
    前記ビット容量レベルで、前記アナログデータ信号を、前記メモリアレイに書込みこと、を含む
    ことを特徴とする方法。
  2. 請求項１に記載の方法において、
    前記メモリアレイは、不揮発性メモリセルからなる
    ことを特徴とする方法。
  3. 請求項１に記載の方法において、
    前記信頼性レベルは、前記ビット容量レベルが低下すると増加する
    ことを特徴とする方法。
  4. 請求項１に記載の方法において、
    前記ビット容量レベルを決定することは、前記メモリアレイの複数の領域の各々のためのビット容量レベルに対して較正された、前記メモリアレイの前記複数の領域の各々のための信頼性レベルを含むメモリから、テーブルを読取ることを含む
    ことを特徴とする方法。
  5. 請求項１に記載の方法において、
    写真データの前記信頼性レベルよりも、前記信頼性レベルは、プログラムコードデータに対して、より高い
    ことを特徴とする方法。
  6. 請求項５に記載の方法において、
    前記プログラムコードのための前記ビット容量レベルは、前記写真データのための前記ビット容量レベルよりも低い
    ことを特徴とする方法。
  7. 請求項１に記載の方法において、さらに、
    各々が対応するビット容量レベルを有する、前記メモリアレイの複数の代表セルのための、複数の信頼性レベルを発生させることと、
    前記データの種類に応じて、受信したディジタルビットパターンのための、所望の信頼性レベルを決定することと、
    少なくとも前記所望の信頼性レベルに実質的に等しい前記複数の信頼性レベルのうちの前記信頼性レベルを有する前記代表セルを含む、前記メモリアレイの領域を決定することと、
    前記ディジタルビットパターンを、前記ビットパターンを示すアナログデータ信号に変換することと、
    前記アナログデータ信号を、前記対応するビット容量レベルを使用して前記メモリアレイの前記領域に書込むこと、を含む
    ことを特徴とする方法。
  8. 請求項７に記載の方法において、
    前記複数のビット容量レベルを発生させることは、前記メモリデバイスの最初の電源入力で行われる
    ことを特徴とする方法。
  9. 請求項７に記載の方法において、
    前記複数のビット容量レベルを発生させることは、前記メモリデバイスの製造プロセスで、一度だけ行われる
    ことを特徴とする方法。
  10. 請求項７に記載の方法において、
    前記所定のセルは、前記メモリアレイの角及び中心にある
    ことを特徴とする方法。
  11. 請求項７に記載の方法において、
    前記所定のセルは、前記メモリアレイのセルのうち、周期的な間隔にある
    ことを特徴とする方法。
  12. 請求項７に記載の方法において、
    前記複数の信頼性レベルを発生させることは、
    第１の電圧を第１のセルに書込むことと、
    実質的に前記第１のセルに隣接する、複数のセルをプログラムすることと、
    前記複数の実質的に隣接したセルを前記プログラムすることに応答して、前記第１のセルの閾値電圧を読取ることと、
    前記第１のセルの信頼性レベルの指標を発生させて、前記第１の電圧に維持することと、を含む
    ことを特徴とする方法。
  13. 請求項１２に記載の方法において、さらに、
    前記メモリアレイの同じワード線に沿って前記第１のセルに実質的に隣接した、前記複数のセルをプログラムすること、を含む
    ことを特徴とする方法。
  14. 請求項１２に記載の方法において、さらに、
    前記メモリアレイの同じビット線に沿って前記第１のセルに実質的に隣接した、前記複数のセルをプログラムすること、を含む
    ことを特徴とする方法。
  15. ビット線に接続されたメモリセルの列と、ワード線に接続されたメモリセルの行と、を有する不揮発性メモリセルのアレイと、
    ディジタル・アナログ変換回路と、アナログ・ディジタル変換回路と、を有する読取／書込チャネルと、
    前記不揮発性メモリセルのアレイのための制御回路であって、前記メモリセルのアレイに書き込まれるデータに対する信頼性レベルを決定すること、前記信頼性レベルを提供するビット容量レベルを決定すること、記憶されるディジタルビットパターンを前記読取／書込チャネルを経由してアナログデータ信号に変換すること、及び、前記ビット容量レベルで前記メモリアレイに前記アナログデータ信号を書込むことによって、前記メモリセルをプログラムするように構成された前記制御回路と、を含む
    ことを特徴とするソリッドステートメモリデバイス。
  16. 請求項１５に記載のソリッドステートメモリデバイスにおいて、
    前記制御回路及び前記読取／書込チャネルは、さらに、プログラム中の前記メモリセルからのアナログデータ信号を読取り、且つ、前記読取られたアナログデータ信号を示すディジタル閾値電圧信号を発生させるように構成される
    ことを特徴とするソリッドステートメモリデバイス。
  17. 請求項１５に記載のソリッドステートメモリデバイスにおいて、
    前記不揮発性メモリセルのアレイは、NANDアーキテクチャで編成される
    ことを特徴とするソリッドステートメモリデバイス。
  18. 請求項１５に記載のソリッドステートメモリデバイスにおいて、
    前記制御回路は、さらに、第１の閾値電圧を第１のセルにプログラムし、前記第１のセルに実質的に隣接する複数のセルを第２の閾値電圧でプログラムし、前記第２の閾値電圧による前記第１の閾値電圧への影響を判断するために前記第１のセルを読取り、且つ、前記第１の閾値電圧の前記影響に応じて前記第１のセルの信頼性レベルの指標を発生させるように、構成される
    ことを特徴とするソリッドステートメモリデバイス。
  19. 請求項１５に記載のソリッドステートメモリデバイスにおいて、
    前記アナログデータ信号は、完全なビットパターンを表す
    ことを特徴とするソリッドステートメモリデバイス。
  20. 請求項１５に記載のソリッドステートメモリデバイスにおいて、
    制御回路は、さらに、完全なビットを表すアナログデータ信号を読取るように構成される
    ことを特徴とするソリッドステートメモリデバイス。
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