JP2012507819A - マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 - Google Patents

Abstract

メモリセル毎に複数ビットを格納するためにマルチレベルメモリセルを使用するメモリに対するデータパスを含む、メモリ、データパス、格納方法および使用方法が開示される。このような一つのデータパスは、ビットマッピング回路およびデータコンバータ回路を含む。このようなビットマッピング回路は、ビットの中間配列へと元のデータのビットをマッピングするように構成され、このようなデータコンバータ回路は、ビットの中間配列を受信し、メモリセルアレイのメモリセルによって格納されるメモリ状態に対応する中間データへとビットの中間配列を変換するように構成される可能性がある。

Description

本発明の実施形態は概して半導体メモリに関し、より詳細には、示された一つ以上の実施形態において、メモリセル毎に１バイナリディジット以上のデジタル情報を格納するためのデータパスを有する半導体メモリに関する。

メモリデバイスなどの半導体メモリシステムの各メモリセルは、従来、１バイナリディジット（“ビット”）のデジタル情報を格納するために使用されてきた。大量のデジタル情報を格納するために、大量のメモリセルアレイが使用される。セル毎に１ビット（１ビットパーセル）を格納する従来のアプローチによって生じる課題は、メモリシステムの全体サイズを著しく増加させることなく、メモリ容量を増加させるために、メモリアレイのサイズを縮小し続けることである。アレイサイズを縮小するための例示的なアプローチは、メモリセル密度および容量を増加させるために、より狭い面積を占有するメモリセルを設計し、メモリセル間の距離を縮小することである。しかしながら、メモリセルのフィーチャサイズが小さくなるにつれて、メモリを作製する複雑性が増し、製造コストが増加する結果を招く。

メモリ容量を増加させるための比較的最近のアプローチは、各メモリセルに複数ビットのデジタル情報を格納するためのメモリセルおよびサポート回路を設計することである。例えば、従来のように１ビットのデジタル情報を格納するのではなく、２ビットのデジタル情報がメモリセルによって格納される。２ビットのデジタル情報の格納は、４個の個別のメモリ状態を正確に格納し、読み出し、書き込むことのできるメモリセルおよび読み出し／書き込み回路を有することによって達成される。４個のメモリ状態の各々は、２ビットの情報の異なる組み合わせ、すなわち００、０１、１０および１１を表す。対照的に、従来の１ビットパーセルアプローチは、２個の個別のメモリ状態を正確に格納し、読み出し、書き込むことのできるメモリセルおよび読み出し／書き込み回路を必要とし、各個別のメモリ状態は０か１かのいずれかを表す。２個以上のメモリ状態を格納するためのメモリセルの使用は、異なるタイプのメモリ、例えば、揮発性メモリ（例えばＤＲＡＭ）と不揮発性メモリ（例えばフラッシュメモリ）の双方に対して適用可能であってもよい。

２個以上のメモリ状態を格納するためのメモリセルを使用する傾向はさらに進展して、１ビットのデジタル情報を格納するために２個の異なるメモリ状態を使用することをはじめとして、２ビットのデジタル情報を格納するために４個の異なるメモリ状態を使用することへと進展し、３ビットのデジタル情報が８個の異なるメモリ状態を使用して格納され、４ビットのデジタル情報が１６個の異なるメモリ状態を使用して格納される可能性がある。本実施例で示されたように、メモリセル毎のメモリ状態の数はパワーオブツーであり、結果として生じるセル毎に格納されるビット数は、２を底とするメモリ状態の数の対数である。

この傾向に沿ってメモリシステムを設計することに伴う問題点は、前述の繰り返しとなるが、例えば２倍の数のメモリ状態を格納し、読み出し、書き込む信頼性と正確性を保つことが困難なことである。２個のメモリ状態を格納し、読み出し、書き込むことから、４個のメモリ状態を格納し、読み出し、書き込むことへと進展することによって生じた問題点は最終的には克服された。しかしながら、４個のメモリ状態から８個のメモリ状態へと進展することによって生じた問題点は、２個のメモリ状態から４個のメモリ状態への進展で生じたものと比較して、現状の技術で克服するには非常に困難である。その困難は克服が不可能なものではなく、最終的には克服されるであろう。しかしながら、パワーオブツー数のメモリ状態を格納することに限定されることなく、例えば、１ビットパーセルより大きい格納密度を提供するために複数メモリ状態を格納するためのメモリセルを使用するメモリシステムを有することが望まれる。

本発明の一実施形態に従う、データパスのブロック図である。 本発明の一実施形態に従う、ビットマッピングおよびデータ変換回路１３０を有するデータパスのブロック図である。 ノンパワーオブツーの数のメモリ状態を有するメモリアレイのマルチレベルメモリセルの組の使用に関して、結果として生じるビット／セル格納密度の表である。 本発明の一実施形態に従う、６個のメモリ状態を有するマルチレベルメモリセルの組を使用するバイナリユーザデータを格納するための真理値表である。 本発明の一実施形態に従う、３個のメモリ状態を有するマルチレベルメモリセルの組を使用するバイナリユーザデータを格納するための真理値表である。 ６個のメモリ状態を有するマルチレベルメモリセルの組を使用してデータを格納するための、本発明の一実施形態に従うデータパスのブロック図である。 ３個のメモリ状態を有するマルチレベルメモリセルの組を使用してデータを格納するための、本発明の別の実施形態に従うデータパスのブロック図である。 ４個のメモリ状態を有するマルチレベルメモリセルの組を使用してデータを格納するための、本発明の別の実施形態に従うデータパスのブロック図である。 本発明の一実施形態に従うデータパスを有するメモリシステムのブロック図である。

本発明の実施形態について十分な理解を提供するために、以下に例示的な詳細が説明される。しかしながら、本発明の実施形態は、これらの特定の詳細がなくても実施される可能性があることが当業者には明らかである。さらには、本明細書で説明される本発明の特定の実施形態は、例示の目的で提供されるものであって、本発明の範囲をこれらの特定の実施形態に限定するために使用するべきではない。他の事例においては、本発明を無用にあいまいにすることを避けるために、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作が詳細に示されることはない。

図１は、本発明の一実施形態に従うデータパス１００を示す。データパス１００はデータを書き込むためにフラッシュメモリアレイ１２０に対する端子１０６などの入力／出力（Ｉ／Ｏ）ノードへと適用されるデータを結合し、読み出しデータを提供するために、フラッシュメモリアレイ１２０からＩ／Ｏ端子１０６へとデータを結合する。メモリアレイ１２０は、Ｐ個の異なるメモリセル状態を格納するマルチレベルメモリセルを含み、ここでＰは、ノンパワーオブツーの数である可能性がある。データパス１００は、バイナリディジット（すなわち“複数ビット”）の情報をラッチするために、Ｉ／Ｏ端子１０６へと結合されたＩ／Ｏラッチ１１０を含む。図１に示された実施形態においては、Ｉ／Ｏラッチ１０６は８ビット幅であり、Ｉ／Ｏ端子１０６は８個のＩ／Ｏ端子を表す。本発明の一実施形態に従うビットマッピングおよびデータ変換回路１３０は、ラッチ１１０へと結合される。ビットマッピングおよびデータ変換回路１３０は、以下により詳細に記述されるように、メモリアレイ１２０がＮビット／セルを格納することを可能にするように構成され、ここで、Ｎは非整数である可能性がある。ビットマッピングおよびデータ変換回路１３０は、（図１においては８ビット幅として図示される）データバス１３６を介してページバッファ１３４へと結合され、ページバッファ１３４は、同様に、センス増幅器１３８およびフラッシュメモリアレイ１２０へと結合される。データパス１００は、Ｉ／Ｏラッチ１１０とバッファ１３４との間に結合されたビットマッピングおよびデータ変換回路を含むこと以外は、従来のデータパスと類似している。図１に示された実施形態においては、ページバッファは４ｋビット（４，０９６ビット）を格納することができ、センス増幅器１３８は、４ｋのセンス増幅器を含む。データパス１００に対して提供される具体的なビット数は、例示的な目的で提供されている物であって、本発明の他の実施形態は、異なるビット数を有するコンポーネントを含む。

図２Ａは、本発明の一実施形態に従うビットマッピングおよびデータ変換回路１３０を有するデータパス１００を示す。ビットマッピングおよびデータ変換回路１３０は、Ｉ／Ｏラッチ１１０からレジスタ２２０へ、ならびにその逆のデータビットのマッピングのために、バス２１４を介してレジスタ２２０へと結合されたビットマッピング回路２１０を含む。バス２２４を介してレジスタ２２０へと結合されたデータコンバータ２３０は、マルチプレクサ２４０を介してページバッファ１３４へと書き込むためにバス２３４を介して提供される中間バイナリデータ（ＩＢＤ）へとデータビットを変換する。データコンバータ２３０は、ページバッファ１３４から読み出されたＩＢＤを、ビットマッピング回路２１０を介してラッチ１１０へとその後提供するために、レジスタ２２０に格納されるデータへとさらに変換する。マルチプレクサ２４０は、バス２３４とバス１３６との間でＩＢＤを送信し、バス２３４およびバス１３６は異なるビット幅を有してもよい。図２Ａに示された本発明の実施形態においては、Ｉ／Ｏラッチは８ビット幅であり、バス１３６もまた８ビット幅である。しかしながら、他の実施形態においては、バスのビット幅は異なる可能性がある。

動作においては、ビットマッピングおよびデータ変換回路１３０は、バイナリユーザデータをＩＢＤへと、並びにその逆に変換するように構成することができる。ＩＢＤは、メモリアレイ１２０のメモリセルにおけるメモリセル状態として格納することのできる中間バイナリデータである。前述されたように、ビットマッピングおよびデータ変換回路１３０は、非整数のビットパーセルを効率的に格納するためにノンパワーオブツーのメモリ状態を格納することが可能であるマルチレベルメモリセルのグループを使用してバイナリユーザデータを格納することが可能になるように使用することができる。非整数のビットパーセルを提供するために、ノンパワーオブツーの状態を有するメモリセルのグループを使用してバイナリユーザデータを格納することは、ユーザにとって透過的であり、ユーザは、従来のバイトおよび語長でバイナリデータを書き込んだり、読み出したりすることができる。

ビットマッピングおよびデータ変換回路１３０の異なる構成例が図２Ｂの表２５０に示され、ただし、これは限定されることのない実施例として示されるものである。表２５０に示された例示的な構成は、２つのメモリセルのグループを使用することによる結果であり、アレイにおけるメモリセルによって格納可能であるメモリ状態の対応する数に対する、其々のビットパーセルの格納密度を提供するものである。例えば、２個のメモリセルのグループを仮定すると、ビットマッピングおよびデータ変換回路１３０は、６個の格納可能なメモリ状態を有するメモリセルとともに使用されたとき、２．５ビット／セルの格納密度を提供するように構成することができる。別の構成においては、ビットマッピングおよびデータ変換回路１３０は、４個の格納可能なメモリ状態を有するメモリセルとともに使用されたとき、２ビット／セルの格納密度を提供することができる。後の実施例によって示されるように、ビットマッピングおよびデータ変換回路１３０は、典型的なビットパーセルの格納密度を提供するために、典型的なパワーオブツーの格納可能なメモリ状態を有するメモリセルとも使用することができる。

図３は、本発明の一実施形態に従い、各々が６個のメモリ状態を有する、２個のメモリセルのグループに格納されるＩＢＤとバイナリユーザデータとの間の変換のための表３１０および表３２０を示す。図２および表２５０を参照して前述されたように、６個の格納可能なメモリ状態（Ｌ０−Ｌ５）を有するメモリセルを使用し、２個のメモリセル（Ｃｅｌｌ０およびＣｅｌｌ１）のグループを使用する一実施形態においては、２．５ビット／セルの格納密度が達成される。表３１０は、２個のメモリセルの６個のメモリ状態（Ｌ０−Ｌ５）の組み合わせの、５ビット値のバイナリユーザデータに対する割り当てを示す。以下により詳細に記述されるように、ユーザの８−ビットデータ（すなわち１バイト）は、データコンバータ２３０によってＩＢＤへと変換された５−ビットのバイナリデータへと分割される。ＩＢＤは、その後一組のメモリセルに格納される。表３２０は、ＩＢＤとその組の個々のセルに対するメモリ状態との間の変換を示す。

例えば、８−ビットのバイナリユーザデータが０１０１１１０１（Ｂ７：Ｂ０）であり、メモリへと書き込まれるべきである場合には、ユーザデータは、第一の５−ビットバイナリデータへと分割され、残りの３−ビットは別の５−ビットバイナリデータの一部となる。具体的な実施例においては、第一の５−ビットバイナリデータ（Ｂ４：Ｂ０）は、１１１０１であり、残りの３−ビット０１０（Ｂ７：Ｂ５）は、他の８−ビットバイナリユーザデータに由来する他の５ビットと連結される。５−ビットバイナリデータ１１１０１（Ｂ４：Ｂ０）および表３１０に戻ると、バイナリデータは、其々、一組のマルチレベルメモリセルＣｅｌｌ０およびＣｅｌｌ１に格納されるメモリセル状態Ｌ０およびＬ２の組み合わせに対応する。以下により詳細に記述されるように、其々のメモリセルによって格納されるべきメモリ状態の決定においては、５−ビットバイナリデータは３−ビットＩＢＤへと変換され、各々は、今度は、表３２０に従って、其々のメモリセルに対応するメモリ状態として格納される。

メモリからのデータの読み出しにおいては、一組のセルがアクセスされ、其々のメモリ状態は、６個のメモリ状態を有するメモリセルに対して従来と同様に検知され、各メモリセルに対して対応する３−ビットＩＢＤを提供する。例えば、メモリセルＣｅｌｌ０およびＣｅｌｌ１によって其々格納されたメモリセル状態Ｌ０およびＬ２を読み出す場合には、２個のメモリセルがアクセスされ、メモリ状態Ｌ０およびＬ２は、１１１および１０１の２個の３−ビットＩＢＤをもたらす。３−ビットＩＢＤは、再度、５−ビットバイナリデータへと変換される。表３１０に従って結果として生じる５−ビットデータは１１１０１であり、これはメモリに対する書き込みデータの前述の実施例に由来する、元の５−ビットバイナリデータである。５−ビットバイナリデータは、その後、メモリから読み出された他の５−ビットバイナリデータへと連結されて、元の８−ビットバイナリユーザデータへと分割される。

図４は、本発明の一実施形態に従って、各々が３個のメモリ状態を有する２個のメモリセルのグループによって格納されるＩＢＤと、バイナリユーザデータとの間の変換のための表３３０および表３４０を示す。図２および表２５０を参照して前述されたように、３個の格納可能なメモリ状態（Ｌ０−Ｌ２）を有するメモリセルを使用し、２個のメモリセル（Ｃｅｌｌ０およびＣｅｌｌ１）のグループを使用する一実施形態においては、１．５ビット／セルの格納密度が達成される。表３３０は、２個のメモリセルの３個のメモリ状態（Ｌ０−Ｌ２）の組み合わせの、３−ビット値のバイナリユーザデータに対する割り当てを示す。以下により詳細に記述されるように、ユーザの８−ビットデータは、データコンバータ２３０によってＩＢＤへと変換された３−ビットのバイナリデータへと分割される。ＩＢＤは、その後一組のメモリセルに格納される。表３４０は、ＩＢＤとその組の個々のセルに対するメモリ状態との間の変換を示す。

例えば、８−ビットのバイナリユーザデータが０１０１１１０１（Ｂ７：Ｂ０）であり、メモリへと書き込まれるべきである場合には、ユーザデータは、第一（Ｂ２：Ｂ０）および第二（Ｂ５：Ｂ３）の３−ビットバイナリデータへと分割され、残りの２−ビット（Ｂ７：Ｂ６）は別の３−ビットバイナリデータの一部となる。具体的な実施例においては、第一の３−ビットバイナリデータは１０１であり、第二の３−ビットバイナリデータは０１１であり、残りの２−ビット０１は、他の８−ビットバイナリユーザデータに由来する他の１ビットと連結される。２個の３−ビットバイナリデータ１０１および０１１、ならびに表３３０に戻ると、第一のバイナリデータ１０１は、其々、第一組のマルチレベルメモリセルＣｅｌｌ０およびＣｅｌｌ１に格納されるメモリセル状態Ｌ１およびＬ０の組み合わせに対応する。第二のバイナリデータ０１１は、其々、第二組のマルチレベルメモリセルＣｅｌｌ０およびＣｅｌｌ１に格納されるメモリセル状態Ｌ１およびＬ２の組み合わせに対応する。以下により詳細に記述されるように、其々のメモリセルによって格納されるべきメモリ状態の決定においては、３−ビットバイナリデータは２個の２−ビットＩＢＤへと変換され、各々は、今度は、其々のメモリセルに対応するメモリ状態として格納される。

メモリからのデータの読み出しにおいては、一組のセルがアクセスされ、其々のメモリ状態は、３個のメモリ状態を有するメモリセルに対して従来と同様に検知され、各メモリセルに対して対応する２−ビットＩＢＤを提供する。例えば、第一組のメモリセルＣｅｌｌ０およびＣｅｌｌ１によって其々格納されたメモリセル状態Ｌ１およびＬ０を読み出す場合には、２個のメモリセルがアクセスされ、メモリ状態Ｌ１およびＬ０は、１０および１１の２個のＩＢＤをもたらす。第二組のマルチレベルメモリセルＣｅｌｌ０およびＣｅｌｌ１によって其々格納されたメモリセル状態Ｌ１およびＬ２の場合には、２個のメモリセルがアクセスされ、メモリ状態Ｌ１およびＬ２は、１０および０１の２個のＩＢＤをもたらす。２−ビットＩＢＤは、再度、３−ビットバイナリデータへと変換される。本実施例においては、表３３０に従って、第一組のメモリセルに対して結果として生じる３−ビットバイナリデータは１０１であり、第二組のメモリセルに対して結果として生じる３−ビットバイナリデータは０１１であり、これらはメモリに対する書き込みデータの前述の実施例に由来する、元の３−ビットデータである。３−ビットバイナリデータは、その後、メモリから読み出された他の３−ビットバイナリデータへと連結されて、元の８−ビットバイナリユーザデータへと分割される。

図５は、本発明の一実施形態に従うビットマッピングおよびデータ変換回路１３０を有するデータパス１００を示す。図５のデータパス１００は、図３を参照して前述された、６個のメモリ状態を有する２個のセルの実施例を実施するために使用することができる。図５に示された本発明の実施形態は、ビットマッピング回路２１０を介して４８−ビットレジスタ２２０へと結合された８−ビットの入力／出力ラッチを含む。４８−ビットレジスタ２２０は、ＩＢＤへとバイナリユーザデータを変換する８個のデータコンバータサブ回路２３０Ａ−Ｈへとバイナリデータを提供し、ＩＢＤは、マルチプレクサ２４０、データバス１３６おおびバッファ１３４を介してマルチレベルメモリセルアレイへと書き込まれる。センス増幅器１３８は、マルチレベルメモリセルによって格納されたメモリ状態と、ページバッファ１３４に格納されたＩＢＤとの間の変換を行う。

動作においては、ラッチ１１０においてロードされた８−ビットユーザデータは、ビットマッピング回路２１０へと連続して提供され、レジスタ２２０の対応する位置へとマッピングされたユーザデータのビットを有する。図５に示された実施形態においては、８−ビットユーザデータは、適切なビット数のユーザデータがレジスタ２２０へとロードされるまで、ビットマッピング回路２１０を介してマッピングされる。６個のメモリ状態および２個のセルの本実施例においては、８−ビットユーザデータは、前述されたように５−ビットバイナリデータへと分割される。レジスタ２２０において格納された５−ビットバイナリデータはデータコンバータサブ回路２３０Ａ−Ｈへと提供され、３−ビットＩＢＤの組へと変換され、続いて３−ビットＩＢＤは其々のメモリセルに格納されたメモリ状態へと変換される。

例えば、図３を参照して前述された実施例を使用して、８−ビットバイナリユーザデータ０１０１１１０１（Ｂ７：Ｂ０）はラッチ１１０へとロードされ、ビットマッピング回路２１０を介してレジスタ２２０へとマッピングされる。図５に示された実施形態においては、ビット１１１０１（Ｂ４：Ｂ０）は、データコンバータサブ回路２３０Ａに結合される、レジスタ２２０の６個のビットレジスタ位置のうちの５個にマッピングされ、ビット０１０（Ｂ７：Ｂ５）は、データコンバータサブ回路２３０Ｂに結合されるレジスタ２２０の６個のビットレジスタ位置のうちの３個にマッピングされる。８−ビットバイナリユーザデータは、レジスタ２２０がロードされるまで、ビットマッピング回路２１０を介してロードされ続ける。８−ビットユーザデータを５−ビットバイナリデータへと分割する実施例においては、５個の８−ビットバイトのユーザデータは、レジスタ２２０の容量に達するまで、４８−ビットレジスタ２２０にロードすることができる。データコンバータサブ回路２３０Ａ−Ｈは、前述されたように、５−ビットバイナリデータを３−ビットＩＢＤへと変換する。図３の表３１０を参照し、具体的な実施例のうちの５−ビットデータ１１１０１は、データコンバータサブ回路２３０Ａによって、３−ビットＩＢＤ１１１および１０１へと変換され、３−ビットＩＢＤ１１１および１０１は、バス２３４を介して提供されて、ページバッファ１３４における位置１３４Ａおよび１３４Ｂへとマルチプレクサ２４０およびデータバス１３６を介してビット毎にロードされる。レジスタ２２０に格納された他の５−ビットバイナリデータは、データコンバータサブ回路２３０Ｂ−Ｈによって、其々の組の３−ビットＩＢＤへと同様に変換され、バス２３４、マルチプレクサ２４０およびデータバス１３６を介してページバッファ１３４へとロードされる。

ページバッファ１３４がＩＢＤでロードされた後、センス増幅器１３８は、其々の３−ビットＩＢＤを対応するメモリ状態へと変換し、其々のマルチレベルメモリセルに格納する。ＩＢＤを対応するメモリ状態へと変換するためのセンス増幅器は、本技術分野で既知であり、従来の構造のセンス増幅器をセンス増幅器１３８として使用することができる。本実施例においては、３−ビットＩＢＤ１１１は（図３の表３２０を参照すると）メモリ状態Ｌ０に対応し、５−ビットバイナリデータを格納するために使用される（図示されていない）一組のメモリセルＣｅｌｌ０，Ｃｅｌｌ１のうちの第一のメモリセルＣｅｌｌ０に格納される。３−ビットＩＢＤ１０１はＬ２に対応し、第二のメモリセルＣｅｌｌ１に格納される。

マルチレベルメモリセルからデータを読み出すとき、マルチレベルメモリセルへとデータを書き込むプロセスは通常、逆方向である。すなわち、マルチレベルメモリセルによって格納されるメモリ状態はセンス増幅器１３８によって検知され、ページバッファ１３４における其々の位置に格納される３−ビットＩＢＤへと変換される。メモリセルの組由来のＩＢＤは、其々のデータコンバータサブ回路へと結合され、例えば、位置１３４Ａ，１３４Ｂによって格納されるＩＢＤは、データバス１３６、マルチプレクサ２４０およびバス２３４を介してデータコンバータサブ回路２３０Ａへと結合される。２個の３−ビットＩＢＤは、レジスタ２２０における適切なビット位置に格納される対応する５−ビットバイナリデータへとデータコンバータ２３０によって変換される。ビットマッピング回路２１０は、５−ビットバイナリデータを８−ビットデータへとマッピングし、元の８−ビットバイナリユーザデータを再現する。

図６は、図４を参照して前述された３個のメモリ状態、２個のセルの実施例を実施するように構成された、ビットマッピングおよびデータ変換回路１３０を有し、図５を参照して前述されたデータパス１００を示す。すなわち、本発明の幾つかの実施形態においては、データパス１００は、マルチレベルメモリセルを有し、ノンパワーオブツーのメモリ状態を格納し、非整数であるビット／セル格納密度が可能であるマルチレベルメモリセルを含むメモリにおいて、異なるビット／セル格納密度を実施するように構成することができる。

動作においては、ラッチ１１０においてロードされた８−ビットバイナリユーザデータは、ビットマッピング回路２１０へと連続して提供され、レジスタ２２０の対応する位置へとマッピングされたユーザデータのビットを有する。図６に示された実施形態においては、８−ビットユーザデータは、図４を参照して前述されたように、ビットマッピング回路２１０を介して３−ビットバイナリデータへとマッピングされ、３−ビットバイナリデータはレジスタ２２０へと格納される。レジスタ２２０において格納された３−ビットバイナリデータはデータコンバータサブ回路２３０Ａ−Ｈへと提供され、２−ビットＩＢＤの組へと変換され、続いて２−ビットＩＢＤは其々のメモリセルに格納されたメモリ状態へと変換される。

例えば、図４を参照して前述された実施例を使用して、８−ビットバイナリユーザデータ０１０１１１０１（Ｂ７：Ｂ０）はラッチ１１０へとロードされ、ビットマッピング回路２１０を介してレジスタ２２０へとマッピングされる。図６に示された実施形態においては、ビット１０１（第一の３−ビット、Ｂ２：Ｂ０）は、データコンバータサブ回路２３０Ａに結合される、６個のビットレジスタ位置のうちの３個にマッピングされ、ビット０１１（第二の３−ビット、Ｂ５：Ｂ３）は、データコンバータサブ回路２３０Ｂに結合される、６個のビットレジスタ位置のうちの３個にマッピングされる。残りのビット０１（Ｂ７：Ｂ６）は、データコンバータサブ回路２３０Ｃに結合される６個のビットレジスタ位置のうちの２個にマッピングされ、ラッチ１１０にロードされた次の８−ビットユーザデータのうちの１−ビットへと連結される。８−ビットバイナリユーザデータは、レジスタ２２０がロードされるまで、ビットマッピング回路２１０を介してロードされ続ける。８−ビットユーザデータを３−ビットバイナリデータへと分割する実施例においては、３個の８−ビットバイトのユーザデータは、レジスタ２２０の容量に達するまで、４８−ビットレジスタ２２０にロードすることができる。データコンバータサブ回路２３０Ａ−Ｈは、図４の表３４０を参照して前述されたように、３−ビットバイナリデータを２−ビットＩＢＤへと変換する。第一の３−ビットデータ１０１は、データコンバータサブ回路２３０Ａによって、２−ビットＩＢＤ１０および１１へと変換され、２−ビットＩＢＤ１０および１１は、バス２３４を介して提供されて、ページバッファ１３４における位置１３４Ａおよび１３４Ｂへと、マルチプレクサ２４０およびデータバス１３６を介してビット毎にロードされる。第二の３−ビットデータ０１１は、データコンバータサブ回路２３０Ｂによって、２−ビットＩＢＤ１０および０１へと変換され、２−ビットＩＢＤ１０および０１は、バス２３４を介して提供されて、ページバッファ１３４における位置１３４Ｃおよび１３４Ｄへと、マルチプレクサ２４０およびデータバス１３６を介してビット毎にロードされる。

マルチレベルメモリセルからデータを読み出すとき、マルチレベルメモリセルによって格納されるメモリ状態はセンス増幅器１３８によって検知され、ページバッファ１３４における其々の位置に格納される２−ビットＩＢＤへと変換される。メモリセルの組由来のＩＢＤは、其々のデータコンバータサブ回路へと結合され、例えば、位置１３４Ａ，１３４Ｂによって格納されるＩＢＤならびに位置１３４Ｃ，１３４Ｄによって格納されるＩＢＤは、データバス１３６、マルチプレクサ２４０およびバス２３４を介して、データコンバータサブ回路２３０Ａおよび２３０Ｂへと其々結合される。２−ビットＩＢＤの組は、レジスタ２２０における適切なビット位置に格納される、対応する３−ビットバイナリデータへと変換される。ビットマッピング回路２１０は、３−ビットバイナリデータを８−ビットデータへとマッピングし、元の８−ビットユーザデータを再現する。

図７は、２ビット／セルのビット／セル格納密度を提供するために、４個のメモリ状態、２個のセルの実施例を実施するように構成された、ビットマッピングおよびデータ変換回路１３０を有し、図５を参照して前述されたデータパス１００を示す。図５および図６を参照して前述されたように、データ１００は、非整数であるビット／セル格納密度を提供するためにノンパワーオブツーのメモリ状態を格納することが可能なマルチレベルメモリセルを有するメモリに対して使用することができる。図７の実施形態に示されるように、データ変換回路１３０は、非整数のビット／セル格納密度を提供するために、パワーオブツーのメモリ状態を格納することが可能なマルチレベルメモリセルとともに機能するようにも構成することができる。図７に示された実施形態の動作は図５および図６を参照して前述された動作と同様である。要約すると、８−ビットユーザデータは、其々のデータコンバータサブ回路２３０に結合された６個のビットレジスタ位置のうちの４個にマッピングされた４−ビットバイナリデータへと分割される。４−ビットバイナリデータは、２−ビットＩＢＤへと、其々のデータコンバータサブ回路によって変換される。２−ビットＩＢＤのうちの各々は、ページバッファ１３４へと提供されて、メモリアレイに格納される対応するメモリ状態へとセンス増幅器１３８によって変換される。データの読み出しは、本質的には、メモリアレイに対するデータの書き込みの逆である。

バイナリユーザデータのマッピングおよびＩＢＤへの変換、ならびにその後の４個のメモリ状態の２個のメモリセルの図７の実施例に対する対応するメモリ状態への変換のための真理値表が、本明細書には簡略化のために示されていない。なぜなら、このような真理値表は従来のものである可能性があるからである。例えば、４個のメモリ状態の各々は、異なる２−ビットＩＢＤ（００，０１，１０，１１）に対応する可能性がある。一組のメモリセルを使用して、４個のメモリ状態および１６個の異なる４−ビットの組み合わせを有する各メモリセルを製造することができる。異なる１６−ビットの組み合わせの各々は、２個の２−ビットＩＢＤの異なる組み合わせによって表すことができる。前述されたように、結果として生じる格納密度は、２ビット／セルである。

本発明の一つ以上の実施形態は、異なるビット／セル格納密度を提供するために、異なるメモリ状態の組み合わせと使用するために構成可能なビットマッピングおよびデータ変換回路１３０をも有する可能性がある。一実施形態においては、このようなビットマッピングおよびデータ変換回路の構成はユーザによって再構成することができる。例えば、図２Ａおよび図２Ｂを参照して、Ｎビット／セル格納密度を仮定すると、ユーザはメモリアレイのブロック境界上にＮを選択することができ、ビットマッピング回路２１０およびレジスタ２２０の間に結合されたバス２１４、レジスタ２２０およびデータコンバータ２３０の間に結合されたバス２２４、ならびにデータコンバータ２３０およびマルチプレクサ２４０の間に結合されたバス２３４のビット幅を構成して、所望のＮビット／セルを提供する。本発明のさらに他の実施形態においては、ビットマッピングおよびデータ変換回路は構成可能である必要はない。

前述された具体的な実施形態は、例示的な目的のために提供されたものであり、本発明の範囲を限定することを意図するものではない。本発明の範囲内にあるように、前述の実施形態に対して改変をすることができる。例えば、本発明の他の実施形態においては、ビットマッピングおよびデータ変換回路１３０は、図５を参照して記述されたものと比較して、より大きいもしくはより小さいビット容量を有するレジスタを含む可能性がある。さらには、ビットレジスタ位置に対するデータコンバータの結合およびバスのビット幅もまた、同様に他の実施形態においては異なってもよい。したがって、当業者には、前述された実施形態は本発明の範囲を限定することを意図しないことを理解されたい。

図８は、本発明の一実施形態に従うデータパスを含むメモリシステム４００を示す。メモリシステム４００は、行および列のバンクに配列されたメモリセルのアレイ４３０を含む。一実施形態においては、アレイ４３０のメモリセルは不揮発性メモリである。幾つかの実施形態においては、不揮発性メモリセルは複数のメモリ状態を格納することが可能であり、ノンパワーオブツー数のメモリ状態を格納することが可能な不揮発性メモリセルを含む。

大部分のコマンド信号、アドレス信号および書き込みデータ信号は、Ｉ／Ｏバス４３４を介して伝送される連続的入力／出力（Ｉ／Ｏ）信号の組としてメモリシステム４００に対して適用される。図８に示されたＩ／Ｏバス１３４は、（図８には示されていない）Ｉ／Ｏ端子１０６およびＩ／Ｏラッチ１１０を含んでもよい。同様に、読み出しデータ信号は、メモリシステム４００からＩ／Ｏバス４３４を介して出力される。Ｉ／Ｏバスは、Ｉ／Ｏ制御ユニット４４０に接続され、Ｉ／Ｏ制御ユニット４４０は、Ｉ／Ｏバス４３４、内部データバス４４２、内部アドレスバス４４４、および内部コマンドバス４４６の間で信号を送信する。内部データバス４４２は、本発明の一実施形態に従うデータパスを含んでもよい。本発明の一実施形態に従うビットマッピングおよびデータ変換回路１３０は、内部データバス４４２に結合される。前述されたように、ビットマッピングおよびデータ変換回路１３０は、ノンパワーオブツー数のメモリ状態を格納するマルチレベルメモリセルからデータを読み出す、ならびに書き込むために使用してもよい。メモリシステム４００は、メモリシステム４００の動作を制御するために、外部、もしくはコマンドバス４４６を介してのいずれかを介して多数の制御信号を受信する制御論理ユニット４５０をも含む。アドレスバス４４４は、行デコーダ４６０に対して行アドレス信号を適用し、列デコーダ４６４に対して列アドレス信号を適用する。同様に、列デコーダ４６４は、書き込みデータ信号を、列アドレス信号に対応する列に対するビット線に適用することを可能にし、読み出しデータ信号を列アドレス信号に対応する列に対するビット線から結合することを可能にする。

制御論理ユニット４５０によってデコードされたメモリコマンドに応じて、アレイ４３０におけるメモリセルは消去されるか、プログラムされるか、または読み出される。メモリアレイ４３０は、行ごとに、もしくはページ毎にプログラムされる。行アドレス信号がアドレスバス４４４へと適用された後、Ｉ／Ｏ制御ユニット４４０は、ビットマッピングおよびデータ変換回路１３０を介して、キャッシュレジスタ４７０へと書き込みデータを送信する。中間バイナリデータは、プログラミングに備えてキャッシュレジスタ４７０に格納される。キャッシュレジスタ４７０は、アレイ４３０におけるメモリセルの全行もしくは全ページに対する中間バイナリデータの組を連続して格納する。（図示されていない）ページバッファは、前述されたように、図８に示されたキャッシュレジスタ４７０に含まれてもよいし、またはキャッシュレジスタ４７０によって表されてもよい。図８には、前述されたセンス増幅器は示されていないが、当業者には、メモリシステム４００はアレイ４３０のメモリセルに結合されたセンス増幅器を含んでいることを理解されたい。格納された全ての中間バイナリデータは、その後、アドレスバス４４４を介して結合された行アドレスによって選択された、アレイ４３０における一行のメモリセルもしくは一ページのメモリセルをプログラムするために使用される。同様の方法で、読み出し動作の間には、アドレスバス４４４を介して結合された行アドレスによって選択された一行のメモリセルもしくは一ページのメモリセルからの中間バイナリデータは、データレジスタ４８０に格納される。中間バイナリデータの組は、その後、ビットマッピングおよびデータ変換回路１３０に伝送され、Ｉ／Ｏ制御ユニット４４０へと読み出しデータを提供し、その後Ｉ／Ｏバス４３４へと読み出しデータを提供する。

前述されたことから、本明細書では本発明の具体的な実施形態が例示的な目的のために説明されてきたが、本発明の趣旨および範囲を逸脱することなく種々の改変がなされてもよいことを理解されたい。したがって、本発明は添付の請求項以外によっては限定されることはない。

Claims (30)

1. 複数のメモリセルのアレイであって、前記複数のセルの各々は複数のメモリ状態を格納するように構成される、複数のメモリセルのアレイと、
   複数のメモリセルの前記アレイに結合されたビット変換回路であって、其々のメモリ状態に対応する中間データへと元のデータの複数ビットを変換するように構成された、ビット変換回路と、
   を含む、
   ことを特徴とするメモリ。
2. 複数のメモリセルの前記アレイは、複数の不揮発性メモリセルのアレイを含む、
   ことを特徴とする請求項１に記載のメモリ。
3. 複数の不揮発性メモリセルの前記アレイは、各メモリセルがノンパワーオブツーの複数のメモリ状態を格納するように構成された、複数の不揮発性メモリセルのアレイを含む、
   ことを特徴とする請求項２に記載のメモリ。
4. 前記ビット変換回路は、異なる複数の数のメモリ状態の複数のメモリセルと動作可能であるように構成される、
   ことを特徴とする請求項１に記載のメモリ。
5. 前記ビット変換回路は、異なる複数の数のメモリ状態の複数のメモリセルとの動作に対して、ユーザ設定可能である、
   ことを特徴とする請求項４に記載のメモリ。
6. 前記ビット変換回路は、前記中間データの複数ビットへと前記元のデータの複数ビットを変換するように構成される、
   ことを特徴とする請求項１に記載のメモリ。
7. 複数のメモリセルの前記アレイに結合されたセンス回路をさらに含み、前記センス回路は、メモリセルによって格納されたメモリ状態を検知し、対応する中間データを生成するように構成される、
   ことを特徴とする請求項１に記載のメモリ。
8. 前記ビット変換回路に結合され、複数のメモリセルの前記アレイにさらに結合されたバッファ回路をさらに含み、前記バッファ回路は前記中間データを格納するように構成される、
   ことを特徴とする請求項１に記載のメモリ。
9. 複数の入力／出力（Ｉ／Ｏ）ノードと、
   前記複数のＩ／Ｏノードおよび前記ビット変換回路に結合され、前記複数のＩ／Ｏノードからのデータならびに前記複数のＩ／Ｏノードへのデータをラッチするように構成された、複数のＩ／Ｏラッチと、
   をさらに含む、
   ことを特徴とする請求項１に記載のメモリ。
10. 複数のメモリセルのアレイを有するメモリに対するデータパスであって、前記データパスは、
    前記元のデータの複数ビットを、複数ビットの中間の配列へとマッピングするように構成されたビットマッピング回路と、
    前記ビットマッピング回路に結合され、複数ビットの前記中間配列を受信し、前記アレイの複数のメモリセルによって格納されるメモリ状態に対応する中間データへと、複数ビットの前記中間配列を変換するように構成された、データコンバータ回路と、
    を含む、
    ことを特徴とするデータパス。
11. 前記ビットマッピング回路に結合され、複数ビットの前記中間配列を格納し、前記データコンバータ回路へと複数ビットの前記中間配列を提供するように構成されたレジスタをさらに含む、
    ことを特徴とする請求項１０に記載のデータパス。
12. 前記データコンバータ回路に結合され、前記中間データを複数のメモリセルの前記アレイへと選択的に結合するように構成されたマルチプレクサをさらに含む、
    ことを特徴とする請求項１０に記載のデータパス。
13. 前記ビットマッピング回路は、前記元のデータの複数ビットを複数ビットの複数のサブグループへとマッピングするように構成され、前記複数のサブグループは前記元のデータのバイトよりも少ない複数ビットを有する、
    ことを特徴とする請求項１０に記載のデータパス。
14. 前記データコンバータ回路は、複数のデータコンバータサブ回路を含み、前記複数のデータコンバータ回路の各々は、複数ビットの其々のサブグループの前記複数ビットを受信するように結合される、
    ことを特徴とする請求項１３に記載のデータパス。
15. 前記データコンバータ回路は、複数ビットの前記中間配列の各々を、複数のメモリセルのうちの其々一つによって格納される複数のメモリ状態に対応する中間データへと変換するようにさらに構成される、
    ことを特徴とする請求項１０に記載のデータパス。
16. 前記複数のビットマッピングおよびデータコンバータ回路は、複数のメモリ状態の異なる複数の組み合わせで動作可能であるように構成可能である、
    ことを特徴とする請求項１０に記載のデータパス。
17. 前記複数のビットマッピングおよびデータコンバータ回路は、複数のメモリ状態の異なる複数の組み合わせで動作可能であるようにユーザ設定可能である、
    ことを特徴とする請求項１６に記載のデータパス。
18. 複数の入力／出力（Ｉ／Ｏ）ノードと、
    前記複数のＩ／Ｏノードおよび前記ビットマッピング回路に結合され、前記複数のＩ／Ｏノードからのデータならびに前記複数のＩ／Ｏノードへのデータをラッチするように構成された複数のＩ／Ｏラッチと、
    をさらに含む、
    ことを特徴とする請求項１０に記載のデータパス。
19. メモリアレイの複数のメモリセルにデータを格納する方法であって、
    元のデータの複数ビットに基づいて中間データを生成するステップと、
    前記中間データに対応するメモリセルにメモリ状態を格納するステップと、
    を含む、
    ことを特徴とする方法。
20. 中間データを生成するステップは、
    複数ビットの少なくとも一つのサブグループへと前記元のデータを分割するステップと、
    対応する中間データへと複数ビットの前記サブグループを変換するステップと、
    を含む、
    ことを特徴とする請求項１９に記載の方法。
21. 複数ビットの前記サブグループを対応する中間データへと変換するステップは、複数の中間データへと複数ビットの前記サブグループを変換するステップを含み、前記中間データに対応するメモリセルにメモリ状態を格納するステップは、前記其々の中間データに対応する其々の複数のメモリセルにメモリ状態を格納するステップを含む、
    ことを特徴とする請求項２０に記載の方法。
22. 前記元のデータを複数ビットの少なくとも一つのサブグループへと分割するステップは、複数ビットの中間配列を提供するために、前記サブグループの複数ビットへと前記元のデータの複数ビットをマッピングするステップを含む、
    ことを特徴とする請求項２０に記載の方法。
23. メモリセルにメモリ状態を格納するステップは、前記メモリセルにノンパワーオブツー数の複数のメモリ状態のうちの一つを格納するステップを含み、各メモリ状態は異なる中間データに対応する、
    ことを特徴とする請求項１９に記載の方法。
24. 前記メモリアレイの前記複数のメモリセルからデータを読み出すステップをさらに含み、前記データは、
    複数のメモリセルによって格納されたメモリ状態を検知するステップと、そこから其々の対応する中間データを決定するステップと、
    対応する複数ビットの複数のサブグループへと前記中間データを変換するステップと、
    複数ビットの前記複数のサブグループを元のデータにマッピングするステップと、
    前記元のデータを読み出しデータとして提供するステップと、
    によって読み出される、
    ことを特徴とする請求項１９に記載の方法。
25. 前記メモリアレイに格納される元のデータを受信するステップをさらに含む、
    ことを特徴とする請求項１９に記載の方法。
26. ノンパワーオブツー数の複数のメモリ状態を格納する複数のメモリセルのアレイを使用する方法であって、
    複数のメモリセルの前記アレイへと元のデータを書き込むとき、前記元のデータの複数ビットを複数ビットの複数グループへとマッピングするステップ、対応する中間データへと前記元のデータの複数ビットの複数グループを変換するステップ、ならびに、前記中間データに対応する少なくとも一つのメモリセルにメモリ状態を格納するステップと、
    複数のメモリセルの前記アレイから前記元のデータを読み出すとき、前記少なくとも一つのメモリセルに格納される前記メモリ状態を検知するステップ、前記中間データを生成するステップ、複数ビットの前記対応する複数グループへと前記中間データを変換するステップ、ならびに前記元のデータの複数ビットへと複数ビットの前記複数グループをマッピングするステップと、
    を含む、
    ことを特徴とする方法。
27. 対応する中間データへと前記元のデータの複数ビットの複数グループを変換するステップは、複数の中間データへと前記元のデータの複数ビットの各グループを変換するステップを含み、前記中間データに対応する少なくとも一つのメモリセルにメモリ状態を格納するステップは、其々のメモリセルに、対応するメモリ状態として各グループの前記複数の中間データの各々を格納するステップを含む、
    ことを特徴とする請求項２６に記載の方法。
28. 前記少なくとも一つのメモリセルに格納された前記メモリ状態を検知するステップは、複数のメモリセルに格納された前記複数のメモリ状態を検知するステップを含み、複数ビットの前記複数の対応するグループへと前記中間データを変換するステップは、複数ビットの各グループに対して複数の中間データを変換するステップを含む、
    ことを特徴とする請求項２６に記載の方法。
29. 複数ビットの複数グループへと前記元のデータの複数ビットをマッピングするステップは、複数ビットの複数のサブグループへと複数の元のデータを分割するステップを含み、各サブグループは前記元のデータのバイトよりも少ない複数ビットを有する、
    ことを特徴とする請求項２６に記載の方法。
30. 前記元のデータの複数ビットへと複数ビットの前記複数のグループをマッピングするステップは、複数ビットの前記複数のグループを連結するステップと、前記元のデータと同一数を有する複数語へと前記連結された複数ビットを分割するステップと、を含む、
    ことを特徴とする請求項２６に記載の方法。