KR19990003406A - 다중 레벨 셀들을 갖는 메모리 장치 및 그것의 데이터 기입 방법 - Google Patents

다중 레벨 셀들을 갖는 메모리 장치 및 그것의 데이터 기입 방법 Download PDF

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KR19990003406A
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Abstract

본 발명의 다중 레벨 메모리 장치는 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되고 소정의 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 갖는 메모리 셀을 포함하고, 상기 메모리 셀의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 상기 가능한 상태들에 각각 대응되는 데이터 비트들 중 하나의 비트만이 변화되도록 한다.

Description

다중 레벨 셀들을 갖는 메모리 장치 및 그것의 데이터 기입 방법.(memory device with multilevel cells and data write method thereof)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 적어도 3 가지의 가능한 데이터 상태들 중 하나를 선택적으로 저장할 수 있는 메모리 셀을 구비한 다중 레벨 메모리 장치 및 그것의 데이터 기입 방법에 관한 것이다.
컴퓨터 시스템, 디지털 핸디 터미널 등에서 불 휘발성 반도체 메모리 장치들은 중요한 구성 요소로서 자리 잡아가고 있다. 고밀도 불 휘발성 메모리 장치들, 특히 그들 중에서도 플래시 EEPROM(electrically erable programmable read only memory) 장치는 높은 프로그래밍 속도(higher programming speed) 그리고 낮은 전력 소비(lower power consumption) 등의 장점들을 가지므로, 디지털 카메라(digital camera), 개인용 컴퓨터(PC)용 집적 회로 카드들(IC cards) 등에서 대량 저장용 매체(media for mass storage)로서, 그리고 하드 디스크(hard disk) 대신에 사용되고 있다.
데이터가 불 휘발성 메모리에 저장되는 기본적인 메카니즘은 메모리 셀이다. 많은 종래 메모리 기술들은 셀 당 최대 하나의 비트 또는 2 가지의 상태들의 저장 능력을 제공한다. 2 가지의 가능한 상태들보다 많은 상태들을 갖는 반도체 메모리 셀들은 이 기술 분야에 잘 알려져 있다.
하나의 플래시 메모리 셀은 제어 게이트 (control gate), 플로팅 게이트 (floating gate), 소오스 (source), 그리고 드레인 (drain)을 포함한 단일 전계 효과 트랜지스터(field effect transistor : FET)로 구성된다. 정보는 상기 플래시 셀의 드레솔드 전압 (threshold voltage : 이하 Vt)이 변화되도록 상기 플로팅 게이트 상의 전하의 양을 바꿈으로써 상기 플래시 셀에 저장된다. 상기 플래시 셀은 상기 제어 게이트에 워드 라인을 통해 선택 전압을 인가함으로써 독출 된다. 상기 선택 전압이 인가될 때 상기 플래시 셀이 전도하는 전류의 양은 상기 플래시 셀의 드레솔드 전압 (Vt)에 의해 결정된다.
상기 플래시 셀은, 이론적으로, 상기 플로팅 게이트에 더해진 각 전자에 대해 독립적이고 확인 가능한(identifiable) 상태를 가질 수 있다. 실질적으로 말하자면, 그러나, 종래 플래시 셀들의 대부분은 플래시 셀 구조, 시간의 흐름에 따른 전하 손실, 그리고 열적인 문제점들과 설계시의 그것들의 불일치와, 상기 플래시 셀에 저장된 데이터를 결정하는 능력에 영향을 미치는 플로팅 게이트의 전하를 감지함에 있어 부정확성 때문에 단지 2 가지의 가능한 상태들을 갖는다. 이러한 2 가지의 상태들은 전형적으로 프로그램된(programmed) 상태 및 소거된(erased) 상태로 불리우며, 그리고 각 상태는 소정 범위의 드레솔드 전압들(a range of Vt voltages)에 대응된다. 상기 2 가지의 가능한 상태들을 판별하기 위해, 상기 상태들은 상기 드레솔드 전압들에 대응되는 상기 상태들 사이의 소정 범위인 분리 범위에 의해서 분리된다.
플래시 셀이 독출될 때, 상기 플래시 셀의 드레솔드 전압 (Vt)은 상기 분리 범위 내의 전압인 기준 전압으로 설정된 드레솔드 전압 (Vt)을 갖는 기준 플래시 셀 (reference flash cell)과 비교된다. 이 기술 분야에서 잘려진 바와같이, 비교기 (comparator)는 전형적으로 상기 기준 전압과 상기 플래시 셀의 드레솔드 전압 (Vt)을 비교하고 그 결과를 출력한다. 만약 상기 플래시 셀이 프로그램 되었다면, 여분의 전자들은 플로팅 게이트에 포획되고, 그리고 플래시 셀의 드레솔드 전압은 상기 선택된 플래시 셀이 상기 기준 플래시 셀보다 적게 드레인-소오스 전류 (drain-source current)를 전도하도록 증가한다. 종래 플래시 셀의 상기 프로그램된 상태는 일반적으로 논리 '0'으로 표시된다. 만약 종래 플래시 셀이 소거되었다면, 여분의 전자들은 상기 플로팅 게이트에 적거나 또는 전혀 없고, 그리고 상기 플래시 셀은 상기 기준 플래시 셀보다 많은 드레인-소오스 전류를 전도한다. 상기 종래 플래시 셀의 상기 소거된 상태는 일반적으로 논리 '1'로써 표시된다.
초기에 상기 플래시 셀이 소거된 상태에 있다고 가정하면, 상기 플래시 셀은 상기 플래시 셀의 상기 드레솔드 전압 (Vt)이 증가되도록 상기 플로팅 게이트 상의 전하를 배열함으로써 프로그램 된다. 전형적인 종래 플래시 셀들은 상기 플래시 셀의 소오스에 소오스 전압을 인가하고, 상기 플래시 셀의 드레인에 프로그램 전압을 인가하고, 그리고 상기 플래시 셀의 제어 게이트에 상기 플래시 셀에 저장된 전하의 양을 변화시키기에 충분한 전압을 인가함으로써 핫 일렉트론 인젝션(hot electron injection)을 통해 프로그램 된다. 상기 소오스 전압은 일반적으로 시스템 그라운드 (system ground)이다. 상기 프로그램 동작은 일반적으로 제어 엔진(control engine) 또는 기입 상태 머신 (write state machine)에 의해서 제어된다. 다른 메모리 기술들은 상기 플래시 셀의 상기 플로팅 게이트와 비슷한 저장 소자 (storage element)에 저장된 전하의 양을 변화시킴으로써 메모리 셀을 프로그램 한다.
플래시 EEPROM 장치들은, 메모리 셀 구조의 관점에서, 일반적으로 NAND 구조로 된 장치와 NOR 구조로 된 장치로 구분된다. NOR 구조 메모리는 셀들 각각이 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 어떤 셀의 기입 동작이나 독출 동작 동안에 해당 셀이 다른 셀들에 의해 간섭을 적게 받는 장점을 가진다. 하지만, 이 NOR 구조 메모리는 각 셀과 그에 대응되는 비트 라인 사이에 그들을 상호 연결하기 위한 컨택(contact)을 필요로 하므로 집적도 관점에서, 복수 개의 셀들이 직렬로 연결된 한 개의 유니트(unit), 즉 스트링(string) 당 한 개의 컨택만을 필요로 하는 NAND 구조 메모리와 비교할 때, 불리하다. 따라서, 고집적 플래시 메모리 장치는 주로 NAND 구조를 채용하고 있다.
대량 저장용 장치의 중요한 필수 요건은 낮은 비트 당 가격을 구현해야 하는 것이다. 플래시 메모리 장치의 집적도 향상을 위해 한 개의 메모리 셀에 다수 비트들의 데이터를 저장하는 기술로서, 다중 비트 플래시 EEPROM 기술에 대한 연구가 활발히 진행되고 있다. 상기 다중 비트 EEPROM은 다중 레벨, 또는 다중 상태 EEPROM이라 불리기도 한다.
플래시 EEPROM 장치의 비트 당 가격을 획기적으로 줄일 수 있는 기술이 1995년 2월, IEEE, ISSCC Digest of Technical Papers, pp. 132-133에, M. Bauer 등에 의해, A Multilevel-Cell 32Mb Flash Memory라는 제목으로 게재된 바 있다. 상기 문헌에 개시된 플래시 메모리 장치는 NOR 구조의 셀 어레이를 가지는 장치이며, 셀 크기의 감소와 더불어 셀 당 2 비트, 또는 4 가지의 상태들의 저장 능력을 가진다.
상기 문헌에 개시된 플래시 메모리 장치에 있어서, 2 비트 당 4 상태들에 해당하는 데이터를 2진법으로 나타내면, 0, 1, 10, 11이 되며, 각 데이터에는 특정한 드레솔드 전압들, 예를 들면, 데이터 0에 대해서는 2.5V, 1에 대해서는 1.5V, 10에 대해서는 0.5V, 그리고 11에 대해서는 -3V의 드레솔드 전압들이 각각 부여된다. 각 메모리 셀이 상기 4 가지의 드레솔드 전압들 중 특정한 하나의 드레솔드 전압을 가짐으로써, 00, 01, 10, 11의 2진 데이터 중 특정 드레솔드 전압에 해당하는 하나의 2 진 데이터가 각 메모리 셀에 저장된다. 이와 같이 다중 상태 플래시 메모리 장치는 통상적으로 2 개 이상의 드레솔드 전압 분포(threshold voltage distribution)와 각각의 드레솔드 전압에 대응되는 상태들을 가진다.
하나의 상태로 복수 개의 데이터 비트들을 저장하는 다중 레벨 셀(multi-level cell : 이하 MLC이라 칭함)의 경우 통상적으로 2 개 이상의 데이터 입력들을 조합하여 하나의 독립적인 상태로 정의한다. 예를 들면, 4 가지의 가능한 상태들을 갖는 입출력이 ×8인 구조의 MLC를 가정하면, 앞서 설명한 바와같이, 상기 상태들 각각은 11, 10, 1, 0으로 정의되며, 각 상태는 2 개의 데이터 출력들을 조합하여 나타낸 것이다. 즉, 11의 경우 I/O 0이 '1'이고 I/O 1 역시 '1'인 경우이고, 10의 경우 I/O 2가 '1'이고 I/O 3이 '0'인 경우가 될 수 있다. 데이터 입출력에 대한 조합은 셀 데이터 또는 회로 구현 방법에 따라 다양하게 조합될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이와 같이 적어도 2 비트 이상의 다중 비트 데이터를 독립적으로 하나의 상태로 정의하기 위해 다른 데이터 출력을 조합하는 개념은 상기 다중 레벨 셀 (MLC)을 구현하는 반도체 메모리 장치에서 널리 적용되고 있다.
편의상, 종래의 문제점을 설명하기 위해, 4 가지의 가능한 상태들 중 하나를 갖는 메모리 셀을 구비하고, ×8의 입출력 구조를 갖는 다중 레벨 메모리 장치에서, 상기 셀에 저장된 상태를 그것의 드레솔드 전압에 의한 전류 또는 전압 차이를 감지하여 하나의 상태를 정의하는 다중 상태 불 휘발성 메모리 장치를 예로서 설명한다. 상기 4 가지의 가능한 상태들 중 하나를 갖는 셀에 있어서, 상기 셀의 드레솔드 전압은 상기 4 가지의 가능한 상태들에 각각 대응되는 드레솔드 전압 분포들을 따라 순차적으로 변화된다. 상기 드레솔드 전압들 중 가장 낮은 전압은 11에 대응되고, 가장 높은 전압은 0에 대응되며, 나머지 것들은 11과 0 사이에 10과 1의 순서에 따라 대응된다고 정의하자.
이러한 경우, 하나의 상태가 2 개의 입출력들을 조합하여 정의될 때, 즉 하나의 셀에 2 비트 데이터가 저장될 때, 신뢰성 테스트와 같은 전기적 스트레스 또는 온도 스트레스를 가하는 조건이나 다른 외부 요인에 의해 원치 않게 셀의 드레솔드 전압이 변하면 상기 셀에 저장된 상태, 즉 그것의 드레솔드 전압이 변하게 된다. 예를 들면, 10 상태에 대응되는 셀의 드레솔드 전압이 상승하여 1 상태에 대응되는 셀의 드레솔드 전압으로 변화되었다면, 입출력 관점에서 2 비트가 변화된다. 반면에 10 상태에 대응되는 셀의 드레솔드 전압이 낮아져 11 상태에 대응되는 셀의 드레솔드 전압으로 변화되었다면, 입출력 관점에서 1 비트만이 변화된다.
일반적으로 상기와 같은 신뢰성 테스트나 외부 요인에 의해 셀의 드레솔드 전압은 크게 변하지 않기 때문에, 통상적으로 셀의 드레솔드 전압이 인접한 상태로, 예를 들면 10의 데이터에서 1의 데이터 또는 10의 데이터에서 11의 데이터로 변화되는 경우가 대부분이다. 따라서, 10 상태에 대응되는 셀의 드레솔드 전압이 1 상태에 대응되는 드레솔드 전압으로 변화될 경우 2 비트가 변화된다. 이에 따라, 에러 검사 및 정정(error checking and correction : 이하 ECC라 칭함) 회로가 지원되는 다중 레벨 메모리 장치에 있어서, 상기한 요인들에 의해서 셀의 드레솔드 전압 (Vt)이 낮아져 이전 상태의 비트들에 관련하여 2비트가 변화하는 경우, 이전 상태의 비트들에 관련하여 1비트만이 변화하는 경우와 비교해 전체적인 에러 구제 횟수의 감소를 초래한다.
따라서 본 발명의 목적은 다중 비트 데이터를 표시하는 적어도 3 개 이상의 상태들 중 하나를 갖는 메모리 셀들에 있어 외부 요인 또는 테스트시 상기 셀의 상태가 인접한 상태로 변화될 경우 이전 상태의 비트들과 관련하여 가변된 상태의 비트들 중 1비트만이 변화되도록 하는 다중 레벨 메모리 장치 및 그것의 데이터 기입 방법을 제공하는 것이다.
도 1은 종래 다중 레벨 메모리 장치에 따른 셀의 드레솔드 전압들에 각각 대응되는 상태들을 보여주는 도면;
도 2는 본 발명의 일 실시예에 따른 4 가지의 상태들에 대한 데이터 비트 배열 방법을 보여주는 도면;
도 3은 본 발명에 따른 복수 가지의 상태들을 갖는 다중 레벨 셀의 데이터 비트 배열을 보여주는 도면;
도 4는 본 발명에 따른 데이터 변환 회로를 갖는 다중 레벨 메모리 장치의 구성을 보여주는 블럭도,
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이110 : 행 선택 회로
120 : 열 선택 회로130 : 독출/기입 제어 회로
140 : 감지 증폭 회로150 : 열 게이팅 회로
160 : 변환 회로
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되고 소정의 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 갖는 메모리 셀을 포함하되, 상기 메모리 셀의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 상기 가능한 상태들에 각각 대응되는 데이터 비트들 중 하나의 비트만이 변화되도록 한다.
이 실시예에 있어서, 상기 메모리 셀은 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀을 포함한다.
본 발명의 다른 특징에 의하면, 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되고 소정의 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 가지며, 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀들의 어레이 및; 상기 메모리 셀들 각각의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 기입 동작 동안에 상기 가능한 상태들 중 하나를 나타내는 전압 레벨로 선택된 셀에 기입하고, 상기 가능한 상태들에 각각 대응되는 데이터 비트들 중 1 비트만이 변화되도록 상기 가능한 상태들이 상기 드레솔드 전압 레벨들에 각각 대응되며, 독출 동작 동안에 상기 선택된 셀에 상기 저장된 상태에 대응되는 전압 레벨을 감지하는 수단을 포함한다.
본 발명의 또 다른 특징에 의하면, 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되며, 각각이 소정 간격으로 분포되고 순차적으로 변화되는 드레솔드 전압 레벨들 중 하나를 갖는 메모리 셀들의 어레이와; 외부로부터 인가되는 n 비트의 정보를 소정 비트들로 구분한 상기 다중 비트 데이터를 상기 전압 레벨들에 각각 대응되도록 하되, 인접한 2 가지의 전압 레벨들에 각각 대응되는 상기 가능한 상태들과 관련하여 상기 2 가지의 상태들 중 하나의 상태에서 다른 하나의 상태로 변화될 때, 상기 변화된 상태의 비트들과 이전 상태의 비트들 사이에 1비트만이 변화되도록 상기 다중 비트 데이터를 대응시키는 수단 및; 선택된 셀에 상기 대응된 다중 비트 데이터의 상태에 해당하는 전압 레벨을 기입하는 수단을 포함한다.
이 실시예에 있어서, 상기 메모리 셀들은 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀들을 포함한다.
이 실시예에 있어서, 상기 n 비트의 정보는 상기 반도체 메모리 장치의 데이터 입출력 구조와 일치한다.
본 발명의 또 다른 특징에 의하면, 적어도 2 비트의 다중 비트 데이터를 각각 표시하고 적어도 3 가지의 가능한 상태들에 각각 대응되고 소정 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 가지며, 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀을 포함하는 다중 레벨 메모리 장치의 데이터 기입 방법에 있어서, 상기 셀의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 상기 전압 레벨들에 각각 대응되는 상기 가능한 상태들 중 하나에 대응하는 데이터 비트들이 상기 하나의 상태와 인접하는 다른 하나의 상태에 대응하는 데이터 비트들과 1 비트만 다르게 변화되도록 상기 셀에 기입되는 것을 특징으로 한다.
이와 같은 장치 및 방법에 의해서, 다중 비트 데이터를 표시하는 적어도 3 개 이상의 상태들에 대응되는 드레솔드 전압들 중 하나를 갖는 셀들에 있어 상기 드레솔드 전압이 가변되어 상기 가변되기 이전 상태에 인접한 상태로 변화될 경우 상기 가변된 드레솔드 전압에 대응되는 상태의 비트들 중 1비트만이 변화되도록 할 수 있다.
이하 본 발명의 실시예에 대해 참조도면들 도 2 내지 도 4에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 4 가지의 가능한 상태들의 데이터 비트 배열 방법을 보여준다. 도 2를 참조하면, 적어도 2 비트의 다중 비트 데이터를 표시하는 4 가지의 가능한 상태들에 각각 대응되고, 소정 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 갖는 메모리 셀을 구비한 본 발명의 신규한 다중 레벨 메모리 장치에서, 외부적인 요인 또는 신뢰성 테스트시 그것의 드레솔드 전압 레벨이 가변될 수 있다. 이러한 경우, 상기 드레솔드 전압 레벨들에 각각 대응되는 상태들 중 2 가지의 상태들의 관점에서 볼 때, 하나의 상태에서 다른 상태로 변화되는 경우 이전 상태의 비트들이 다음 상태의 비트들과 비교하여 1비트만이 다르게 변화되도록 상기 상태들을 정의하게 된다.
다시 말해서, 가장 낮은 드레솔드 전압 레벨에 대응되는 상태를 11이라 가정하면, 상기 상태에 대응되는 가장 낮은 드레솔드 전압이 순차적으로 변화됨에 따라 상기 변화된 드레솔드 전압 레벨에 대응되는 다음 상태의 비트들을 이전 상태의 비트들과 비교하여 1비트만이 다르게 변화되도록 상기 상태들을 할당(assign)할 수 있다. 이러한 데이터 비트 할당 방법의 일 예에 따르면, 4 가지의 상태들은, 도 2에 도시된 바와같이, 순차적으로 변화하는 드레솔드 전압 레벨들을 따라 11, 10, 0, 1의 순서로 변화된다. 그리고, 상기 상태들 중 가장 낮은 전압 레벨에 대응되는 상태의 데이터 비트들이 10으로 할당될 경우, 4 가지의 상태들은 상기 드레솔드 전압 레벨들을 따라 10, 11, 1, 1 또는 10, 0, 1, 11 의 순서로 변화된다.
따라서, 외부 요인 또는 신뢰성 데이트에 의해서 하나의 상태 (예를 들면, 10)을 저장하고 있는 셀의 드레솔드 전압 레벨이 상승 (예를 들면, 0의 상태에 대응됨)하거나 낮아져 (예를 들면, 11의 상태에 대응됨) 그에 대응되는 전압 레벨로 변화될 경우 상기 변화되기 이전의 드레솔드 전압 레벨에 대응되는 상태(예를 들면, 10)의 비트들은 상기 변화된 드레솔드 전압 레벨에 대응되는 상태 (예를 들면, 11 또는 0)의 비트들과 단지 1비트만이 다르게 변화된다. 이에 따라, ECC를 지원하는 다중 레벨 메모리 장치의 구제 횟수를 증가시킬 수 있게 되었다.
다시 도 2를 참조하면, 본 발명에 따른 기술적 사상(또는 개념)을 달성하기 위해 필요한 구성 요소는 통상적인 메모리를 갖는 다중 레벨 메모리 장치의 그것으로 구성된다. 따라서, 본 발명에 따른 기술적 개념은 단순히 회로 자체 구성이 아니라 다중 레벨 셀의 임의의 상태를 결정하는 셀의 정보, 예를 들면 그것의 드레솔드 전압이 낮은 순서 또는 높은 순서에 따라 2진 데이터를 할당할 때, 인접한 상태들 사이의 2진 데이터 비트들이 1비트만이 다르게 동작할 경우에 해당된다. 본 발명에 따른 기술적 사상을 통해 디바이스 설계시 다중 레벨 메모리 장치의 감지 증폭 및 이를 제어하는 회로 (예를 들면, 제어 엔진 또는 기입 상태 머신)를 통해 상기 가능한 상태들에 대응되는 프로그램 시간 및 프로그램 전압을 가변시킴으로써 가능함은 이 기술 분야의 통상적인 지식을 습득한 자들에게 자명한 사실이다.
도 3은 X 가지의 상태들을 갖는 다중 비트 상태들을 개략적으로 도시한 것으로써, 참조번호 10은 다중 비트 상태들 중 임의의 한 상태를 의미하며, 2 비트 이상의 2 진 데이터로 구성된다. 예를 들면, 3 또는 4개의 상태들을 갖는 MLC는 10, 11, 1 등과 같이 2 비트로 구성되며, 5∼8개의 상태들을 갖는 MLC는 111, 110 등과 같이 3비트로 구성됨을 의미한다.
상기 4 가지의 상태들을 갖는 MLC의 경우, 도 1에 도시된 바와같이, 종래 기술에 따른 상기 4 가지의 상태들은 11-10-01-00의 순서로 순차적으로 변화되는 드레솔드 전압 레벨들에 각각 대응되도록 할당되었다. 하지만, 도 2에 도시된 바와같이, 본 발명의 기술에 따른 상기 4 가지의 상태들은 인접한 상태들의 비트들 사이에 1비트만이 다르게 배열되는 방법은 모두 8 가지의 방법이 있다. 이와 같은 기술적 사상을 3 가지의 상태들을 갖는 MLC에 적용할 경우 표 1과 같이 배열됨을 알 수 있다.
[표 1]
Case 1 11 - 10 - 00
Case 2 11 - 01 - 00
Case 3 10 - 11 - 01
Case 4 10 - 00 - 01
Case 5 01 - 11 - 10
Case 6 01 - 00 - 10
Case 7 00 - 01 - 11
Case 8 00 - 10 - 11
상기 표1 및 도 2에서 알 수 있듯이, 셀의 드레솔드 전압 레벨이 순차적으로 변화하는 드레솔드 전압 레벨들을 따라 가변될 때, 상기 셀의 드레솔드 전압이 외부 요인 또는 신뢰성 테스트시 변화하는 경우 이전 상태의 비트들이 변화된 상태의 비트들과 비교하여 1비트만이 변화되도록 하는 본 발명의 기술적 사상 또는 개념이 적어도 3 가지의 가능한 상태들 중 하나의 상태를 갖는 메모리 셀을 포함하는 다중 레벨 메모리 장치에 적용됨은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 상기 드레솔드 전압에 관련된 셀 제어에 따른 다중 레벨 메모리 장치에 국한되지 않고, 반도체 메모리 장치들 중 다중 레벨 셀을 갖는 것은 본 발명의 기술적 사상이 모두 적용됨에 유의하여야 한다.
도 4는 본 발명의 바람직한 실시예에 따른 다중 레벨 메모리 장치의 구성을 보여주는 블럭도이다.
도 4에 도시된 다중 레벨 메모리 장치는 적어도 n 개 이상 (n은 2보다 큰 정수이며, 여기서 n=4)의 드레솔드 전압 레벨들이 낮은 레벨로부터 순차적으로 변화됨에 따라 4 가지의 상태들(예를 들면, 11-10-01-00, 또는 00-01-10-11)이 각각 대응되도록 설계된 다중 레벨 메모리 장치에 본 발명의 기술적 사상을 적용하는 경우의 예이다. 도 4에 도시된 메모리 셀 어레이 (memory cell array) (100), 행 선택 회로 (row selecting circuit) (110), 열 선택 회로 (column selecting circuit) (120), 독출 및 기입 제어 회로 (read and write controlling circuit) (130), 감지 증폭 회로 (sense and amplifier circuit) (140), 그리고 열 게이팅 회로 (Y-gating circuit) (150)은 통상의 다중 레벨 메모리 장치의 그것들과 동일한 역할을 수행하는 것으로서 이 분야의 통상적인 지식을 가진 자들에게 잘 알려져 있기 때문에, 여기서 그것들에 대한 설명은 생략한다.
도 4의 데이터 변환 회로 (data converting circuit) (160)은 도 2의 제 1 방법에 따라 상기 4 가지의 상태들이 배열될 경우, 즉 11-10-00-01의 순서로 배열될 경우, 10으로 입력되는 데이터를 0으로 변환하고, 0으로 입력되는 데이터를 1로 변환하기 위한 것이다. 이 회로 역시 잘 알려진 기술이므로 도면에 그것의 상세 회로를 기재하지 않았다. 이에 따라, 외부로부터 10의 데이터가 입력되는 경우 상기 변환 회로 (160)은 이를 0으로 변환하게 된다.
기입 동작 동안에, 외부로부터 인가되는 어드레스 신호를 디코딩하는 상기 행 및 열 선택 회로 (120) 및 (130)을 통해 하나의 메모리 셀이 선택되고, 상기 기입 제어 회로 (130) 및 상기 감지 증폭 회로 (140)을 통해 상기 변환된 데이터를 상기 선택된 셀에 기입하게 된다. 여기서, 이 분야에 잘 알려진 바와같이, 상기 선택된 셀에 기입될 데이터가 상기 변환 회로 (160)을 통해 0인 경우, 프로그램 동작 및 검증 동작을 반복적으로 수행하여 기입 동작이 수행된다. 즉, 0의 상태인 경우 두 번의 프로그램 루프를 반복함으로써 이루어진다. 그리고, 독출 동작 동안에, 상기 기입된 데이터는 상기 독출 제어 회로 (130) 및 상기 감지 증폭 회로 (140)에 의해서 감지 증폭되고, 상기 열 게이팅 회로 (150)을 통해 상기 변환 회로 (160)으로 전달된다. 앞서 설명한 바와같이, 기입 동작시 10의 데이터를 0으로 변환하였기 때문에 상기 독출된 데이터가 0인 경우 상기 변환 회로 (160)을 통해 본래 입력된 상태의 10으로 변환되어 외부로 출력된다.
이러한 구성을 갖는 다중 레벨 메모리 장치 역시 본 발명의 기술적 사상이 적용됨을 알 수 있다. 따라서, 외부적인 요인 또는 신뢰성 테스트에 의해서 셀의 드레솔드 전압 레벨이 상승 또는 낮아지더라도 페일되는(failed) 비트 수는 1 비트이기 때문에 ECC를 지원하는 다중 레벨 메모리 장치의 에러 구제 횟수를 증가시킬 수 있게 된다.
상기한 바와같이, 다중 비트 데이터를 표시하는 적어도 3 개 이상의 상태들에 대응되는 드레솔드 전압들 중 하나를 갖는 셀들에 있어 상기 드레솔드 전압이 가변되어 상기 가변되기 이전 상태에 인접한 상태로 변화될 경우 상기 가변된 드레솔드 전압에 대응되는 상태의 비트들 중 1비트만이 변화되도록 함으로써 다중 레벨 메모리 장치의 전체적인 에러 비트에 대한 구제 횟수를 증가시킬 수 있다.

Claims (7)

  1. 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되고 소정의 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 갖는 메모리 셀을 포함하되,
    상기 메모리 셀의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 상기 가능한 상태들에 각각 대응되는 데이터 비트들 중 하나의 비트만이 변화되도록 하는 다중 레벨 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀을 포함하는 다중 레벨 메모리 장치.
  3. 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되고 소정의 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 가지며, 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀들의 어레이 및;
    상기 메모리 셀들 각각의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 기입 동작 동안에 상기 가능한 상태들 중 하나를 나타내는 전압 레벨로 선택된 셀에 기입하고, 상기 가능한 상태들에 각각 대응되는 데이터 비트들 중 1 비트만이 변화되도록 상기 가능한 상태들이 상기 드레솔드 전압 레벨들에 각각 대응되며, 독출 동작 동안에 상기 선택된 셀에 상기 저장된 상태에 대응되는 전압 레벨을 감지하는 수단을 포함하는 다중 레벨 메모리 장치.
  4. 적어도 2 비트의 다중 비트 데이터에 의해서 표시 가능한 적어도 3 가지의 상태들에 각각 대응되며, 각각이 소정 간격으로 분포되고 순차적으로 변화되는 드레솔드 전압 레벨들 중 하나를 갖는 메모리 셀들의 어레이와;
    외부로부터 인가되는 n 비트의 정보를 소정 비트들로 구분한 상기 다중 비트 데이터를 상기 전압 레벨들에 각각 대응되도록 하되, 인접한 2 가지의 전압 레벨들에 각각 대응되는 상기 가능한 상태들과 관련하여 상기 2 가지의 상태들 중 하나의 상태에서 다른 하나의 상태로 변화될 때, 상기 변화된 상태의 비트들과 이전 상태의 비트들 사이에 1비트만이 변화되도록 상기 다중 비트 데이터를 대응시키는 수단 및;
    선택된 셀에 상기 대응된 다중 비트 데이터의 상태에 해당하는 전압 레벨을 기입하는 수단을 포함하는 다중 레벨 메모리 장치.
  5. 제 4 항에 있어서,
    상기 메모리 셀들은 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀들을 포함하는 다중 레벨 메모리 장치.
  6. 제 4 항에 있어서,
    상기 n 비트의 정보는 상기 반도체 메모리 장치의 데이터 입출력 구조와 일치하는 다중 레벨 메모리 장치.
  7. 적어도 2 비트의 다중 비트 데이터를 각각 표시하고 적어도 3 가지의 가능한 상태들에 각각 대응되고 소정 간격으로 분포되는 드레솔드 전압 레벨들 중 하나를 가지며, 전기적으로 소거 및 프로그램 가능한 플래시 EEPROM 셀을 포함하는 다중 레벨 메모리 장치의 데이터 기입 방법에 있어서,
    상기 셀의 드레솔드 전압 레벨이 상기 분포된 드레솔드 전압 레벨들을 따라 순차적으로 변화될 때, 상기 전압 레벨들에 각각 대응되는 상기 가능한 상태들 중 하나에 대응하는 데이터 비트들이 상기 하나의 상태와 인접하는 다른 하나의 상태에 대응하는 데이터 비트들과 1 비트만 다르게 변화되도록 상기 셀에 기입되는 것을 특징으로 하는 다중 레벨 메모리 장치의 데이터 기입 방법.
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