KR100303549B1 - 비휘발성메모리셀당복수의디지털비트를저장및검색하기위한집적회로 - Google Patents

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Abstract

메모리 셀 당 복수의 비트를 저장하는 집적회로가 개시되었다. 메모리 셀에 저장된 전하량은 메모리 셀의 복수 비트에 대응한다. 시프트 레지스터(10)의 듀얼 뱅크는 메모리 어레이의 메모리 셀과 하나 이상의 데이터 핀에 교대로 연결되고 판독 및 기록 동작을 위한 데이터 전송을 향상시킨다. 판독은 파워를 일정하게 유지하기 위해 전압모드에서 수행된다. 기록 동작 동안, 메모리 셀의 판독은 메모리 셀에 대한 소망 프로그래밍이 달성되었는 지의 여부를 판정하기 위해 전압모드에서 수행된다. 메모리 셀의 판독 동안, 메모리 셀에 저장된 전하량에 대응하는 전압은 메모리 셀에 저장된 복수 비트를 결정하기 위해 기준 전압에 대한 2진 탐색 시퀀스에 대해 비교된다.

Description

비휘발성 메모리 셀 당 복수의 디지털 비트를 저장 및 검색하기 위한 집적회로{INTEGRATED CIRCUIT FOR STORAGE AND RETRIEVAL OF MULTIPLE DIGITAL BITS PER NONVOLATILE MEMORY CELL}
EEPROM, EPROM 및 FLASH 집적 회로와 같은 비휘발성 반도체 메모리는 통상적으로 메모리 셀당 단일 디지털 비트를 저장하는데 사용되어 왔다. 이것은 메모리 셀의 부동 게이트상에서 일정 전하량을 유지함으로써 셀의 임계전압(도전) 특성의 변화에 의해 수행되어 왔다. 이 임계전압 범위는 일반적으로 메모리 셀당 하나의 디지털 비트의 저장을 표현하기 위해 두 레벨(도전 대 비도전)로 분할된다.
넓은 범위의 전하가 임계전압의 범위를 표현하기 위해 부동게이트상에서 신뢰성 있게 저장될 수 있다. 부동게이트상에서 전하 유지는 다수의 임계전압 범위를 표현하도록 분할될 수 있고 임계 범위는 메모리 셀당 하나 이상의 디지털 데이터 비트의 저장을 표현하기 위해 복수 범위로 분할될 수 있다. 예를들어, 4개의 임계 분할부분은 메모리 주소위치당 2개의 디지털 비트의 저장을 표현하는데 사용될 수 있고 16개의 분할부분은 메모리 주소위치당 4개의 디지털 비트의 저장을 표현하는데 사용될 수 있다. 더욱이, 임계전압범위는 메모리 셀당 아날로그 정보의 직접 저장을 표현하기 위해 더욱 정교한 레졸루션으로 분할될 수 있다.
메모리 셀당 복수의 디지털 비트를 저장할 수 있는 성능은 유닛 영역당 유효 저장 밀도를 증대시키고 디지털 비트당 저장 비용을 감소시킨다. 그밖에, 반도체 메모리 분야에서, 현대식 제조설비의 비용은 10억 달러를 상회한다. 기존의 메모리 제조 프로세스 및 설비에 대한 셀당 복수 비트의 저장에 대한 응용기술은 동일 제조 설비에서 다음 세대의 고밀도 저장 디바이스의 제조를 가능케함으로써, 유용성을 증가시키고 다시 투자하게 된다.
그럼에도 불구하고, 동작속도 즉, 판독 및 기록 동작의 문제는 아직까지 메모리 셀 당 복수 비트를 갖는 디바이스에 대해 만족스럽게 설명되지 않았다. 관련 문제는 파워 분산문제이다. 더 많은 파워가 동작속도를 향상시키기 위해 사용됨에 따라, 파워 소비도 증가된다. 또다른 문제는 신뢰성이다. 전하가 매우 오랫 동안 메모리 셀의 부동 게이트에 저장될 수 있는 반면에, 소거 및 기록 전하는 메모리 셀에 저장된 비트의 확실성에 대해 장기간 문제를 야기한다. 그리고, 물론 소정의 집적회로는 공간문제를 야기한다. 셀당 복수 비트를 갖는 집적회로에서, 추가회로가 새로운 요구조건을 취급하기 위해 추가되어야 한다. 이것은 부분적으로 메모리 셀 당 증가된 비트의 이점을 무효화시킨다.
본 발명은 이들 문제를 해결하고 실질적으로 완화시킨다. 본 발명은 복수의 메모리 셀의 판독 및 기록 동작의 속도를 향상시킨다. 파워 분배는 판독 동작에 대해 감소된다. 본 발명은 또한 장기간에 걸쳐 메모리 셀의 비트에 대한 신뢰성있는 결정을 허용하며 집적회로상에서 공간을 절약한다.
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 메모리 셀당 복수의 디지털 비트를 저장할 수 있는 비휘발성 반도체 메모리에 관한 것이다.
도 1은 본 발명에 따라 단일 집적회로 칩상에서 구현된 주요 회로 블록을 예시하는 도.
도 2A는 도 1의 메모리 셀의 전류-모드 판독을 개괄적으로 예시하는 도.
도 2B는 도 1의 메모리 셀의 전압-모드 판독을 개괄적으로 예시하는 회로도.
도 3은 블록내의 어레이 셀과 기준셀의 구성과 임계 분할 전압 기준 발생블록을 이들의 각각의 어레이에 연결한 구성도.
도 4는 도 1의 멀티레벨 듀얼 모드 시프트 레지스터의 블록도.
도 5는 도 1의 두 개의 Y-드라이버의 일반적인 구성을 예시하는 도.
도 6은 도 4의 멀티레벨 듀얼 시프트 레지스터의 상세도로서 듀얼 시프트 레지스터가 기록 및 판독동작 동안 사용되어 질 수 있는 회로를 나타낸 도.
도 7은 각각의 Y-드라이버에 대해 도 5의 기준 멀티플렉서를 예시하는 도.
도 8A는 각각의 Y-드라이버에 대해 공통인 전압 비교기, 래치, 프로그램 및 판독 제어 블록과 고전압 스위치의 상세 회로도.
도 8B는 블록의 모든 기준 셀이 병렬로 판독될 수 있게 하는 추가 회로를 갖춘 기준 Y-드라이버를 위한 전압 비교기, 래치, 프로그램 및 판독 제어 블록과 고전압 스위치 및 판독 모드 경로에 대한 상세 회로도.
도 8C는 기준 Y-드라이버와 Y-멀티플렉서로 된 Y-멀티플렉서 회로의 상세도.
도 9A는 모든 Y-드라이버에 공통인 Y-멀티플렉서, X-디코더 블록, 각각의 X-디코더에 공통인 X-멀티플렉서 및 기준 Y-멀티플렉서와 기준 셀 어레이에 대한 결선부를 갖춘 하나의 Y-드라이버 및 하나의 X-디코더에 공통인 메모리 셀의 상세도.
도 9B는 본 발명의 일 실시예에 따른 단일 트랜지스터 메모리 셀의 회로도.
도 10은 기준 메모리 셀과 데이터 저장 메모리 셀에 대한 다양한 프로그램 임계 분할 전압에 대한 0 볼트로부터 Vmax 볼트까지의 스케일을 나타낸 도.
도 11은 임계 분할 전압 기준 발생 블록의 상세도.
도 12A는 선택된 메모리 셀에 저장된 디지털 비트를 결정하기 위해 판독 동작시 2진 검색 알고리즘에서의 트리 디코딩을 나타내는 도.
도 12B는 판독 동작에 대한 2진 검색 알고리즘을 위한 흐름도.
본 발명은 정보의 다수 비트를 저장하는 메모리 셀 어레이 및 적어도 하나의 단자를 갖는 집적회로를 제공한다. 이 집적회로는 또한 제 1 뱅크 및 제 2 뱅크를 구성하는 래치를 갖춘 메모리 셀 어레이에 연결된 복수의 래치를 갖는다. 메모리 셀 어레이로 부터의 판독 및 메모리 셀 어레이로의 기록동안, 래치 및 메모리 셀 어레이는 제어되어 제 2 뱅크가 데이터 단자에 연결되는 동안 제 1 뱅크는 메모리 셀 어레이에 연결된다. 택일적으로 제 1 뱅크가 데이터 단자에 연결되는 동안 제 2 뱅크는 메모리 셀 어레이에 연결된다. 이러한 교대 연결은 고속 판독 및 기록 동작을 위해 데이터가 래치의 일 뱅크와 메모리 셀 어레이 사이에서 그리고 데이터 단자와 래치의 또다른 뱅크 사이에서 동시에 전송될 수 있게 한다.
파워 손실을 감소시키기 위해, 어레이의 메모리 셀은 전압-모드 동작에 의해 판독된다. 더욱이, 기록 동작 동안, 선택된 메모리 셀에 저장된 전하량에 대응하는 전압은 메모리 셀의 고전압 프로그래밍이 계속되어야 하는 지의 여부를 결정하기 위해 기준전압과 비교된다. 메모리 셀의 프로그래밍은 대응 전압이 기준 전압과 일치할 때 종료한다.
판독 동작 동안, 선택된 메모리 셀에 저장된 전하량에 대응하는 전압은 메모리 셀에 저장된 복수의 비트를 결정하기 위해 2진 검색 패턴으로 기준 전압 시퀀스와 비교된다.
첨부도면은 동일 부재번호가 동일 엘리먼트를 나타냄을 유의해야 한다. 이것은 엘리먼트의 유사한 구조 또는 동작을 강조한다. 더욱이 MOS 트랜지스터의 기호는 직선이 트랜지스터의 소스 및 드레인을 표현하고 짧은 선은 트랜지스터의 게이트를 표현하기 위해 소스/드레인 라인에 병렬이도록 수정된다.
집적회로에 대한 개괄적인 설명
본 발명의 바람직한 실시예의 주요 블록이 도 1에 도시되어 있다. 비휘발성 메모리 어레이(1) 및 기준 메모리 어레이(2)는 행 및 열로 이루어진 2차원 어레이에 연결된 메모리 셀을 갖는다. 이 메모리 셀은 종래의 기술에서 알려진, EPROM, EEPROM, FLASH와 같은 임의의 디바이스 구조, 또는 단일 트랜지스터, 두 트랜지스터, 스플릿-게이트, NAND, AND 및 DINOR 셀 구조와 같은 기존의 셀 구조, 또는 표준 및 가상 접지 구조를 포함하는 접지 어레이 구조일 수 있다. 디바이스 구조, 셀 구조 또는 접지 어레이 구조 중 어느 것이 선택될 지에 따라, 비휘발성 메모리셀 당 하나 이상의 디지털 비트의 저장을 용이하게 하기 위해 셀의 전기 단자 각각에 필요한 특정 전압을 포함하여, 특정 프로그래밍, 소거 및 판독 알고리즘이 용이하게 개발될 수 있다. 셀은 이미 종래 기술에서 알려진 NAND, DINOR 또는 AND 셀 구조와 같은 하나 이상의 비휘발성 디바이스를 포함할 수 있다. 디바이스, 어레이 구조 또는 셀 구조 및 알고리즘에 대한 특정사항은 본 발명의 범위가 아니다.
메모리 어레이(1 및 2)의 각각은 단일 또는 다수 행을 갖는 블록으로 구성된다. 각각의 블록은 메모리 어레이(1 및 2)의 모든 열 또는 일부의 열로 이루어진다. 도 1에서는 단일 행에서 모든 열을 갖춘 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 기준 어레이(2)로부터의 셀과 메모리 어레이(1)로 부터의 셀로 이루어진다.
에러 교정 어레이(3)는 메모리 어레이(1)와 기준 어레이(2)에 사용되는 것과 마찬가지의 비휘발성 메모리를 갖는다. 일 실시예에서, 에러 교정 어레이(3)는 종래기술에서 에러 교정 코드(ECC;Error Correction Code)로 알려진 온-칩 ECC 메카니즘에 필요한 추가의 코딩 정보를 포함한다. 또다른 실시예에서, 에러 교정 어레이(3)는 판독 또는 기록 동작 동안 방지되어야 할 결함있는 셀의 전체주소를 포함한다. 에러 교정 어레이(3)의 크기는 교정될 수 있는 결함있는 셀의 최대 수에 좌우된다. 생산 검증 단계 동안, 메모리 어레이(1)는 소정의 결함있는 셀을 식별하기 위해 테스트된다. 이들 결함있는 셀의 주소는 칩이 공장에서 선적되기 전에 에러 교정 어레이(3)로 프로그래밍된다. 에러 교정 어레이(3)는 메모리 셀 당 하나 이상의 비트를 이용하여 프로그램될 수 있거나 셀 당 단일 비트를 이용하여 프로그래밍될 수 있다. 만일 ECC 교정이 구현되면, 에러 교정 어레이(3)에는 온-칩 ECC 회로를 사용하여 코딩 비트가 자동으로 로딩된다. 에러 교정 제어 및 로직 블록(16)은 상기한 바와 같은 에러 교정 실시예중의 하나를 구현하기 위해 필요한 모든 주소지정, 디코딩 및 시퀀싱 회로를 포함한다.
메모리 관리 어레이(4)는 소정의 시간에 추가기록을 위해 이용가능한 블록에 대한 주소정보와 메모리 어레이에서 반드시 물리적으로 연속일 필요는 없지만 논리적으로 연속적인 다수 블록의 순차 기록 또는 판독 동안 블록에 대한 물리적 주소 정보를 포함한다. 어레이의 메모리 관리는 제품의 장기간 신뢰성을 개선시키며 가변길이의 직렬 데이터가 빈번하게 소거 및 재기록되는 환경에서 메모리의 더욱 효율적인 사용을 허용한다. 이러한 동작에서, 시작 및 끝 블록 주소 만이 만이 제공되며, 데이터는 클록킹을 통해 액세스된다. 끝 블록 주소를 제공하는 대신, 정지신호는 가변 블록 직렬 데이터의 끝을 알리기 위해 사용될 수 있다. 이 모드는 "직렬 기록 및 판독 액세스" 모드라 불리우며 일반적으로 디지털 오디오 레코드 및 플레이 백 시스템을 위해 사용되며, 또한 기계적 디스크를 대체하는 반도체 메모리 시스템을 위해 사용된다. 에러 교정 및 메모리 관리를 사용하는 직렬기록 및 판독 액세스 모드는 본 발명이 디지털 오디오 레코드 및 플레이 백 시스템과 일반적인 디지털 데이터 저장 시스템을 대신하여 집적회로 메모리를 사용할 수 있게 한다. 메모리 관리 로직 블록(24)은 메모리 관리 어레이(4)와 결합하여 메모리 관리 기능을 수행하기 위해 필요한 시퀀싱 회로를 포함한다. 메모리 관리 어레이(4)내의 데이터는 어레이(1 및 2)에서와 같이 셀 당 하나 이상의 디지털 비트 또는 메모리 셀당 단순히 단일 비트일 수 있다.
여분 블록(5)은 사용될 수 없는 셀의 전체 블록을 수리하기 위해 사용될 수 있는 추가의 메모리 셀 블록을 갖는다. 이러한 종류의 블록 여분은 메모리 집적 회로의 설계자에게 공지되어 있다. 여분블록(5)의 블록 수는 내장된 수리 페이즈 동안 현장에서 또는 생산 확인 단계 동안 수리될 수 있는 블록의 최대 수를 정의한다.
어레이(1)의 메모리 셀에 대한 주소지정은 외부에 연결된 직렬 인터페이스 블록(14)에 결합된 주소 디코더(13)에 의해 제공된다. 디코딩된 주소는 디코더(13)로부터 Y-카운터 블록(12) 및 X-카운터 블록(11)에 전달된다. Y-카운터 블록(12)으로 부터의 출력은 어레이(1)의 메모리 셀의 소정의 블록을 선택하는 Y-멀티플렉서 블록(8)에 전달된다. X-카운터 블록(11)의 출력은 메모리 어레이(1)에서 선택된 블록의 소정의 행을 선택하기 위해 X-디코더 블록(7)과 X-멀티플렉서 블록(6)에서 디코딩된다.
주소 디코드 블록(13)은 선택된 행의 시작주소를 발생시킨다. 디코딩된 주소는 데이터 스트림의 소정 길이에 대한 각각의 새로운 액세스 동작의 시작에서 X-카운터(11)와 Y-카운터(12)로 셋팅된다. 시작주소가 제공된 후, 데이터는 칩에 대한 클록 입력에 의해 직렬로 액세스된다. 직렬 인터페이스 블록(14)은 다른 외부 칩과 적절한 직렬 프로토콜을 수행하는데 필요한 회로를 포함한다. 직렬 프로토콜은 임의의 산업 표준 직렬 프로토콜 또는 독점 프로토콜일 수 있다. 직렬 인터페이스 블록(14)으로부터 그리고 이 블록으로 들어가는 일반적인 직렬 인터페이스 신호가 도 1에 도시되어 있다.
X-카운터 블록(11)은 라인(27)상에 있는 Y-카운터 블록(12)의 출력인 클록신호(YOUT)에 의해 카운트를 증가시키는 디지털 카운터를 포함한다. Y-카운터 블록(12)은 입력라인(28)상의 신호(CLCK)에 의해 클록킹되고 라인상(29)의 클록신호(SHFT CLK)를 Y-드라이버의 여러부분에 발생시킨다. Y-카운터 블록(12)은 교대로 라인(27)상의 클록신호(YOUT)를 X-카운터 블록(11)에 제공한다.
X-멀티플렉서 블록(6)은 선택적인 기준으로 X-디코더 블록(7)의 하나의 X-디코더 스테이지의 출력을 어레이의 복수 행에 제공한다. 이것은 X-디코더의 집적회로 레이아웃의 애스펙트비가 과도하게 커지게 함이 없이 X-디코더의 회로를 수용한다. X-멀티플렉서 및 이들의 사용은 종래기술에서 공지되어 있다. X-디코더 블록(7)은 메모리 어레이(1 및 2)의 행을 선택하기 위해 사용되는 X-디코더를 포함한다. X-디코더 블록(7) 및 X-멀티플렉서 블록(6)에 대한 상세사항은 아래에서 설명되고 도 9A에 도시되어 있다. Y-멀티플렉서 블록(8)은 X-멀티플렉서 블록(6)과 마찬가지이며, Y-드라이버 중의 하나의 출력을 선택하고, 아래에서 상세히 설명되는 바와 같이, 이 출력을 선택적인 기준으로 메모리 어레이의 다수의 열중의 임의의 하나에 제공한다. 이것은 열 방향으로 메모리 어레이와 Y-드라이버의 핏치를 맞추기 위해 또다시 수행된다.
판독-기록 회로 블록(9)은 어레이(1)로부터 및 어레이(1)로 데이터에 대한 고-전압 기록 및 저-전압 판독 동작을 수행하기 위해 필요한 회로를 포함한다. 판독-기록 회로 블록(9)에 대한 상세사항은 아래에서 제공된다.
직렬로 연결된 래치를 갖는 멀티레벨 듀얼-시프트 레지스터 블록(10)은 데이터 입력 및 출력단자와 메모리 어레이(1 및 2)사이에 놓인다. 메모리 어레이(1)에 기록될 데이터는 블록(10)에 대한 데이터 인(DATA IN)(25)라인을 통해 메모리 어레이(1)로 직렬로 이동된다. 메모리 어레이(1)로부터 판독되는 데이터는 메모리 어레이(1)로부터 블록(10)으로 이동되고 그 후 블록(10)으로부터 데이터 아웃(DATA OUT)(26)라인을 통해 직렬로 전송된다. 상세 설명은 이하에서 제공된다. 시스템 제어 로직 블록(15)은 적절한 시스템 동작을 허용하기 위해 필요한 제어 및 시퀀싱 회로를 포함한다. 테스트 모드 제어 및 로직(17) 블록은 칩의 전체 기능 테스팅을 허용하는 회로를 포함한다. 테스트 모드의 사용을 통해, 칩은 칩에 대한 더욱 고속이고 효율적인 확인을 허용하는 다양한 대안 테스트 구성으로 재구성된다. 이들 테스트 모드는 일반적으로 공장에서 확인 페이즈에서 액세스되지만 소정의 테스트 모드도 여분블록(5)을 사용하여 어레이 보수 테스트 모드와 같이 현장에서 액세스될 수 있다.
프로그램/소거/판독 알고리즘 블록(18)은 메모리 어레이(1)로부터 디지털 데이터의 지능 프로그래밍, 소거 및 판독을 수행하기 위한 모든 제어 및 시퀀싱회로를 제공한다.
오실레이터 블록(19)은 고전압 생성을 위한 클록 신호를 발생하며 프로그램/소거/판독 알고리즘 블록(18)을 위해 그리고 기타 시스템 클록킹 및 동기화 목적을 위해 클록신호를 제공한다. 대안으로, 오실레이터 블록(19)이 칩 상에 설비되지 않는다면, 이것의 출력신호는 반드시 집적회로의 외부에서 공급되어야만 한다.
전하펌프(20) 블록은 칩 상에 고전압을 발생시킨다. 고전압 셰이핑 및 제어 블록(20)은 전하펌프 블록(20)의 출력신호를 수신하고 소정 상승 및 하강 시간으로 고전압 펄스를 적절히 형성한다. 고전압 펄스 셰이핑은 집적회로의 동작에 대한 장기간 신뢰성을 위해 매우 중요하다. 고전압 셰이핑된 펄스는 또한 외부적으로 제공될 수 있다. 또는 셰이핑되지 않은 고전압은 외부 소스로부터 제공될 수 있고, 온-칩 회로로 적절한 상승 및 하강 시간으로 펄스 셰이핑될 수 있다.
비휘발성 스크래치 패드 메모리 및 레지스터 블록(22)은 비휘발성 메모리 어레이(1)의 메모리 셀과 마찬가지의 메모리 셀을 갖는다. 이들 메모리 셀은 외부 시스템 하우스 키핑(house keeping) 및 특성 필요조건을 위해 적절히 구성되어 통상적으로 사용된다. 오디오 레코드 및 플레이 백 시스템에서, 예를들어, 비휘발성 스크래치 패드 메모리 및 레지스터 블록(22)은 메시지의 수 및 이들 메시지가 기록되는 시간에 관한 정보를 포함한다. 비휘발성 스크래치 패드 메모리 및 레지스터내의 데이터는 메모리 셀당 단일 또는 다수 비트로서 저장될 수 있다.
온-칩 밴드 갭 기준 블록(23)은 집적회로의 동작을 위해 필요한 아날로그 전압 및 전류 기준을 발생시킨다. 이들 전압 및 전류기준은 온도 및 파워 공급 변동사항을 보상한다. 시스템 성능은 넓은 범위의 온도 및 파워 공급 범위에 대해 안정화된다.
메모리 셀의 일반적인 판독 동작
이제부터, 전류-모드 동작이 메모리 셀당 복수 비트 판독에 대해 일반적으로 설명된다. 전류-모드 판독은 고속 액세스 시간이라는 이점을 갖는다. 도 2A는 단일 트랜지스터 메모리 셀을 이용하여, 전류-모드의 판독을 위한 일반적인 회로 배열을 나타낸다. 이러한 일반적인 회로배열의 구조 형태는 기타 셀 구조에도 응용될 수 있다.
비휘발성 메모리 셀(30)은 전형적으로 인버터 모드로 연결된다. 셀(30)을 형성하는 트랜지스터의 소스(31)에서의 전압(Vs)은 접지된다. 메모리 셀(30)의 제어 게이트(36)는 적절한 전압(Vg)에 연결되거나, 파워 소스 전압에 스위칭된다. 메모리 셀(30)의 일부분인, 메모리 어레이의 열 라인(32)의 일부를 형성하는 메모리 셀(30)의 드레인은 일반적으로 전류 센스 증폭기(33)에 연결된다. 비휘발성 메모리 셀(30)은 소정의 선택회로(간략화를 위해 도면에 도시되지 않음)를 통해 열 라인(32)에 연결된다. 전류 센스 증폭기(33)는 일반적으로 비교를 목적으로 기준 전류 입력 라인(34)에 연결된다. 비휘발성 메모리 셀(30)을 통한 열 라인(32) 전류와 기준 전류 라인(34)사이의 비교의 결과는 로직 출력 라인(35)에서 로직 레벨로서 발생된다.
셀 당 단일 비트에 대해, 메모리 셀(30)을 통한 전류의 단순한 존재 및 비존재가 결정된다. 메모리 셀 당 다수 비트에 대해, 셀(35)을 통과하는 전류량은 입력 라인(34)에서 기준전류를 변경함으로써 설정된 양의 전류와 비교된다. 로직 출력(35)에서의 신호는 저장된 비트를 결정하기 위해 디코딩된다. 예를들어, Mehrotra등에 의한 미합중국 특허 제 5,172,338 호는 전류-모드 판독을 이용하여 복수비트 판독 체계를 설명하며 다양한 대안 실시예를 보여준다. 그러나, 전류-모드 판독이 본 발명에서 사용될 수 있는 반면에, 전압-모드에서의 메모리 셀의 판독이 바람직하다. 이것은 전류-모드 기술과 비교하여 파워 소비를 감소시키며 오디오 레코드 및 플레이백 시스템과 기계식 자석 디스크 대체 시스템과 같은 낮은 파워, 비교적 저속 액세스 응용에 더욱 적합한 셀 메모리 집적회로 당 다수 비트가 되게 한다.
전압-모드 판독에서, 비휘발성 메모리 셀(30)은 도 2B에 도시된 바와 같이, 단일 트랜지스터 메모리 셀을 이용하여 소스 폴로워 모드에서 연결된다. 일반적인 전압-모드 특징구조는 기타 셀 구조에도 응용될 수 있다. 셀(30)을 형성하는 트랜지스터의 소스(31)는 밴드 갭 기준과 같은 안정 전압 기준으로부터 조정된 공급 전압(Vs)에 연결된다. 제어 게이트(36)는 또한 셀(30)의 드레인에서 최고 예상 전압(Vd)의 정확한 판독을 허용하기에 충분히 높은 전압 또는 소스(31)와 동일한 공급전압에 연결된다. 안정된 일정한 바이어스 전류회로(37)는 접지와 트랜지스터의 드레인 사이에 연결되고, 또한 도 2A에서와 같이, 메모리 어레이의 열 라인(32)의 일부를 형성한다. 고정된 바이어스 전류의 양은 0.5 마이크로암페어 내지 5.0 마이크로암페어 사이의 범위로 그 양이 작다. 이 작은 전류량은 복수 판독 사이클 동안 전자의 지나친 누적 트래핑을 방지함으로써, 메모리 셀(30)의 오류 판독을 방지한다. 선택회로(도시되지 않음)를 통하여 열 라인(32)에 연결된 드레인 전압은 Vg-Vgd와 동일하고, 여기서 Vgd는 바이어스 전류회로(37)에 의해 유도된, 전류를 흐르게(source) 하는데 요구되는 메모리 셀(30)의 게이트-드레인 전압이다.열라인(32)의 일부인 트랜지스터의 드레인은 전압 센스 증폭기(38)의 입력단자에 연결된다. 전압 센스 증폭기(38)는 또한 기준 전압 입력라인(39)과 로직 출력 라인(40)을 가진다. 열 라인(32)인 트랜지스터 드레인에서의 전압과 기준 전압 라인(39)에서의 전압은 비교되어 결과 로직 출력 신호가 로직 출력 라인(40)에 제공된다. 전압-모드에서의 판독을 위해 필요한 전류는 전류-모드에서 보다 훨씬 적다. 따라서 전압-모드에서의 판독은 더욱 낮은 파워 손실을 갖는다.
라인(32)에서 얻어지는 전압은 비휘발성 메모리 셀(30)의 부동 게이트(36)상의 음전하(전자)량에 좌우된다. 부동 게이트상의 대량의 전하는 셀(30)의 임계전압을 증가시킨다. 더욱 높은 임계전압은 셀(30)의 게이트-드레인 전압을 증가시킨다. 라인(32)에서의 전압은 접지에 대해 더 낮다. 역으로, 부동 게이트의 전하량이 작을 때, 셀(30)의 임계전압은 하강되고 Vgd는 감소된다. 라인(32)에서의 전압은 접지에 대해 더 높다. 부동 게이트상의 전하량을 제어함으로써, 적절한 리드백(read back) 전압이 라인(32)에서 발생된다. 네거티브 전하(전자)를 부동 게이트로 주입하는 프로세스는 부동 게이트 또는 메모리 셀을 "소거"하는 것으로 일컬어지고 부동게이트로부터 전하를 제거하는 것은 부동 게이트 또는 메모리 셀을 "프로그래밍"하는 것으로 일컬어진다.
단일 메모리 셀로부터 복수비트를 판독하는 동안, 트랜지스터의 드레인에서의 전압은 기준 전압라인(39)에서의 여러 전압과 비교된다. 라인(40)에서의 로직 출력은 그후 적절한 비트를 규정하기 위해 디코딩된다. 메모리 셀(30)에 대한 소스 폴로워 연결로, 데이터 액세스는 전체 열 라인(32)이 반드시 작은 메모리 셀을통해 풀 업되어야 하기 때문에 느려지게 된다. 특정 응용에선, 이러한 저속 액세스율은 허용된다. 아래에서 설명되는 바와 같이, 멀티레벨 듀얼 시프트 레지스터는 효율적으로 판독 액세스 시간을 개선시킨다.
메모리 어레이의 구성
도 3은 비휘발성 메모리 어레이(1)와 비휘발성 기준 어레이(2)의 구조를 예시한다. 기준 메모리 어레이(2)내의 메모리 셀은 어레이(1)에서 선택된 메모리 셀에 저장된 비트를 결정하기 위해 전압 센스 증폭기에 대한 비교 기준 전압을 발생시키는데 사용된다. 본 명세서의 바람직한 실시예에서, 각각의 어레이(1 및 2)의 메모리 셀 당 4 비트가 저장된다. 상기한 바와 같이, 바람직한 실시예의 각각의 블록은 행으로 이루어진다. 각각의 행은 기준 메모리 셀 및 어레이 메모리 셀로 이루어진다. 행의 모든 셀은 동시에 소거되고, Y-멀티플렉서 멀티플렉싱 체계에 좌우되어 단지 행의 일부분만이 동시에 프로그램 및 판독된다. 메모리 셀 당 4개 비트가 저장되기 때문에, 행 당 16개 기준 메모리 셀이 존재한다. 본 실시예에서, 각각의 Y-드라이버는 8개의 메모리 셀을 구동하며 따라서 기준 어레이(2)내의 16개 셀로 된 행에 대해 두 개의 Y-드라이버(42)가 있다. 이들 Y-드라이버(42)는 REFY-드라이버로 표기된다. 도 3에서, 메모리 어레이(1)에 대해 단지 3개의 Y-드라이버(42)가 예시되어 있다. 이들은 M Y-드라이버(42)이다. 도시된 3개의 메모리 어레이 Y-드라이버는 Y-드라이버(0) 내지 Y-드라이버(2)로 표기되어 있다. 도 1의 밴드갭 기준 블록(23)의 일부분인 기준 임계 분할 전압 발생블록(44)은 각각이 기준전압 REFB0-REFB15중의 하나를 갖춘 16개 기준라인을 REFY-드라이버(42)내로 구동하고, 도 1의 블록(23)의 일부분인 어레이 임계 분할 전압 발생 블록(43)은 각각이 기준 전압 REFA0-REFA15중의 하나를 갖춘 16개 기준 라인을 어레이 Y-드라이버(41)내로 구동한다. REFA0-15과 REFB0-15 신호간의 전압관계는 도 10에 도시되어 있다.
기록 동작 동안, WR 라인(46)상의 기록(WRITE) 신호는 하이이고, N-채널 트랜지스터(45)(점선으로된 정방형으로 표시됨) 셋트를 턴 온시킨다. 블록(43)의 16개 REFA0-15 기준전압은 Y-드라이버 기준 전압라인 RFL015에 전달된다. 블록(43)으로 부터의 이들 기준 레벨 전압(REFA0-REFA15)는 메모리 어레이(1) 셀에 선택적으로 프로그래밍된다. 마찬가지로, 블록(44)으로 부터의 기준전압(REFB0-REFB15)은 어레이(2)의 기준 셀로 선택적으로 프로그래밍된다.
판독 동작 동안, WR 라인(46)상의 기록(WRITE) 신호는 트랜지스터(45)를 턴 오프하도록 로우로 구동된다. 반면에, 트랜지스터(47) 셋트(점선 정방형으로 표시된)는 어레이(2)의 기준 셀에 저장된 기준 REFB0-15 출력 전압을 Y-드라이버(41) 기준 전압라인 RFL015에 전달하기 위해 턴 온된다. 기준 어레이(2)의 셀로부터 리드백되고 저장된 REFB0-REFB15 전압은 아래에서 설명되는 2진 검색 기술을 통해 메모리 어레이(1)의 셀에 저장된 디지털 비트를 확인하기 위해 기준전압으로서 사용된다. 바람직한 실시예에서처럼 행 또는, 블록 당 기준 셀의 사용은 온도 변동등을 공통모드에 배치시킴으로써 파워 공급 및 온도 변동을 없앤다. 어레이(1 및 2)의 메모리 셀은 동일한 온도 변동에 영향을 받기 쉽다. 어레이(2)의 기준 셀은 또한 어레이(1)의 메모리 셀에서와 같은 동일 수의 프로그램 및 소거 사이클에 영향을 받기 쉬우며, 이렇게하여 공통모드에서 행 또는 블록에서의 셀의 장기간 에이징 효과를 나타낸다. 이러한 기준 매커니즘은 더 낮은 전류 리드백 모드라는 이점을 가지며 이미 설명된 기술과 비교하여, 디지털 비트에 대한 정확한 리드백 및 더욱 장기간의 양호한 신뢰도를 허용한다. 온-칩 임계 전압 발생(보상된 파워공급 및 온도)블록(44 및 43)은 이러한 분야에서의 종래 효과에 비해 더욱 높은 신뢰도를 생성한다. 블록(43 및 44)은 임계 분할 전압을 발생시키기 위해 비휘발성 메모리 셀을 사용하지 않지만, 레지스터, 연산증폭기 및 밴드갭 전압원과 같은 더욱 신뢰성 있고 안정한 성분에 좌우된다. 따라서 본 발명은 온도 및 파워 공급 변동에 대해 개선된 장기간의 신뢰도 및 정확도와 안정성을 갖는다.
본 발명의 또다른 실시예에서, 기준 어레이(2)의 셀이 맨 먼저 프로그래밍된다. 이어 어레이(2)로부터의 프로그램된 기준 셀의 출력은, 도 10에 도시된 바와 같이 프로그램된 기준 레벨사이의 중간에 프로그램된 레벨을 두기 위한 오프셋트와 함께, 메모리 어레이(1)의 셀을 선택적으로 프로그램하는데 사용된다. 이 방법은 기준 셀을 맨 처음 프로그램하기 위해 블록(43)을 필요로 하지 않지만 추가의 시간을 필요로 한다.
데이터를 위한 듀얼 시프트 레지스터
도 4는 도 1에 도시된 멀티레벨 듀얼 시프트 레지스터 블록(10)에 대한 블록 레벨 표현이고 도 3의 Y-드라이버(41)의 각각의 일부분이다. 멀티레벨 듀얼 시프트 레지스터 블록(10)은 두 개의 뱅크(A 및 B)로 구성되는 래치를 갖는다. 래치로 이루어진 각각의 뱅크는 대형 시프트 레지스터를 형성하기 위해 직렬로 연결된다.각각의 뱅크는 각각의 Y-드라이버(41)에 대해 4개의 래치를 갖는다. 도 5에서, 각각의 Y-드라이버(41)에 대해 기록동작 동안 데이터는 블록(10)의 듀얼 시프트 레지스터를 통해 직렬로 입력되며 판독동작 동안 데이터는 블록(10)의 듀얼 시프트 레지스터를 통해 직렬로 출력된다. 데이터 정보는 기록 동작 동안 각각의 Y-드라이버(41)내에서 최상위(top)로부터 최하위(bottom)로 이동하고 판독 동작 동안 최하위(bottom)로부터 최상위(top)로 이동한다. 일반적으로, 모든 Y-드라이버(41)에 공통인 신호는 수평으로 이동한다.
물론, Y-드라이버 래치의 깊이(depth)는 하나의 메모리 셀에 저장된 비트의 수에 좌우된다. 바람직한 실시예에서, 각각의 셀에 4개의 비트가 저장된다. 그러므로, 각각의 Y-드라이버(41)당 4개의 래치가 존재한다. 예를들어, 도 4에서, Y-드라이버(0)는 4개의 직렬 연결된 래치(60-63)를 가지며 Y-드라이버(1)는 4개의 래치(65-67)를 가진다. 계속해서, Y-드라이버(M-1)는 직렬연결된 맨 마지막 4개의 래치를 갖는다. M은 Y-드라이버의 갯수이므로, 래치의 전체 수는 4 x M이다. 모든 래치가 시프트 레지스터를 형성하도록 긴 직렬링크에서 모든 Y-드라이버(41)에 걸쳐 연결됨을 유의해야 한다. 모든 래치의 진정한 보상출력은 도 6을 참조하여 아래에서 설명되는 바와 같이, 병렬이다.
두 개의 시프트 레지스터, 뱅크A 및 뱅크B는 각각 전송 스위치(145 및 146)를 통해 데이터 인(DATA IN)라인(25)과 데이터 아웃(DATA OUT)라인(26)에 연결된다. REGSEL 제어라인(147)이 하이일 때, 데이터 인 라인(25)과 데이터 아웃라인(26)이 스위치(145)를 통해 뱅크A 시프트 레지스터에 연결된다. REGSEL제어라인(147)이 로우일 때, 데이터 인 라인(25)과 데이터 아웃라인(26)이 스위치(146)를 통해 뱅크B 시프트 레지스터에 연결된다. 라인(29)상의 SHFT CLK 신호는 시프트 레지스터를 클록킹한다. SHFT CLK 신호의 매 사이클에 따라, 데이터 비트는 다음 래치로 이동한다. 예를들어, 래치(60)의 비트는 래치(61)로 이동하고 래치(61)의 비트는 래치(62)로 이동하는 등이다. 듀얼 시프트 레지스터의 정상동작 동안, 하나의 뱅크가 항상 직렬모드에서 동작하며 다른 뱅크는 병렬모드에서 동작한다. 직렬모드에 있는 뱅크는 데이터 인 라인(25) 및 데이터 아웃 라인(26)에 직렬로 연결된 데이터 단자로부터 데이터를 수신하거나 판독한다. 동시에, 병렬모드에 있는 기타 뱅크는 병렬로 어레이(1)의 메모리 셀로부터 데이터를 수신하거나 이 메모리 셀에 데이터를 적재한다. 직렬모드에 있는 뱅크가 데이터에 대해 자신의 직렬동작을 완료함에 따라, 다른 뱅크는 동시에 어레이(1)로부터 및 어레이(1)로 자신의 병렬동작을 완료한다. 그후 REGSEL 라인(147)의 상태를 변경함으로써 직렬뱅크는 병렬모드로 전환되고 병렬뱅크는 직렬모드로 전환된다. 이러한 직렬로부터 병렬로 및 그 역으로의 동기 스위칭은 메모리 어레이(1)로 부터의 판독 및 메모리 어레이(1)로의 기록 동안 연속적으로 발생한다. M Y-드라이버가 있으므로, M메모리 셀은 병렬로 기록된다. 셀 당 4개의 비트가 기록되므로, 전체 4 x M 비트가 병렬로 기록된다. 이것은 본질적으로 단일 비트 동작에 비해 4 x M 만큼의 고속 기록율을 제공한다. 마찬가지로 4 x M 비트가 병렬로 판독되고 그후 4 x M 만큼의 고속 판독율을 제공하여 시프팅된다. 사실상, 판독율은 고속 클록율로 시프트 레지스터를 클록킹함으로써 더욱 고속으로 수행될 수 있다. 최대 클록율은 직렬 시프팅 동작 동안 병렬 데이터가 래치로 적재되는데 필요한 시간에 의해 제한된다. 따라서, 상기한 바와 같이, 멀티레벨 듀얼 시프트 레지스터 블록(10)은 메모리 셀 어레이(1)에 대한 더욱 고속의 판독 및 기록 액세스 시간을 허용한다.
판독 및 기록동작 동안 뱅크(A)와 뱅크(B)간의 스위칭은 비동기적일 수 있다. 예를들어, 기록 동작동안, 직렬모드에서 뱅크의 래치가 병렬모드에 있는 기타 뱅크의 래치가 복수 비트로 메모리 셀을 프로그램할 수 있기 전에 적재된다면, 두 시프트 레지스터간의 직렬 및 병렬 모드의 스위치는 병렬모드 부분의 뱅크가 자신의 프로그래밍 동작을 완료할 때 까지 대기하여야만 한다. 역으로, 만일 병렬모드 프로그래밍 동작이 제 1 뱅크의 직렬 동작이 완료되기 이전에 완료된다면, 병렬모드 뱅크는 직렬모드 뱅크에 데이터가 적재될 때 까지 대기하여야 한다. 판독 동작에 대해서도 동일하다. 따라서 듀얼 시프트 레지스터 동작에 대한 동기 및 비동기 동작이 시스템 제어 로직 블록(15)(도 1에 도시된)의 적절한 회로 구현을 통해 가능하다. Y-드라이버(0)의 래치(60-63) 및 Y-드라이버(1)의 래치(64-67)에 대한 상세사항은 도 6에 도시되어 있다.
듀얼 시프트 레지스터와 메모리 어레이간의 데이터
도 5는 멀티레벨 듀얼 시프트 레지스터 블록(10), 판독-기록 블록(9)과 Y-멀티플렉서 블록(8)을 갖춘 Y-드라이버(41)의 구성을 예시한다. 개별 Y-드라이버(41)는 각각 동작 및 회로 상세사항면에서 동일하다. 단지 Y-드라이버(0)와 Y-드라이버(1)만 도시되어 있다. Y-드라이버(M-1)까지의 기타 Y-드라이버(M-1)는 점선으로 도시되어 있다.
도 7은 Y-드라이버(41)의 각각의 판독-기록 블록(9)의 기준 멀티플렉서(50)에 대한 회로 상세사항을 예시한다. Y-드라이버(41)내의 각각의 래치의 진정한 보상 출력신호는 기준 멀티플렉서(50)에 전달된다. Y-드라이버(41)( 이경우엔 Y-드라이버(0))내의 4개 래치의 특정 비트에 좌우되어, 기준 멀티플렉서(50)는 기준 전압라인(RFL0-RFL15)중의 하나를 멀티플렉서(50)의 RFLOUT 출력단자에 연결한다. 라인(60A,61A,62A,63A 및 60B,61B,62B,63B)상의 신호는 도 6에 도시된 바와 같이, 각각의 Y-드라이버(41)의 4개 래치로부터 진정한 보상 출력신호(AA,AB,BA,BB,CA, CB,DA 및 DB)를 운반한다.
기준 멀티플렉서(50)는 종래기술에서 흔히 알려진 바와 같이, 본질적으로16입력-1출력(16-to-1) 멀티플렉서이다. 도 7에서 알 수 있는 바와 같이, RFL0-15 신호 중의 단지 하나만이 래치의 출력단자(60A 내지 63B)로부터, 신호(60A 내지 63B)에 좌우되어, 출력신호(RFLOUT)로서 나타난다. 트랜지스터(T11 내지 T164)는 N형 트랜지스터이고 멀티플렉서(50)의 동작이 이해되어야 한다. 멀티플렉서의 사이즈는 하나의 메모리 셀에 저장되는 비트의 수에 좌우된다. 예를들어, 메모리 셀 당 6비트 저장 시스템은 64입력-1출력(64-to-1) 멀티플렉서를 필요로 한다.
도 8A는 판독-기록 블록(9)의 고전압 스위치(54), 프로그램/판독 제어회로(53), 래치(52) 및 전압 비교기(51)의 상세사항을 도시한다. 도 8A의 회로는 Y-드라이버(41)의 각각에 공통이다. 전압 비교기(51)는 트랜지스터(70-76)를 갖는다. 트랜지스터(70 및 71)는 P-채널 트랜지스터이고 나머지는 N-채널 트랜지스터이다. 도 1의 블록(23)으로 부터의 라인(198)상의 VBIAS 전압은전압비교기(51)를 위해 적절한 전류 바이어싱을 제공한다. 전압비교기(51)의 회로는 종래기술에서 공지되어 있다. 트랜지스터(73)의 게이트에 대한 신호 라인(200)상에서의 전압이 트랜지스터(72)의 게이트에 대한 신호 라인상에서의 RFLOUT 전압 보다 약간 높을 때마다, 전압비교기 출력 라인(199)상의 SET 출력도 약간 높고, 그 반대도 마찬가지이다. 트랜지스터(73)의 게이트는 일반적으로 비반전 입력단으로 칭해지고 트랜지스터(72)의 게이트는 일반적으로 반전 입력단으로 칭해진다. 아래에서 설명되는 신호 라인(200 및 206)은 비반전 입력단을 Y-멀티플렉서(55)에 연결한다. 두 라인(200 및 206)은 어레이(1)의 셀에 저장된 복수 비트를 판독하기 위해 경로를 형성한다. 상기한 바와 같이, 반전 입력단은 기준 멀티플렉서(50)의 출력인 RFLOUT 신호를 수신한다. 전압비교기(51)의 SET 출력라인(199)은 트랜지스터(80)의 게이트인 래치(52)의 입력 단자에 연결된다.
래치(52)는 트랜지스터(80 내지 85)를 갖는다. 트랜지스터(82 및 83)는 P-채널 트랜지스터이고 나머지는 N-채널 트랜지스터이다. 래치(52)는 SET 출력라인(199)에 연결된 트랜지스터(80)의 게이트인 입력노드와 RESET 입력라인(202)에 연결된 트랜지스터(85)의 게이트인 또다른 입력노드를 갖춘 고전적인 교차 결합된 인버터(cross coupled inverter) 유형이다. 이 래치회로 및 래치회로의 동작은 집적회로 설계자들에겐 공지되어 있다. 트랜지스터(81 및 82)는 하나의 인버터를 형성하고 트랜지스터(83 및 84)는 다른 인버터를 형성한다. 래치(52)의 출력노드는 신호라인(201)에 의해 프로그램 판독 제어회로(53)에 연결된다. SET 라인(199)상의 신호가 하이 또는 펄싱된 하이이면, 출력라인(201)상의래치 출력은 하이이다. RESET 라인(202)이 하이 또는 펄싱된 하이이면, 래치 출력라인(201)상의 신호는 로우이다. SET 라인(199) 및 RESET 라인(202)상의 신호는 절대로 동시에 하이가 아니다.
프로그램/판독 제어회로(53)는 두 개의 AND 게이트(88 및 89) 및 두 개의 인버터(86 및 87)를 갖는다. PROG(프로그램) 라인(204)은 이 회로에 대한 입력이다. PROG(프로그램) 라인(204)상의 신호는 기록모드가 액티브일 때 즉, 기록동작일 때 하이이고, 판독모드가 액티브일 때 즉 판독동작일 때 로우이다. PROG가 하이(기록모드가 액티브일 때)일 때, AND 게이트(88)의 출력은 래치(202)로부터의 출력라인(201)의 상태에 좌우된다. 래치 출력라인(201)이 로우이고 라인(204)상의 PROG 신호가 하이이면 라인(205)상의 AND 게이트(88)의 출력은 하이이고, 그 역도 마찬가지이다. PROG 라인(204)상의 PROG 신호가 하이(기록 모드가 액티브)이면, AND 게이트(89)의 출력은 로우이다. AND 게이트(89)의 출력라인(203)은 트랜지스터(100)의 게이트에 연결된다. 기록 동작 동안, 트랜지스터(100)는 턴 오프되고 신호가 Y-멀티플렉서(55)에 연결된 라인(206)으로부터 라인(200)으로 통과하는 것을 허용치 않는다. 라인(200 및 206)은 판독 경로의 일부를 형성한다.
고전압 스위치(54)는 인버터(90), 두 개의 N-채널 트랜지스터(91 및 94), 커패시터(92) 및 고전압 트랜지스터(93)를 갖는다. 고전압 스위치(54)는 라인(205)이 하이일 때 HV 라인(209)상의 고전압이 고전압 셰이핑 및 제어블록(21)(도 1)으로부터 라인(206)으로 통과하는 것을 허용하거나, 라인(205)이 로우일 때 HV 라인(209)상의 고전압이 라인(206)으로 흐르는 것을 봉쇄하는 전송게이트로서 작동한다.
신호라인(200 및 206)에 의해 형성된 판독 경로에 연결된 트랜지스터(101 및 102)는 전류부하를 판독동작 동안 선택된 비휘발성 메모리에 제공한다. VB 라인(208)은 밴드갭 기준 블록(23)(도 1)으로부터 트랜지스터(102)의 게이트로 형성된 전류 바이어스 라인이다. 트랜지스터(102)는 판독모드 동안 부하 전류의 소스로서 동작한다. VCTL 라인(207)에 연결된 자신의 제어 게이트를 갖춘 트랜지스터(101)는 부하전류를 턴 온 및 턴 오프시키기 위한 스위치로서 작용한다. 인버터(103 및 104)는 전압비교기(51)로부터 라인(199)상의 SET출력을 버퍼링하며 판독동작 동안 판독 데이터 라인(210)상에 출력신호를 제공한다. 라인(210)은 자신의 대응 래치에 연결되고(도 6을 참조) 라인(206)은 자신의 대응 Y-멀티플렉서(55)에 연결된다. 따라서 전압모드에서의 판독동작을 위해 트랜지스터(101 및 102)는 바이어스 전류회로(37)로서의 역할을 하고 전압비교기(51)는 도 2B의 전압 센스 증폭기(38)로서의 역할을 한다.
도 8B는 기준 Y-드라이버(42)의 판독-기록 블록(9)을 도시한다. 전압비교기(51), 래치(52), 프로그램 판독 제어회로(53) 및 고전압 스위치(54)는 메모리 어레이(1)를 위한 Y-드라이버(41)에서와 동일하지만, 한번에 8개의 기준 메모리 셀을 판독하기 위한 수정사항이 존재한다. 판독 동작동안, 기준 Y-드라이버(42)는 이 드라이버에 연결된 모든 기준 셀을 판독한다. 본 실시예의 각각의 기준 Y-드라이버(42)를 위한 8개의 기준 셀이 있으므로, 트랜지스터(111 및 112)에 의해 형성된 8개의 전류부하가 있으며, 각각의 트랜지스터 출력 셋트는 점선상자로 나타나 있다. 8개의 VCTL0-VCTL07 라인은 전류부하를 그들의 각각의 판독 라인(220-227)에 연결시키기 위해 하이로 강제된다.
기록 동작 동안, REF Y-멀티플렉서(56)에 의해 선택되는 바와 같이 기준 셀중의 단 하나만이, 도 8에 도시된 것처럼, 기준 Y-드라이버(42)에 기록된다. 제어라인(MCTL0-MCTL7)중의 소정의 하나가 하이일 때, 비트 라인 측 RVD(도 9A)는 도 8B의 판독 경로 라인(260-267)에 연결된다.
판독 동작 동안, 모든 VCTL0-VCTL07 및 MCTL0-MCTL07 제어라인이 하이이고; 이것은 모든 기준 셀이 병렬로 판독될 수 있게 한다. 모든 VCTL0-VCTL07 제어라인은 하이이고 또한 기준 셀의 각각의 판독 경로 상에 전류부하를 둔다. 판독 동작에서 판독신호(219)도 기준 셀로부터의 판독 전압이 RFL라인으로 전달되어 질 수 있도록 하이이다. 기준셀(0-7)로부터 리드백 된 8개 기준전압은 기준 Y-드라이버(0)를 통해 각각 RFL(0-7)신호 라인에 전달되며 기준셀(8-15)로부터 병렬로 리드백 된 8개 기준전압은 기준 Y-드라이버(1)를 통해 RFL(8-15)신호 라인에 전달된다. 본 실시예에서 전압(REFB015)(도 10)은 각각 기준 셀(0-15)로 프로그래밍된다. 하이인 라인(219)상의 판독 신호때문에, 트랜지스터(211)는 오프이고 따라서 리드백 전압신호는 비교기 입력라인(200)에 전달되지 않는다. 트랜지스터(110 및 93)가 Y-드라이버(41)를 통해 어레이(1)의 메모리 셀에 대해 발생하는 바와 같이 모든 기준 셀에 대해 기록 동작 모드 동안 동일한 기능성을 허용하도록 모든 라인상에 마찬가지로 위치됨을 주목하라.
도 8C에 도시된 기준 Y-멀티플렉서(56)에서, 각각의 MCTL신호는 3개의 일련의 트랜지스터(M1,M2,M3)를 구동한다. 이 배열은 메모리 어레이(1) 셀이 Y-멀티플렉서(55)에 선택될 때마다 일련의 3개의 트랜지스터가 있으므로, 어레이(1)에 대해 Y-멀티플렉서(55)에 의해 제공되는 바와 같은 동일한 임피던스를 라인상에 제공한다. 이것은 메모리 어레이(1)와 기준 어레이(2)의 셀 사이의 특성에 부합하는 더욱 양호한 기록 및 보다 중요하게는 판독 모드를 달성한다. 도 8A의 인버터(103 및 104)는 도 8B에서 제거되었다. 이것은 판독 동작에서 디지털 비트가 메모리 어레이(1)의 셀로부터 판독되고, 반면에 기준 전압레벨은 기준 어레이(2)의 셀로부터 판독되기 때문이다.
도 9A는 메모리 어레이(1)에 대한 Y-드라이버(41)를 위한 Y-멀티플렉서(55)를 도시한다. Y-멀티플렉서(55)는 기준 멀티플렉서(50)와 마찬가지이다. 본 실시예에서 Y-멀티플렉서(55)는 8입력-1출력 멀티플렉서이다. 멀티플렉서의 유형은 셀 사이즈 및 Y-드라이버의 회로 수에 좌우되어 변한다.(N 내지 1) 설명된 Y-멀티플렉서에 대해, 단일 전송경로는 Y-카운터로 부터의 Y-주소 신호(M0A-M2A 및 M0B-M2B)에 좌우되어 VD0 내지 VD7인 라인중의 하나와 라인(206)사이에 연결된다. VD0 내지 VD7은 메모리 어레이(1)의 열 라인이다. 프로그램 및 소거 동작 동안, 신호는 라인(206)으로부터 라인(VD0-7)으로 전달된다. 판독동작 동안, 신호는 라인(VD0-7)으로부터 라인(206)으로 전달된다.
도 9A는 어레이(1)의 소정의 갯수에 대한 비휘발성 메모리 셀에 대한 결선을 도시한다. 본 실시예에서, 하나의 X-디코더는 어레이(1)의 4개 행을 구동하며 하나의 Y-드라이버는 8개의 열을 구동한다. 각각의 행은 본 실시예에서 블록으로 고려된다. 기타 실시예에서, 복수 행은 하나의 단일 블록을 형성할 수 있다. 단일 X-디코더에 의한 행의 선택은 상기한 바와 같이, X-카운터로부터 PA 내지 PD인 4개의 X-주소 신호를 수신하는 X-멀티플렉서(58)에 의해 행해진다. 이러한 기본 구조는 어레이의 사이즈를 증대시키기 위해, 어레이의 행의 수를 증가시키도록 X-방향으로 확장되고 어레이의 열의 수를 증가시키도록 Y-방향으로 확장된다.
도 9A는 또한 기준 어레이(2)와 기준 멀티플렉서(56)를 도시한다. 블록 당 기준 어레이로부터 16개 기준 셀이 있다. 블록이 X-멀티플렉서(58)를 통해 선택될 때 마다, 기준 및 어레이 셀이 선택된다. MCTL0-MCTL7 라인은 기준 Y-멀티플렉서(56)를 구동한다.
본 명세서에서 설명되는 실시예에 대해, 한번에 프로그래밍되는 수보다 하나의 행에 8배 이상의 셀이 있다. Y-드라이버(42 및 41)는 행에 매 8번째 셀을 프로그래밍한다. 전체 8개 프로그래밍 사이클이 행의 모든 셀을 프로그래밍하는 데 필요로 된다. 따라서 셀(0, 8, 16...)은 제 1 프로그래밍 사이클에서 프로그래밍된다. 셀(1, 9, 17...)은 제 2 프로그래밍 사이클 등에서 프로그래밍되는 등으로 모든 셀이 프로그래밍된다. 8개 프로그래밍 사이클은 하나의 행을 프로그래밍한다. 동시에, 기준 셀(0 및 8)은 제 1 프로그래밍 사이클에서 프로그래밍된다. 기준 셀(1 및 9)은 제 2 프로그래밍 사이클 등에서 프로그래밍되고 8개의 프로그래밍 사이클이 모든 16개의 기준 셀에 대한 프로그래밍을 완료할 때까지 셀에 대한 프로그래밍이 계속된다.
REF Y-드라이버(0) 및 REF Y-드라이버(1)의 래치는 제 1 프로그래밍 사이클동안 각각 출력 0 및 출력 8에 설정되고, 제 2 프로그래밍 사이클 동안 각각 출력 1 및 출력 9에 설정되며, 이에 따라 도 3에 도시된 기준 발생 블록(44)에 의해 제공된 REFB0-15로부터 멀티플렉서(50)의 출력단자에서 적절한 RFLOUT 전압을 선택하기 위해 기준 Y-드라이버(42)의 기준 멀티플렉서를 설정한다. 이러한 기록 동작 동안, 기준 Y-드라이버(42)의 래치는 적절한 전압을 어레이(2)의 선택된 위치에서 기준 셀 내부로 프로그래밍하도록 내부적으로 설정된다. 동시에, Y-드라이버(41)의 래치는 메모리 어레이(1)에 저장되어야 할 데이터에 의해 외부적으로 설정된다. 물론, 행에 대한 프로그래밍 사이클의 수는 Y-멀티플렉서의 비율에 좌우된다. 8:1 Y-멀티플렉서는 8개의 프로그래밍 사이클을 필요로 하는 반면에 16:1 멀티플렉서는 16 프로그래밍 사이클을 필요로 한다.
메모리 어레이로 부터의 판독 동작
회로의 상세사항에서 전압 모드 판독 방법을 더욱 이해하기 위해, 도 9A를 참조한다. 본 실시예에서 어레이(1 및 2)에 공통인 소스라인은 조정된 공급전압(Vs)에 연결된다. 어레이(1 및 2)의 셀의 트랜지스터에 대한 연결은 도 9B에 도시되어 있다. 어레이(1)의 원으로 둘러싸이고 XX로 표시된 셀은 판독되는 것으로 가정한다. X-멀티플렉서(58)는 워드라인으로 칭해지는 라인(VG2)을 통해 블록(2)을 선택한다. 워드라인은 블록의 각각의 메모리 셀의 제어 게이트에 연결된다. 선택된 워드 라인은 접지에 대해 열 라인(VD4)에서 최고 예상 전압에 대한 정확한 판독을 허용할 수 있을 만큼 충분히 높은 전압 또는 Vs인 소스에 연결된 것과동일한 공급전압에 연결된다. Y-멀티플렉서(55)는 열 라인(VD4)을 라인(206)에 연결한다. 이제 도 8A를 참조하면, 라인(206)은 턴 온된 트랜지스터(100)를 통해 라인(200)에 연결된다. 판독 동작동안, PROG라인(204)은 로우이고 RESET 라인(202)은 하이이다. 이것은 트랜지스터(100)를 턴 온시키기 위해 하이가 되도록 트랜지스터(100)의 게이트(203)를 강제한다. 트랜지스터(101 및 102)의 조합은 라인(200)과 접지 사이에 전류원(도 2B에 바이어스 전류회로(37)로서 표현된)을 형성한다. 라인(200)은 또한 전압비교기(51)(도 2B에 전압센스 증폭기(38)로서 표시된)의 비반전입력단에 연결된다. 트랜지스터(101)는 전류원에 대한 스위치로서 작용한다. 트랜지스터(101)는 전압비교기(51)에 의한 적절한 전압비교를 달성하기 위해 짧은 주기동안 턴 온된다. 전력손실과 메모리 셀 트랜지스터의 산화물 층에 포획된 전하에 대한 전위는 최소화된다. 전압비교기(51)의 반전 입력단자에 연결된 RFLOUT 입력(도 2B에서 기준전압(39)으로서 표현된)은 도 5 및 도 7에 도시된 바와 같이 라인(RFL0-15)중의 하나로부터 기준 멀티플렉서(50)를 통해 선택된 바와 같은 적절한 기준 셀로부터 리드백된 전압이다. 전압비교기(51)에서 비교의 결과는 판독 데이터 라인(210)(도 2B의 로직 출력(40)으로 도시된)상에 놓인다. 판독 동작 동안, 고전압 스위치(54)는 턴 오프되고 고전압라인(209)은 고전압 트랜지스터(93)에 의해 라인(206)으로부터 분리된다.
상기한 바와 같이, 블록(10)의 듀얼 시프트 레지스터는 집적회로의 디바이스 수를 감소시키기 위해 기록 및 판독 동작에 이용된다. 기록 동작 동안 듀얼 시프트 레지스터의 동작은 이미 설명되었다. 판독 동작(도 6을 참조)에서,Y-드라이버(41)의 4개의 래치는 2진 검색 알고리즘을 통하여 프리셋트(preset)된다. 신호(비트3,비트2,비트1,비트0)는 도 12A 및 12B에 도시된 2진 검색 알고리즘에 따라 순차적으로 강제로 하이가 된다. 동작은 멀티레벨 듀얼 시프트 레지스터 중 하나의 뱅크의 리셋트B(RESETB) 라인상의 리셋트(RESET) 펄스로 시작한다. RESET 펄스는 듀얼 시프트 레지스터 중 하나의 뱅크상의 모든 래치를 리셋트시킨다. 2진 검색 알고리즘에 따라, 비트3 신호는 하이로 강제된다. 이것은 모든 Y-드라이버(41)에서 비트3 신호 라인에 연결된 모든 래치(래치0, 4, 8 등)에 대해 라인(63A)을 하이로 셋트시키고 라인(63B)을 로우로 셋트시킨다. 기준 멀티플렉서(50)의 RFL8 라인상의 전압은 각각의 Y-드라이버(41)의 RFLOUT 단자를 위해 선택된다.
동시에 이러한 판독 동작동안, RFL0-15 라인은 상기한 바와 같이, 기준 어레이(2)의 셀로부터 리드백된 전압에 의해 병렬로 구동된다. 2진 검색 알고리즘에 따라, 메모리 셀로부터 리드백된 전압이 각각의 드라이버내의 RFLOUT상의 선택된 전압 보다 높다면, 각각의 Y-드라이버(41)의 판독 데이터 라인상의 데이터 출력은 하이이다. 이것은 NAND 게이트(600)의 출력단자(601)를 로우로 강제하며(도 6을 참조), 이것은 비트3 라인에 연결된 래치를 셋트시킨다. 래치의 출력단자(602)에서의 신호는 라인(210)상의 데이터가 제거되는 경우에도 하이로 존재한다. 일단 래치가 셋트되면, 심지어 라인 비트3이 강제로 로우로 되는 경우에도, 출력단자(63A 및 63B)에서의 신호는 각각 하이 및 로우로 존재한다. 만일 메모리 셀로 부터의 리드백된 전압이 RFLOUT 단자에서의 전압 보다 낮으면, 판독 데이터라인(210)상의 신호는 로우이다. 이것은 NAND 게이트(600)의 출력단자(601)에서의 신호를 하이로 유지하도록 그리고 래치가 리셋트상태에 있도록 강제한다. 따라서, 신호 비트3가 로우로 강제되면, 래치 출력단자(63A 및 63B)에서의 신호는 각각 래치의 리셋트 상태인 로우 및 하이로 된다. 2진 검색 알고리즘은 비트2, 비트1 및 비트0라인을 각각 하이로 강제시킴으로써 계속된다. 각각의 Y-드라이버(41)내의 RFLOUT 라인과 판독 데이터 라인(210)상의 전압에 대한 비교 동작을 행한다. 연결된 래치는 만일 판독 데이터 라인(210)이 하이이면 셋트상태에 있거나 만일 리셋트 데이터 라인(210)이 로우이면 리셋트 상태로 남아 있다. 각각의 Y-드라이버(41)내의 래치의 셋트 또는 리셋트 상태에 따라서 RFL0-15 라인으로부터의 상이한 전압이 기준 멀티플렉서(50) 입력(63A,B 내지 60A,B)(래치의 출력)을 통해 RFLOUT 단자상에서 선택된다.
단일 메모리 셀로 부터의 4개 비트가 각각의 Y-드라이버내의 4개의 래치로 순차적으로 판독된다. 만일 메모리 셀당 N개 비트가 저장되었다면, Y-드라이버(41) 당 N개 래치 및 Y-드라이버 당 N비트가 2진 검색 알고리즘의 N사이클에서 판독된다. 모든 M Y-드라이버(41)는 동시에 그들의 각각의 래치를 로딩시킨다. 듀얼 시프트 레지스터의 하나의 뱅크상의 래치가 로딩된 후, 뱅크는 시프트 모드에 있게 되고 랫칭된 데이터는 그후 직렬로 이 뱅크로부터 클로킹 아웃된다. 데이터가 시프트 아웃되는 동안, 듀얼 시프트 레지스터의 기타 뱅크는 병렬 판독 모드에 있고 기타 M 셀의 데이터는 이 뱅크의 래치내로 판독된다. 이 뱅크가 자신의 래치를 로딩하는 것을 완료함에 따라, 이전 뱅크는 동시에 자신의 시프팅 동작을 완료한다. 메모리 셀로 부터의 데이터의 병렬 로딩 및 데이터의 직렬 시프팅에 대한 교대 동작은 매우 고속의 판독 액세스 시간을 제공한다.
판독 동작동안, 각각의 기준 Y-드라이버(42)내의 4개 래치의 상태는 사용되지 않는다. RFLOUT 라인은 기준 Y-드라이버(42)내에서 사용되지 않는다. 대신에, 모든 기준 셀로 부터 판독된 전압은 상기 설명되고 도 8B에 도시된 바와 같이 RFL0-15 라인상에 위치된다.
메모리 어레이로의 기록 동작
기록동작을 위해, 종래기술에서 공지된 바와 같이, 프로그래밍 및 소거 알고리즘은 전형적으로 고정확도로 비휘발성 메모리 셀의 임계전압을 셋트시키기 위해 표준 판독 사이클에 의해 뒤따르는 반복적인 고전압 펄싱된 프로그램 사이클을 사용한다. 프로그래밍 알고리즘의 개시 이전에, 충분한 진폭 및 지속시간으로 된 소거 펄스가 메모리 셀을 완전히 소거하도록 인가된다. 일 소거 펄스 대신에, 몇몇 알고리즘은 소거 기능을 위해 필요한 것으로서 판독 동작이 뒤따르는 고전압 소거 펄스를 반복한다. 본 발명에서, 단일 소거 펄스가 사용되어 반복적인 고전압 펄스 프로그래밍 알고리즘이 정확히 임계전압을 셋팅하기 위해 인가된다. 또한 본 실시예에서 소거 프로그래밍 및 판독은 고속 기록 및 판독 액세스 시간을 위해 블록에 기초하여 발생한다. 따라서 4배 M 디지털 비트를 나타내는 M메모리 셀은 동시에 기록되거나 판독된다.
소거 사이클이 블록의 모든 메모리 셀을 소거한 후, 프로그래밍 사이클이 수행된다. 초기에 각각의 Y-드라이버의 래치(52)(도 8A 및 도 8B)는 리셋트(202)라인을 펄싱함으로써 리셋트된다. 그후, 각 프로그래밍 펄스의 인가 후 반복적인 기초로 판독 사이클이 수행된다. 각각의 Y-드라이버(41) 및 기준 Y-드라이버(42)내에서, 판독사이클은 메모리 셀이 기준 멀티플렉서(50)의 RFLOUT 출력에서 설정된 소망 전압 레벨에 도달하였는 지의 여부를 판정하기 위해 수행된다. 만일 라인(200)(도 8A, 8B)상에서 리드백된 전압 레벨이 RFLOUT 레벨에 도달하지 않았다면, 래치(52)는 리셋트상태에 있고 추가의 고전압 펄스가 메모리 셀에 가해진다. 고전압 펄스의 소스는 도 1에 도시된 고전압 셰이핑 및 제어 블록(21)이다.
소정의 반복 동안, 라인(200)상에서 리드백된 전압이 RFLOUT 라인상에서의 전압 보다 높으면, 래치(52)는 셋트되고 각각의 Y-드라이버(41)(및 기준 Y-드라이버(42))의 고전압 스위치는 턴 오프된다. 이것은 특정 Y-드라이버에 연결된 메모리 셀에 고전압 펄스의 추가 전송을 정지시킨다. 소정의 Y-드라이버가 그들의 각각에 연결된 메모리 셀에 고전압 펄스의 전송을 정지하는 반면에, 기타 Y-드라이버는 적절한 리드백 전압 레벨을 프로그래밍하기 위해 그들의 각각의 메모리 셀에 고전압 펄스를 전달할 수 있다. 프로그래밍 동안 이 리드백 모드는 판독 데이터 라인(210)(도 6)상의 출력신호가 블록(10)의 래치에 의해 저장되지 않는 것을 제외하고, 정상 리드백 모드 동안처럼 정확히 동일하다. 프로그래밍 및 판독 모드 동안 동일한 판독 회로의 사용은 더욱 정교하고 신뢰성있는 데이터 저장 및 검색을 제공한다.
도 10은 비휘발성 메모리 어레이(1) 메모리 셀과 비휘발성 메모리 어레이(2) 메모리 셀을 위해 임계 분할 기준 레벨사이의 관계를 도시한다. 분할된 임계전압범위는 0V 내지 Vmax로 도시되어 있다. REFA0 내지 REFA15는 비휘발성 메모리 어레이(1) 셀을 위한 임계 분할 전압이고 REFB0 내지 REFB15는 비휘발성 기준 어레이(2) 셀을 위한 임계 분할 전압이다. REFA0 내지 REFA15 레벨은 REFB0 내지 REFB15 레벨 사이의 중간에 있다. 이것은 임계레벨에 대한 정확하고 신뢰성있는 장기간의 판독 비교를 보장한다.
도 11은 비휘발성 메모리 어레이(1) 및 비휘발성 기준 어레이(2)를 위한 임계 분할 전압 발생 블록에 대한 회로 상세사항을 도시한다. 밴드갭 전압 기준 유닛(300)은 온-칩 온도 및 파워 공급 전압원이다. 연산 증폭기(OPAMP)(301)는 고 이득, 무조건 보상 증폭기이다. 기준유닛(300)과 연산 증폭기(301)를 위한 회로는 집적회로 설계자에게 공지되어 있다. 레지스터(302 내지 318)는 도시된 바와 같이 연결된 등가 레지스터이다.
비휘발성 메모리 어레이(1)를 위한 임계분할 발생 블록은 레지스터(318)가 레지스터(317)에 병렬로 연결되지 않을 때 형성된다. 출력은 REFA0 내지 REFA15로 나타낸다. 레지스터(318)가 레지스터(317)와 병렬로 연결될 때, 비휘발성 기준 어레이(2) 임계 분할 발생 블록이 형성되고 출력은 REFB0 내지 REFB15로 나타낸다. 프로그래밍 알고리즘을 통해, 바람직한 실시예에서 블록 당 16개 기준 셀이 임계 분할 전압(REFB0 내지 REFB15)의 각각에 프로그램된다. 비휘발성 메모리 어레이(1)셀은 각각의 Y-드라이버(41)내에서 래치의 비트에 의해 한정되는 바와 같이 REFA0 내지 REFA15 임계 분할 전압 레벨 중의 하나에 프로그램된다.
설명되는 실시예에서, 한 번에 프로그램될 수 있는 수 보다 8배 이상의 셀이한 행에 있다. Y-멀티플렉서(55)는 행의 매 8 번째 셀을 프로그래밍한다. 행의 모든 셀을 프로그래밍 완료하기 위해선 총 8개 프로그램 사이클이 요구된다. 따라서, 셀(0, 8, 16)등은 제 1 프로그램 사이클 동안 프로그램된다. 셀(1, 9, 17)등은 제 2 프로그램 사이클 동안 프로그램되는 등으로 한 행에 대한 프로그래밍을 완료하기 위해 8개 프로그램 사이클이 수행된다.
동시에, 기준 Y-멀티플렉서(56)를 통해 선택되는 바와 같이, 기준 셀(0 및 8)은 제 1 사이클 동안 두 기준 드라이버(42)를 통해 프로그램되고, 셀(1 및 9)은 제 2 사이클 동안 프로그램되는 등으로 계속된다. 기준 Y-드라이버(42)의 기준 멀티플렉서(50)를 셋트하기 위해 REFY-드라이버0 및 REFY-드라이버1의 래치는 제 1 사이클 동안 각각 2진 값 "0" 및 "8"로 셋트되고, 제 2 사이클 동안 각각 2진 값 "1" 및 "9"로 셋트된다. 멀티플렉서(50)는 RFLOUT 출력 전압을 위해 기준 임계분할 전압 발생 블록(44)에 의해 제공된 REFB0-15 전압으로부터 적절한 전압을 선택한다. 다른 말로 하면, 기록 동작 동안, 각각의 기준 Y-드라이버(42)의 블록(10)의 래치는 적절한 전압을 선택된 셀 위치에서 기준 셀로 프로그램하기 위해 내부적으로 셋트되는 반면에, 메모리 어레이(1)를 위한 Y-드라이버(41)의 블록(10)의 래치는 메모리 어레이(1)에 저장된 데이터로부터 외부적으로 셋트된다. 행 당 프로그램 사이클의 수는 Y-멀티플렉서(55 및 56)의 깊이에 좌우된다. 예를들어, 상기한 바와 같이, Y-멀티플렉서(55)를 위한 8:1 멀티플렉서는 전체 행에 대한 프로그래밍을 완료하기 위해 8개 프로그램 사이클을 필요로 하는 반면에, 16:1 멀티플렉서는 16개 프로그램 사이클을 필요로 한다.
본 발명에 대한 다양하고 바람직한 대안 실시예가 상세히 개시된 반면에, 본 발명은 상기한 실시예에 대해 적절한 수정을 가함으로써 동일하게 응용가능함이 명백하다. 그러므로, 상기 설명은 첨부된 청구항의 범위에 의해 정의된 본 발명의 범위를 제한하는 것으로 여겨져서는 안된다.

Claims (20)

  1. (2회 정정) 복수 비트의 정보를 각각 저장할 수 있는 메모리 셀의 어레이와 적어도 하나의 데이터 단자를 갖는 집적회로에 있어서,
    상기 메모리 셀의 어레이에 연결되고, 제 1 뱅크 및 제 2 뱅크를 구성하는 복수 개의 래치; 및
    상기 제 1 뱅크를 상기 메모리 셀의 어레이에 연결하고 상기 제 2 뱅크를 상기 하나의 데이터 단자에 연결하거나 또는 제 2 뱅크를 상기 메모리 셀의 어레이에 연결하고 상기 제 1 뱅크를 상기 하나의 데이터 단자에 연결하여, 데이터가 고속 판독 및 기록 동작을 위해 하나의 래치 뱅크와 상기 메모리 셀의 어레이 사이에서 그리고 다른 래치 뱅크와 상기 데이터 단자 사이에서 동시에 전송되도록 하는 제어 수단을 포함하며, 상기 제어 수단은 각각의 래치 뱅크를 상기 어레이의 메모리 셀 블록에 연결시키며, 상기 메모리 셀 블록은 M 메모리 셀을 가지며, 각각의 래치 뱅크는 N x M 메모리 셀을 가지며, N 래치는 각각의 메모리 셀에 연결되는 것을 특징으로 하는 집적회로.
  2. (정정) 제 1 항에 있어서, 상기 제어수단은 래치 뱅크를 상기 데이터 단자에 직렬로 연결하고,
    기록동작 동안, 상기 제어수단은 상기 래치 뱅크로부터 상기 메모리 셀 블록으로 데이터를 병렬전송시키기 위해 하나의 상기 래치 뱅크를 상기 메모리 셀 블록과 연결시키고, 상기 데이터 단자로부터 다른 래치 뱅크로 데이터를 직렬전송하기 위해 상기 다른 래치 뱅크를 상기 데이터 단자에 연결시키며,
    판독동작 동안, 상기 제어수단은 상기 메모리 셀 블록으로부터 상기 래치 뱅크로 데이터를 병렬전송시키기 위해 상기 하나의 래치 뱅크를 상기 메모리 셀 블록과 연결시키고, 상기 다른 래치 뱅크로부터 상기 데이터 단자로 데이터를 직렬 전송하기 위해 상기 다른 래치 뱅크를 상기 데이터 단자에 연결시키는 것을 특징으로 하는 집적회로.
  3. (정정) 제 1 항에 있어서, 제 1 및 제 2 데이터 단자를 더 포함하며,
    기록동작 동안, 상기 제어수단은 하나의 래치 뱅크로부터 상기 메모리 셀 블록으로 데이터를 병렬 전송시키기 위해 상기 하나의 상기 하나의 래치 뱅크를 상기 메모리 셀 블록으로 연결시키고, 상기 제 1 데이터 단자로부터 다른 래치 뱅크로 데이터를 직렬전송하기 위해 상기 다른 래치 뱅크를 상기 제 1 데이터 단자에 연결시키며,
    판독동작 동안, 상기 제어수단은 상기 메모리 셀 블록으로부터 하나의 래치 뱅크로 데이터를 병렬 전송시키기 위해 상기 하나의 래치 뱅크를 상기 메모리 셀 블록과 연결시키고, 다른 래치 뱅크로부터 상기 제 2 데이터 단자로 데이터를 직렬전송하기 위해 상기 다른 래치 뱅크를 상기 제 2 데이터 단자에 연결시키는 것을 특징으로 하는 집적회로.
  4. (2회 정정) 복수개 비트를 각각 저장하고 제 1 및 제 2 단자와 제어단자를 각각 갖는 메모리 셀의 어레이를 포함하는 집적회로에서, 상기 복수개 비트를 판독하는 회로에 있어서,
    선택된 메모리 셀에 저장된 복수개 비트와 무관하게 상기 선택된 메모리 셀을 통해 바이어스 전류를 발생시키는 바이어스 전류 기준회로;
    상기 어레이의 상기 선택된 메모리 셀을 상기 바이어스 전류 기준회로에 연결시키기 위해 주소신호에 응답하는 멀티플렉서 회로; 및
    상기 선택된 메모리 셀의 상기 제 2 단자 및 상기 바이어스 전류 기준회로 사이의 노드와 기준전압에 연결되며, 상기 바이어스 전류에 대해 상기 선택된 메모리 셀에 저장된 상기 복수개 비트에 고유하게 대응하는 상기 노드에서의 전압과 상기 기준 전압을 비교하여 상기 메모리 셀에 저장된 비트를 결정하는 전압 비교기 회로를 포함하는 것을 특징으로 하는 회로.
  5. (2회 정정) 제 4 항에 있어서,
    상기 선택된 메모리 회로에 저장된 복수개 비트를 결정하기 위해 순서화된 시퀀스로 상기 기준 전압을 순차적으로 변경시키는 수단 및
    복수 개의 기준 전압을 저장하는 복수 개의 메모리 셀을 갖는 제 2 메모리 어레이를 더 포함하며,
    상기 순차적으로 변경시키는 수단은 상기 제 2 메모리 어레이의 선택된 메모리 셀을 상기 순서화된 시퀀스로 상기 전압 비교기에 연결시키는 것을 특징으로 하는 회로.
  6. (2회 정정) 메모리 셀 어레이를 갖는 집적회로에서, 선택된 메모리 셀에 복수개 비트에 대응하는 전하량을 프로그래밍하는 회로에 있어서,
    메모리 셀을 프로그래밍하기 위해 고전압을 발생시키는 고전압 회로;
    바이어스 전류 기준회로;
    상기 선택된 메모리 셀에 저장된 복수개 비트와 무관하게 상기 선택된 메모리 셀을 통해 바이어스 전류를 발생시키는 상기 바이어스 전류 기준회로에 상기 선택된 메모리 셀을 연결시키는 멀티플렉서 회로;
    상기 선택된 메모리 셀과 상기 바이어스 전류 기준회로사이에 있는 노드에 연결되며, 상기 바이어스 전류에 대하여 상기 선택된 메모리 셀에 저장된 상기 전하량에 고유하게 대응하는 상기 노드에서의 전압을 결정하는 전압 비교기; 및
    상기 고전압 회로와 상기 전압 비교기에 연결되며, 상기 고전압 회로와 작용 하는 상기 전압 비교기에 응답하여 상기 선택된 메모리 셀에 저장된 상기 전하량에 대응하는 상기 전압이 상기 기준 전압과 매칭될 때까지 상기 선택된 메모리 셀을 프로그래밍하는 프로그래밍회로를 포함하는 것을 특징으로 하는 회로.
  7. (2회 정정) 정보의 복수개 비트를 각각 저장할 수 있는 메모리 셀의 어레이와, 상기 메모리 셀의 어레이에 연결되고 제 1 및 제 2 뱅크로 구성되는 복수 개의 래치와, 적어도 하나의 데이터 단자를 가지는 집적회로를 동작시키는 방법에 있어서,
    상기 제 1 뱅크를 상기 메모리 셀의 어레이에 연결시키고 상기 제 2 뱅크를 상기 제 1 데이터 단자에 연결시키거나 또는 상기 제 2 뱅크를 상기 메모리 셀의 어레이에 연결시키고 상기 제 1 뱅크를 상기 제 1 데이터 단자에 연결시키는 단계를 포함하는데, 각각의 래치 뱅크는 상기 어레이의 메모리 셀 블록에 연결되고, 상기 메모리 셀 블록은 M 메모리 셀을 가지고, 상기 각각의 래치 뱅크는 N x M 메모리 셀을 가지고, N 래치는 각각의 메모리 셀에 연결되며; 및
    고속 판독 및 기록 동작을 위해 하나의 래치 뱅크와 상기 메모리 셀 어레이 사이에서 그리고 다른 래치 뱅크와 상기 데이터 단자 사이에서 데이터를 동시에 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 연결시키는 단계에서,
    상기 래치 뱅크가 상기 데이터 단자에 직렬로 연결되고;
    기록 동작 동안, 하나의 래치 뱅크는 상기 래치 뱅크로부터 상기 메모리 셀 블록으로 데이터를 병렬전송 하기 위해 상기 메모리 셀 블록에 연결되고, 다른 래치 뱅크는 상기 데이터 단자로부터 상기 다른 래치 뱅크로 데이터를 직렬 전송하기 위해 상기 데이터 단자에 연결되며; 및
    판독 동작 동안, 하나의 래치 뱅크는 상기 메모리 셀 블록으로부터 상기 래치 뱅크로 데이터를 병렬전송 하기 위해 상기 메모리 셀 블록에 연결되고, 다른 래치 뱅크는 상기 다른 래치 뱅크로부터 상기 데이터 단자로 데이터를 직렬 전송하기위해 상기 데이터 단자에 연결되는 것을 특징으로 하는 방법.
  9. (정정) 제 1 및 제 2 단자와 제어단자를 각각 가지며 복수개 비트를 각각 저장하는 메모리 셀의 어레이를 갖는 집적회로에서, 상기 메모리 셀에 저장된 복수개 비트를 판독하는 방법에 있어서,
    상기 메모리 셀의 상기 제 1 단자를 제 1 전압원에 연결시키는 단계;
    상기 제 2 단자를 상기 제 1 단자에 전기적으로 연결시키기 위해 상기 메모리 셀의 상기 제어단자를 전압원에 연결시키는 단계;
    상기 선택된 메모리 셀에 저장된 복수개 비트와 무관하게 상기 제 2 단자 및 상기 선택된 메모리 셀을 통해 일정한 바이어스 전류를 발생시키는 바이어스 전류 회로에 상기 제 2 단자를 연결시키는 단계; 및
    상기 바이어스 전류에 대하여 상기 선택된 메모리 셀에 저장된 상기 복수개 비트에 고유하게 대응하는 상기 제 2 단자에서의 전압을 소정 기준 전압과 관련하여 감지하고 상기 제 2 단자에서의 상기 감지된 전압에 대응하는 디지털 출력을 발생시키는 회로에 상기 제 2 단자를 연결시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. (2회 정정) 메모리 셀에 저장된 논리상태를 나타내는 전하량을 유지할 수 있는 부동 게이트를 각각 갖는 상기 메모리 셀의 어레이를 포함하는 집적회로에서, 상기 어레이로부터 선택된 메모리 셀을 판독하는 방법에 있어서,
    바이어스 전류가 상기 메모리 셀 부동 게이트상의 상기 전하량에 무관하게 상기 메모리 셀을 통해 발생되도록 그리고 상기 메모리 셀 단자에서의 전압이 바이어스 전류에 대하여 상기 메모리 셀 부동 게이트상의 상기 전하량에 고유하게 대응하도록, 상기 메모리 셀을 상기 메모리 셀의 단자에 의해 바이어스 전류 기준회로에 연결시킴으로써 상기 메모리 셀의 부동 게이트상의 상기 전하량에 응답하는 메모리 셀 전압을 발생시키는 단계; 및
    상기 메모리 셀 전압을 복수 개의 기준전압 중의 하나와 순차적으로 비교하여 상기 메모리 셀에 저장된 상기 전하량에 응답하는 복수개 비트를 결정하기 위해 하나의 비트를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 순차적으로 비교하는 단계는 상기 메모리 셀에 대해 4 비트를 결정하기 위해 상기 메모리 셀 전압을 4개 기준 전압에 순차적으로 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. (2회 정정) 메모리 셀에 저장된 복수개 비트를 나타내는 전하량을 유지할 수 있는 부동 게이트를 각각 갖는 상기 각각의 메모리 셀의 어레이를 포함하는 집적회로에서, 상기 어레이로부터 선택된 메모리 셀에 기록하는 방법에 있어서,
    상기 선택된 메모리 셀에 저장될 복수개 비트를 나타내는 복수개 비트를 수신하는 단계;
    상기 메모리 셀의 부동 게이트상의 전하량에 응답하여 메모리 셀 전압을 발생시키는 단계;
    상기 집적회로에서 복수개 기준 전압을 발생시키는 단계; 및
    상기 메모리 셀의 전압이 상기 복수개 비트에 대응하는 복수개 기준 전압중의 하나의 기준 전압과 매칭되도록 상기 메모리 셀의 부동 게이트를 프로그래밍하는 단계를 포함하며, 상기 프로그래밍하는 단계는,
    상기 메모리 셀의 부동 게이트로부터 임의의 전하를 소거시키는 단계;
    상기 부동 게이트에 고전압 펄스를 인가하는 단계;
    상기 선택된 메모리 셀의 부동 게이트상의 전하량과 무관하게 상기 선택된 메모리 셀을 통해 바이어스 전류를 발생시킴으로써, 상기 바이어스 전류에 대하여 상기 선택된 메모리 셀의 부동 게이트상의 전하량에 고유하게 대응하는 상기 메모리 셀 전압을 결정하는 단계;
    상기 메모리 셀 전압과 상기 하나의 기준 전압을 비교하는 단계; 및
    상기 메모리 셀 전압이 상기 하나의 기준전압과 매칭될 때까지 상기 인가 단계, 상기 결정 단계 및 상기 비교 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 복수개 비트에 대응하는 전압을 각각 유지할 수 있는 메모리 셀로 구성되며 기준 메모리 셀과 데이터 메모리 셀을 각각 갖는 블록으로 구성되는 어레이;
    제 1 및 제 2 기준 전압 레벨 세트를 발생시키는 전압 발생회로;
    동시에 상기 제 1 기준전압 레벨 세트에 대하여 데이터 비트에 대응하는 전압을 상기 데이터 메모리 셀에 셋팅하고 상기 기준 메모리 셀에 상기 제 2 기준전압 레벨 세트를 세팅하는 프로그래밍회로; 및
    상기 데이터 메모리 셀에 셋팅된 상기 전압에 대응하는 데이터 비트를 결정하기 위해 상기 기준 메모리 셀의 상기 제 2 기준 전압 레벨 세트에 대해 상기 데이터 메모리 셀에 셋팅된 전압을 비교하는 판독회로를 포함하는 것을 특징으로 하는 집적회로.
  14. (정정) 복수개 비트에 대응하는 전압을 각각 유지할 수 있는 메모리 셀로 구성되며 기준 메모리 셀과 데이터 메모리 셀을 각각 갖는 블록으로 구성되는 어레이;
    기준 전압 레벨 세트를 발생시키는 전압 발생회로;
    상기 기준 메모리 셀에 상기 기준 전압레벨 세트를 셋팅시키고 상기 기준 전압 레벨 세트에 대해 데이터 비트에 대응하는 전압을 상기 데이터 메모리 셀에 셋팅시키는 프로그래밍회로; 및
    상기 데이터 메모리 셀에 셋팅된 상기 전압에 대응하는 데이터 비트를 결정하기 위해 상기 기준 메모리 셀의 상기 기준 전압 레벨 세트에 대해 상기 데이터 메모리 셀에 셋팅된 전압을 비교하는 판독회로를 포함하는 것을 특징으로 하는 집적회로.
  15. (2회 정정) 복수개 비트에 대응하는 전압을 각각 유지할 수 있는 메모리 셀로 구성되고 기준 메모리 셀과 데이터 메모리 셀을 갖는 어레이를 포함하는 집적회로를 동작시키는 방법에 있어서,
    복수개 데이터 비트를 수신하는 단계;
    제 1 기준 전압 레벨 세트에 대하여 각각이 복수개 데이터 비트에 대응하는 전압을 상기 데이터 메모리 셀에 프로그래밍하는 단계;
    상기 기준 메모리 셀에 제 2 기준 전압레벨 세트를 동시에 프로그래밍하는 단계; 및
    상기 데이터 메모리 셀에 프로그래밍된 상기 전압에 대응하는 데이터 비트를 결정하기 위해 상기 기준 메모리 셀의 상기 제 2 기준 전압레벨 세트와 상기 데이터 메모리 셀에 프로그래밍된 전압을 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 전압을 프로그래밍하는 단계는 동시에 상기 어레이의 소정 유닛의 상기 모든 데이터 메모리 셀에 전압을 프로그래밍하고 동시에 상기 유닛의 상기 모든 기준 메모리 셀에 상기 기준 전압 레벨 세트를 프로그래밍하는 단계를 포함하며;
    상기 비교하는 단계는 상기 유닛의 상기 모든 데이터 메모리 셀의 전압을 상기 유닛의 상기 모든 기준 메모리 셀의 상기 기준 전압 레벨 세트에 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. (2회 정정) 복수개 비트에 대응하는 전압을 각각 유지할 수 있는 메모리 셀로 구성되며 기준 메모리 셀과 데이터 메모리 셀을 가지는 어레이를 포함하는 집적회로를 동작시키는 방법에 있어서,
    복수개 데이터 비트를 수신하는 단계;
    상기 기준 메모리 셀에 기준 전압 레벨 세트를 프로그래밍하는 단계;
    상기 기준 전압 레벨 세트에 대하여 각각이 복수개 데이터 비트에 대응하는 전압을 상기 데이터 메모리 셀에 프로그래밍하는 단계; 및
    상기 데이터 메모리 셀에 프로그래밍된 상기 전압에 대응하는 데이터 비트를 결정하기 위해 상기 기준 메모리 셀의 상기 제 2 기준 전압 레벨 세트와 상기 데이터 메모리 셀에 프로그래밍된 전압을 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. (2회 정정) 제 17 항에 있어서,
    상기 전압을 프로그래밍하는 단계는 동시에 상기 어레이의 소정 유닛의 상기 모든 데이터 메모리 셀에 전압을 프로그래밍하는 동시에 상기 유닛의 상기 모든 기준 메모리 셀에 상기 기준 전압 레벨 세트를 프로그래밍하는 단계를 포함하며; 상기 비교하는 단계는 상기 유닛의 상기 모든 데이터 메모리 셀의 전압을 상기 유닛의 상기 모든 기준 메모리 셀의 상기 기준 전압 레벨 세트와 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. (정정) 복수개 비트에 대응하는 전압을 각각 유지할 수 있는 메모리 셀로 구성되며 기준 메모리 셀과 데이터 메모리 셀을 각각 갖는 블록으로 구성되는 어레이;
    제 1 및 제 2 기준 전압 레벨 세트를 발생시키는 전압 발생회로;
    데이터 비트에 대응하는 전압을 상기 제 1 기준전압 레벨 세트에 대하여 상기 데이터 메모리 셀에 셋팅시키며 상기 기준 메모리 셀에 상기 제 2 기준전압 레벨 세트를 셋팅하는 프로그래밍회로; 및
    선택적으로 상기 데이터 메모리 셀에 셋팅된 상기 전압에 대응하는 데이터 비트를 결정하기 위해 상기 기준 메모리 셀의 상기 제 2 기준 전압 레벨 세트와 상기 데이터 메모리 셀에 셋팅된 전압을 비교하며 상기 제 1 기준 전압 레벨 세트에 대해 전압을 상기 데이터 메모리 셀에 셋팅하는 상기 프로그래밍회로로 동작시키기 위하여 상기 제 1 기준 전압 레벨 세트와 상기 데이터 메모리 셀에 셋팅된 전압을 비교하는 판독회로를 포함하는 것을 특징으로 하는 집적회로.
  20. (2회 정정) 복수개 비트에 대응하는 전압을 각각 유지할 수 있는 메모리 셀로 구성되며 기준 메모리 셀과 데이터 메모리 셀을 각각 가지는 블록으로 구성되는 어레이;
    기준 전압 레벨 세트를 발생시키는 전압 발생회로;
    상기 기준 메모리 셀에 상기 기준 전압레벨 세트를 셋팅시키며 상기 기준 전압 레벨 세트에 대해 데이터 비트에 대응하는 전압을 상기 데이터 메모리 셀에 셋팅시키는 프로그래밍회로; 및
    상기 데이터 메모리 셀에 셋팅된 상기 전압에 대응하는 데이터 비트를 결정하기 위해 그리고 상기 기준 전압레벨 세트에 대해 상기 데이터 메모리 셀에 전압을 셋팅하는 상기 프로그래밍회로로 동작하기 위하여 상기 데이터 메모리 셀에 셋팅된 전압을 상기 기준 메모리 셀의 상기 기준 전압 레벨 세트와 선택적으로 비교하는 판독회로를 포함하는 것을 특징으로 하는 집적회로.
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