JP4169592B2 - Ｃｍｉｓ型半導体不揮発記憶回路 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、電源電圧を印可しなくても記憶データを保持することが可能な半導体不揮発メモリの構成に関するものである。
【０００２】
【従来の技術】
現在実用化あるいは開発中の不揮発メモリとしては、フローティングゲート構造を用いたフラッシュEEPROMや、強誘電体膜を用いるFeRAM、強磁性体膜を用いるMRAM等がある。
【０００３】
図１４に、従来のメモリの記憶単位（メモリセル）の回路図を示す。図１４の（１）は、マスクROMと呼ばれるもので、配線の有無等により、製造時に各メモリセルの「０」または「１」の記憶情報が決まり、基本的に、この情報を書き換えることはできないものである。本発明は、情報の再書き換え可能な不揮発メモリに関するものであり、このマスクＲＯＭは、この分類には該当しないものである。
図１４（２）は、ダイナミックＲＡＭ（ＤＲＡＭ）のメモリセルであり、図１４（３）は、スタティックＲＡＭ（ＳＲＡＭ）のメモリセルである。これらは、電源電圧を印可された状態でしか、記憶情報を保持できず、電源を切断すると、記憶内容は失われてしまう。特にＳＲＡＭは、ＭＯＳトランジスタのみの回路構成であり、ロジックＬＳＩ用の標準ＣＭＯＳプロセスで実現でき、特殊なプロセスは必要としない。
【０００４】
図１４（４）は、電気的に情報が書き換え可能なＲＯＭであり、従来より、ＥＥＰＲＯＭと呼ばれるメモリセルである。それを構成する特殊なトランジスタの基本的な構造を図１５に示す。特徴として、フローティングゲート（ＦＧ）と呼ばれる、電気的にいずれにも接続されていない電極が、本来のＭＯＳトランジスタのゲートと基板の間に存在している構造となっている。
図１６、図１７、図１８を例として引用し、このＥＥＰＲＯＭの回路動作の原理を説明する。まず、情報の書き込み動作であるが、図１６のように、たとえば、ビット線（ＢＬ）に６Ｖ、ワード線に１２Ｖ、プレート線（ＰＬ）に０Ｖを印可する。ワード線電圧により、ゲートには１２Vの電圧がかかるが、このとき、フローティングゲート（ＦＧ）部分には、１Ｖないし３V程度の電圧がかかっており、基板（p-sub）表面に電子の通り道となるチャネルが形成されるが、トランジスタは飽和領域動作になり、そのチャネルは、ドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が存在し、この電界により加速された電子の一部は、フローティングゲート内に飛び込む。これにより、フローティングゲート内に電子が保持されることになり、結果的に、ゲート端子（ワード線）からみたトランジスタのしきい値電圧を高いほうへシフトさせることになる。このフローティングゲートへの電子の注入をセル毎に選択的に行うことで、情報の書き込みを行う。
一方、図１７に示される読み出し動作においては、このシフトさせたしきい値電圧の差を電流の形にして読み出す。たとえば、ワード線に５Ｖ、ビット線（ＢＬ）に１Ｖ、プレート線に（０Ｖ）を印可すれば、各ワード線に接続されたフローティングゲートを有するトランジスタで、読み出し電流（セル電流）が流れるが、しきい値電圧の高低に応じて、セル電流は増減する。このセル電流を増幅することで、情報の読み出しを行うことができる。
さらに、図１８に、セル内の情報の消去、すなわち、フローティングゲートからの電子の抜き取りの原理を示す。ワード線を０Ｖに固定して、プレート線に１２Ｖを印可すると、プレートとフローティングゲート間に大きな電位差が生じ、これによる電界で、フローティングゲートから電子が引き抜かれる。この動作は、プレート線を共有するメモリセルのすべてで同時に行われることになる。以上の従来のメモリの動作の詳細に関しては、多くの参考文献（たとえば、榎本忠儀「CMOS集積回路 -入門から実用まで-」、倍風館、1996年、 他）に記載のとおりである。
【０００５】
しかるに、この従来の不揮発メモリであるＥＥＰＲＯＭでは、フローティングゲートを有するトランジスタという特殊な構造のトランジスタを製造する必要があり、さらに、強誘電体や強磁性体を使用して不揮発記憶を行わせるＦｅＲＡＭやＭＲＡＭにおいても、それぞれ材料の製膜と加工が必要となり、実用化の大きな課題となっており、また同時に製造コストの増大を招くことになる。一方、特殊なプロセスを必要とせず回路的にデータを記憶するメモリとしては、SRAMやDRAMがあり、特にSRAMは、CMOS型プロセスに対して全く特殊なプロセスを必要としないが、電源を切断すると、記憶内容は失われてしまうという問題点があった。
【０００６】
【発明が解決しようとする課題】
解決しようとする課題は、CMOS型プロセス互換で、不揮発記憶機能を有する回路を実現するという点である。
【０００７】
【課題を解決するための手段】
本発明における、第１の発明は、同様な特性をもつ２つのMISFET型トランジスタを有し、ある特定の期間、第１のトランジスタのゲート電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第１のトランジスタの導通状態を制御して、その導通抵抗値の経時劣化を誘起し、これにより生じた、第１と第２のトランジスタの性能差を、２つのトランジスタを同時に導通させて、その電流差で読み出すことにより、「０」の記憶とその読み出しを、またそれとは逆に、第２のトランジスタ側の性能を、第１のトランジスタよりも劣化させることにより「１」記憶を行うことを特徴とする半導体不揮発記憶回路である。本発明における、第２の発明は、第１の発明の半導体不揮発記憶回路において、第２のトランジスタを、複数の記憶単位の間で共用化したことを特徴とする半導体不揮発記憶回路である。
本発明における、第３の発明は、第１の発明の１ビットの情報を記憶する半導体不揮発記憶回路において、１ビットの情報を記憶する揮発型記憶回路と組み合わせて、１ビット分の情報記憶単位とし、不揮発記憶回路の情報は、その揮発記憶部を介して、読み出しと書き込みが行われることを特徴とした半導体不揮発記憶回路である。
本発明における、第４の発明は、６つのＭＩＳトランジスタから構成されるスタティック型半導体メモリセルの２つの記憶ノードに、それぞれ、第１の発明の半導体不揮発記憶回路の２つのトランジスタの電流出力端子を接続し、そのスタティック型半導体メモリセルの電源端子と、実際の電源線の間に接続する第３のトランジスタをもち、その第３のトランジスタの導通状態を制御することで、前記スタティック型半導体メモリセルの動作活性化／非活性化の制御を行い、第１の発明の半導体不揮発記憶回路部分の情報をスタティック型メモリセルへ転送することを特徴とした半導体不揮発記憶回路である。
【０００８】
【発明の実施の形態】
本発明によれば、CMOS型プロセスに追加の工程や、新材料の導入なしに、不揮発記憶を実現し、低コスト化や、開発期間の短縮が図ることが可能となる。
【０００９】
【実施例】
図１は、本発明の基本回路とデバイス的な動作原理を示す説明図である。図１においては、例として、ＭＩＳ（金属―絶縁膜―半導体）トランジスタとして、典型的なｎチャンネル型シリコンMOSトランジスタを用いた場合を示している。ＷＬはワード選択線、ＢＬはビット線、ＣＯＭＭは共通線、ＰＧはゲート電極、ＯＸはシリコン酸化膜、n+は、ｎ型不純物拡散層、p-subはｐ型のシリコン基板である。図２、図３を用いて、図１の回路の動作原理を説明する。まず、情報の書き込み動作であるが、図２のように、たとえば、ビット線（ＢＬ）に５Ｖ、ワード線に２．５Ｖ、共通線（ＣＯＭＭ）に０Ｖを印可する。ワード線電圧により、基板（p-sub）表面に電子の通り道となるチャネルが形成されるが、トランジスタは飽和領域動作になり、そのチャネルは、ドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が存在し、この電界により加速された電子の一部には、酸化膜内に飛び込むものがある。この現象は、MOS型トランジスタにおいて、ホットキャリアによるトランジスタ性能の経時変化として知られている現象であり、半導体回路の性能を長期間維持するためには、本来好ましくない現象であり、これを回避するために、たとえば、ドレイン拡散層の濃度分布を制御して、ドレイン端付近に電界が集中しないような対策がとられている。しかし、本発明では、この現象を積極的に利用し、酸化膜内に捕らえられた電子による、ゲート端子（ワード線）からみたトランジスタのしきい値電圧の高い電圧へのシフトを情報書き込みとして用いるものである。この酸化膜への電子の注入をセル毎に選択的に行うことで、情報の書き込みを行う。デバイスの微細化が進むほど、デバイス内の局所的な電界強度は増す傾向にあるため、この酸化膜への電子の注入現象は、より発生しやすくなるため、本原理による情報の書き込みは、微細化の進展とともに、より容易になる傾向にあるといえる。
【００１０】
一方、図３に示される読み出し動作においては、このシフトさせたしいき値電圧の差を電流の形にして読み出す。たとえば、ワード線に５Ｖ、ビット線（ＢＬ）に１Ｖ、共通線に（０Ｖ）を印可すれば、ワード線に接続されたトランジスタで、読み出し電流（セル電流）が流れるが、しきい値電圧の高低に応じて、セル電流は増減する。このセル電流を増幅することで、情報の読み出しを行うことができる。しかし、従来の技術の部分において説明したEEPROMのメモリ回路構造とよく似ているが、根本的に異なるのは、酸化膜に注入された電子を、再度引き抜いて情報を消去することが、技術的に非常に困難であることである。よって、電子を酸化膜中に注入し、トランジスタのしきい値電圧を高いほうへはシフトできても、逆に低い方向へはシフトできないことになるため、基本的には１度しか書き込みができないことになる。
【００１１】
図４に、この問題点を回避するための本発明の第１の発明に対応する、１実施例を示す。図１のトランジスタを２個づつ組にして動作させ、２つのトランジスタのうち、たとえば、第１のトランジスタ（MNM1）のしきい値電圧：Vt(MNM1)が第２のトランジスタ（MNM2）のしきい値電圧：Vt(MNM2)よりも高い状態を、情報の「０」記憶状態、その逆の状態を「１」記憶状態とするものである。すなわち、製造直後の初期状態で、MNM1,MNM2いづれのしきい値電圧もVt0であった場合、最初に「０」を書き込む場合は、図４中の▲１▼で示したように、MNM1のしきい値電圧を若干高い方へシフトさせる。これは、図５に示すように、まず、ワード選択信号WLを電源電圧（ＶＤＤ）の半分程度の２．５Vとし、ビット線（BL）の電圧を電源電圧と同じ５V（ＶＤＤ）、ビット線の差動ペアであるBL_側を０V（ＧＮＤ）とした状態を一定期間保つことで、MNM1のみを飽和領域で動作させ、ホットキャリアを発生させることで、MNM1のしきい値電圧を高い方(Vt1)へシフトさせる。シフトさせるしきい値電圧の電圧量は、読み出し回路の能力によって判別可能なレベル以上とすればよい。次に、このメモリセルに「１」を書き込みたい場合は、図４の▲２▼に示すように、今度は、MNM2のしきい値電圧をMNM1のそれよりも上昇させ、Vt2とすることにより行う。情報の反転が起こる毎に、MNM1もしくは、MNM2のいずれかのしきい値電圧が上昇することになり、その情報書き換えの限界は、たとえば、ＭＮＭ１あるいは、ＭＮＭ２のしきい値電圧が電源電圧程度まで上昇するまでとなる。しかし、電源電圧以上の電圧を発生することが可能な電圧昇圧回路を内蔵することで、この回数制限を改善することは可能である。このような構造にすることで、ＥＥＰＲＯＭのような情報の消去はできなくても、情報の「０」と「１」を、限られた回数ではあるが、書き換えることが可能となる。図６に、図４の回路における読み出し動作の説明図を示す。読み出しは、ワード選択線の電圧を電源電圧程度にし、ＢＬとBL_の電圧を同じにしておいて、MNM1とMNM2のしきい値電圧の差による、２つのトランジスタの電流能力差を電流差にして読み出す。図６の回路においては、BLとBL_を電源電位程度にプリチャージ（充電）した後、高インピーダンス状態にして、MNM1,MNM2に接続することで、電流差を再度、BLとBL_の電位差に変換して、読み出す例を示している。
【００１２】
図７に、図４の回路を配列状に並べて、実際にメモリとして使用する場合の構成図を示す。図７では、４ビット分の情報を格納できる。ワード選択線（WL0,WL1）と、ビット線対（BL0、BL0_、BL1、BL1_）は、それぞれ、横方向、縦方向のメモリセルと共用化されている。共通線（COMM0,COMM1）については、２次元配列されたすべてのセル間で共用することも可能である。
図８に、本発明の第２の発明に相当する実施例を示す。第１の発明において、２つのトランジスタの対で構成されるメモリの記憶単位において、その第２のトランジスタ側を共用化した例である。図８は１２ビット分の情報を格納できるメモリセルアレイになっているが、基本的には、トランジスタ１個で、１ビットの情報を記憶することができる。差動対をなすべきトランジスタは、ビット線で１つだけに共用化されており、たとえば図８において、MN00、MN01、MN02、MN03の４つのトランジスタは、MN0Rと比較されることになる。すなわち、ビット線BL0に接続されるトランジスタのうち、MN0Rのしきい値電圧よりも高いトランジスタは「０」を記憶、MN0Rよりもしきい値電圧が低いトランジスタは「１」記憶となる。情報を書き換える場合は、まず、MN0Rのしきい値を、BL0に接続されるトランジスタのうち、「０」から「１」に書き換わるべきトランジスタよりも、高く設定する。この場合、たとえば、BL0に接続されるトランジスタの情報がすべて「１」記憶であった場合や、「１」から「０」に変わるトランジスタがあるのみの場合には、MN0Rのしきい値電圧を特に、変動させる必要はないことになる。また、図８では、ビット線毎に、トランジスタを共用化しているが、ある記憶容量単位で共用化してもよい。
【００１３】
図９に、本発明の第３の発明に相当する実施例を示す。図９において、MNM1,MNM2は、図４の回路と同様なもので、しきい値電圧の一方向へのシフトによって、情報の書き込みを行うものである。しかし、図４の回路では、書き込み回数に制限があるために、図９の回路では、情報の記憶単位に、たとえばＳＲＡＭメモリセルのような、揮発メモリ部と、図４のような本第３の発明の回路を同時に設け、さらに、揮発メモリ部を介して、必要に応じて、不揮発メモリ部への情報の読み書きを行うように構成した回路になっている。このような構造にすることで、通常の読み書き動作は、揮発メモリ部において行い、たとえば電源遮断前等のタイミングで、不揮発部でデータを書き込むことで、限られた不揮発メモリ部の書き込み回数の制限の影響を低減することが可能となる。また、電源印可時においては、揮発メモリ回路部が、読み書き要求に応答することになるために、読み出しや書き込み速度に優れる揮発メモリと組み合わせることで、通常動作時の性能を高く見せることができる。
【００１４】
図１０に、本発明の第４の発明に相当する実施例を示す。図１０の回路は、第３の発明の揮発メモリ部としてSRAMのメモリセルを適用した例になる。図１０の回路では、従来のSRAMセルに対して、さらに、３つのｎチャンネル型MISFET（MNRS,MNM1、MNM2）と、１つのｐチャンネル型MISFET（MPEQ）が追加されている。これらのうち、MNM1、MNM2が、それぞれのMISFETのしきい値変動状況により、情報を不揮発記憶する２つのトランジスタになる。RESTORE信号をハイレベル（電源電位）、WLW信号をローレベル（グランド電位）、EQ_信号をハイレベルに設定すれば、それぞれMNM1、MNM2、MPEQは非導通状態、MNRSは導通状態で、図１４（３）の従来のSRAMと同様な回路構成になる。この状態では、ワード線(WL)とビット線対（BL,BL_）の操作により、それぞれ図１０、図１１に示すように、従来のＳＲＡＭと同様な方法で、メモリセル内に情報を書き込み／読み出しできる。情報の不揮発記憶を行わせるためには、図１２に示すように、不揮発書き込み用ワード線（WLW）を、一定期間、電源電位とグランド電位の間の電位とする。この時、ＳＲＡＭメモリセル内に格納された情報に応じて、Ｃ，Ｃ＿のノード電位のいずれかは、電源電位となり、他方はグランド電位となっている。これにより、たとえば、Ｃのノード電位が高い場合は、MNM1の、ドレイン電圧は高い状態となり、MNM1にはドレイン電流が流れる。このとき、MNM1のゲート電圧は、電源電位とグランド電位の間の電位であることから、ドレイン電流に伴って、チャネル内にホットキャリアが誘起され、その一部はMIS構造の絶縁体膜中へトラップされる。結果として、トランジスタの性能の変動、すなわち、微少なしきい値電圧のシフトがおこる。この状態をある一定期間維持することにより、MNM1のしきい値電圧をある程度（数mVから数十mV）、変動させることができる。このような方法で、MNM1とMNM2にしきい値電圧差を意図的に設定する。
【００１５】
次に、このしきい値電圧変動を情報として読み出すために、図１３のように、まず、ワード線（WL）レベルをローレベルとしておいて、RESTORE信号をローレベルに下げる。このときＥＱ＿信号も一定期間低レベルとすることで、ＣとＣ＿のノード間を同電位に設定する。このような信号線電位を設定することで、MNM1,MNM2、MP1,MP2の４つのトランジスタからなるラッチ回路を形成する。次に、WLWを、ローレベルから徐々にハイレベルへあげていくことで、MNM1とMNM2のドレイン電圧は、当初、ハイレベルになっているが、MNM1とMNM2には、しきい値電圧に差が設定されているために、流れる電流にも差があることになる。ホットキャリアによるしきい値電圧シフトの場合では、一般にしきい値電圧が上昇するために、上述の例では、MNM1のほうがMNM2よりもしきい値電圧が高い。よって、MNM2のほうが電流が多く流れる。そのために、ラッチ回路の動作により、MNM2のドレイン端子（MNM1のゲート端子）のほうが、MNM1のドレイン端子（MNM2のゲート端子）よりも若干高いレベルとなる。最後に、RESTORE信号をハイレベルにすることで、MP1,MP2,MN1,MN2の４つのトランジスタからなる従来のSRAMセルのラッチ回路部分に情報が転送保持され、これにより、MNM1とMNM2に記憶されていた情報は、通常のSRAMの読み出し動作を経由することで、セル外へ読み出し可能となる。この場合は、ＭＮＭ２とＭＮＭ１のしきい値電圧差に起因する電流差を用いて、不揮発情報の転送を行ったが、しきい値電圧差を利用して、しきい値電圧の低いトランジスタのほうが先にＯＮするという原理を用いても、同様な読み出し回路が設計できる。
【００１６】
また、本発明の本実施例では、素子特性の変動をホットキャリアによるしきい値変動を例にして説明したが、これは、トランジスタがドレイン電流を流しつづけることによって、その特性の経年変化を起こすような要因であれば、いずれの現象でもよい。また、図１０では、メモリセルとビット線を接続するトランジスタ（図１０におけるＭＮＴ１，ＭＮＴ２）を、通常のＳＲＡＭ動作と、不揮発記憶用の情報書き込みの両方に兼用しているが、回路としての性能を最適化する等のために、別個にトランジスタを設けてもよい。また、本発明の説明では、第１のトランジスタのしきい値電圧が高い状態を「０」記憶、第２のトランジスタのしきい値電圧が高い状態を「１」記憶、としていたが、これを逆に定義してもかまわない。
【００１７】
【発明の効果】
本発明の効果は、請求の範囲に記載した構成によって、CMOS型プロセスに追加の工程や、新材料の導入なしに、不揮発記憶を実現し、低コスト化や、開発期間の短縮を図るという目的が達成されるというものである。
【図面の簡単な説明】
【図１】本発明の基本回路と、そのデバイス的な動作原理を示す説明図である。
【図２】本発明の基本回路において、書き込み動作と、そのデバイス的な動作原理を示す説明図である。
【図３】本発明の基本回路において、読み出し動作と、そのデバイス的な動作原理を示す説明図である。
【図４】本発明の差動型基本回路において、上書き動作の動作原理を示す説明図である。（実施例１）
【図５】本発明の差動型基本回路において、書き込み動作の動作原理を示す説明図である。（実施例１）
【図６】本発明の差動型基本回路において、読み出し動作の動作原理を示す説明図である。（実施例１）
【図７】本発明の差動型基本回路において、記憶回路の配置を示す説明図である。（実施例１）
【図８】本発明の第２の発明の記憶回路素子の配置を示す説明図である。（実施例２）
【図９】本発明のＳＲＡＭ融合型基本回路において、その基本構成を示す説明図である。（実施例３）
【図１０】本発明のＳＲＡＭ融合型基本回路において、そのＳＲＡＭ部データ読み出し動作を示す説明図である。（実施例４）
【図１１】本発明のＳＲＡＭ融合型基本回路において、そのＳＲＡＭ部データ書き込み動作を示す説明図である。（実施例４）
【図１２】本発明のＳＲＡＭ融合型基本回路において、その不揮発データ保存動作を示す説明図である。（実施例４）
【図１３】本発明のＳＲＡＭ融合型基本回路において、その不揮発データ復帰動作を示す説明図である。（実施例４）
【図１４】従来の半導体記憶回路の例を示す説明図である。
【図１５】従来のフラッシュＥＥＰＲＯＭの構造を示す説明図である。
【図１６】従来のフラッシュＥＥＰＲＯＭの書き込み動作の動作原理を示す説明図である。
【図１７】従来のフラッシュＥＥＰＲＯＭの読み出し動作の動作原理を示す説明図である。
【図１８】従来のフラッシュＥＥＰＲＯＭの消去動作の動作原理を示す説明図である。
【符号の説明】
ＷＬ、ＷＬ１，ＷＬ２ ワード選択線、
ＷＬＷ 不揮発ワード選択信号
ＲＥＳＴＯＲＥ 不揮発データ復帰信号
ＥＱ＿ イコライズ信号
Ｃ、Ｃ＿ メモリセル内の差動ノード信号
ＭＮＴ１、ＭＮＴ２、ＭＮ１、ＮＮ２、ＭＮＲＳ ｎ型ＭＩＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰＥ０ ｐ型ＭＩＳトランジスタ
ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５ 時刻
ＢＬ、ＢＬ＿，ＢＬ１、ＢＬ１＿，ＢＬ２、ＢＬ２＿、ＢＬ３、ＢＬ３＿ ビット線、ただし、＿が名前の末尾につくものは、差動対をなす信号であることを示す。たとえば、ＢＬ＿は、ＢＬの差動対をなす信号である。
ＣＯＭＭ、ＣＯＭＭ１、ＣＯＭＭ２ 共通線
ＷＬ＿ＲＥＦ 基準トランジスタ選択用ワード線
ＣＯＭＭ＿ＲＥＦ 基準トランジスタ用共通線
ｎ＋ ｎ型不純物拡散層
ｐ−ｓｕｂ ｐ型基板
ＰＧ ゲート電極
ＦＧ フローティングゲート電極
ＰＬ プレート電極端子
ＯＸ 絶縁膜
ＭＮ００、ＭＮ０１、ＭＮ０２、ＭＮ０３，ＭＮ１０、ＭＮ１１、ＭＮ１２，ＭＮ１３，ＭＮ２０、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ００１、ＭＮ００２、ＭＮ０１１、ＭＮ０１２、ＭＮ１０１、ＭＮ１０２、ＭＮ１１１、ＭＮ１１２、ＭＮＭ１、ＭＮＭ２ 不揮発データ記憶用のｎ型ＭＩＳトランジスタ
ｅ 電子
ＶＤＤ 電源端子
ＧＮＤ グランド端子
Ｖｐｌ プレート電極端子
Ｖｔ（ＭＮＭ１）、Ｖｔ（ＭＮＭ２） それぞれ、ＭＩＳトランジスタＭＮＭ１、ＭＮＭ２のしきい値電圧
Ｖｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，Ｖｔ５ 不揮発記憶を行うｎＭＩＳトランジスタのしきい値電圧
【発明が属する技術分野】
本発明は、電源電圧を印可しなくても記憶データを保持することが可能な半導体不揮発メモリの構成に関するものである。
【０００２】
【従来の技術】
現在実用化あるいは開発中の不揮発メモリとしては、フローティングゲート構造を用いたフラッシュEEPROMや、強誘電体膜を用いるFeRAM、強磁性体膜を用いるMRAM等がある。
【０００３】
図１４に、従来のメモリの記憶単位（メモリセル）の回路図を示す。図１４の（１）は、マスクROMと呼ばれるもので、配線の有無等により、製造時に各メモリセルの「０」または「１」の記憶情報が決まり、基本的に、この情報を書き換えることはできないものである。本発明は、情報の再書き換え可能な不揮発メモリに関するものであり、このマスクＲＯＭは、この分類には該当しないものである。
図１４（２）は、ダイナミックＲＡＭ（ＤＲＡＭ）のメモリセルであり、図１４（３）は、スタティックＲＡＭ（ＳＲＡＭ）のメモリセルである。これらは、電源電圧を印可された状態でしか、記憶情報を保持できず、電源を切断すると、記憶内容は失われてしまう。特にＳＲＡＭは、ＭＯＳトランジスタのみの回路構成であり、ロジックＬＳＩ用の標準ＣＭＯＳプロセスで実現でき、特殊なプロセスは必要としない。
【０００４】
図１４（４）は、電気的に情報が書き換え可能なＲＯＭであり、従来より、ＥＥＰＲＯＭと呼ばれるメモリセルである。それを構成する特殊なトランジスタの基本的な構造を図１５に示す。特徴として、フローティングゲート（ＦＧ）と呼ばれる、電気的にいずれにも接続されていない電極が、本来のＭＯＳトランジスタのゲートと基板の間に存在している構造となっている。
図１６、図１７、図１８を例として引用し、このＥＥＰＲＯＭの回路動作の原理を説明する。まず、情報の書き込み動作であるが、図１６のように、たとえば、ビット線（ＢＬ）に６Ｖ、ワード線に１２Ｖ、プレート線（ＰＬ）に０Ｖを印可する。ワード線電圧により、ゲートには１２Vの電圧がかかるが、このとき、フローティングゲート（ＦＧ）部分には、１Ｖないし３V程度の電圧がかかっており、基板（p-sub）表面に電子の通り道となるチャネルが形成されるが、トランジスタは飽和領域動作になり、そのチャネルは、ドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が存在し、この電界により加速された電子の一部は、フローティングゲート内に飛び込む。これにより、フローティングゲート内に電子が保持されることになり、結果的に、ゲート端子（ワード線）からみたトランジスタのしきい値電圧を高いほうへシフトさせることになる。このフローティングゲートへの電子の注入をセル毎に選択的に行うことで、情報の書き込みを行う。
一方、図１７に示される読み出し動作においては、このシフトさせたしきい値電圧の差を電流の形にして読み出す。たとえば、ワード線に５Ｖ、ビット線（ＢＬ）に１Ｖ、プレート線に（０Ｖ）を印可すれば、各ワード線に接続されたフローティングゲートを有するトランジスタで、読み出し電流（セル電流）が流れるが、しきい値電圧の高低に応じて、セル電流は増減する。このセル電流を増幅することで、情報の読み出しを行うことができる。
さらに、図１８に、セル内の情報の消去、すなわち、フローティングゲートからの電子の抜き取りの原理を示す。ワード線を０Ｖに固定して、プレート線に１２Ｖを印可すると、プレートとフローティングゲート間に大きな電位差が生じ、これによる電界で、フローティングゲートから電子が引き抜かれる。この動作は、プレート線を共有するメモリセルのすべてで同時に行われることになる。以上の従来のメモリの動作の詳細に関しては、多くの参考文献（たとえば、榎本忠儀「CMOS集積回路 -入門から実用まで-」、倍風館、1996年、 他）に記載のとおりである。
【０００５】
しかるに、この従来の不揮発メモリであるＥＥＰＲＯＭでは、フローティングゲートを有するトランジスタという特殊な構造のトランジスタを製造する必要があり、さらに、強誘電体や強磁性体を使用して不揮発記憶を行わせるＦｅＲＡＭやＭＲＡＭにおいても、それぞれ材料の製膜と加工が必要となり、実用化の大きな課題となっており、また同時に製造コストの増大を招くことになる。一方、特殊なプロセスを必要とせず回路的にデータを記憶するメモリとしては、SRAMやDRAMがあり、特にSRAMは、CMOS型プロセスに対して全く特殊なプロセスを必要としないが、電源を切断すると、記憶内容は失われてしまうという問題点があった。
【０００６】
【発明が解決しようとする課題】
解決しようとする課題は、CMOS型プロセス互換で、不揮発記憶機能を有する回路を実現するという点である。
【０００７】
【課題を解決するための手段】
本発明における、第１の発明は、同様な特性をもつ２つのMISFET型トランジスタを有し、ある特定の期間、第１のトランジスタのゲート電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第１のトランジスタの導通状態を制御して、その導通抵抗値の経時劣化を誘起し、これにより生じた、第１と第２のトランジスタの性能差を、２つのトランジスタを同時に導通させて、その電流差で読み出すことにより、「０」の記憶とその読み出しを、またそれとは逆に、第２のトランジスタ側の性能を、第１のトランジスタよりも劣化させることにより「１」記憶を行うことを特徴とする半導体不揮発記憶回路である。本発明における、第２の発明は、第１の発明の半導体不揮発記憶回路において、第２のトランジスタを、複数の記憶単位の間で共用化したことを特徴とする半導体不揮発記憶回路である。
本発明における、第３の発明は、第１の発明の１ビットの情報を記憶する半導体不揮発記憶回路において、１ビットの情報を記憶する揮発型記憶回路と組み合わせて、１ビット分の情報記憶単位とし、不揮発記憶回路の情報は、その揮発記憶部を介して、読み出しと書き込みが行われることを特徴とした半導体不揮発記憶回路である。
本発明における、第４の発明は、６つのＭＩＳトランジスタから構成されるスタティック型半導体メモリセルの２つの記憶ノードに、それぞれ、第１の発明の半導体不揮発記憶回路の２つのトランジスタの電流出力端子を接続し、そのスタティック型半導体メモリセルの電源端子と、実際の電源線の間に接続する第３のトランジスタをもち、その第３のトランジスタの導通状態を制御することで、前記スタティック型半導体メモリセルの動作活性化／非活性化の制御を行い、第１の発明の半導体不揮発記憶回路部分の情報をスタティック型メモリセルへ転送することを特徴とした半導体不揮発記憶回路である。
【０００８】
【発明の実施の形態】
本発明によれば、CMOS型プロセスに追加の工程や、新材料の導入なしに、不揮発記憶を実現し、低コスト化や、開発期間の短縮が図ることが可能となる。
【０００９】
【実施例】
図１は、本発明の基本回路とデバイス的な動作原理を示す説明図である。図１においては、例として、ＭＩＳ（金属―絶縁膜―半導体）トランジスタとして、典型的なｎチャンネル型シリコンMOSトランジスタを用いた場合を示している。ＷＬはワード選択線、ＢＬはビット線、ＣＯＭＭは共通線、ＰＧはゲート電極、ＯＸはシリコン酸化膜、n+は、ｎ型不純物拡散層、p-subはｐ型のシリコン基板である。図２、図３を用いて、図１の回路の動作原理を説明する。まず、情報の書き込み動作であるが、図２のように、たとえば、ビット線（ＢＬ）に５Ｖ、ワード線に２．５Ｖ、共通線（ＣＯＭＭ）に０Ｖを印可する。ワード線電圧により、基板（p-sub）表面に電子の通り道となるチャネルが形成されるが、トランジスタは飽和領域動作になり、そのチャネルは、ドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が存在し、この電界により加速された電子の一部には、酸化膜内に飛び込むものがある。この現象は、MOS型トランジスタにおいて、ホットキャリアによるトランジスタ性能の経時変化として知られている現象であり、半導体回路の性能を長期間維持するためには、本来好ましくない現象であり、これを回避するために、たとえば、ドレイン拡散層の濃度分布を制御して、ドレイン端付近に電界が集中しないような対策がとられている。しかし、本発明では、この現象を積極的に利用し、酸化膜内に捕らえられた電子による、ゲート端子（ワード線）からみたトランジスタのしきい値電圧の高い電圧へのシフトを情報書き込みとして用いるものである。この酸化膜への電子の注入をセル毎に選択的に行うことで、情報の書き込みを行う。デバイスの微細化が進むほど、デバイス内の局所的な電界強度は増す傾向にあるため、この酸化膜への電子の注入現象は、より発生しやすくなるため、本原理による情報の書き込みは、微細化の進展とともに、より容易になる傾向にあるといえる。
【００１０】
一方、図３に示される読み出し動作においては、このシフトさせたしいき値電圧の差を電流の形にして読み出す。たとえば、ワード線に５Ｖ、ビット線（ＢＬ）に１Ｖ、共通線に（０Ｖ）を印可すれば、ワード線に接続されたトランジスタで、読み出し電流（セル電流）が流れるが、しきい値電圧の高低に応じて、セル電流は増減する。このセル電流を増幅することで、情報の読み出しを行うことができる。しかし、従来の技術の部分において説明したEEPROMのメモリ回路構造とよく似ているが、根本的に異なるのは、酸化膜に注入された電子を、再度引き抜いて情報を消去することが、技術的に非常に困難であることである。よって、電子を酸化膜中に注入し、トランジスタのしきい値電圧を高いほうへはシフトできても、逆に低い方向へはシフトできないことになるため、基本的には１度しか書き込みができないことになる。
【００１１】
図４に、この問題点を回避するための本発明の第１の発明に対応する、１実施例を示す。図１のトランジスタを２個づつ組にして動作させ、２つのトランジスタのうち、たとえば、第１のトランジスタ（MNM1）のしきい値電圧：Vt(MNM1)が第２のトランジスタ（MNM2）のしきい値電圧：Vt(MNM2)よりも高い状態を、情報の「０」記憶状態、その逆の状態を「１」記憶状態とするものである。すなわち、製造直後の初期状態で、MNM1,MNM2いづれのしきい値電圧もVt0であった場合、最初に「０」を書き込む場合は、図４中の▲１▼で示したように、MNM1のしきい値電圧を若干高い方へシフトさせる。これは、図５に示すように、まず、ワード選択信号WLを電源電圧（ＶＤＤ）の半分程度の２．５Vとし、ビット線（BL）の電圧を電源電圧と同じ５V（ＶＤＤ）、ビット線の差動ペアであるBL_側を０V（ＧＮＤ）とした状態を一定期間保つことで、MNM1のみを飽和領域で動作させ、ホットキャリアを発生させることで、MNM1のしきい値電圧を高い方(Vt1)へシフトさせる。シフトさせるしきい値電圧の電圧量は、読み出し回路の能力によって判別可能なレベル以上とすればよい。次に、このメモリセルに「１」を書き込みたい場合は、図４の▲２▼に示すように、今度は、MNM2のしきい値電圧をMNM1のそれよりも上昇させ、Vt2とすることにより行う。情報の反転が起こる毎に、MNM1もしくは、MNM2のいずれかのしきい値電圧が上昇することになり、その情報書き換えの限界は、たとえば、ＭＮＭ１あるいは、ＭＮＭ２のしきい値電圧が電源電圧程度まで上昇するまでとなる。しかし、電源電圧以上の電圧を発生することが可能な電圧昇圧回路を内蔵することで、この回数制限を改善することは可能である。このような構造にすることで、ＥＥＰＲＯＭのような情報の消去はできなくても、情報の「０」と「１」を、限られた回数ではあるが、書き換えることが可能となる。図６に、図４の回路における読み出し動作の説明図を示す。読み出しは、ワード選択線の電圧を電源電圧程度にし、ＢＬとBL_の電圧を同じにしておいて、MNM1とMNM2のしきい値電圧の差による、２つのトランジスタの電流能力差を電流差にして読み出す。図６の回路においては、BLとBL_を電源電位程度にプリチャージ（充電）した後、高インピーダンス状態にして、MNM1,MNM2に接続することで、電流差を再度、BLとBL_の電位差に変換して、読み出す例を示している。
【００１２】
図７に、図４の回路を配列状に並べて、実際にメモリとして使用する場合の構成図を示す。図７では、４ビット分の情報を格納できる。ワード選択線（WL0,WL1）と、ビット線対（BL0、BL0_、BL1、BL1_）は、それぞれ、横方向、縦方向のメモリセルと共用化されている。共通線（COMM0,COMM1）については、２次元配列されたすべてのセル間で共用することも可能である。
図８に、本発明の第２の発明に相当する実施例を示す。第１の発明において、２つのトランジスタの対で構成されるメモリの記憶単位において、その第２のトランジスタ側を共用化した例である。図８は１２ビット分の情報を格納できるメモリセルアレイになっているが、基本的には、トランジスタ１個で、１ビットの情報を記憶することができる。差動対をなすべきトランジスタは、ビット線で１つだけに共用化されており、たとえば図８において、MN00、MN01、MN02、MN03の４つのトランジスタは、MN0Rと比較されることになる。すなわち、ビット線BL0に接続されるトランジスタのうち、MN0Rのしきい値電圧よりも高いトランジスタは「０」を記憶、MN0Rよりもしきい値電圧が低いトランジスタは「１」記憶となる。情報を書き換える場合は、まず、MN0Rのしきい値を、BL0に接続されるトランジスタのうち、「０」から「１」に書き換わるべきトランジスタよりも、高く設定する。この場合、たとえば、BL0に接続されるトランジスタの情報がすべて「１」記憶であった場合や、「１」から「０」に変わるトランジスタがあるのみの場合には、MN0Rのしきい値電圧を特に、変動させる必要はないことになる。また、図８では、ビット線毎に、トランジスタを共用化しているが、ある記憶容量単位で共用化してもよい。
【００１３】
図９に、本発明の第３の発明に相当する実施例を示す。図９において、MNM1,MNM2は、図４の回路と同様なもので、しきい値電圧の一方向へのシフトによって、情報の書き込みを行うものである。しかし、図４の回路では、書き込み回数に制限があるために、図９の回路では、情報の記憶単位に、たとえばＳＲＡＭメモリセルのような、揮発メモリ部と、図４のような本第３の発明の回路を同時に設け、さらに、揮発メモリ部を介して、必要に応じて、不揮発メモリ部への情報の読み書きを行うように構成した回路になっている。このような構造にすることで、通常の読み書き動作は、揮発メモリ部において行い、たとえば電源遮断前等のタイミングで、不揮発部でデータを書き込むことで、限られた不揮発メモリ部の書き込み回数の制限の影響を低減することが可能となる。また、電源印可時においては、揮発メモリ回路部が、読み書き要求に応答することになるために、読み出しや書き込み速度に優れる揮発メモリと組み合わせることで、通常動作時の性能を高く見せることができる。
【００１４】
図１０に、本発明の第４の発明に相当する実施例を示す。図１０の回路は、第３の発明の揮発メモリ部としてSRAMのメモリセルを適用した例になる。図１０の回路では、従来のSRAMセルに対して、さらに、３つのｎチャンネル型MISFET（MNRS,MNM1、MNM2）と、１つのｐチャンネル型MISFET（MPEQ）が追加されている。これらのうち、MNM1、MNM2が、それぞれのMISFETのしきい値変動状況により、情報を不揮発記憶する２つのトランジスタになる。RESTORE信号をハイレベル（電源電位）、WLW信号をローレベル（グランド電位）、EQ_信号をハイレベルに設定すれば、それぞれMNM1、MNM2、MPEQは非導通状態、MNRSは導通状態で、図１４（３）の従来のSRAMと同様な回路構成になる。この状態では、ワード線(WL)とビット線対（BL,BL_）の操作により、それぞれ図１０、図１１に示すように、従来のＳＲＡＭと同様な方法で、メモリセル内に情報を書き込み／読み出しできる。情報の不揮発記憶を行わせるためには、図１２に示すように、不揮発書き込み用ワード線（WLW）を、一定期間、電源電位とグランド電位の間の電位とする。この時、ＳＲＡＭメモリセル内に格納された情報に応じて、Ｃ，Ｃ＿のノード電位のいずれかは、電源電位となり、他方はグランド電位となっている。これにより、たとえば、Ｃのノード電位が高い場合は、MNM1の、ドレイン電圧は高い状態となり、MNM1にはドレイン電流が流れる。このとき、MNM1のゲート電圧は、電源電位とグランド電位の間の電位であることから、ドレイン電流に伴って、チャネル内にホットキャリアが誘起され、その一部はMIS構造の絶縁体膜中へトラップされる。結果として、トランジスタの性能の変動、すなわち、微少なしきい値電圧のシフトがおこる。この状態をある一定期間維持することにより、MNM1のしきい値電圧をある程度（数mVから数十mV）、変動させることができる。このような方法で、MNM1とMNM2にしきい値電圧差を意図的に設定する。
【００１５】
次に、このしきい値電圧変動を情報として読み出すために、図１３のように、まず、ワード線（WL）レベルをローレベルとしておいて、RESTORE信号をローレベルに下げる。このときＥＱ＿信号も一定期間低レベルとすることで、ＣとＣ＿のノード間を同電位に設定する。このような信号線電位を設定することで、MNM1,MNM2、MP1,MP2の４つのトランジスタからなるラッチ回路を形成する。次に、WLWを、ローレベルから徐々にハイレベルへあげていくことで、MNM1とMNM2のドレイン電圧は、当初、ハイレベルになっているが、MNM1とMNM2には、しきい値電圧に差が設定されているために、流れる電流にも差があることになる。ホットキャリアによるしきい値電圧シフトの場合では、一般にしきい値電圧が上昇するために、上述の例では、MNM1のほうがMNM2よりもしきい値電圧が高い。よって、MNM2のほうが電流が多く流れる。そのために、ラッチ回路の動作により、MNM2のドレイン端子（MNM1のゲート端子）のほうが、MNM1のドレイン端子（MNM2のゲート端子）よりも若干高いレベルとなる。最後に、RESTORE信号をハイレベルにすることで、MP1,MP2,MN1,MN2の４つのトランジスタからなる従来のSRAMセルのラッチ回路部分に情報が転送保持され、これにより、MNM1とMNM2に記憶されていた情報は、通常のSRAMの読み出し動作を経由することで、セル外へ読み出し可能となる。この場合は、ＭＮＭ２とＭＮＭ１のしきい値電圧差に起因する電流差を用いて、不揮発情報の転送を行ったが、しきい値電圧差を利用して、しきい値電圧の低いトランジスタのほうが先にＯＮするという原理を用いても、同様な読み出し回路が設計できる。
【００１６】
また、本発明の本実施例では、素子特性の変動をホットキャリアによるしきい値変動を例にして説明したが、これは、トランジスタがドレイン電流を流しつづけることによって、その特性の経年変化を起こすような要因であれば、いずれの現象でもよい。また、図１０では、メモリセルとビット線を接続するトランジスタ（図１０におけるＭＮＴ１，ＭＮＴ２）を、通常のＳＲＡＭ動作と、不揮発記憶用の情報書き込みの両方に兼用しているが、回路としての性能を最適化する等のために、別個にトランジスタを設けてもよい。また、本発明の説明では、第１のトランジスタのしきい値電圧が高い状態を「０」記憶、第２のトランジスタのしきい値電圧が高い状態を「１」記憶、としていたが、これを逆に定義してもかまわない。
【００１７】
【発明の効果】
本発明の効果は、請求の範囲に記載した構成によって、CMOS型プロセスに追加の工程や、新材料の導入なしに、不揮発記憶を実現し、低コスト化や、開発期間の短縮を図るという目的が達成されるというものである。
【図面の簡単な説明】
【図１】本発明の基本回路と、そのデバイス的な動作原理を示す説明図である。
【図２】本発明の基本回路において、書き込み動作と、そのデバイス的な動作原理を示す説明図である。
【図３】本発明の基本回路において、読み出し動作と、そのデバイス的な動作原理を示す説明図である。
【図４】本発明の差動型基本回路において、上書き動作の動作原理を示す説明図である。（実施例１）
【図５】本発明の差動型基本回路において、書き込み動作の動作原理を示す説明図である。（実施例１）
【図６】本発明の差動型基本回路において、読み出し動作の動作原理を示す説明図である。（実施例１）
【図７】本発明の差動型基本回路において、記憶回路の配置を示す説明図である。（実施例１）
【図８】本発明の第２の発明の記憶回路素子の配置を示す説明図である。（実施例２）
【図９】本発明のＳＲＡＭ融合型基本回路において、その基本構成を示す説明図である。（実施例３）
【図１０】本発明のＳＲＡＭ融合型基本回路において、そのＳＲＡＭ部データ読み出し動作を示す説明図である。（実施例４）
【図１１】本発明のＳＲＡＭ融合型基本回路において、そのＳＲＡＭ部データ書き込み動作を示す説明図である。（実施例４）
【図１２】本発明のＳＲＡＭ融合型基本回路において、その不揮発データ保存動作を示す説明図である。（実施例４）
【図１３】本発明のＳＲＡＭ融合型基本回路において、その不揮発データ復帰動作を示す説明図である。（実施例４）
【図１４】従来の半導体記憶回路の例を示す説明図である。
【図１５】従来のフラッシュＥＥＰＲＯＭの構造を示す説明図である。
【図１６】従来のフラッシュＥＥＰＲＯＭの書き込み動作の動作原理を示す説明図である。
【図１７】従来のフラッシュＥＥＰＲＯＭの読み出し動作の動作原理を示す説明図である。
【図１８】従来のフラッシュＥＥＰＲＯＭの消去動作の動作原理を示す説明図である。
【符号の説明】
ＷＬ、ＷＬ１，ＷＬ２ ワード選択線、
ＷＬＷ 不揮発ワード選択信号
ＲＥＳＴＯＲＥ 不揮発データ復帰信号
ＥＱ＿ イコライズ信号
Ｃ、Ｃ＿ メモリセル内の差動ノード信号
ＭＮＴ１、ＭＮＴ２、ＭＮ１、ＮＮ２、ＭＮＲＳ ｎ型ＭＩＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰＥ０ ｐ型ＭＩＳトランジスタ
ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５ 時刻
ＢＬ、ＢＬ＿，ＢＬ１、ＢＬ１＿，ＢＬ２、ＢＬ２＿、ＢＬ３、ＢＬ３＿ ビット線、ただし、＿が名前の末尾につくものは、差動対をなす信号であることを示す。たとえば、ＢＬ＿は、ＢＬの差動対をなす信号である。
ＣＯＭＭ、ＣＯＭＭ１、ＣＯＭＭ２ 共通線
ＷＬ＿ＲＥＦ 基準トランジスタ選択用ワード線
ＣＯＭＭ＿ＲＥＦ 基準トランジスタ用共通線
ｎ＋ ｎ型不純物拡散層
ｐ−ｓｕｂ ｐ型基板
ＰＧ ゲート電極
ＦＧ フローティングゲート電極
ＰＬ プレート電極端子
ＯＸ 絶縁膜
ＭＮ００、ＭＮ０１、ＭＮ０２、ＭＮ０３，ＭＮ１０、ＭＮ１１、ＭＮ１２，ＭＮ１３，ＭＮ２０、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ００１、ＭＮ００２、ＭＮ０１１、ＭＮ０１２、ＭＮ１０１、ＭＮ１０２、ＭＮ１１１、ＭＮ１１２、ＭＮＭ１、ＭＮＭ２ 不揮発データ記憶用のｎ型ＭＩＳトランジスタ
ｅ 電子
ＶＤＤ 電源端子
ＧＮＤ グランド端子
Ｖｐｌ プレート電極端子
Ｖｔ（ＭＮＭ１）、Ｖｔ（ＭＮＭ２） それぞれ、ＭＩＳトランジスタＭＮＭ１、ＭＮＭ２のしきい値電圧
Ｖｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，Ｖｔ５ 不揮発記憶を行うｎＭＩＳトランジスタのしきい値電圧
Claims (33)
- 選択線と、
第１のビット線と、
第２のビット線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶回路。 - 該閾値電圧の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項１記載の不揮発性半導体記憶回路。
- 該選択線は該閾値電圧の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項１記載の不揮発性半導体記憶回路。
- 該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項１記載の不揮発性半導体記憶回路。
- 該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項４記載の不揮発性半導体記憶回路。 - 該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項５記載の不揮発性半導体記憶回路。 - 該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗変化を引き起こすことを特徴とする請求項１記載の不揮発性半導体記憶回路。
- 複数のビット線対と、
縦横に配置された複数のメモリユニット
を含み、該複数のメモリユニットの１つは該複数のビット線対の対応する１つに結合され、該複数のビット線対の該対応する１つは第１のビット線と第２のビット線とを含み、該 複数のメモリユニットの該１つは、
選択線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶装置。 - 該閾値電圧の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 該選択線は該閾値電圧の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項１１記載の不揮発性半導体記憶装置。 - 該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項１２記載の不揮発性半導体記憶装置。 - 該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗変化を引き起こすことを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 選択線と、
第１のビット線と、
第２のビット線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結 合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶回路。 - 該抵抗の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項１５記載の不揮発性半導体記憶回路。
- 該選択線は該抵抗の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項１５記載の不揮発性半導体記憶回路。
- 該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項１５記載の不揮発性半導体記憶回路。
- 該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項１８記載の不揮発性半導体記憶回路。 - 該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項１９記載の不揮発性半導体記憶回路。 - 該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧の変化を引き起こすことを特徴とする請求項１５記載の不揮発性半導体記憶回路。
- 複数のビット線対と、
縦横に配置された複数のメモリユニット
を含み、該複数のメモリユニットの１つは該複数のビット線対の対応する１つに結合され、該複数のビット線対の該対応する１つは第１のビット線と第２のビット線とを含み、該複数のメモリユニットの該１つは、
選択線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間 の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶装置。 - 該抵抗の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
- 該選択線は該抵抗の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項２２記載の不揮発性半導体記憶装置。
- 該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
- 該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項２６記載の不揮発性半導体記憶装置。 - 該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項２６記載の不揮発性半導体記憶装置。 - 該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧の変化を引き起こすことを特徴とする請求項２２記載の不揮発性半導体記憶装置。
- 第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを含むメモリ回路にデータを書き込む方法であって、
データをラッチ回路に格納し、
該第１のＭＩＳトランジスタのゲートと該第２のＭＩＳトランジスタのゲートとに共通の電位を印加して該第１のＭＩＳトランジスタ又は該第２のＭＩＳトランジスタのうち該データに応じて選択された一方において消えずに残る変化を閾値電圧に引き起こす
各段階を含むことを特徴とするデータ書き込み方法。 - 同様な特性をもつ２つのＭＩＳＦＥＴ型トランジスタを有し、ある特定の期間、第１のトランジスタのゲート電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第１のトランジスタの導通状態を制御して、その導通抵抗値の経時劣化を誘起し、これにより生じた、第１と第２のトランジスタの性能差を、２つのトランジスタを同時に導通させて、その電流差で読み出すことにより、「０」の記憶とその読み出しを、またそれとは逆に、第２のトランジスタ側の性能を、第１のトランジスタよりも劣化させることにより「１」記憶を行うことを特徴とする半導体不揮発記憶回路。
- 上記請求項１記載の半導体不揮発記憶回路において、第２のトランジスタを、複数の記憶単位の間で共用化したことを特徴とする半導体不揮発記憶回路。
- 上記請求項１記載の１ビットの情報を記憶する半導体不揮発記憶回路において、１ビットの情報を記憶する揮発型記憶回路と組み合わせて、１ビット分の情報記憶単位とし、不揮発記憶回路の情報は、その揮発記憶部を介して、読み出しと書き込みが行われることを特徴とした半導体不揮発記憶回路。
- ６つのＭＩＳトランジスタから構成されるスタティック型半導体メモリセルの２つの記憶ノードに、それぞれ、請求項１記載の半導体不揮発記憶回路の２つのトランジスタの電流出力端子を接続し、そのスタティック型半導体メモリセルの電源端子と、実際の電源線の間に接続する第３のトランジスタをもち、その第３のトランジスタの導通状態を制御することで、前記スタティック型半導体メモリセルの動作活性化／非活性化の制御を行い、請求項１記載の半導体不揮発記憶回路部分の情報をスタティック型メモリセルへ転送することを特徴とした半導体不揮発記憶回路
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