JP2001358313A - 半導体装置 - Google Patents
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Classifications
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 スタティックラッチ形態に接続された不揮発
性記憶トランジスタによる長期の情報保持性能を向上さ
せる。 【解決手段】 不揮発性メモリは、負荷と不揮発性記憶
トランジスタの直列回路を一対有しそれらがスタティッ
クラッチ形態に接続された不揮発性記憶回路（１０
１）、不揮発性記憶回路に情報を記憶させるプログラム
制御回路（１０２）、不揮発性記憶回路の記憶情報をラ
ッチ可能な揮発性ラッチ回路（１０４）、及び不揮発性
記憶回路の記憶情報を揮発性ラッチ回路にラッチさせる
読み出し制御回路（１０３）を備える。読み出し制御回
路は、読み出し動作の指示に応答して不揮発性記憶回路
にスタティックラッチ動作の動作電源を供給し、ラッチ
動作の完了後に動作電源の供給を断つ。これにより、不
揮発性記憶トランジスタが無用なチャージゲインやチャ
ージロスを生ずる電圧状態にさらされる期間が短くな
る。
性記憶トランジスタによる長期の情報保持性能を向上さ
せる。 【解決手段】 不揮発性メモリは、負荷と不揮発性記憶
トランジスタの直列回路を一対有しそれらがスタティッ
クラッチ形態に接続された不揮発性記憶回路（１０
１）、不揮発性記憶回路に情報を記憶させるプログラム
制御回路（１０２）、不揮発性記憶回路の記憶情報をラ
ッチ可能な揮発性ラッチ回路（１０４）、及び不揮発性
記憶回路の記憶情報を揮発性ラッチ回路にラッチさせる
読み出し制御回路（１０３）を備える。読み出し制御回
路は、読み出し動作の指示に応答して不揮発性記憶回路
にスタティックラッチ動作の動作電源を供給し、ラッチ
動作の完了後に動作電源の供給を断つ。これにより、不
揮発性記憶トランジスタが無用なチャージゲインやチャ
ージロスを生ずる電圧状態にさらされる期間が短くな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去及び
書き込み可能な不揮発性記憶素子を有する半導体装置に
関し、例えば、複数の不揮発性記憶素子含むフリップフ
ロップ（不揮発性記憶回路）を記憶単位として使用する
不揮発性メモリを有する半導体装置に適用して有効な技
術に関する。
書き込み可能な不揮発性記憶素子を有する半導体装置に
関し、例えば、複数の不揮発性記憶素子含むフリップフ
ロップ（不揮発性記憶回路）を記憶単位として使用する
不揮発性メモリを有する半導体装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】記憶するデータを所定の単位で一括して
電気的に消去可能であり、かつ、データを電気的に書き
込み可能な不揮発性記憶装置として、フラッシュＥＥＰ
ＲＯＭ（以下、フラッシュメモリという）が提供されて
いる。フラッシュメモリは、電気的に消去及び書き込み
可能な不揮発性記憶素子によってメモリセルが構成され
ており、一旦メモリセルに書き込まれたデータやプログ
ラムを消去し、新たなデータやプログラムをメモリセル
へ再度書き込み（プログラミング）する事が可能であ
る。
電気的に消去可能であり、かつ、データを電気的に書き
込み可能な不揮発性記憶装置として、フラッシュＥＥＰ
ＲＯＭ（以下、フラッシュメモリという）が提供されて
いる。フラッシュメモリは、電気的に消去及び書き込み
可能な不揮発性記憶素子によってメモリセルが構成され
ており、一旦メモリセルに書き込まれたデータやプログ
ラムを消去し、新たなデータやプログラムをメモリセル
へ再度書き込み（プログラミング）する事が可能であ
る。
【０００３】それ故、このフラッシュメモリあるいはフ
ラッシュメモリを内蔵するマクロコンピュータを応用シ
ステムに組み込んだ後、データの変更、プログラムのバ
グの修正、あるいはプログラムの更新等が必要になった
場合、フラッシュメモリに記憶されたデータやプログラ
ムを応用システム上で変更できるので、応用システムの
開発期間の短縮化が図れ、また、応用システムのプログ
ラム開発に柔軟性を得ることができる。
ラッシュメモリを内蔵するマクロコンピュータを応用シ
ステムに組み込んだ後、データの変更、プログラムのバ
グの修正、あるいはプログラムの更新等が必要になった
場合、フラッシュメモリに記憶されたデータやプログラ
ムを応用システム上で変更できるので、応用システムの
開発期間の短縮化が図れ、また、応用システムのプログ
ラム開発に柔軟性を得ることができる。
【０００４】一方、近年、１つの半導体基板に、データ
制御装置としての中央処理装置（以下、ＣＰＵとも言
う）、大規模記憶装置としてのＤＲＡＭ（ダイナミック
・ランダム・アクセスメモリ）、高速な記憶装置乃至キ
ャッシュメモリとしてのＳＲＡＭ（スタティック・ラン
ダム・アクセスメモリ）およびその他の機能回路を形成
し、１つの半導体装置で１つのシステムを構成できるよ
うにしたシステム半導体装置（以下、システムＬＳＩと
も言う）も提供されている。このようなシステムＬＳＩ
は、プリント基板や実装基板の小型化などに寄与し、特
に、携帯電話や携帯用データ端末装置などの携帯用機器
の小型化・軽量化に有効である。
制御装置としての中央処理装置（以下、ＣＰＵとも言
う）、大規模記憶装置としてのＤＲＡＭ（ダイナミック
・ランダム・アクセスメモリ）、高速な記憶装置乃至キ
ャッシュメモリとしてのＳＲＡＭ（スタティック・ラン
ダム・アクセスメモリ）およびその他の機能回路を形成
し、１つの半導体装置で１つのシステムを構成できるよ
うにしたシステム半導体装置（以下、システムＬＳＩと
も言う）も提供されている。このようなシステムＬＳＩ
は、プリント基板や実装基板の小型化などに寄与し、特
に、携帯電話や携帯用データ端末装置などの携帯用機器
の小型化・軽量化に有効である。
【０００５】本発明者らは、本発明を完成した後、下記
の観点Ａ及び観点Ｂについて公知例調査を行った。
の観点Ａ及び観点Ｂについて公知例調査を行った。
【０００６】観点Ａは、単層のポリシリコンゲートで不
揮発性記憶トランジスタを構成する観点であり、観点Ｂ
は、不揮発性記憶トランジスタを含むフリップフロップ
を記憶単位として利用する観点である。
揮発性記憶トランジスタを構成する観点であり、観点Ｂ
は、不揮発性記憶トランジスタを含むフリップフロップ
を記憶単位として利用する観点である。
【０００７】その結果、観点Ａについては、米国特許第
５，４４０，１５９号公報、米国特許第５，５０４，７
０６号公報、特開平４−２１２４７１号公報（対応米国
特許公報第５，４５７，３３５号）、及び、大崎らによ
る”A single Ploy EEPROM Cell Structure for Use in
Standard CMOS Processes”, IEEE Journal of solid
state circuits”, VOL. 29, NO.3, Ｍarch 1994, pp31
1-316が発見された。
５，４４０，１５９号公報、米国特許第５，５０４，７
０６号公報、特開平４−２１２４７１号公報（対応米国
特許公報第５，４５７，３３５号）、及び、大崎らによ
る”A single Ploy EEPROM Cell Structure for Use in
Standard CMOS Processes”, IEEE Journal of solid
state circuits”, VOL. 29, NO.3, Ｍarch 1994, pp31
1-316が発見された。
【０００８】一方、観点Ｂについては、特開平５−３１
４７８９、特開平６−７６５８２、特開平１０−３３４
６９１の各号公報が発見された。特開平５−３１４７８
９号公報は、２つの電気に書き込み可能な不揮発性メモ
リ（ＥＰＲＯＭ）素子を、駆動トランジスタと、２つの
負荷トランジスタとから構成したフリップフロップを記
憶単位として構成し、救済回路の冗長アドレスを記憶す
る技術を開示する。
４７８９、特開平６−７６５８２、特開平１０−３３４
６９１の各号公報が発見された。特開平５−３１４７８
９号公報は、２つの電気に書き込み可能な不揮発性メモ
リ（ＥＰＲＯＭ）素子を、駆動トランジスタと、２つの
負荷トランジスタとから構成したフリップフロップを記
憶単位として構成し、救済回路の冗長アドレスを記憶す
る技術を開示する。
【０００９】
【発明が解決しようとする課題】本発明者の検討によれ
ば以下の点が明らかにされた。先ず、特開平５−３１４
７８９号公報に開示されている電気に書き込み可能な不
揮発性メモリセルを駆動トランジスタ（不揮発性記憶ト
ランジスタ）と２つの負荷トランジスタとから構成した
フリップフロップ回路においては、フローティングゲー
トに電荷の全く無い初期閾値電圧、書き込み・消去状態
の閾値電圧、および、読み出し時のワード線電位の状態
によって、電荷保持特性の劣化に起因する読み出し不良
の発生率が大きく影響されるという第１の問題点が本発
明者によって見出された。
ば以下の点が明らかにされた。先ず、特開平５−３１４
７８９号公報に開示されている電気に書き込み可能な不
揮発性メモリセルを駆動トランジスタ（不揮発性記憶ト
ランジスタ）と２つの負荷トランジスタとから構成した
フリップフロップ回路においては、フローティングゲー
トに電荷の全く無い初期閾値電圧、書き込み・消去状態
の閾値電圧、および、読み出し時のワード線電位の状態
によって、電荷保持特性の劣化に起因する読み出し不良
の発生率が大きく影響されるという第１の問題点が本発
明者によって見出された。
【００１０】例えば、図２５には、本発明者が検討した
不揮発性記憶トランジスタを含むフリップフロップ回路
において、一方の不揮発性記憶トランジスタ２２３へ書
込みを行った後、電源線へ電源電圧Ｖｃｃを印加して読
み出し動作を行った状態が示されている。図２５におい
て２２０，２２１はｐチャネル型負荷トランジスタ、２
２２，２２３はｎチャネル型不揮発性記憶トランジスタ
である。２つの不揮発性記憶トランジスタ２２２、２２
３は、一方のトランジスタ２２２が初期閾値電圧（Ｖｔ
ｈＬ）と、他方のトランジスタ２２３が高閾値電圧（Ｖ
ｔｈＨ）であるため、電源線の電位が０Ｖから電源電圧
Ｖｃｃまで上昇する間に、ラッチが固定され、高閾値電
圧（ＶｔｈＨ）の不揮発性記憶トランジスタ２２３のド
レイン端子にＶｃｃ（Ｈレベル）が、初期閾値電圧（Ｖ
ｔｈＬ）の不揮発性記憶トランジスタ２２２のゲート電
極にＶｃｃ（Ｈレベル）が、いわゆるディスターブ電圧
として印加される。このディスターブ状態では、高閾値
電圧（ＶｔｈＨ）の不揮発性記憶トランジスタ２２３の
フローティングゲートに蓄積された電荷がドレイン端子
側へ引き抜かれる方向にストレスが加えられており、一
方、初期閾値電圧（ＶｔｈＬ）の不揮発性記憶トランジ
スタ２２２のフローティングゲートへは電荷が注入され
る方向のストレスが印加されることになる。通常、半導
体装置は１０年間連続で動作することを前提として設計
されることから、上記不揮発性記憶トランジスタ２２
２，２２３へのストレスは、最悪１０年間印加されると
考えねばならない。このため、初期閾値電圧（Ｖｔｈ
Ｌ）の不揮発性記憶トランジスタ２２２の閾値電圧の上
昇、いわゆるチャージゲインと、高閾値電圧（Ｖｔｈ
Ｈ）の不揮発性記憶トランジスタ２２３の閾値電圧の低
下、いわゆるチャージロスが同時に発生し、ゲート酸化
膜厚が薄い場合には、２つの不揮発性記憶トランジスタ
２２２，２２３の閾値電圧が比較的容易に一致してしま
うため、ラッチデータの反転による読み出し不良を生ず
る虞がある。したがって、図２５のように動作電源とし
ての電源電圧Ｖｃｃを常時印加するフリップフロップ回
路は、ディスターブ耐性に弱いということが本発明者に
よって明らかにされた。
不揮発性記憶トランジスタを含むフリップフロップ回路
において、一方の不揮発性記憶トランジスタ２２３へ書
込みを行った後、電源線へ電源電圧Ｖｃｃを印加して読
み出し動作を行った状態が示されている。図２５におい
て２２０，２２１はｐチャネル型負荷トランジスタ、２
２２，２２３はｎチャネル型不揮発性記憶トランジスタ
である。２つの不揮発性記憶トランジスタ２２２、２２
３は、一方のトランジスタ２２２が初期閾値電圧（Ｖｔ
ｈＬ）と、他方のトランジスタ２２３が高閾値電圧（Ｖ
ｔｈＨ）であるため、電源線の電位が０Ｖから電源電圧
Ｖｃｃまで上昇する間に、ラッチが固定され、高閾値電
圧（ＶｔｈＨ）の不揮発性記憶トランジスタ２２３のド
レイン端子にＶｃｃ（Ｈレベル）が、初期閾値電圧（Ｖ
ｔｈＬ）の不揮発性記憶トランジスタ２２２のゲート電
極にＶｃｃ（Ｈレベル）が、いわゆるディスターブ電圧
として印加される。このディスターブ状態では、高閾値
電圧（ＶｔｈＨ）の不揮発性記憶トランジスタ２２３の
フローティングゲートに蓄積された電荷がドレイン端子
側へ引き抜かれる方向にストレスが加えられており、一
方、初期閾値電圧（ＶｔｈＬ）の不揮発性記憶トランジ
スタ２２２のフローティングゲートへは電荷が注入され
る方向のストレスが印加されることになる。通常、半導
体装置は１０年間連続で動作することを前提として設計
されることから、上記不揮発性記憶トランジスタ２２
２，２２３へのストレスは、最悪１０年間印加されると
考えねばならない。このため、初期閾値電圧（Ｖｔｈ
Ｌ）の不揮発性記憶トランジスタ２２２の閾値電圧の上
昇、いわゆるチャージゲインと、高閾値電圧（Ｖｔｈ
Ｈ）の不揮発性記憶トランジスタ２２３の閾値電圧の低
下、いわゆるチャージロスが同時に発生し、ゲート酸化
膜厚が薄い場合には、２つの不揮発性記憶トランジスタ
２２２，２２３の閾値電圧が比較的容易に一致してしま
うため、ラッチデータの反転による読み出し不良を生ず
る虞がある。したがって、図２５のように動作電源とし
ての電源電圧Ｖｃｃを常時印加するフリップフロップ回
路は、ディスターブ耐性に弱いということが本発明者に
よって明らかにされた。
【００１１】第２の問題点として、フローティングゲー
トとコントロールゲートの縦積み構造のメモリセル、す
なわちスタックド・ゲート型メモリセルでは、メモリセ
ル構造が複雑であることに起因する製造コストの増加と
いう問題点のあることが本発明者によって明らかにされ
た。特に、近年、市場が急拡大しているフラッシュメモ
リを高速のロジック回路、あるいは、ＤＲＡＭ等と混載
する、いわゆるシステムＬＳＩ製品において、フラッシ
ュメモリにスタックド・ゲート型メモリセルを採用する
ことは製造コストの増加をもたらす。本発明者の検討に
よれば、これは、下記のホトマスクや製造工程の増加が
原因であると考えられる。すなわち、フラッシュメモリ
のトンネル酸化膜はロジック回路用トランジスタのゲー
ト酸化膜、あるいはＤＲＡＭセルトランジスタのゲート
酸化膜より厚いため、トンネル酸化膜の作り分け用マス
ク、フラッシュメモリのフローティングゲート用のポリ
シリコン膜の追加・加工マスク、フラッシュメモリのワ
ード線を加工するマスク、フラッシュメモリのドレイン
領域を形成するための不純物注入用マスク、さらに、書
き込み・消去回路を構成する高耐圧トランジスタの低濃
度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ド
レイン領域を形成するための不純物注入用マスク、が必
要になり、追加すべきマスク数は最低限でも６枚とな
る。このため、スタックド・ゲート型メモリセルを用い
たフラッシュメモリを搭載した廉価なシステムＬＳＩを
提供することがコスト的に困難となっている。これを解
決するには、単層ポリシリコンゲート構造の不揮発性記
憶素子を形成すればよい。
トとコントロールゲートの縦積み構造のメモリセル、す
なわちスタックド・ゲート型メモリセルでは、メモリセ
ル構造が複雑であることに起因する製造コストの増加と
いう問題点のあることが本発明者によって明らかにされ
た。特に、近年、市場が急拡大しているフラッシュメモ
リを高速のロジック回路、あるいは、ＤＲＡＭ等と混載
する、いわゆるシステムＬＳＩ製品において、フラッシ
ュメモリにスタックド・ゲート型メモリセルを採用する
ことは製造コストの増加をもたらす。本発明者の検討に
よれば、これは、下記のホトマスクや製造工程の増加が
原因であると考えられる。すなわち、フラッシュメモリ
のトンネル酸化膜はロジック回路用トランジスタのゲー
ト酸化膜、あるいはＤＲＡＭセルトランジスタのゲート
酸化膜より厚いため、トンネル酸化膜の作り分け用マス
ク、フラッシュメモリのフローティングゲート用のポリ
シリコン膜の追加・加工マスク、フラッシュメモリのワ
ード線を加工するマスク、フラッシュメモリのドレイン
領域を形成するための不純物注入用マスク、さらに、書
き込み・消去回路を構成する高耐圧トランジスタの低濃
度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ド
レイン領域を形成するための不純物注入用マスク、が必
要になり、追加すべきマスク数は最低限でも６枚とな
る。このため、スタックド・ゲート型メモリセルを用い
たフラッシュメモリを搭載した廉価なシステムＬＳＩを
提供することがコスト的に困難となっている。これを解
決するには、単層ポリシリコンゲート構造の不揮発性記
憶素子を形成すればよい。
【００１２】しかしながら、前記単層ポリシリコンゲー
ト構造の不揮発性記憶トランジスタのゲート酸化膜厚に
対しては、それと一緒に混載される他の回路のＭＩＳト
ランジスタにおけるゲート酸化膜厚との関係も考察する
のが得策である。本発明者の検討によれば、不揮発性記
憶トランジスタの書き換え回数の制限はゲート酸化膜厚
と相関があり、情報保持性能の劣化の進行を緩和するに
はゲート酸化膜を厚くした方がよい。しかし、半導体集
積回路の製造プロセスを複雑化しないためには、単層ゲ
ート構造の不揮発性記憶トランジスタにおけるゲート酸
化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化
膜厚と共通化することが望ましいと考えられる。
ト構造の不揮発性記憶トランジスタのゲート酸化膜厚に
対しては、それと一緒に混載される他の回路のＭＩＳト
ランジスタにおけるゲート酸化膜厚との関係も考察する
のが得策である。本発明者の検討によれば、不揮発性記
憶トランジスタの書き換え回数の制限はゲート酸化膜厚
と相関があり、情報保持性能の劣化の進行を緩和するに
はゲート酸化膜を厚くした方がよい。しかし、半導体集
積回路の製造プロセスを複雑化しないためには、単層ゲ
ート構造の不揮発性記憶トランジスタにおけるゲート酸
化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化
膜厚と共通化することが望ましいと考えられる。
【００１３】本発明者は更に、単層のポリシリコン層を
用いた不揮発性記憶トランジスタを複数個直列接続した
形態で利用する観点、単層のポリシリコン層を用いた不
揮発性記憶トランジスタを読み出した後、直ちに不揮発
性記憶トランジスタへの電圧印加を停止する観点、不揮
発性記憶トランジスタから読み出したデータを揮発性の
データラッチ回路で保持する観点、さらに、データラッ
チ回路で保持したデータを誤り符号訂正回路（ＥＣＣ回
路）で処理する観点等について検討した。これら検討事
項について前記公知例調査で発見された文献には何らの
開示もなかった。
用いた不揮発性記憶トランジスタを複数個直列接続した
形態で利用する観点、単層のポリシリコン層を用いた不
揮発性記憶トランジスタを読み出した後、直ちに不揮発
性記憶トランジスタへの電圧印加を停止する観点、不揮
発性記憶トランジスタから読み出したデータを揮発性の
データラッチ回路で保持する観点、さらに、データラッ
チ回路で保持したデータを誤り符号訂正回路（ＥＣＣ回
路）で処理する観点等について検討した。これら検討事
項について前記公知例調査で発見された文献には何らの
開示もなかった。
【００１４】本発明の目的は、スタティックラッチ形態
に接続された不揮発性記憶トランジスタによる長期の情
報保持性能を向上させることにある。
に接続された不揮発性記憶トランジスタによる長期の情
報保持性能を向上させることにある。
【００１５】本発明の別の目的は、スタティックラッチ
形態に接続された不揮発性記憶トランジスタのデバイス
構造を簡素化することにある。
形態に接続された不揮発性記憶トランジスタのデバイス
構造を簡素化することにある。
【００１６】本発明のその他の目的は、通常のロジック
回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新
たなプロセスを追加することなく、読み出し不良の発生
率を著しく低下できる不揮メモリを搭載した半導体装置
を提供することにある。
回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新
たなプロセスを追加することなく、読み出し不良の発生
率を著しく低下できる不揮メモリを搭載した半導体装置
を提供することにある。
【００１７】本発明の他の目的は、単層のポリシリコン
ゲートで構成された不揮発性記憶トランジスタをメモリ
モジュールやメモリ回路の救済用回路に利用する技術を
提供することにある。
ゲートで構成された不揮発性記憶トランジスタをメモリ
モジュールやメモリ回路の救済用回路に利用する技術を
提供することにある。
【００１８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００２０】〔１〕第１の観点は、フリップフロップ
（セルフラッチ）のようなスタティックラッチ形態で接
続された不揮発性記憶トランジスタに記憶情報を読み出
した後、直ちに不揮発性記憶トランジスタへの電圧印加
を停止できるようにし、電圧印加期間を短くして、長期
に亘る情報保持性能の向上を企図するものである。
（セルフラッチ）のようなスタティックラッチ形態で接
続された不揮発性記憶トランジスタに記憶情報を読み出
した後、直ちに不揮発性記憶トランジスタへの電圧印加
を停止できるようにし、電圧印加期間を短くして、長期
に亘る情報保持性能の向上を企図するものである。
【００２１】即ち、半導体基板上に形成された不揮発性
メモリは、負荷と不揮発性記憶トランジスタの直列回路
を一対有しそれらがスタティックラッチ形態に接続され
て成る複数個の不揮発性記憶回路と、前記不揮発性記憶
回路に情報を記憶させるプログラム制御回路と、前記不
揮発性記憶回路の記憶情報をラッチ可能な揮発性ラッチ
回路と、前記不揮発性記憶回路の記憶情報を前記揮発性
ラッチ回路にラッチさせる読み出し制御回路とを備え
る。揮発性ラッチ回路はその動作電源が投入されている
限り、不揮発性記憶回路の記憶情報を保持する。この状
態において不揮発性記憶回路にスタティックラッチ動作
を維持させる必要はない。その後、不揮発性記憶回路に
よるスタティックラッチ動作の為の動作電源の供給を停
止してよい。
メモリは、負荷と不揮発性記憶トランジスタの直列回路
を一対有しそれらがスタティックラッチ形態に接続され
て成る複数個の不揮発性記憶回路と、前記不揮発性記憶
回路に情報を記憶させるプログラム制御回路と、前記不
揮発性記憶回路の記憶情報をラッチ可能な揮発性ラッチ
回路と、前記不揮発性記憶回路の記憶情報を前記揮発性
ラッチ回路にラッチさせる読み出し制御回路とを備え
る。揮発性ラッチ回路はその動作電源が投入されている
限り、不揮発性記憶回路の記憶情報を保持する。この状
態において不揮発性記憶回路にスタティックラッチ動作
を維持させる必要はない。その後、不揮発性記憶回路に
よるスタティックラッチ動作の為の動作電源の供給を停
止してよい。
【００２２】望ましい形態として、前記読み出し制御回
路にオートパワーオフ機能を採用するとよい。例えば、
前記読み出し制御回路は、読み出し動作の指示に応答し
て前記不揮発性記憶回路にスタティックラッチ動作の為
の動作電源を供給し、スタティックラッチ動作に応答し
て揮発性ラッチ回路がラッチ動作を完了した後に前記動
作電源の供給を断つようにすればよい。
路にオートパワーオフ機能を採用するとよい。例えば、
前記読み出し制御回路は、読み出し動作の指示に応答し
て前記不揮発性記憶回路にスタティックラッチ動作の為
の動作電源を供給し、スタティックラッチ動作に応答し
て揮発性ラッチ回路がラッチ動作を完了した後に前記動
作電源の供給を断つようにすればよい。
【００２３】上記により、不揮発性記憶トランジスタに
対する無用な電圧印加を停止でき、不揮発性記憶トラン
ジスタが無用なチャージゲインやチャージロスを生ずる
電圧状態にさらされる期間が短くなり、これにより、長
期に亘る情報保持性能が向上する。
対する無用な電圧印加を停止でき、不揮発性記憶トラン
ジスタが無用なチャージゲインやチャージロスを生ずる
電圧状態にさらされる期間が短くなり、これにより、長
期に亘る情報保持性能が向上する。
【００２４】不揮発性記憶回路には欠陥回路部分を救済
する為の救済情報の記憶などに利用される。救済情報の
ように、半導体装置が動作可能な状態では既に内部回路
の機能に反映されていなければならない情報を想定した
とき、前記読み出し動作の指示は、半導体装置に対する
リセット指示に応答して与えられるようにするのがよ
い。
する為の救済情報の記憶などに利用される。救済情報の
ように、半導体装置が動作可能な状態では既に内部回路
の機能に反映されていなければならない情報を想定した
とき、前記読み出し動作の指示は、半導体装置に対する
リセット指示に応答して与えられるようにするのがよ
い。
【００２５】また、救済情報のように半導体装置の正常
な動作に必要不可欠な情報を想定したとき、不揮発性記
憶回路に記憶された情報の長期信頼性を更に向上させる
には、前記揮発性ラッチ回路がラッチした情報を入力し
て誤りの訂正が可能なＥＣＣ回路を追加すればよい。
な動作に必要不可欠な情報を想定したとき、不揮発性記
憶回路に記憶された情報の長期信頼性を更に向上させる
には、前記揮発性ラッチ回路がラッチした情報を入力し
て誤りの訂正が可能なＥＣＣ回路を追加すればよい。
【００２６】〔２〕前記セルフラッチの基本的な回路接
続形態には一対の不揮発性記憶トランジスタを駆動トラ
ンジスタとして採用すればよい。即ち、セルフラッチと
しての前記不揮発性記憶回路において、ソース、ドレイ
ン及びゲートを備える第１導電型の負荷トランジスタを
前記負荷とし、ソース、ドレイン、フローティングゲー
ト、及びコントロールゲートを備え第２導電型によって
前記不揮発性記憶トランジスタを構成する。前記負荷と
不揮発性記憶トランジスタの直列回路は、前記負荷トラ
ンジスタに前記不揮発性記憶トランジスタを結合した出
力ノードと、前記負荷トランジスタのゲートに前記不揮
発性記憶トランジスタのコントロールゲートを結合した
制御ノードを有する。相互に一方の直列回路の出力ノー
ドは他方の直列回路の制御ノードに接続されたスタティ
ックラッチ形態を有し、双方の直列回路における出力ノ
ードに相補データ線が接続されて構成される。
続形態には一対の不揮発性記憶トランジスタを駆動トラ
ンジスタとして採用すればよい。即ち、セルフラッチと
しての前記不揮発性記憶回路において、ソース、ドレイ
ン及びゲートを備える第１導電型の負荷トランジスタを
前記負荷とし、ソース、ドレイン、フローティングゲー
ト、及びコントロールゲートを備え第２導電型によって
前記不揮発性記憶トランジスタを構成する。前記負荷と
不揮発性記憶トランジスタの直列回路は、前記負荷トラ
ンジスタに前記不揮発性記憶トランジスタを結合した出
力ノードと、前記負荷トランジスタのゲートに前記不揮
発性記憶トランジスタのコントロールゲートを結合した
制御ノードを有する。相互に一方の直列回路の出力ノー
ドは他方の直列回路の制御ノードに接続されたスタティ
ックラッチ形態を有し、双方の直列回路における出力ノ
ードに相補データ線が接続されて構成される。
【００２７】不揮発性記憶回路の一対の不揮発性記憶ト
ランジスタに対するプログラムは例えば相補データ線に
相補的な電圧を与えて一方の不揮発性記憶トランジスタ
のフローティングゲートにホットエレクトロンを注入さ
せればよい。不揮発性記憶回路に対する読み出し動作で
は一対の直列回路に所定速度で動作電源を供給して一対
の不揮発性記憶トランジスタの閾値電圧の相違に応じた
スタティックラッチ動作にて相補データ線に相補信号を
得る。
ランジスタに対するプログラムは例えば相補データ線に
相補的な電圧を与えて一方の不揮発性記憶トランジスタ
のフローティングゲートにホットエレクトロンを注入さ
せればよい。不揮発性記憶回路に対する読み出し動作で
は一対の直列回路に所定速度で動作電源を供給して一対
の不揮発性記憶トランジスタの閾値電圧の相違に応じた
スタティックラッチ動作にて相補データ線に相補信号を
得る。
【００２８】〔３〕情報保持性能の向上若しくは改善に
向けられた前記セルフラッチには不揮発性記憶トランジ
スタを直列接続した構成を採用するとよい。すなわち、
前記不揮発性記憶回路において、ソース、ドレイン及び
ゲートを備える第１導電型の負荷トランジスタを前記負
荷とし、ソース、ドレイン、フローティングゲート、及
びコントロールゲートを備え第２導電型によって前記不
揮発性記憶トランジスタを構成する。前記負荷と不揮発
性記憶トランジスタの直列回路は、前記負荷トランジス
タに前記不揮発性記憶トランジスタを結合した出力ノー
ドと、前記出力ノードに結合された前記不揮発性記憶ト
ランジスタに別の不揮発性記憶トランジスタを直列接続
するプログラムノードと、前記負荷トランジスタのゲー
ト及び前記不揮発性記憶トランジスタのコントロールゲ
ートに共通結合された制御ノードを有する。前記一対の
直列回路は、相互に一方の直列回路の出力ノードが他方
の直列回路の制御ノードに接続されたスタティックラッ
チ形態を有し、双方の直列回路における出力ノードに相
補データ線を接続し、双方の直列回路におけるプログラ
ムノードに相補プログラム制御線を接続して構成され
る。
向けられた前記セルフラッチには不揮発性記憶トランジ
スタを直列接続した構成を採用するとよい。すなわち、
前記不揮発性記憶回路において、ソース、ドレイン及び
ゲートを備える第１導電型の負荷トランジスタを前記負
荷とし、ソース、ドレイン、フローティングゲート、及
びコントロールゲートを備え第２導電型によって前記不
揮発性記憶トランジスタを構成する。前記負荷と不揮発
性記憶トランジスタの直列回路は、前記負荷トランジス
タに前記不揮発性記憶トランジスタを結合した出力ノー
ドと、前記出力ノードに結合された前記不揮発性記憶ト
ランジスタに別の不揮発性記憶トランジスタを直列接続
するプログラムノードと、前記負荷トランジスタのゲー
ト及び前記不揮発性記憶トランジスタのコントロールゲ
ートに共通結合された制御ノードを有する。前記一対の
直列回路は、相互に一方の直列回路の出力ノードが他方
の直列回路の制御ノードに接続されたスタティックラッ
チ形態を有し、双方の直列回路における出力ノードに相
補データ線を接続し、双方の直列回路におけるプログラ
ムノードに相補プログラム制御線を接続して構成され
る。
【００２９】不揮発性記憶回路の一対の不揮発性記憶ト
ランジスタに対するプログラムは例えば相補プログラム
制御線に相補的な電圧を与えて一方の直列回路の双方の
不揮発性記憶トランジスタのフローティングゲートにホ
ットエレクトロンを注入させればよい。不揮発性記憶回
路に対する読み出し動作では一対の直列回路に所定速度
で動作電源を供給して一対の直列回路間における不揮発
性記憶トランジスタの閾値電圧の相違に応じたスタティ
ックラッチ動作にて相補データ線に相補信号を得る。相
互にゲート絶縁膜厚が等しい不揮発性記憶トランジスタ
の場合、フローティングゲートからチャージロスにより
ホットエレクトロンが放出されて閾値電圧状態が反転さ
れる確立は、１個よりも２個直列の方が低いから、その
分、複数個の不揮発性記憶トランジスタを直列した構成
により、不揮発性記憶トランジスタのゲート絶縁膜厚の
点で不十分な情報保持性能を向上若しくは改善すること
ができる。
ランジスタに対するプログラムは例えば相補プログラム
制御線に相補的な電圧を与えて一方の直列回路の双方の
不揮発性記憶トランジスタのフローティングゲートにホ
ットエレクトロンを注入させればよい。不揮発性記憶回
路に対する読み出し動作では一対の直列回路に所定速度
で動作電源を供給して一対の直列回路間における不揮発
性記憶トランジスタの閾値電圧の相違に応じたスタティ
ックラッチ動作にて相補データ線に相補信号を得る。相
互にゲート絶縁膜厚が等しい不揮発性記憶トランジスタ
の場合、フローティングゲートからチャージロスにより
ホットエレクトロンが放出されて閾値電圧状態が反転さ
れる確立は、１個よりも２個直列の方が低いから、その
分、複数個の不揮発性記憶トランジスタを直列した構成
により、不揮発性記憶トランジスタのゲート絶縁膜厚の
点で不十分な情報保持性能を向上若しくは改善すること
ができる。
【００３０】〔４〕第２の観点は、不揮発性記憶トラン
ジスタの単層ポリシリコンゲート構造である。すなわ
ち、前記不揮発性記憶トランジスタは、第１導電型の半
導体領域に形成された第２導電型のソース及びドレイン
と、前記ソース及びドレインの間のチャネルの上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
たフローティングゲートとを有するＭＩＳトランジスタ
と、前記フローティングゲートの延在部分の下にゲート
絶縁膜を介して形成された第２導電型の半導体領域から
成るコントロールゲートとから構成すればよい。
ジスタの単層ポリシリコンゲート構造である。すなわ
ち、前記不揮発性記憶トランジスタは、第１導電型の半
導体領域に形成された第２導電型のソース及びドレイン
と、前記ソース及びドレインの間のチャネルの上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
たフローティングゲートとを有するＭＩＳトランジスタ
と、前記フローティングゲートの延在部分の下にゲート
絶縁膜を介して形成された第２導電型の半導体領域から
成るコントロールゲートとから構成すればよい。
【００３１】このとき、不揮発性記憶トランジスタのゲ
ート絶縁膜厚は必要な耐圧と共にその他の回路のゲート
絶縁膜厚との関係を考慮して決定すればよい。例えば、
前記不揮発性記憶回路及びプログラム制御回路に含まれ
るＭＩＳトランジスタ（本明細書において絶縁ゲート電
界効果トランジスタを総称する名称として用いる）には
比較的ゲート絶縁膜の厚い高電圧動作用ＭＩＳトランジ
スタを採用し、前記揮発性ラッチ回路及び読み出し制御
回路に含まれるＭＩＳトランジスタには比較的ゲート絶
縁膜の薄い低電圧動作用ＭＩＳトランジスタを採用すれ
ばよい。
ート絶縁膜厚は必要な耐圧と共にその他の回路のゲート
絶縁膜厚との関係を考慮して決定すればよい。例えば、
前記不揮発性記憶回路及びプログラム制御回路に含まれ
るＭＩＳトランジスタ（本明細書において絶縁ゲート電
界効果トランジスタを総称する名称として用いる）には
比較的ゲート絶縁膜の厚い高電圧動作用ＭＩＳトランジ
スタを採用し、前記揮発性ラッチ回路及び読み出し制御
回路に含まれるＭＩＳトランジスタには比較的ゲート絶
縁膜の薄い低電圧動作用ＭＩＳトランジスタを採用すれ
ばよい。
【００３２】また、前記半導体基板上に各々ＭＩＳトラ
ンジスタを有するロジック回路及び外部インタフェース
回路を更に含むとき、外部インタフェース回路は外部端
子にゲートが接続される入力ＭＩＳトランジスタの静電
耐圧向上の為に比較的厚いゲート絶縁膜が採用され、ま
た、外部から供給される３．３Ｖのような動作電源を降
圧してロジック回路のような内部回路の動作電源とする
半導体集積回路では、３．３Ｖを受けて動作する外部イ
ンタフェース回路のＭＩＳトランジスタは内部回路のＭ
ＩＳトランジスタに比べて厚いゲート酸化膜を持つ。こ
れに着目し、前記不揮発性記憶トランジスタのゲート絶
縁膜と、前記外部インタフェース回路が有するＭＩＳト
ランジスタのゲート絶縁膜とは、ほぼ等しい（プロセス
ばらつきによる許容誤差範囲で等しい）膜厚を設定すれ
ばよい。要するに、前記不揮発性記憶トランジスタ用の
ＭＩＳトランジスタのゲート絶縁膜と前記外部インタフ
ェース回路に含まれるＭＩＳトランジスタのゲート絶縁
膜とを同一プロセス若しくは共通のフォトマスクを利用
して一緒に製造する。このように、単層ゲート構造の不
揮発性記回路におけるゲート絶縁膜厚を、他の回路のＭ
ＩＳトランジスタのゲート絶縁膜厚と共通化することに
より、半導体装置の製造プロセスを複雑化しないことを
優先させて、不揮発性記憶回路による長期の情報保持性
能を実現することができる。
ンジスタを有するロジック回路及び外部インタフェース
回路を更に含むとき、外部インタフェース回路は外部端
子にゲートが接続される入力ＭＩＳトランジスタの静電
耐圧向上の為に比較的厚いゲート絶縁膜が採用され、ま
た、外部から供給される３．３Ｖのような動作電源を降
圧してロジック回路のような内部回路の動作電源とする
半導体集積回路では、３．３Ｖを受けて動作する外部イ
ンタフェース回路のＭＩＳトランジスタは内部回路のＭ
ＩＳトランジスタに比べて厚いゲート酸化膜を持つ。こ
れに着目し、前記不揮発性記憶トランジスタのゲート絶
縁膜と、前記外部インタフェース回路が有するＭＩＳト
ランジスタのゲート絶縁膜とは、ほぼ等しい（プロセス
ばらつきによる許容誤差範囲で等しい）膜厚を設定すれ
ばよい。要するに、前記不揮発性記憶トランジスタ用の
ＭＩＳトランジスタのゲート絶縁膜と前記外部インタフ
ェース回路に含まれるＭＩＳトランジスタのゲート絶縁
膜とを同一プロセス若しくは共通のフォトマスクを利用
して一緒に製造する。このように、単層ゲート構造の不
揮発性記回路におけるゲート絶縁膜厚を、他の回路のＭ
ＩＳトランジスタのゲート絶縁膜厚と共通化することに
より、半導体装置の製造プロセスを複雑化しないことを
優先させて、不揮発性記憶回路による長期の情報保持性
能を実現することができる。
【００３３】不揮発性記憶素子が前記単層ポリシリコン
プロセスのような製造プロセスを用いて形成できること
に着目すると、前記不揮発性記憶トランジスタを構成す
るＭＩＳトランジスタのフローティングゲート、前記ロ
ジック回路に含まれるＭＩＳトランジスタのゲート、外
部インタフェース回路に含まれるＭＩＳトランジスタの
ゲート、及びＤＲＡＭに含まれるＭＩＳトランジスタの
ゲートは、プロセスばらつきによる許容誤差範囲内で等
しい膜厚で形成されていればよい。即ち、単層ポリシリ
コンプロセスのような単層ゲートプロセスを用いても、
前記データ保持性能に優れた不揮発性メモリをＤＲＡＭ
などと一緒に混載したシステムＬＳＩのような半導体集
積回路を得ることができる。
プロセスのような製造プロセスを用いて形成できること
に着目すると、前記不揮発性記憶トランジスタを構成す
るＭＩＳトランジスタのフローティングゲート、前記ロ
ジック回路に含まれるＭＩＳトランジスタのゲート、外
部インタフェース回路に含まれるＭＩＳトランジスタの
ゲート、及びＤＲＡＭに含まれるＭＩＳトランジスタの
ゲートは、プロセスばらつきによる許容誤差範囲内で等
しい膜厚で形成されていればよい。即ち、単層ポリシリ
コンプロセスのような単層ゲートプロセスを用いても、
前記データ保持性能に優れた不揮発性メモリをＤＲＡＭ
などと一緒に混載したシステムＬＳＩのような半導体集
積回路を得ることができる。
【００３４】〔５〕第３の観点は前記不揮発性メモリの
用途として救済情報の記憶回路を考慮する。このとき半
導体装置は、前記半導体基板上に、被救済回路と、前記
被救済回路を代替する救済回路とを含み、前記不揮発性
記憶回路は、前記救済回路で代替すべき被救済回路を特
定する救済情報の記憶回路として利用される。
用途として救済情報の記憶回路を考慮する。このとき半
導体装置は、前記半導体基板上に、被救済回路と、前記
被救済回路を代替する救済回路とを含み、前記不揮発性
記憶回路は、前記救済回路で代替すべき被救済回路を特
定する救済情報の記憶回路として利用される。
【００３５】前記救済回路に対する別の救済情報記憶回
路として、ヒューズ素子の溶断状態に応じて救済情報を
記憶するヒューズプログラム回路を更に設けてもよい。
ウェーハ段階で検出された不良に対する救済をヒューズ
プログラム回路で行い、バーン・イン後に検出された不
良に対して前記電気的なプログラム回路を用いる事によ
り、救済効率を上げる事ができる。換言すれば、半導体
集積回路の歩留まりが向上する。ヒューズプログラム回
路だけではバーン・イン後に不良を救済する事ができな
い。電気的プログラム回路だけではヒューズプログラム
回路との併用の場合に比べて回路規模若しくはチップ占
有面積が大きくなる。
路として、ヒューズ素子の溶断状態に応じて救済情報を
記憶するヒューズプログラム回路を更に設けてもよい。
ウェーハ段階で検出された不良に対する救済をヒューズ
プログラム回路で行い、バーン・イン後に検出された不
良に対して前記電気的なプログラム回路を用いる事によ
り、救済効率を上げる事ができる。換言すれば、半導体
集積回路の歩留まりが向上する。ヒューズプログラム回
路だけではバーン・イン後に不良を救済する事ができな
い。電気的プログラム回路だけではヒューズプログラム
回路との併用の場合に比べて回路規模若しくはチップ占
有面積が大きくなる。
【００３６】前記被救済回路はＤＲＡＭ内蔵のメモリセ
ルアレイとしてよい。また、前記被救済回路はマイクロ
コンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよ
い。また、前記被救済回路はマイクロコンピュータ内蔵
ＳＲＡＭのメモリセルアレイとしてよい。
ルアレイとしてよい。また、前記被救済回路はマイクロ
コンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよ
い。また、前記被救済回路はマイクロコンピュータ内蔵
ＳＲＡＭのメモリセルアレイとしてよい。
【００３７】〔６〕読み出し不良率を究極的に低減する
には、前記複数個の不揮発性記憶回路の一部には残りの
不揮発性記憶回路が保持する前記救済情報に対する誤り
訂正コードを保持させ、前記複数個の不揮発性記憶回路
の読み出し情報に対して誤り訂正が可能なＥＣＣ回路を
設けて、半導体装置を構成すればよい。
には、前記複数個の不揮発性記憶回路の一部には残りの
不揮発性記憶回路が保持する前記救済情報に対する誤り
訂正コードを保持させ、前記複数個の不揮発性記憶回路
の読み出し情報に対して誤り訂正が可能なＥＣＣ回路を
設けて、半導体装置を構成すればよい。
【００３８】ＥＣＣ回路によるエラー訂正機能を保証す
るには、前記プログラム制御回路は前記不揮発性記憶回
路に対する書込みを禁止する動作モードを備えるとよ
い。
るには、前記プログラム制御回路は前記不揮発性記憶回
路に対する書込みを禁止する動作モードを備えるとよ
い。
【００３９】
【発明の実施の形態】《フリップフロップ型不揮発性メ
モリ》図１には本発明に係る半導体装置が有する不揮発
性メモリを救済情報の記憶回路として構成した一例が示
される。同図に示される不揮発性メモリ１００は、半導
体基板上に、図示を省略する被救済回路と、前記被救済
回路を代替する図示を省略する救済回路と共に形成さ
れ、不揮発性記憶回路１０１、プログラム制御回路（書
き込み制御回路）１０２、読み出し制御回路１０３、揮
発性ラッチ回路（データラッチ回路）１０４、及び誤り
符号訂正回路（ＥＣＣ回路）１０５を有する。
モリ》図１には本発明に係る半導体装置が有する不揮発
性メモリを救済情報の記憶回路として構成した一例が示
される。同図に示される不揮発性メモリ１００は、半導
体基板上に、図示を省略する被救済回路と、前記被救済
回路を代替する図示を省略する救済回路と共に形成さ
れ、不揮発性記憶回路１０１、プログラム制御回路（書
き込み制御回路）１０２、読み出し制御回路１０３、揮
発性ラッチ回路（データラッチ回路）１０４、及び誤り
符号訂正回路（ＥＣＣ回路）１０５を有する。
【００４０】不揮発性記憶回路１０１は前記救済回路で
代替すべき被救済回路を特定する救済情報（例えば冗長
アドレスデータ）を記憶する。プログラム制御回路（書
き込み制御回路）１０２は前記不揮発性記憶回路１０１
に冗長アドレスデータを記憶させる。揮発性ラッチ回路
（データラッチ回路）１０４は前記不揮発性記憶回路１
０１の記憶情報をラッチ可能である。ラッチされた記憶
情報はＥＣＣ回路１０５に供給され、誤りがある場合に
は誤り訂正され、図示を省略する被救済回路を救済回路
で置き換え制御するための図示を省略するアドレス比較
回路に供給される。前記不揮発性記憶回路１０１の記憶
情報を前記データラッチ回路１０４にラッチさせる読み
出し制御は前記読み出し制御回路１０３が行う。
代替すべき被救済回路を特定する救済情報（例えば冗長
アドレスデータ）を記憶する。プログラム制御回路（書
き込み制御回路）１０２は前記不揮発性記憶回路１０１
に冗長アドレスデータを記憶させる。揮発性ラッチ回路
（データラッチ回路）１０４は前記不揮発性記憶回路１
０１の記憶情報をラッチ可能である。ラッチされた記憶
情報はＥＣＣ回路１０５に供給され、誤りがある場合に
は誤り訂正され、図示を省略する被救済回路を救済回路
で置き換え制御するための図示を省略するアドレス比較
回路に供給される。前記不揮発性記憶回路１０１の記憶
情報を前記データラッチ回路１０４にラッチさせる読み
出し制御は前記読み出し制御回路１０３が行う。
【００４１】前記不揮発性メモリ１００を搭載した半導
体装置はＭＩＳ（メタル・インシュレート・セミコンダ
クタ）型の半導体集積回路製造技術によって形成され、
記憶情報の書き込みに高電圧を必要とする不揮発性記憶
回路１０１及びその制御を行う書き込み制御回路１０２
は少なくとも高電圧動作用ＭＩＳトランジスタ（高電圧
系トランジスタ）で形成される。これに対して、その他
の回路である読み出し制御回路１０３、データラッチ回
路１０４、及びＥＣＣ回路１０５はそれに比べて低電圧
動作させることが可能な定電圧動作用ＭＩＳトランジス
タ(低電圧系トランジスタ)で構成することができる。但
し、その場合には、書き込み動作時に高電圧がデータラ
ッチ回路１０４に伝達されないようにする分離スイッチ
が必要になる。また、書き込みに際して読み出し制御回
路１０３が高電圧を出力しなければならないときは当該
読み出し制御回路１０３も高電圧系トランジスタで構成
することが必要である。高電圧系トランジスタのゲート
絶縁膜厚Ｔｏｘ２は低電圧系トランジスタのゲート酸化
膜圧Ｔｏｘ１よりも厚くされる。
体装置はＭＩＳ（メタル・インシュレート・セミコンダ
クタ）型の半導体集積回路製造技術によって形成され、
記憶情報の書き込みに高電圧を必要とする不揮発性記憶
回路１０１及びその制御を行う書き込み制御回路１０２
は少なくとも高電圧動作用ＭＩＳトランジスタ（高電圧
系トランジスタ）で形成される。これに対して、その他
の回路である読み出し制御回路１０３、データラッチ回
路１０４、及びＥＣＣ回路１０５はそれに比べて低電圧
動作させることが可能な定電圧動作用ＭＩＳトランジス
タ(低電圧系トランジスタ)で構成することができる。但
し、その場合には、書き込み動作時に高電圧がデータラ
ッチ回路１０４に伝達されないようにする分離スイッチ
が必要になる。また、書き込みに際して読み出し制御回
路１０３が高電圧を出力しなければならないときは当該
読み出し制御回路１０３も高電圧系トランジスタで構成
することが必要である。高電圧系トランジスタのゲート
絶縁膜厚Ｔｏｘ２は低電圧系トランジスタのゲート酸化
膜圧Ｔｏｘ１よりも厚くされる。
【００４２】《フリップフロップ型不揮発性記憶回路の
第１の例》図２には一つの不揮発性記憶回路の一例が示
される。不揮発性記憶回路１０１は、負荷と不揮発性記
憶トランジスタの直列回路を一対有する。同図におい
て、前記負荷はソース、ドレイン及びゲートを備える第
１導電型（例えばｐチャネル型）の負荷ＭＩＳトランジ
スタ１１０，１１１であり、前記不揮発性記憶トランジ
スタ１１２，１１３はソース、ドレイン、フローティン
グゲート、及びコントロールゲートを備え第２導電型
（ｎチャンネル型）を有する。前記負荷ＭＩＳトランジ
スタ１１０（１１１）に前記不揮発性記憶トランジスタ
１１２（１１３）が結合され（その結合点を出力ノード
１１４（１１５）という）、前記負荷ＭＩＳトランジス
タ１１０（１１１）のゲートに前記不揮発性記憶トラン
ジスタ１１２（１１３）のコントロールゲートが結合さ
れ（その結合点を制御ノード１１６（１１７）とい
う）、相互に一方の直列回路の出力ノード１１４（１１
５）が他方の直列回路の制御ノード１１７（１１６）に
接続されたスタティックラッチ形態を有する。双方の直
列回路における出力ノード１１４，１１５に相補データ
線１１８，１１９が接続される。負荷ＭＩＳトランジス
タ１１０，１１１のソースには配線１２０が接続され、
不揮発性記憶トランジスタ１１２，１１３のソースには
配線１２１が接続される。前記相補データ線１１８，１
１９には配線１２４の信号電圧ＶＳＭでスイッチ制御さ
れるｎチャンネル型書き込みスイッチＭＩＳトランジス
タ１２２，１２３が配置され、それらＭＩＳトランジス
タ１２２，１２３は書き込み動作においてオン状態にさ
れ、それ以外はオフ状態を保つ。
第１の例》図２には一つの不揮発性記憶回路の一例が示
される。不揮発性記憶回路１０１は、負荷と不揮発性記
憶トランジスタの直列回路を一対有する。同図におい
て、前記負荷はソース、ドレイン及びゲートを備える第
１導電型（例えばｐチャネル型）の負荷ＭＩＳトランジ
スタ１１０，１１１であり、前記不揮発性記憶トランジ
スタ１１２，１１３はソース、ドレイン、フローティン
グゲート、及びコントロールゲートを備え第２導電型
（ｎチャンネル型）を有する。前記負荷ＭＩＳトランジ
スタ１１０（１１１）に前記不揮発性記憶トランジスタ
１１２（１１３）が結合され（その結合点を出力ノード
１１４（１１５）という）、前記負荷ＭＩＳトランジス
タ１１０（１１１）のゲートに前記不揮発性記憶トラン
ジスタ１１２（１１３）のコントロールゲートが結合さ
れ（その結合点を制御ノード１１６（１１７）とい
う）、相互に一方の直列回路の出力ノード１１４（１１
５）が他方の直列回路の制御ノード１１７（１１６）に
接続されたスタティックラッチ形態を有する。双方の直
列回路における出力ノード１１４，１１５に相補データ
線１１８，１１９が接続される。負荷ＭＩＳトランジス
タ１１０，１１１のソースには配線１２０が接続され、
不揮発性記憶トランジスタ１１２，１１３のソースには
配線１２１が接続される。前記相補データ線１１８，１
１９には配線１２４の信号電圧ＶＳＭでスイッチ制御さ
れるｎチャンネル型書き込みスイッチＭＩＳトランジス
タ１２２，１２３が配置され、それらＭＩＳトランジス
タ１２２，１２３は書き込み動作においてオン状態にさ
れ、それ以外はオフ状態を保つ。
【００４３】図３には不揮発性記憶トランジスタ１０１
に対する書き込み、消去、読み出し、待機時の夫々にお
ける電圧状態が例示される。図３の例は図２の不揮発性
記憶回路１０１において右側の不揮発性記憶トランジス
タ１１３を書き込み対象とする場合を例示してある。こ
れによれば、ＶＧＧとＶＤＲに５Ｖの電位差が形成され
不揮発性記憶トランジスタ１１３は比較的大きなチャネ
ル電流によりホットエレクトロンがフローティングゲー
トに注入されて書き込み状態、ここでは高閾値電圧状態
にされる。反対側の不揮発性記憶トランジスタ１１２は
消去状態、ここでは低閾値電圧状態にされる。尚、図２
に代表されるようにフローティングゲートに付記された
○印は注入されたエレクトロンを模式的に表現する。読
み出しでは配線１２０の電圧ＶＤＤを０Ｖから１．８Ｖ
まで徐々にレベル上昇させて、不揮発性記憶トランジス
タ１１２，１１３の閾値電圧差に応じたスタティックラ
ッチ動作によってデータ線１１８，１１９の電圧ＶＤ
Ｌ，ＶＤＲを相補レベルに駆動する。図３に示される
「ｏｐｅｎ」は前記書き込みスイッチ１２２，１２３の
オフ状態による相補データ線に対するフローティング状
態を意味する。
に対する書き込み、消去、読み出し、待機時の夫々にお
ける電圧状態が例示される。図３の例は図２の不揮発性
記憶回路１０１において右側の不揮発性記憶トランジス
タ１１３を書き込み対象とする場合を例示してある。こ
れによれば、ＶＧＧとＶＤＲに５Ｖの電位差が形成され
不揮発性記憶トランジスタ１１３は比較的大きなチャネ
ル電流によりホットエレクトロンがフローティングゲー
トに注入されて書き込み状態、ここでは高閾値電圧状態
にされる。反対側の不揮発性記憶トランジスタ１１２は
消去状態、ここでは低閾値電圧状態にされる。尚、図２
に代表されるようにフローティングゲートに付記された
○印は注入されたエレクトロンを模式的に表現する。読
み出しでは配線１２０の電圧ＶＤＤを０Ｖから１．８Ｖ
まで徐々にレベル上昇させて、不揮発性記憶トランジス
タ１１２，１１３の閾値電圧差に応じたスタティックラ
ッチ動作によってデータ線１１８，１１９の電圧ＶＤ
Ｌ，ＶＤＲを相補レベルに駆動する。図３に示される
「ｏｐｅｎ」は前記書き込みスイッチ１２２，１２３の
オフ状態による相補データ線に対するフローティング状
態を意味する。
【００４４】図４には図１の不揮発性メモリの更に詳細
な一例が示される。同図には代表的に２個の不揮発性記
憶回路１０１が例示され、また、誤り符号訂正回路１０
５の図示が省略され、代わりにアドレス比較回路１０６
が概略的に図示されている。
な一例が示される。同図には代表的に２個の不揮発性記
憶回路１０１が例示され、また、誤り符号訂正回路１０
５の図示が省略され、代わりにアドレス比較回路１０６
が概略的に図示されている。
【００４５】データラッチ回路１０４は２個の２入力ノ
アゲートＮＯＲ１，ＮＯＲ２の相互に一方の出力を他方
の入力に帰還接続したスタティックラッチとして構成さ
れる。アドレス比較回路１０６はデータラッチ回路１０
４の出力をアドレス信号の対応ビットａ０，ａ１…と比
較するイクスクルッシブノアゲート（非排他的論和ゲー
ト）Ｅ−ＮＯＲによって構成される。
アゲートＮＯＲ１，ＮＯＲ２の相互に一方の出力を他方
の入力に帰還接続したスタティックラッチとして構成さ
れる。アドレス比較回路１０６はデータラッチ回路１０
４の出力をアドレス信号の対応ビットａ０，ａ１…と比
較するイクスクルッシブノアゲート（非排他的論和ゲー
ト）Ｅ−ＮＯＲによって構成される。
【００４６】図４において「Ｒｅａｄ」と標記された不
揮発性記憶回路１０１は読み出し動作状態で模式的に表
現され、「Ｐｒｏｇｒａｍ」と標記された不揮発性記憶
回路１０１は書き込み動作状態で模式的に表現されてい
るが、実際のメモリ動作では読み出しと書き込みが並列
されることはない。図において、Ｖｐｐは５Ｖのような
電圧、Ｖｃｃは１．８Ｖのような電圧、Ｖｓｓは０Ｖの
ような電圧を意味する。
揮発性記憶回路１０１は読み出し動作状態で模式的に表
現され、「Ｐｒｏｇｒａｍ」と標記された不揮発性記憶
回路１０１は書き込み動作状態で模式的に表現されてい
るが、実際のメモリ動作では読み出しと書き込みが並列
されることはない。図において、Ｖｐｐは５Ｖのような
電圧、Ｖｃｃは１．８Ｖのような電圧、Ｖｓｓは０Ｖの
ような電圧を意味する。
【００４７】読み出し動作（「Ｒｅａｄ」）において配
線１２０のレベルＶＤＤが電圧Ｖｓｓから電圧Ｖｃｃに
変化されるとき、不揮発性記憶回路１０１が不揮発性記
憶トランジスタの閾値電圧状態にしたがって正確にセル
フラッチ動作を行う為には、例えば以下の条件を満足す
ればよい。即ち、パワーオン時に配線１２０のレベルＶ
ＤＤを電圧Ｖｓｓからゆっくり立ち上げて、低い閾値電
圧として初期閾値電圧（Ｖｔｎｉ）を有する不揮発性記
憶トランジスタが最初にオン状態になればよい。その動
作条件は、ｐチャネル型ＭＩＳトランジスタ及びｎチャ
ネル型ＭＩＳトランジスタのオーバーラップ容量で決ま
るカップリング比、換言すればｎチャンネル型ＭＩＳト
ランジスタのチャネル面積に対するｐチャンネル型ＭＩ
Ｓトランジスタのチャネル面積の比をＫとし、コントロ
ールゲートのカップリング比をηとすれば、Ｖｔｎｉ／
Ｋ＜Ｖｔｐ／（１−Ｋ）、Ｖｔｎｉ＝Ｖｔｎ／ηである
から、Ｖｔｎ＜Ｖｔｐ・ηＫ／（１−Ｋ）になり、した
がって、Ｖｔｎ（ｍａｘ）＜Ｖｔｐ（ｍｉｎ）・ηＫ／
（１−Ｋ）の条件を満足するように、負荷ＭＩＳトラン
ジスタ１１０，１１１のトランジスタサイズを大きく設
定すればよい。
線１２０のレベルＶＤＤが電圧Ｖｓｓから電圧Ｖｃｃに
変化されるとき、不揮発性記憶回路１０１が不揮発性記
憶トランジスタの閾値電圧状態にしたがって正確にセル
フラッチ動作を行う為には、例えば以下の条件を満足す
ればよい。即ち、パワーオン時に配線１２０のレベルＶ
ＤＤを電圧Ｖｓｓからゆっくり立ち上げて、低い閾値電
圧として初期閾値電圧（Ｖｔｎｉ）を有する不揮発性記
憶トランジスタが最初にオン状態になればよい。その動
作条件は、ｐチャネル型ＭＩＳトランジスタ及びｎチャ
ネル型ＭＩＳトランジスタのオーバーラップ容量で決ま
るカップリング比、換言すればｎチャンネル型ＭＩＳト
ランジスタのチャネル面積に対するｐチャンネル型ＭＩ
Ｓトランジスタのチャネル面積の比をＫとし、コントロ
ールゲートのカップリング比をηとすれば、Ｖｔｎｉ／
Ｋ＜Ｖｔｐ／（１−Ｋ）、Ｖｔｎｉ＝Ｖｔｎ／ηである
から、Ｖｔｎ＜Ｖｔｐ・ηＫ／（１−Ｋ）になり、した
がって、Ｖｔｎ（ｍａｘ）＜Ｖｔｐ（ｍｉｎ）・ηＫ／
（１−Ｋ）の条件を満足するように、負荷ＭＩＳトラン
ジスタ１１０，１１１のトランジスタサイズを大きく設
定すればよい。
【００４８】読み出し動作においてデータラッチ回路１
０４はその動作電源が投入されている限り、不揮発性記
憶回路１０１の記憶情報を保持する。この状態において
不揮発性記憶回路１０１にスタティックラッチ動作を維
持させる必要はない。その後、不揮発性記憶回路１０１
によるスタティックラッチ動作の為の動作電源Ｖｃｃの
供給を停止してよい。望ましい形態として前記読み出し
制御回路１０３はオートパワーオフ機能を有する。例え
ば、前記読み出し制御回路１０３は、読み出し動作の指
示に応答して前記不揮発性記憶回路１０１にスタティッ
クラッチ動作の為の動作電源Ｖｃｃを供給し、スタティ
ックラッチ動作に応答してデータラッチ回路１０４がラ
ッチ動作を完了した後に前記動作電源Ｖｃｃの供給を断
つ。
０４はその動作電源が投入されている限り、不揮発性記
憶回路１０１の記憶情報を保持する。この状態において
不揮発性記憶回路１０１にスタティックラッチ動作を維
持させる必要はない。その後、不揮発性記憶回路１０１
によるスタティックラッチ動作の為の動作電源Ｖｃｃの
供給を停止してよい。望ましい形態として前記読み出し
制御回路１０３はオートパワーオフ機能を有する。例え
ば、前記読み出し制御回路１０３は、読み出し動作の指
示に応答して前記不揮発性記憶回路１０１にスタティッ
クラッチ動作の為の動作電源Ｖｃｃを供給し、スタティ
ックラッチ動作に応答してデータラッチ回路１０４がラ
ッチ動作を完了した後に前記動作電源Ｖｃｃの供給を断
つ。
【００４９】上記により、不揮発性記憶トランジスタに
対する無用な電圧印加を停止でき、不揮発性記憶トラン
ジスタが無用なチャージゲインやチャージロスを生ずる
電圧状態にさらされる期間が短くなり、これにより、長
期に亘る情報保持性能が向上する。
対する無用な電圧印加を停止でき、不揮発性記憶トラン
ジスタが無用なチャージゲインやチャージロスを生ずる
電圧状態にさらされる期間が短くなり、これにより、長
期に亘る情報保持性能が向上する。
【００５０】ここでは、前記不揮発性記憶回路１０１は
欠陥回路部分を救済する為の冗長アドレスデータの記憶
に利用される。冗長アドレスデータのように半導体装置
が動作可能な状態では既に内部回路の機能に反映されて
いなければならない情報を想定したとき、前記読み出し
動作の指示は、半導体装置に対するリセット指示に応答
して与えられるようにするのがよい。
欠陥回路部分を救済する為の冗長アドレスデータの記憶
に利用される。冗長アドレスデータのように半導体装置
が動作可能な状態では既に内部回路の機能に反映されて
いなければならない情報を想定したとき、前記読み出し
動作の指示は、半導体装置に対するリセット指示に応答
して与えられるようにするのがよい。
【００５１】図５には読み出し制御回路１０３の読み出
し動作をリセット指示に応答させて行う場合のオートパ
ワーオフ機能の実現例が示される。図５はマイクロコン
ピュータのような半導体装置を想定し、ＣＰＵなどのデ
ータ制御装置を内蔵して、マニュアルリセット及びパワ
ーオンリセットでは外部よりリセット信号ＲＳＴが供給
される場合の実現例を示す。図５において１３０はシス
テムコントローラ１３１などに含まれるリセット制御回
路である。リセット制御回路１３０は特に制限されない
が、リセット信号ＲＳＴ及びシステムクック信号ＣＬＫ
を入力し、リセット信号ＲＳＴが一定期間ハイレベルに
維持された後、ローレベルに変化されると、初期化信号
ｒｓｔ１がパルス変化される。この初期化信号ｒｓｔ１
は遅延回路１３２で一定時間遅延され、遅延初期化信号
ｒｓｔｄとされる。初期化信号ｒｓｔ１は前記読み出し
制御回路１０３に供給され、そのパルス変化に応答して
配線１２０に漸次動作電圧を供給して最終的に電圧Ｖｃ
ｃに到達させる。前記遅延回路１３２の遅延時間は不揮
発性記憶回路１０１に動作電圧を供給開始してから少な
くともセルフラッチが完了するまでの時間に相当され、
その遅延時間を経て遅延初期化信号ｒｓｔｄがパルス変
化されると、読み出し制御回路１０３は配線１２０への
電源電圧Ｖｃｃの供給を停止する。遅延初期化信号ｒｓ
ｔｄのパルス変化はＣＰＵ１３３にも与えられ、これに
よってＣＰＵ１３３はプログラムカウンタを０番地に初
期化し、０番地の命令から実行を開始して、命令実行動
作を開始する。１３４で総称されるその他の初期化信号
は半導体装置内部における規定の信号入力ノード及び出
力ノードを規定の論理値に初期化するための制御信号で
ある。
し動作をリセット指示に応答させて行う場合のオートパ
ワーオフ機能の実現例が示される。図５はマイクロコン
ピュータのような半導体装置を想定し、ＣＰＵなどのデ
ータ制御装置を内蔵して、マニュアルリセット及びパワ
ーオンリセットでは外部よりリセット信号ＲＳＴが供給
される場合の実現例を示す。図５において１３０はシス
テムコントローラ１３１などに含まれるリセット制御回
路である。リセット制御回路１３０は特に制限されない
が、リセット信号ＲＳＴ及びシステムクック信号ＣＬＫ
を入力し、リセット信号ＲＳＴが一定期間ハイレベルに
維持された後、ローレベルに変化されると、初期化信号
ｒｓｔ１がパルス変化される。この初期化信号ｒｓｔ１
は遅延回路１３２で一定時間遅延され、遅延初期化信号
ｒｓｔｄとされる。初期化信号ｒｓｔ１は前記読み出し
制御回路１０３に供給され、そのパルス変化に応答して
配線１２０に漸次動作電圧を供給して最終的に電圧Ｖｃ
ｃに到達させる。前記遅延回路１３２の遅延時間は不揮
発性記憶回路１０１に動作電圧を供給開始してから少な
くともセルフラッチが完了するまでの時間に相当され、
その遅延時間を経て遅延初期化信号ｒｓｔｄがパルス変
化されると、読み出し制御回路１０３は配線１２０への
電源電圧Ｖｃｃの供給を停止する。遅延初期化信号ｒｓ
ｔｄのパルス変化はＣＰＵ１３３にも与えられ、これに
よってＣＰＵ１３３はプログラムカウンタを０番地に初
期化し、０番地の命令から実行を開始して、命令実行動
作を開始する。１３４で総称されるその他の初期化信号
は半導体装置内部における規定の信号入力ノード及び出
力ノードを規定の論理値に初期化するための制御信号で
ある。
【００５２】図５の例では、救済アドレスデータがデー
タラッチ回路１０４に読み出されて被救済回路に対する
救済が可能な状態になった後でＣＰＵ１３３は命令実行
可能にされるから、ＣＰＵ１３３が命令を実行開始する
段階では既に必要な欠陥救済が完了しており、欠陥部分
に起因する誤動作の発生を未然に防止することができ
る。
タラッチ回路１０４に読み出されて被救済回路に対する
救済が可能な状態になった後でＣＰＵ１３３は命令実行
可能にされるから、ＣＰＵ１３３が命令を実行開始する
段階では既に必要な欠陥救済が完了しており、欠陥部分
に起因する誤動作の発生を未然に防止することができ
る。
【００５３】図６にはリセット端子の無い半導体装置に
おけるオートパワーオフ機能の実現例が示される。ここ
では、半導体装置に外部から供給される電源電圧Ｖｃｃ
が規定の電圧に安定する状態を検出する為のパワーアッ
プ検出回路１３５による電圧検出信号ｂｍｐを利用す
る。パワーアップ検出回路１３５は、特に制限されない
が、容量回路が入力に接続され前記容量回路の初期状態
に応答して非クランプ状態にされて動作電源電圧を出力
可能なクランプ回路を有する。前記クランプ回路の入力
側には、チャージトランジスタとディスチャージトラン
ジスタが接続される。ディスチャージトランジスタは外
部電源投入当初に非クランプ状態にされるところのクラ
ンプ回路の出力に応答してオフ状態を採る。動作電源電
圧の上昇に比例してクランプ回路の入力はチャージトラ
ンジスタにより徐々にチャージされ、クランプ回路の入
力がその論理閾値電圧を越えることによって当該クラン
プ回路はクランプ状態に反転され、これに応答して、パ
ワーアップ検出回路１３５の出力信号ｂｍｐが動作電源
電圧から回路の接地電圧へ変化する。前記信号ｂｍｐは
遅延回路１３６を経て遅延パルス信号ｂｍｐｄとされ
る。読み出し制御回路１０３は前記信号ｂｍｐのパルス
変化に応答して、配線１２０に漸次動作電圧を供給して
最終的に電圧Ｖｃｃに到達させる。前記遅延回路１３６
の遅延時間は不揮発性記憶回路１０１に動作電圧を供給
開始してから少なくともセルフラッチが完了するまでの
時間に相当され、その遅延時間を経て遅延初期化信号ｂ
ｍｐｄがパルス変化されると、読み出し制御回路１０３
は配線１２０への電源電圧Ｖｃｃの供給を停止する。
おけるオートパワーオフ機能の実現例が示される。ここ
では、半導体装置に外部から供給される電源電圧Ｖｃｃ
が規定の電圧に安定する状態を検出する為のパワーアッ
プ検出回路１３５による電圧検出信号ｂｍｐを利用す
る。パワーアップ検出回路１３５は、特に制限されない
が、容量回路が入力に接続され前記容量回路の初期状態
に応答して非クランプ状態にされて動作電源電圧を出力
可能なクランプ回路を有する。前記クランプ回路の入力
側には、チャージトランジスタとディスチャージトラン
ジスタが接続される。ディスチャージトランジスタは外
部電源投入当初に非クランプ状態にされるところのクラ
ンプ回路の出力に応答してオフ状態を採る。動作電源電
圧の上昇に比例してクランプ回路の入力はチャージトラ
ンジスタにより徐々にチャージされ、クランプ回路の入
力がその論理閾値電圧を越えることによって当該クラン
プ回路はクランプ状態に反転され、これに応答して、パ
ワーアップ検出回路１３５の出力信号ｂｍｐが動作電源
電圧から回路の接地電圧へ変化する。前記信号ｂｍｐは
遅延回路１３６を経て遅延パルス信号ｂｍｐｄとされ
る。読み出し制御回路１０３は前記信号ｂｍｐのパルス
変化に応答して、配線１２０に漸次動作電圧を供給して
最終的に電圧Ｖｃｃに到達させる。前記遅延回路１３６
の遅延時間は不揮発性記憶回路１０１に動作電圧を供給
開始してから少なくともセルフラッチが完了するまでの
時間に相当され、その遅延時間を経て遅延初期化信号ｂ
ｍｐｄがパルス変化されると、読み出し制御回路１０３
は配線１２０への電源電圧Ｖｃｃの供給を停止する。
【００５４】図７には前記不揮発性記憶トランジスタ１
１２のデバイス断面構造が概略的に示される。前記不揮
発性記憶セルトランジスタ１１２は、第１導電型（ｐ
型）の半導体領域（ｐ−ｗｅｌｌ）１４０に形成された
第２導電型（ｎ型）のソース１４１及びドレイン１４２
と、前記ソース１４１及びドレイン１４２の間のチャネ
ルの上に形成されたゲート絶縁膜１４３と、前記ゲート
絶縁膜１４３上に形成されたフローティングゲート１４
４とを有するＭＩＳトランジスタと、前記フローティン
グゲート１４４の延在部分１４４Ａの下にゲート絶縁膜
１４３Ａを介して形成された第２導電型の半導体領域
（ｎ−ｗｅｌｌ）１４５から成るコントロールゲート
（ＣＧＴ）とから構成される。１４６は素子分離領域で
ある。このように、不揮発性記憶トランジスタは、ＭＩ
Ｓトランジスタ、及び前記ＭＩＳトランジスタのフロー
ティングゲートとの間に絶縁膜が介在されたコントロー
ルゲートを持ち、単層ポリシリコンプロセス等の製造プ
ロセスで生成可能である。コントロールゲートは不純物
導入層によって形成されている。
１２のデバイス断面構造が概略的に示される。前記不揮
発性記憶セルトランジスタ１１２は、第１導電型（ｐ
型）の半導体領域（ｐ−ｗｅｌｌ）１４０に形成された
第２導電型（ｎ型）のソース１４１及びドレイン１４２
と、前記ソース１４１及びドレイン１４２の間のチャネ
ルの上に形成されたゲート絶縁膜１４３と、前記ゲート
絶縁膜１４３上に形成されたフローティングゲート１４
４とを有するＭＩＳトランジスタと、前記フローティン
グゲート１４４の延在部分１４４Ａの下にゲート絶縁膜
１４３Ａを介して形成された第２導電型の半導体領域
（ｎ−ｗｅｌｌ）１４５から成るコントロールゲート
（ＣＧＴ）とから構成される。１４６は素子分離領域で
ある。このように、不揮発性記憶トランジスタは、ＭＩ
Ｓトランジスタ、及び前記ＭＩＳトランジスタのフロー
ティングゲートとの間に絶縁膜が介在されたコントロー
ルゲートを持ち、単層ポリシリコンプロセス等の製造プ
ロセスで生成可能である。コントロールゲートは不純物
導入層によって形成されている。
【００５５】図８には不揮発性記憶回路１０１の詳細な
平面レイアウト図が例示される。同図に示されるレイア
ウトは、第１金属配線層Ｍ１，第２金属配線層Ｍ２，第
３金属配線層Ｍ３のメタル３層構造を有し、９で示され
るコンタクトホールは半導体基板若しくはウェル領域と
Ｍ１を接続し、１５で示されるスルーホールはＭ１とＭ
２を接続し、１９で示されるスルーホールはＭ２とＭ３
を接続する。Ｍ３で形成されるＶＤＤの配線は２０で例
示するべた配線パターンを成す。ＤＬ，ＤＲは図２の相
補データ線１１８，１１９に対応される。
平面レイアウト図が例示される。同図に示されるレイア
ウトは、第１金属配線層Ｍ１，第２金属配線層Ｍ２，第
３金属配線層Ｍ３のメタル３層構造を有し、９で示され
るコンタクトホールは半導体基板若しくはウェル領域と
Ｍ１を接続し、１５で示されるスルーホールはＭ１とＭ
２を接続し、１９で示されるスルーホールはＭ２とＭ３
を接続する。Ｍ３で形成されるＶＤＤの配線は２０で例
示するべた配線パターンを成す。ＤＬ，ＤＲは図２の相
補データ線１１８，１１９に対応される。
【００５６】不揮発性記憶トランジスタを構成するコン
トロールゲートは、第１導電型の半導体領域２に設けら
れた第２導電型の半導体領域１（ＣＧＴ）によって形成
され、前記フローティングゲートは、前記第１導電型の
半導体領域２の活性領域４内に形成されるＭＩＳトラン
ジスタのチャネルの上を通ってゲート絶縁膜を介してコ
ントロールゲートの上方に配置された導電層（ポリシリ
コン層）７によって形成される。前記コントロールゲー
トは、前記フローティングゲート７に重なった活性領域
３の下にゲート絶縁膜を介して配置された第２導電型の
半導体領域１（ＣＧＴ）によって形成されている。１
１，１３，１４は第１金属配線層（Ｍ１）、１７は第２
金属配線層（Ｍ２）、２０は第３金属配線層（Ｍ３）の
パターンを示す。活性領域５に形成された負荷ＭＩＳト
ランジスタのチャネル面積と、活性領域４に形成された
不揮発性記憶トランジスタ構成用ＭＩＳトランジスタの
チャンネル面積は前述のセルフラッチの為に必要な関係
を満足するように形成されている。
トロールゲートは、第１導電型の半導体領域２に設けら
れた第２導電型の半導体領域１（ＣＧＴ）によって形成
され、前記フローティングゲートは、前記第１導電型の
半導体領域２の活性領域４内に形成されるＭＩＳトラン
ジスタのチャネルの上を通ってゲート絶縁膜を介してコ
ントロールゲートの上方に配置された導電層（ポリシリ
コン層）７によって形成される。前記コントロールゲー
トは、前記フローティングゲート７に重なった活性領域
３の下にゲート絶縁膜を介して配置された第２導電型の
半導体領域１（ＣＧＴ）によって形成されている。１
１，１３，１４は第１金属配線層（Ｍ１）、１７は第２
金属配線層（Ｍ２）、２０は第３金属配線層（Ｍ３）の
パターンを示す。活性領域５に形成された負荷ＭＩＳト
ランジスタのチャネル面積と、活性領域４に形成された
不揮発性記憶トランジスタ構成用ＭＩＳトランジスタの
チャンネル面積は前述のセルフラッチの為に必要な関係
を満足するように形成されている。
【００５７】《フリップフロップ型不揮発性記憶回路の
第２の例》図９には不揮発性記憶回路の別の例が示され
る。上述の不揮発性記憶トランジスタのゲート絶縁膜厚
を外部インタフェース回路のＭＩＳトランジスタのそれ
に合せたとき、ゲート絶縁膜厚の点において十分な情報
保持性能を確保できないときは、図９に例示されるよう
に、前記不揮発性記憶トランジスタを複数個直列接続し
た構成のフリップフロップを採用することによって、情
報保持性能も一層向上させることができる。
第２の例》図９には不揮発性記憶回路の別の例が示され
る。上述の不揮発性記憶トランジスタのゲート絶縁膜厚
を外部インタフェース回路のＭＩＳトランジスタのそれ
に合せたとき、ゲート絶縁膜厚の点において十分な情報
保持性能を確保できないときは、図９に例示されるよう
に、前記不揮発性記憶トランジスタを複数個直列接続し
た構成のフリップフロップを採用することによって、情
報保持性能も一層向上させることができる。
【００５８】図９の例では不揮発性記憶回路１０１Ａは
負荷に２個の不揮発性記憶トランジスタを直列接続した
直列回路を一対有する。負荷は前記同様にソース、ドレ
イン及びゲートを備える第１導電型（例えばｐチャネル
型）の負荷ＭＩＳトランジスタ１１０，１１１であり、
前記不揮発性記憶トランジスタ１１２Ａ，１１２Ｂ，１
１３Ａ，１１３Ｂは前記同様にソース、ドレイン、フロ
ーティングゲート、及びコントロールゲートを備え第２
導電型（ｎチャンネル型）を有する。前記負荷トランジ
スタ１１０（１１１）に前記不揮発性記憶トランジスタ
１１２Ａ（１３Ａ）が結合され（その結合点を出力ノー
ド１１４（１１５）と言う）、更に前記不揮発性記憶ト
ランジスタ１１２Ａ（１３Ａ）に別の不揮発性記憶トラ
ンジスタ１１２Ｂ（１１３Ｂ）が直列接続される（その
結合点をプログラムノード１１６Ａ（１１７Ａ）とい
う）。前記負荷トランジスタ１１０（１１１）のゲート
及び前記不揮発性記憶トランジスタ１１２Ａ，１１２Ｂ
（１１３Ａ，１１３Ｂ）のコントロールゲートが共通結
合される（その結合ノードを制御ノード１１６Ｂ（１１
７Ｂ）という）。前記一対の直列回路は、相互に一方の
直列回路の出力ノードが１１４（１１５）が他方の直列
回路の制御ノード１１７Ｂ（１１６Ｂ）に接続されたス
タティックラッチ形態を有する。負荷ＭＩＳトランジス
タ１１０，１１１のソースには配線１２０が接続され、
不揮発性記憶トランジスタ１１２Ｂ，１１３Ｂのソース
には配線１２１Ａが接続される。双方の直列回路におけ
る出力ノード１１４、１１５に相補データ線１１８Ａ，
１１９Ａが接続され、双方の直列回路におけるプログラ
ムノード１１６Ａ，１１７Ａに相補プログラム制御線１
１８Ｂ，１１９Ｂが接続される。前記相補データ線１１
８Ａ，１１９Ａには配線１２４Ａの信号電圧ＶＳＤでス
イッチ制御されるｎチャンネル型書き込みスイッチＭＩ
Ｓトランジスタ１２２Ａ，１２３Ａが配置され、前記相
補プログラム制御線１１８Ｂ，１１９Ｂには配線１２４
Ｂの信号電圧ＶＳＰでスイッチ制御されるｎチャンネル
型書き込みスイッチＭＩＳトランジスタ１２２Ｂ，１２
３Ｂが配置される。それらＭＩＳトランジスタ１２２
Ａ，１２２Ｂ，１２３Ａ，１２３Ｂは書き込み動作にお
いてオン状態にされ、それ以外はオフ状態を保つ。
負荷に２個の不揮発性記憶トランジスタを直列接続した
直列回路を一対有する。負荷は前記同様にソース、ドレ
イン及びゲートを備える第１導電型（例えばｐチャネル
型）の負荷ＭＩＳトランジスタ１１０，１１１であり、
前記不揮発性記憶トランジスタ１１２Ａ，１１２Ｂ，１
１３Ａ，１１３Ｂは前記同様にソース、ドレイン、フロ
ーティングゲート、及びコントロールゲートを備え第２
導電型（ｎチャンネル型）を有する。前記負荷トランジ
スタ１１０（１１１）に前記不揮発性記憶トランジスタ
１１２Ａ（１３Ａ）が結合され（その結合点を出力ノー
ド１１４（１１５）と言う）、更に前記不揮発性記憶ト
ランジスタ１１２Ａ（１３Ａ）に別の不揮発性記憶トラ
ンジスタ１１２Ｂ（１１３Ｂ）が直列接続される（その
結合点をプログラムノード１１６Ａ（１１７Ａ）とい
う）。前記負荷トランジスタ１１０（１１１）のゲート
及び前記不揮発性記憶トランジスタ１１２Ａ，１１２Ｂ
（１１３Ａ，１１３Ｂ）のコントロールゲートが共通結
合される（その結合ノードを制御ノード１１６Ｂ（１１
７Ｂ）という）。前記一対の直列回路は、相互に一方の
直列回路の出力ノードが１１４（１１５）が他方の直列
回路の制御ノード１１７Ｂ（１１６Ｂ）に接続されたス
タティックラッチ形態を有する。負荷ＭＩＳトランジス
タ１１０，１１１のソースには配線１２０が接続され、
不揮発性記憶トランジスタ１１２Ｂ，１１３Ｂのソース
には配線１２１Ａが接続される。双方の直列回路におけ
る出力ノード１１４、１１５に相補データ線１１８Ａ，
１１９Ａが接続され、双方の直列回路におけるプログラ
ムノード１１６Ａ，１１７Ａに相補プログラム制御線１
１８Ｂ，１１９Ｂが接続される。前記相補データ線１１
８Ａ，１１９Ａには配線１２４Ａの信号電圧ＶＳＤでス
イッチ制御されるｎチャンネル型書き込みスイッチＭＩ
Ｓトランジスタ１２２Ａ，１２３Ａが配置され、前記相
補プログラム制御線１１８Ｂ，１１９Ｂには配線１２４
Ｂの信号電圧ＶＳＰでスイッチ制御されるｎチャンネル
型書き込みスイッチＭＩＳトランジスタ１２２Ｂ，１２
３Ｂが配置される。それらＭＩＳトランジスタ１２２
Ａ，１２２Ｂ，１２３Ａ，１２３Ｂは書き込み動作にお
いてオン状態にされ、それ以外はオフ状態を保つ。
【００５９】図１０には不揮発性記憶トランジスタ１０
１Ａに対する書き込み、消去、読み出し、待機時の夫々
における電圧状態が例示される。図１０の例は図９の不
揮発性記憶回路１０１Ａにおいて右側の不揮発性記憶ト
ランジスタ１１３Ａ，１１３Ｂを書き込み対象とする場
合を例示してある。これによれば、ＶＳＳ、ＶＤＲとＶ
ＰＲの５Ｖの電位差が形成され不揮発性記憶トランジス
タ１１３Ａ，１１３Ｂは比較的大きなチャネル電流によ
りホットエレクトロンがフローティングゲートに注入さ
れて書き込み状態、ここでは高閾値電圧状態にされる。
反対側の不揮発性記憶トランジスタ１１２Ａ，１１２Ｂ
は消去状態、ここでは低閾値電圧状態にされる。読み出
しでは前述と同様に、配線１２０の電圧ＶＤＤを０Ｖか
ら１．８Ｖまで徐々にレベル上昇させて、不揮発性記憶
トランジスタ１１２Ａ，１１２Ｂと１１３Ａ，１１３Ｂ
との閾値電圧差に応じたスタティックラッチ動作によっ
てデータ線１１８Ａ，１１９Ａの電圧ＶＤＬ，ＶＤＲを
相補レベルに駆動する。図１０に示される「ｏｐｅｎ」
は前記書き込みスイッチ１２２Ａ，１２２Ｂ，１２３
Ａ，１２３Ｂのオフ状態による相補データ線１１８Ａ，
１１９Ａに対するフローティング状態を意味する。
１Ａに対する書き込み、消去、読み出し、待機時の夫々
における電圧状態が例示される。図１０の例は図９の不
揮発性記憶回路１０１Ａにおいて右側の不揮発性記憶ト
ランジスタ１１３Ａ，１１３Ｂを書き込み対象とする場
合を例示してある。これによれば、ＶＳＳ、ＶＤＲとＶ
ＰＲの５Ｖの電位差が形成され不揮発性記憶トランジス
タ１１３Ａ，１１３Ｂは比較的大きなチャネル電流によ
りホットエレクトロンがフローティングゲートに注入さ
れて書き込み状態、ここでは高閾値電圧状態にされる。
反対側の不揮発性記憶トランジスタ１１２Ａ，１１２Ｂ
は消去状態、ここでは低閾値電圧状態にされる。読み出
しでは前述と同様に、配線１２０の電圧ＶＤＤを０Ｖか
ら１．８Ｖまで徐々にレベル上昇させて、不揮発性記憶
トランジスタ１１２Ａ，１１２Ｂと１１３Ａ，１１３Ｂ
との閾値電圧差に応じたスタティックラッチ動作によっ
てデータ線１１８Ａ，１１９Ａの電圧ＶＤＬ，ＶＤＲを
相補レベルに駆動する。図１０に示される「ｏｐｅｎ」
は前記書き込みスイッチ１２２Ａ，１２２Ｂ，１２３
Ａ，１２３Ｂのオフ状態による相補データ線１１８Ａ，
１１９Ａに対するフローティング状態を意味する。
【００６０】図１１には図９の不揮発性記憶回路１０１
Ａを採用した不揮発性メモリの詳細な一例が示される。
同図には代表的に２個の不揮発性記憶回路１０１Ａが例
示され、誤り符号訂正回路１０５の図示が省略され、代
わりにアドレス比較回路１０６が概略的に図示されてい
る。１０２Ａは書き込み制御回路、１０３Ａは読み出し
制御回路であり、基本的な機能は図１及び図４の場合と
同じである。
Ａを採用した不揮発性メモリの詳細な一例が示される。
同図には代表的に２個の不揮発性記憶回路１０１Ａが例
示され、誤り符号訂正回路１０５の図示が省略され、代
わりにアドレス比較回路１０６が概略的に図示されてい
る。１０２Ａは書き込み制御回路、１０３Ａは読み出し
制御回路であり、基本的な機能は図１及び図４の場合と
同じである。
【００６１】図１１において「Ｒｅａｄ」と標記された
不揮発性記憶回路は読み出し動作状態で模式的に表現さ
れ、「Ｐｒｏｇｒａｍ」と標記された不揮発性記憶回路
は書き込み動作状態で模式的に表現されているが、実際
のメモリ動作では読み出しと書き込みが並列されること
はない。図において、Ｖｐｐは５Ｖのような電圧、Ｖｃ
ｃは１．８Ｖのような電圧、Ｖｓｓは０Ｖのような電圧
を意味する。
不揮発性記憶回路は読み出し動作状態で模式的に表現さ
れ、「Ｐｒｏｇｒａｍ」と標記された不揮発性記憶回路
は書き込み動作状態で模式的に表現されているが、実際
のメモリ動作では読み出しと書き込みが並列されること
はない。図において、Ｖｐｐは５Ｖのような電圧、Ｖｃ
ｃは１．８Ｖのような電圧、Ｖｓｓは０Ｖのような電圧
を意味する。
【００６２】読み出し動作（「Ｒｅａｄ」）において配
線１２０のレベルＶＤＤが電圧Ｖｓｓから電圧Ｖｃｃに
変化されるとき、不揮発性記憶回路が不揮発性記憶トラ
ンジスタの閾値電圧状態にしたがって正確にセルフラッ
チ動作を行う為に、図４で説明した場合と同じ条件を満
足している。
線１２０のレベルＶＤＤが電圧Ｖｓｓから電圧Ｖｃｃに
変化されるとき、不揮発性記憶回路が不揮発性記憶トラ
ンジスタの閾値電圧状態にしたがって正確にセルフラッ
チ動作を行う為に、図４で説明した場合と同じ条件を満
足している。
【００６３】読み出し動作においてデータラッチ回路１
０４はその動作電源が投入されている限り、不揮発性記
憶回路１０１Ａの記憶情報を保持する。この状態におい
て不揮発性記憶回路１０１Ａにスタティックラッチ動作
を維持させる必要はない。その後、不揮発性記憶回路１
０１Ａによるスタティックラッチ動作の為の動作電源Ｖ
ｃｃの供給を停止してよい。望ましい形態として前記読
み出し制御回路１０３Ａはオートパワーオフ機能を有す
る。例えば、前記読み出し制御回路１０３Ａは、読み出
し動作の指示に応答して前記不揮発性記憶回路１０１Ａ
にスタティックラッチ動作の為の動作電源Ｖｃｃを供給
し、スタティックラッチ動作に応答してデータラッチ回
路１０４がラッチ動作を完了した後に前記動作電源Ｖｃ
ｃの供給を断つ。
０４はその動作電源が投入されている限り、不揮発性記
憶回路１０１Ａの記憶情報を保持する。この状態におい
て不揮発性記憶回路１０１Ａにスタティックラッチ動作
を維持させる必要はない。その後、不揮発性記憶回路１
０１Ａによるスタティックラッチ動作の為の動作電源Ｖ
ｃｃの供給を停止してよい。望ましい形態として前記読
み出し制御回路１０３Ａはオートパワーオフ機能を有す
る。例えば、前記読み出し制御回路１０３Ａは、読み出
し動作の指示に応答して前記不揮発性記憶回路１０１Ａ
にスタティックラッチ動作の為の動作電源Ｖｃｃを供給
し、スタティックラッチ動作に応答してデータラッチ回
路１０４がラッチ動作を完了した後に前記動作電源Ｖｃ
ｃの供給を断つ。
【００６４】上記により、不揮発性記憶トランジスタに
対する無用な電圧印加を停止でき、不揮発性記憶トラン
ジスタが無用なチャージゲインやチャージロスを生ずる
電圧状態にさらされる期間が短くなり、これにより、長
期に亘る情報保持性能が向上する。
対する無用な電圧印加を停止でき、不揮発性記憶トラン
ジスタが無用なチャージゲインやチャージロスを生ずる
電圧状態にさらされる期間が短くなり、これにより、長
期に亘る情報保持性能が向上する。
【００６５】ここでは、前記不揮発性記憶回路１０１は
欠陥回路部分を救済する為の冗長アドレスデータの記憶
に利用される。冗長アドレスデータのように半導体装置
が動作可能な状態では既に内部回路の機能に反映されて
いなければならない情報を想定したとき、前記読み出し
動作の指示は、半導体装置に対するリセット指示に応答
して与えられるようにするのがよい。読み出し制御回路
１０３Ａの読み出し動作をリセット指示に応答させて行
う場合のオートパワーオフ機能は図５、図６と同様の構
成にて実現可能である。
欠陥回路部分を救済する為の冗長アドレスデータの記憶
に利用される。冗長アドレスデータのように半導体装置
が動作可能な状態では既に内部回路の機能に反映されて
いなければならない情報を想定したとき、前記読み出し
動作の指示は、半導体装置に対するリセット指示に応答
して与えられるようにするのがよい。読み出し制御回路
１０３Ａの読み出し動作をリセット指示に応答させて行
う場合のオートパワーオフ機能は図５、図６と同様の構
成にて実現可能である。
【００６６】ここで、図９に例示される如く、２個直列
の不揮発性記トランジスタでフリップフロップ回路を構
成する回路形式における読み出し不良率を導出する。例
えば、図２のように１個の不揮発性記憶トランジスタで
フリップフロップ回路を構成する方式における１０年後
の不良確率をｆとすると、状態：２セルとも良品であ
る確率Ｐａは、 Ｐａ＝（１−ｆ）2… 状態：いずれか一方のセルが不良である確率Ｐｂは、 Ｐｂ＝（１−ｆ）ｆ＋ｆ（１−ｆ）＝２ｆ（１−ｆ）… 状態：２セルとも不良である確率Ｐｃは、 Ｐｃ＝ｆ2… となる。ここで、 Ｐａ＋Ｐｂ＋Ｐｃ＝（１−ｆ）2＋２ｆ（１−ｆ）＋ｆ2
＝１ である。不揮発性記憶モジュールの総ビット数をＮとす
ると、良品は前記状態のビットが１つもないことであ
り、この時、Ｎビットは前記又はの何れかの状態に
あるはずであるから、良品確率Ｙは、 Ｙ＝ΣNＣkＰａkＰｂN-k… となり、不揮発性記憶モジュールの不良率Ｆは、 Ｆ＝１−Ｙ＝１−ΣNＣkＰａkＰｂN-k… ２項定理により、 Ｙ＝ΣNＣkＰａkＰｂN-k＝（Ｐａ＋Ｐｂ）N ＝｛（１−ｆ）2＋２ｆ（１−ｆ）｝N ＝（１−ｆ2）Ｎ であるから、 Ｆ＝１−（１−ｆ２）N… となる。ところで、１個の不揮発性記憶素子でフリップ
フロップ回路を構成する方式における良品確率Ｙ‘は、
Ｎビット中の１ビットでも不良となるとチップ不良とな
るので、 Ｙ‘＝（１−ｆ）N… となり、１個の不揮発性記憶素子でフリップフロップ回
路を構成する方式の不揮発性記憶モジュール不良率Ｆ
‘は Ｆ‘＝１−（１−ｆ）N… となる。したがって、図９で説明した不揮発性記憶回路
１０１Ａを用いたときのモジュールの不良率の改善度Ｒ
は、 Ｒ＝Ｆ／Ｆ‘〜ｆ… となり、ｆ＝０.０１％である場合には、１／１万に不
良率が低減され、不良発生率低減効果は著しい。
の不揮発性記トランジスタでフリップフロップ回路を構
成する回路形式における読み出し不良率を導出する。例
えば、図２のように１個の不揮発性記憶トランジスタで
フリップフロップ回路を構成する方式における１０年後
の不良確率をｆとすると、状態：２セルとも良品であ
る確率Ｐａは、 Ｐａ＝（１−ｆ）2… 状態：いずれか一方のセルが不良である確率Ｐｂは、 Ｐｂ＝（１−ｆ）ｆ＋ｆ（１−ｆ）＝２ｆ（１−ｆ）… 状態：２セルとも不良である確率Ｐｃは、 Ｐｃ＝ｆ2… となる。ここで、 Ｐａ＋Ｐｂ＋Ｐｃ＝（１−ｆ）2＋２ｆ（１−ｆ）＋ｆ2
＝１ である。不揮発性記憶モジュールの総ビット数をＮとす
ると、良品は前記状態のビットが１つもないことであ
り、この時、Ｎビットは前記又はの何れかの状態に
あるはずであるから、良品確率Ｙは、 Ｙ＝ΣNＣkＰａkＰｂN-k… となり、不揮発性記憶モジュールの不良率Ｆは、 Ｆ＝１−Ｙ＝１−ΣNＣkＰａkＰｂN-k… ２項定理により、 Ｙ＝ΣNＣkＰａkＰｂN-k＝（Ｐａ＋Ｐｂ）N ＝｛（１−ｆ）2＋２ｆ（１−ｆ）｝N ＝（１−ｆ2）Ｎ であるから、 Ｆ＝１−（１−ｆ２）N… となる。ところで、１個の不揮発性記憶素子でフリップ
フロップ回路を構成する方式における良品確率Ｙ‘は、
Ｎビット中の１ビットでも不良となるとチップ不良とな
るので、 Ｙ‘＝（１−ｆ）N… となり、１個の不揮発性記憶素子でフリップフロップ回
路を構成する方式の不揮発性記憶モジュール不良率Ｆ
‘は Ｆ‘＝１−（１−ｆ）N… となる。したがって、図９で説明した不揮発性記憶回路
１０１Ａを用いたときのモジュールの不良率の改善度Ｒ
は、 Ｒ＝Ｆ／Ｆ‘〜ｆ… となり、ｆ＝０.０１％である場合には、１／１万に不
良率が低減され、不良発生率低減効果は著しい。
【００６７】図１２には不揮発性記憶回路１０１Ａの詳
細な平面レイアウト図が例示される。同図に示されるレ
イアウトは、図８と同様にＭ１，Ｍ２，Ｍ３のメタル３
層構造を有し、コンタクトホール９、スルーホール１
５，１９の意義は図８と同じである。Ｍ３で形成される
ＶＤＤの配線は２０で例示されるべた配線パターンを成
す。ＤＬ，ＤＲは図９の相補データ線１１８Ａ，１１９
Ａに対応され、ＰＬ，ＰＲは図９の相補プログラム制御
線１１８Ｂ，１１９Ｂに対応される。
細な平面レイアウト図が例示される。同図に示されるレ
イアウトは、図８と同様にＭ１，Ｍ２，Ｍ３のメタル３
層構造を有し、コンタクトホール９、スルーホール１
５，１９の意義は図８と同じである。Ｍ３で形成される
ＶＤＤの配線は２０で例示されるべた配線パターンを成
す。ＤＬ，ＤＲは図９の相補データ線１１８Ａ，１１９
Ａに対応され、ＰＬ，ＰＲは図９の相補プログラム制御
線１１８Ｂ，１１９Ｂに対応される。
【００６８】不揮発性記憶トランジスタを構成するコン
トロールゲートは中央寄りのｎ型ウェル領域１（ＣＧ
Ｔ）によって形成され、前記フローティングゲートは、
ｐ型ウエル領域２の活性領域４内に形成されるＭＩＳト
ランジスタのチャネルの上を通りゲート絶縁膜を介して
コントロールゲートまで延在された導電層７によって形
成される。導電層７は例えばポリシリコン層である。前
記コントロールゲートは、前記フローティングゲート７
の下に延在されている活性領域３の下にゲート絶縁膜を
介して配置されたｎ型の半導体領域１によって形成され
る。９はコンタクト穴パターン、１１，１３，１４は第
１金属配線層、１７は第２金属配線層、２０は第３金属
配線層のパターンである。
トロールゲートは中央寄りのｎ型ウェル領域１（ＣＧ
Ｔ）によって形成され、前記フローティングゲートは、
ｐ型ウエル領域２の活性領域４内に形成されるＭＩＳト
ランジスタのチャネルの上を通りゲート絶縁膜を介して
コントロールゲートまで延在された導電層７によって形
成される。導電層７は例えばポリシリコン層である。前
記コントロールゲートは、前記フローティングゲート７
の下に延在されている活性領域３の下にゲート絶縁膜を
介して配置されたｎ型の半導体領域１によって形成され
る。９はコンタクト穴パターン、１１，１３，１４は第
１金属配線層、１７は第２金属配線層、２０は第３金属
配線層のパターンである。
【００６９】図１３には図１２のＡ−Ａ‘位置での縦断
面構造が例示される。ｐ型半導体基板５１上に、ｎ型ウ
エル領域５２とｐ型ウエル領域５３が形成され、コント
ロールゲートとして機能する上記ｎ型ウエル領域５２内
には素子分離領域５４で分離されたｐ型拡散層６０と膜
厚７．５ｎｍのゲート酸化膜５５が形成され、上記ゲー
ト酸化膜５５の上部には膜厚２００ｎｍのｎ型ポリシリ
コン膜５６から成るフローティングゲート（ＦＬＴ）が
配置される。前記フローティングゲート５６（ＦＬＴ）
はｐ型ウエル領域５３の上部に延在されており、不揮発
性記憶トランジスタの一部を成す第１ＭＩＳトランジス
タのゲート電極として作用する。上記第１ＭＩＳトラン
ジスタのｎ型ドレイン領域５９（ＤＴ）は第２ＭＩＳト
ランジスタのｎ型ドレイン領域として共有され、上記第
１ＭＩＳトランジスタと第２ＭＩＳトランジスタは直列
接続されている。上記ｐ型拡散層６０、フローティング
ゲート５６（ＦＬＴ）、およびｎ型ドレイン領域５９の
上部にはコバルトシリサイド膜６１、５７が形成されて
おり、その上部にはコンタクト絶縁膜６２、第１金属配
線６３、第１層間絶縁膜６４、第２金属配線６５、第２
層間絶縁膜６６、および第３金属配線６７が形成されて
いる。５８で示されるものはサイドウォールスペーサで
ある。
面構造が例示される。ｐ型半導体基板５１上に、ｎ型ウ
エル領域５２とｐ型ウエル領域５３が形成され、コント
ロールゲートとして機能する上記ｎ型ウエル領域５２内
には素子分離領域５４で分離されたｐ型拡散層６０と膜
厚７．５ｎｍのゲート酸化膜５５が形成され、上記ゲー
ト酸化膜５５の上部には膜厚２００ｎｍのｎ型ポリシリ
コン膜５６から成るフローティングゲート（ＦＬＴ）が
配置される。前記フローティングゲート５６（ＦＬＴ）
はｐ型ウエル領域５３の上部に延在されており、不揮発
性記憶トランジスタの一部を成す第１ＭＩＳトランジス
タのゲート電極として作用する。上記第１ＭＩＳトラン
ジスタのｎ型ドレイン領域５９（ＤＴ）は第２ＭＩＳト
ランジスタのｎ型ドレイン領域として共有され、上記第
１ＭＩＳトランジスタと第２ＭＩＳトランジスタは直列
接続されている。上記ｐ型拡散層６０、フローティング
ゲート５６（ＦＬＴ）、およびｎ型ドレイン領域５９の
上部にはコバルトシリサイド膜６１、５７が形成されて
おり、その上部にはコンタクト絶縁膜６２、第１金属配
線６３、第１層間絶縁膜６４、第２金属配線６５、第２
層間絶縁膜６６、および第３金属配線６７が形成されて
いる。５８で示されるものはサイドウォールスペーサで
ある。
【００７０】図１４には２種ゲート酸化膜を有するセル
フラッチ型不揮発性メモリの一例が示される。図１４に
示される不揮発性記憶回路１０１Ａ等の基本的な構成は
図１１で説明したものと同じである。不揮発性記憶回路
１０１Ａ、書き込み制御回路１０２Ａ、及びオートパワ
ーオフ機能を有する読み出し制御回路１０３Ａは、膜厚
７．５ｎｍのゲート酸化膜で電圧３．３Ｖで動作する高
電圧系トランジスタから成り、データラッチ回路１０４
は、膜厚３．５ｎｍのゲート酸化膜で電圧１.８Ｖで動
作する低電圧系トランジスタから構成されているものと
する。したがって、この例では、上記とは異なり、書き
込み消去に必要な高電圧Ｖｐｐは５Ｖではなく３．３Ｖ
とされている。このとき、相補データ線１１８Ａ，１１
８Ｂはｎチャネル型ＭＩＳトランジスタで成る分離スイ
ッチ１２６，１２７を介してデータラッチ回路１０４に
接続される。分離スイッチ１２６，１２７は配線１２０
の信号電圧ＶＤＤでスイッチ制御され、読み出し動作で
オン状態にされ、不揮発性記憶回路１０１Ａからの読み
出しデータをデータラッチ回路１０４に伝達する。不揮
発性記憶回路に対する書き込み動作・消去動作において
分離スイッチ１２６，１２７はオフ状態にされ、データ
ラッチ回路１０４を構成する低電圧系トランジスタに、
その耐圧を超える３．３Ｖのような書き込み電圧が印加
されてゲート破壊などを生じないよいうになっている。
フラッチ型不揮発性メモリの一例が示される。図１４に
示される不揮発性記憶回路１０１Ａ等の基本的な構成は
図１１で説明したものと同じである。不揮発性記憶回路
１０１Ａ、書き込み制御回路１０２Ａ、及びオートパワ
ーオフ機能を有する読み出し制御回路１０３Ａは、膜厚
７．５ｎｍのゲート酸化膜で電圧３．３Ｖで動作する高
電圧系トランジスタから成り、データラッチ回路１０４
は、膜厚３．５ｎｍのゲート酸化膜で電圧１.８Ｖで動
作する低電圧系トランジスタから構成されているものと
する。したがって、この例では、上記とは異なり、書き
込み消去に必要な高電圧Ｖｐｐは５Ｖではなく３．３Ｖ
とされている。このとき、相補データ線１１８Ａ，１１
８Ｂはｎチャネル型ＭＩＳトランジスタで成る分離スイ
ッチ１２６，１２７を介してデータラッチ回路１０４に
接続される。分離スイッチ１２６，１２７は配線１２０
の信号電圧ＶＤＤでスイッチ制御され、読み出し動作で
オン状態にされ、不揮発性記憶回路１０１Ａからの読み
出しデータをデータラッチ回路１０４に伝達する。不揮
発性記憶回路に対する書き込み動作・消去動作において
分離スイッチ１２６，１２７はオフ状態にされ、データ
ラッチ回路１０４を構成する低電圧系トランジスタに、
その耐圧を超える３．３Ｖのような書き込み電圧が印加
されてゲート破壊などを生じないよいうになっている。
【００７１】図１５及び図１６には、上記膜厚７．５ｎ
ｍのゲート酸化膜で電圧３．３Ｖで動作する高電圧系ト
ランジスタと、膜厚３．５ｎｍのゲート酸化膜で電圧
１.８Ｖで動作する低電圧系トランジスタの断面構造図
が例示される。図１５は半導体基板上のｐ型ウェル領
域、ｎ型ウェル領域に、ゲート絶縁膜を形成した中間工
程を経た段階の断面構造が示される。高電圧系トランジ
スタ領域のゲート絶縁膜５５は低電圧トランジスタ領域
のゲート絶縁膜７１よりも厚く形成されている。図１５
及び図１６に示される参照符号は図１３の参照符号と対
応される。
ｍのゲート酸化膜で電圧３．３Ｖで動作する高電圧系ト
ランジスタと、膜厚３．５ｎｍのゲート酸化膜で電圧
１.８Ｖで動作する低電圧系トランジスタの断面構造図
が例示される。図１５は半導体基板上のｐ型ウェル領
域、ｎ型ウェル領域に、ゲート絶縁膜を形成した中間工
程を経た段階の断面構造が示される。高電圧系トランジ
スタ領域のゲート絶縁膜５５は低電圧トランジスタ領域
のゲート絶縁膜７１よりも厚く形成されている。図１５
及び図１６に示される参照符号は図１３の参照符号と対
応される。
【００７２】《システムＬＳＩ救済ヒューズ》図１７に
は本発明に係る半導体装置の一例であるシステムＬＳＩ
のチップ平面図が概略的に示されている。同図に示され
るシステムＬＳＩは、特に制限されないが、半導体基板
の周縁に多数のボンディングパッド等の外部接続電極１
５０が配置され、その内側に外部入出力回路１５１、ア
ナログ入出力回路１５２が設けられている。外部入出力
回路１５１及びアナログ入出力回路１５２は３．３Ｖの
ような相対的にレベルの高い外部電源を動作電源とす
る。レベルシフト回路１５３は前記外部電源を１．８Ｖ
のような内部電源電圧に降圧する。レベルシフト回路１
５３の内側には、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）１５４、中央処理装置（ＣＰＵ）１
５５、キャッシュメモリ（ＣＡＣＨ）１５６、ロジック
回路（ＬＯＧ）１５７、フェーズ・ロックド・ループ回
路（ＰＬＬ）１５８、アナログ・ディジタル変換回路
（ＡＤＣ）１５９、及びディジタル・アナログ変換回路
（ＤＡＣ）１６０、システムコントローラ（ＳＹＳＣ）
１６１を有する。１６２，１６３で示されるものは夫々
電気的に消去及び書き込みが可能な不揮発性メモリ（Ｆ
ＵＳＥ）であり、図２及び図９で説明した不揮発性記憶
回路をメモリセルとして備える。前記システムコントロ
ーラ１６１は図５で説明したオートパワーオフ機能を実
現する為の初期化信号ｒｓｔ１、ｒｓｔｄなどを生成す
る論理を有し、それら信号を不揮発性メモリ１６２，１
６３の読み出し制御回路に与えるようになっている。
は本発明に係る半導体装置の一例であるシステムＬＳＩ
のチップ平面図が概略的に示されている。同図に示され
るシステムＬＳＩは、特に制限されないが、半導体基板
の周縁に多数のボンディングパッド等の外部接続電極１
５０が配置され、その内側に外部入出力回路１５１、ア
ナログ入出力回路１５２が設けられている。外部入出力
回路１５１及びアナログ入出力回路１５２は３．３Ｖの
ような相対的にレベルの高い外部電源を動作電源とす
る。レベルシフト回路１５３は前記外部電源を１．８Ｖ
のような内部電源電圧に降圧する。レベルシフト回路１
５３の内側には、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）１５４、中央処理装置（ＣＰＵ）１
５５、キャッシュメモリ（ＣＡＣＨ）１５６、ロジック
回路（ＬＯＧ）１５７、フェーズ・ロックド・ループ回
路（ＰＬＬ）１５８、アナログ・ディジタル変換回路
（ＡＤＣ）１５９、及びディジタル・アナログ変換回路
（ＤＡＣ）１６０、システムコントローラ（ＳＹＳＣ）
１６１を有する。１６２，１６３で示されるものは夫々
電気的に消去及び書き込みが可能な不揮発性メモリ（Ｆ
ＵＳＥ）であり、図２及び図９で説明した不揮発性記憶
回路をメモリセルとして備える。前記システムコントロ
ーラ１６１は図５で説明したオートパワーオフ機能を実
現する為の初期化信号ｒｓｔ１、ｒｓｔｄなどを生成す
る論理を有し、それら信号を不揮発性メモリ１６２，１
６３の読み出し制御回路に与えるようになっている。
【００７３】前記ＤＲＡＭ１５４、ＣＰＵ１５５、ＬＯ
Ｇ１５７、ＣＡＣＨ１５６、ＳＹＳＣ１６１はレベルシ
フト回路１５３から供給される１．８Ｖのような内部電
源電圧を動作電源として動作される。但し、ＤＲＡＭ１
５４は内部電源電圧を昇圧してワード線選択レベルを形
成し、ワードドライバなどの動作電源に用いる。不揮発
性メモリ（ＦＵＳＥ）１６２，１６３はデータ読み出し
動作では内部電源電圧を用いて動作するが、消去・書き
込み動作には高電圧を要し、当該高電圧は、内部昇圧回
路によって形成してもよいし、また、システムＬＳＩの
後述するＥＰＲＯＭライタモードのような所定の動作モ
ードにおいて所定の外部接続電極を介して外部から供給
されるようにしてもよい。
Ｇ１５７、ＣＡＣＨ１５６、ＳＹＳＣ１６１はレベルシ
フト回路１５３から供給される１．８Ｖのような内部電
源電圧を動作電源として動作される。但し、ＤＲＡＭ１
５４は内部電源電圧を昇圧してワード線選択レベルを形
成し、ワードドライバなどの動作電源に用いる。不揮発
性メモリ（ＦＵＳＥ）１６２，１６３はデータ読み出し
動作では内部電源電圧を用いて動作するが、消去・書き
込み動作には高電圧を要し、当該高電圧は、内部昇圧回
路によって形成してもよいし、また、システムＬＳＩの
後述するＥＰＲＯＭライタモードのような所定の動作モ
ードにおいて所定の外部接続電極を介して外部から供給
されるようにしてもよい。
【００７４】前記不揮発性メモリ（ＦＵＳＥ）１６２は
ＤＲＡＭ１５４の救済情報（欠陥メモリセルを冗長メモ
リセルに置き換える為の制御情報）の格納に利用され、
不揮発性メモリ（ＦＵＳＥ）１６３はキャッシュメモリ
１５６の救済情報の格納に利用され、ヒューズによる救
済用プログラム回路に代えて搭載されている。
ＤＲＡＭ１５４の救済情報（欠陥メモリセルを冗長メモ
リセルに置き換える為の制御情報）の格納に利用され、
不揮発性メモリ（ＦＵＳＥ）１６３はキャッシュメモリ
１５６の救済情報の格納に利用され、ヒューズによる救
済用プログラム回路に代えて搭載されている。
【００７５】図１７に例示されるシステムＬＳＩは、特
に制限されないが、単層ポリシリコンゲートプロセスに
よって単結晶シリコンのような１個の半導体基板上に形
成された相補型のＭＩＳトランジスタ（絶縁ゲート電界
効果トランジスタ）を有し、ＭＩＳトランジスタのゲー
ト酸化膜厚は２種類に分類される。
に制限されないが、単層ポリシリコンゲートプロセスに
よって単結晶シリコンのような１個の半導体基板上に形
成された相補型のＭＩＳトランジスタ（絶縁ゲート電界
効果トランジスタ）を有し、ＭＩＳトランジスタのゲー
ト酸化膜厚は２種類に分類される。
【００７６】外部入出力回路１５１、アナログ入出力回
路１５２、ＤＲＡＭ１５４、ＡＤＣ１５９、ＤＡＣ１６
０、及び不揮発性メモリ１６２，１６３は、特に制限さ
れないが、０．２μｍプロセス技術を用いた場合、ゲー
ト長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトラン
ジスタを有する。これは、ゲート酸化膜で構成されるト
ンネル酸化膜に比較的厚い膜厚を設定することが不揮発
性記憶トランジスタ１１２，１１３（１１２Ａ，１１２
Ｂ，１１３Ａ，１１３Ｂ）の情報保持性能を良好にする
上で望ましく、その他にＭＩＳトランジスタの動作電圧
に対してある程度の耐圧を確保する必要があるからであ
る。したがって、前記不揮発性メモリ１６２，１６３の
不揮発性記憶トランジスタを構成するＭＩＳトランジス
タのゲート絶縁膜や、前記外部インタフェース回路１５
１に含まれるＭＩＳトランジスタのゲート絶縁膜等は、
プロセスばらつきによる許容誤差範囲内で等しい膜厚を
有する事になる。前記ゲート絶縁膜厚のプロセスばらつ
きによる許容範囲は特に制限されないが、０．２５μｍ
〜０．２μｍの最少加工寸法のプロセスでは、８．０ｎ
ｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１
８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、
７.０ｎｍの目標膜厚に対して±０．３ｎｍ程度であ
る。
路１５２、ＤＲＡＭ１５４、ＡＤＣ１５９、ＤＡＣ１６
０、及び不揮発性メモリ１６２，１６３は、特に制限さ
れないが、０．２μｍプロセス技術を用いた場合、ゲー
ト長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトラン
ジスタを有する。これは、ゲート酸化膜で構成されるト
ンネル酸化膜に比較的厚い膜厚を設定することが不揮発
性記憶トランジスタ１１２，１１３（１１２Ａ，１１２
Ｂ，１１３Ａ，１１３Ｂ）の情報保持性能を良好にする
上で望ましく、その他にＭＩＳトランジスタの動作電圧
に対してある程度の耐圧を確保する必要があるからであ
る。したがって、前記不揮発性メモリ１６２，１６３の
不揮発性記憶トランジスタを構成するＭＩＳトランジス
タのゲート絶縁膜や、前記外部インタフェース回路１５
１に含まれるＭＩＳトランジスタのゲート絶縁膜等は、
プロセスばらつきによる許容誤差範囲内で等しい膜厚を
有する事になる。前記ゲート絶縁膜厚のプロセスばらつ
きによる許容範囲は特に制限されないが、０．２５μｍ
〜０．２μｍの最少加工寸法のプロセスでは、８．０ｎ
ｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１
８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、
７.０ｎｍの目標膜厚に対して±０．３ｎｍ程度であ
る。
【００７７】これに対して、降圧された比較的低い内部
電圧を動作電源とする回路、即ち、ロジック回路１５
７、キャッシュメモリ１５６、ＣＰＵ１５５は、ゲート
長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジ
スタで構成される。レベルシフト回路１５３は、特に制
限されないが、双方のゲート酸化膜厚のＭＩＳトランジ
スタを有している。
電圧を動作電源とする回路、即ち、ロジック回路１５
７、キャッシュメモリ１５６、ＣＰＵ１５５は、ゲート
長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジ
スタで構成される。レベルシフト回路１５３は、特に制
限されないが、双方のゲート酸化膜厚のＭＩＳトランジ
スタを有している。
【００７８】上記夫々ゲート酸化膜厚の異なるＭＩＳト
ランジスタのゲート電極は同一膜厚のポリシリコン層に
よって構成されている。ここでポリシリコン層の同一膜
厚とは、プロセスばらつきによる許容範囲内で等しい膜
厚であることを意味し、ゲート膜厚のプロセスばらつき
による許容範囲は特に制限されないが、３０ｎｍ〜２０
０ｎｍの目標膜厚で±１０％程度ある。上述のゲート酸
化膜は膜厚の等しいもの同士で同じフォトマスクを用い
て生成し、また、上述のポリシリコンゲートは膜厚の等
しいもの同士で同じフォトマスクを用いて生成すること
ができる。このように、単層ゲート構造の不揮発性記憶
素子におけるゲート酸化膜厚を、他の回路のＭＩＳトラ
ンジスタのゲート酸化膜厚と共通化することにより、シ
ステムＬＳＩの製造プロセスを複雑化しないことを優先
させて、フラッシュメモリの不揮発性記憶素子にある程
度長い情報保持性能を持たせることができる。
ランジスタのゲート電極は同一膜厚のポリシリコン層に
よって構成されている。ここでポリシリコン層の同一膜
厚とは、プロセスばらつきによる許容範囲内で等しい膜
厚であることを意味し、ゲート膜厚のプロセスばらつき
による許容範囲は特に制限されないが、３０ｎｍ〜２０
０ｎｍの目標膜厚で±１０％程度ある。上述のゲート酸
化膜は膜厚の等しいもの同士で同じフォトマスクを用い
て生成し、また、上述のポリシリコンゲートは膜厚の等
しいもの同士で同じフォトマスクを用いて生成すること
ができる。このように、単層ゲート構造の不揮発性記憶
素子におけるゲート酸化膜厚を、他の回路のＭＩＳトラ
ンジスタのゲート酸化膜厚と共通化することにより、シ
ステムＬＳＩの製造プロセスを複雑化しないことを優先
させて、フラッシュメモリの不揮発性記憶素子にある程
度長い情報保持性能を持たせることができる。
【００７９】図１８には図１７のシステムＬＳＩに対す
るテスティングフローが例示される。ウェーハ完成後、
まずロジックテスタを用いたロジック回路のテストを行
い（Ｓ１）、これにパスしたチップはメモリテストが実
施される（Ｓ２）。メモリテストはチップ上に搭載した
図示を省略するビルト・イン・セルフ・テスト（ＢＩＳ
Ｔ）回路等による自己診断により行われ、得られた欠陥
情報は前記不揮発性メモリ（ＦＵＳＥ）１６２，１６３
に救済情報として書き込まれ、その記憶情報を用いて欠
陥救済が可能にされる。次に、メモリ救済の為の救済情
報の書き込みが完了したチップは所定のパッケージ内に
組み立てが行われ（Ｓ３）、温度と電源電圧が加速され
た動作試験（バーンインテスト）が実施される（Ｓ
４）。このバーンインテストにおいて、例えばＤＲＡＭ
のメモリセルにリフレッシュ不良等が発生した場合、不
良ビットを冗長ビットへ置換する２回目の救済を実施
し、救済情報は不揮発性メモリ（ＦＵＳＥ）１６２，１
６３へ書き込まれる。この後、ロジック回路の選別テス
トが行われ（Ｓ５）、動作速度等のグレード分けが実施
された後、出荷される。
るテスティングフローが例示される。ウェーハ完成後、
まずロジックテスタを用いたロジック回路のテストを行
い（Ｓ１）、これにパスしたチップはメモリテストが実
施される（Ｓ２）。メモリテストはチップ上に搭載した
図示を省略するビルト・イン・セルフ・テスト（ＢＩＳ
Ｔ）回路等による自己診断により行われ、得られた欠陥
情報は前記不揮発性メモリ（ＦＵＳＥ）１６２，１６３
に救済情報として書き込まれ、その記憶情報を用いて欠
陥救済が可能にされる。次に、メモリ救済の為の救済情
報の書き込みが完了したチップは所定のパッケージ内に
組み立てが行われ（Ｓ３）、温度と電源電圧が加速され
た動作試験（バーンインテスト）が実施される（Ｓ
４）。このバーンインテストにおいて、例えばＤＲＡＭ
のメモリセルにリフレッシュ不良等が発生した場合、不
良ビットを冗長ビットへ置換する２回目の救済を実施
し、救済情報は不揮発性メモリ（ＦＵＳＥ）１６２，１
６３へ書き込まれる。この後、ロジック回路の選別テス
トが行われ（Ｓ５）、動作速度等のグレード分けが実施
された後、出荷される。
【００８０】上記により、単層ポリシリコンゲートプロ
セスのような単層ゲートプロセスを用いても、前記デー
タ保持性能に優れた不揮発性メモリをＤＲＡＭなどと一
緒に混載したシステムＬＳＩのような半導体集積回路を
得ることができる。更に、従来の標準ＣＭＯＳの製造プ
ロセスのような製造プロセスに何らの工程追加を行うこ
となしに、高信頼度の不揮発性記憶モジュールを形成す
ることができることから、同一半導体基板上に不揮発性
メモリとロジックＬＳＩ、あるいは不揮発性メモリとＤ
ＲＡＭとを混載するＬＳＩへの適用も容易である。した
がって、製造コストを増加することなく不揮発性メモリ
混載のシステムＬＳＩを提供することができる。
セスのような単層ゲートプロセスを用いても、前記デー
タ保持性能に優れた不揮発性メモリをＤＲＡＭなどと一
緒に混載したシステムＬＳＩのような半導体集積回路を
得ることができる。更に、従来の標準ＣＭＯＳの製造プ
ロセスのような製造プロセスに何らの工程追加を行うこ
となしに、高信頼度の不揮発性記憶モジュールを形成す
ることができることから、同一半導体基板上に不揮発性
メモリとロジックＬＳＩ、あるいは不揮発性メモリとＤ
ＲＡＭとを混載するＬＳＩへの適用も容易である。した
がって、製造コストを増加することなく不揮発性メモリ
混載のシステムＬＳＩを提供することができる。
【００８１】《ＤＲＡＭハイブリッド救済ヒューズ》図
１９には本発明に係る半導体集積回路の一例である１Ｇ
ビットＤＲＡＭ１７０のチップ平面図が概略的に示され
ている。メモリアレー１７１〜１７４は４バンク構成で
あり、ボンディングパッド１７５はセンター配置されて
いる。Ｙデコーダ及びメインアンプは１８１〜１８４で
示されるようにメモリアレイ毎に設けられる。ワードド
ライバ１８５Ａ、Ｘデコーダ１８６Ａ、ワードドライバ
１８７Ａはメモリりアレイ１７１，１７２に共有され、
ワードドライバ１８５Ｂ、Ｘデコーダ１８６Ｂ、ワード
ドライバ１８７Ｂはメモリアレイ１７３，１７４に共有
される。
１９には本発明に係る半導体集積回路の一例である１Ｇ
ビットＤＲＡＭ１７０のチップ平面図が概略的に示され
ている。メモリアレー１７１〜１７４は４バンク構成で
あり、ボンディングパッド１７５はセンター配置されて
いる。Ｙデコーダ及びメインアンプは１８１〜１８４で
示されるようにメモリアレイ毎に設けられる。ワードド
ライバ１８５Ａ、Ｘデコーダ１８６Ａ、ワードドライバ
１８７Ａはメモリりアレイ１７１，１７２に共有され、
ワードドライバ１８５Ｂ、Ｘデコーダ１８６Ｂ、ワード
ドライバ１８７Ｂはメモリアレイ１７３，１７４に共有
される。
【００８２】救済ヒューズは、１７６，１７７で示され
る２０００本のレーザーヒューズが２セットと、１７８
で示される１００ビットの前記不揮発性メモリからなる
電気ヒューズがチップの中央部に配置されている。電気
ヒューズ１７８は、図１、図４等で説明したセルフラッ
チ形態の不揮発性記憶回路を備えて構成される。
る２０００本のレーザーヒューズが２セットと、１７８
で示される１００ビットの前記不揮発性メモリからなる
電気ヒューズがチップの中央部に配置されている。電気
ヒューズ１７８は、図１、図４等で説明したセルフラッ
チ形態の不揮発性記憶回路を備えて構成される。
【００８３】図２０には前記ＤＲＡＭ１７０のテスティ
ングフロー図が示されている。ウェーハ完成後、まずメ
モリテスタを用いたメモリテストを行い（Ｓ１）、判明
した欠陥ビットは冗長ビット、あるいは冗長マットとの
置換のためレーザーヒューズ救済が実施される（Ｓ
２）。次に、所定のパッケージ内に組み立てが行われ
（Ｓ３）、温度と電源電圧が加速された動作試験である
バーンインテスト（Ｓ４）と、選別テスト（Ｓ５）が実
施される。このバーンインテスト（Ｓ４）において、Ｄ
ＲＡＭ１７０のメモリセルにリフレッシュ不良等の不良
が発生した場合、不良ビットを冗長ビットへ置換する２
回目の電気ヒューズによる救済として、救済情報を前記
電気ヒューズ１７８に書き込む（Ｓ６）。この電気ヒュ
ーズ救済の後、被救済アドレスのメモリテストが実施さ
れ、この後で出荷される。
ングフロー図が示されている。ウェーハ完成後、まずメ
モリテスタを用いたメモリテストを行い（Ｓ１）、判明
した欠陥ビットは冗長ビット、あるいは冗長マットとの
置換のためレーザーヒューズ救済が実施される（Ｓ
２）。次に、所定のパッケージ内に組み立てが行われ
（Ｓ３）、温度と電源電圧が加速された動作試験である
バーンインテスト（Ｓ４）と、選別テスト（Ｓ５）が実
施される。このバーンインテスト（Ｓ４）において、Ｄ
ＲＡＭ１７０のメモリセルにリフレッシュ不良等の不良
が発生した場合、不良ビットを冗長ビットへ置換する２
回目の電気ヒューズによる救済として、救済情報を前記
電気ヒューズ１７８に書き込む（Ｓ６）。この電気ヒュ
ーズ救済の後、被救済アドレスのメモリテストが実施さ
れ、この後で出荷される。
【００８４】《フラッシュヒューズモジュールを有する
メモリ》図２１には救済アドレス記憶用の不揮発性メモ
リ（以下単にフラッシュヒューズモジュールという）を
備えたメモリが例示される。同図に示されるメモリは例
えば図１７のシステムＬＳＩに内蔵されるＤＲＡＭ１５
４、或いはＳＲＡＭで成るキャッシュメモリ１５６に利
用可能なメモリモジュールであり、ＣＰＵ１５５等に接
続されるデータバス２００、アドレスバス２０１、及び
コントロールバス２０２とインタフェースされる。
メモリ》図２１には救済アドレス記憶用の不揮発性メモ
リ（以下単にフラッシュヒューズモジュールという）を
備えたメモリが例示される。同図に示されるメモリは例
えば図１７のシステムＬＳＩに内蔵されるＤＲＡＭ１５
４、或いはＳＲＡＭで成るキャッシュメモリ１５６に利
用可能なメモリモジュールであり、ＣＰＵ１５５等に接
続されるデータバス２００、アドレスバス２０１、及び
コントロールバス２０２とインタフェースされる。
【００８５】メモリセルアレイ１９０は被救済回路とし
て位置付けられる正規マット１９０Ｎと救済回路として
位置付けられる冗長マット１９０Ｒを有し、それらマッ
ト１９０Ｎ，１９０Ｒはマトリクス配置された複数個の
メモリセルを有する。メモリセルの選択端子は対応する
ワード線に、データ入出力端子は対応するデータ線に接
続される。メモリセルはダイナミックメモリセル又はス
タティックメモリセルとされる。ダイナミックメモリセ
ルの場合に折り返しデータ線構造では相補データ線の一
端にセンスアンプが結合されている。
て位置付けられる正規マット１９０Ｎと救済回路として
位置付けられる冗長マット１９０Ｒを有し、それらマッ
ト１９０Ｎ，１９０Ｒはマトリクス配置された複数個の
メモリセルを有する。メモリセルの選択端子は対応する
ワード線に、データ入出力端子は対応するデータ線に接
続される。メモリセルはダイナミックメモリセル又はス
タティックメモリセルとされる。ダイナミックメモリセ
ルの場合に折り返しデータ線構造では相補データ線の一
端にセンスアンプが結合されている。
【００８６】ロウデコーダ１９１はアドレスマルチプレ
クサ１９１から供給されるロウアドレス信号等をデコー
ドしてワード線選択信号を生成し、これによって選択す
べきワード線をワードドライバ１９３で選択レベルに駆
動させる。カラムデコーダ１９５はアドレスマルチプレ
クサ１９１から供給されるカラムアドレス信号等をデコ
ードしてカラム選択信号を生成し、これによって選択さ
れるべき前記相補データ線をカラムスイッチアレイ１９
４を介して選択させ、共通データ線２０３に導通させ
る。リード動作において選択されたメモリセルからのリ
ードデータは前記共通データ線２０３からデータ入出力
回路１９６を介してデータバス２００に出力され、ライ
ト動作において選択されたメモリセルへのライトデータ
はデータバス２００からデータ入出力回路１９６を介し
て前記共通データ線２０３に与えられる。データ入出力
回路１９６には、ＳＲＡＭではリードデータを増幅する
センスアンプが配置され、ＤＲＡＭではリードデータを
増幅するメインアンプが配置される。メモリ動作に必要
な内部タイミング信号はタイミングジェネレータ１９７
が生成する。
クサ１９１から供給されるロウアドレス信号等をデコー
ドしてワード線選択信号を生成し、これによって選択す
べきワード線をワードドライバ１９３で選択レベルに駆
動させる。カラムデコーダ１９５はアドレスマルチプレ
クサ１９１から供給されるカラムアドレス信号等をデコ
ードしてカラム選択信号を生成し、これによって選択さ
れるべき前記相補データ線をカラムスイッチアレイ１９
４を介して選択させ、共通データ線２０３に導通させ
る。リード動作において選択されたメモリセルからのリ
ードデータは前記共通データ線２０３からデータ入出力
回路１９６を介してデータバス２００に出力され、ライ
ト動作において選択されたメモリセルへのライトデータ
はデータバス２００からデータ入出力回路１９６を介し
て前記共通データ線２０３に与えられる。データ入出力
回路１９６には、ＳＲＡＭではリードデータを増幅する
センスアンプが配置され、ＤＲＡＭではリードデータを
増幅するメインアンプが配置される。メモリ動作に必要
な内部タイミング信号はタイミングジェネレータ１９７
が生成する。
【００８７】フラッシュヒューズモジュール１９９は図
２、図９で説明した不揮発性記憶回路に救済アドレス情
報を格納可能な不揮発性メモリであり、救済情報の記憶
はデータバス２００を介して行なわれる。不揮発性記憶
回路に対する救済アドレス情報の読み出し制御は図５で
説明したシステムＬＳＩのリセット動作に応答して行な
われる。
２、図９で説明した不揮発性記憶回路に救済アドレス情
報を格納可能な不揮発性メモリであり、救済情報の記憶
はデータバス２００を介して行なわれる。不揮発性記憶
回路に対する救済アドレス情報の読み出し制御は図５で
説明したシステムＬＳＩのリセット動作に応答して行な
われる。
【００８８】アドレス比較回路１９８は、アドレスマル
チプレクサ１９１から供給されるロウアドレス及びカラ
ムアドレスをフラッシュヒューズモジュール１９９から
の救済アドレス情報と比較する。アドレス比較回路１９
８は、その比較結果が一致の場合には、不良の正規マッ
ト１９０Ｎに対するアクセスアドレスを冗長マット１９
０Ｒに対するアクセスアドレスに置き換えるための置き
換えアドレス制御情報をロウデコーダ１９２及びカラム
でコーダ１９５に与える。例えば置き換えアドレス制御
情報は、アドレス信号の内、マット選択信号と見なされ
る複数ビットのアドレス情報を冗長マット１９０Ｒの選
択信号と見なされる複数ビットのアドレス情報に置換す
る制御情報とされる。
チプレクサ１９１から供給されるロウアドレス及びカラ
ムアドレスをフラッシュヒューズモジュール１９９から
の救済アドレス情報と比較する。アドレス比較回路１９
８は、その比較結果が一致の場合には、不良の正規マッ
ト１９０Ｎに対するアクセスアドレスを冗長マット１９
０Ｒに対するアクセスアドレスに置き換えるための置き
換えアドレス制御情報をロウデコーダ１９２及びカラム
でコーダ１９５に与える。例えば置き換えアドレス制御
情報は、アドレス信号の内、マット選択信号と見なされ
る複数ビットのアドレス情報を冗長マット１９０Ｒの選
択信号と見なされる複数ビットのアドレス情報に置換す
る制御情報とされる。
【００８９】《ＥＣＣ内蔵フラッシュヒューズモジュー
ル》図２２には本発明に係る半導体集積回路の更に別の
例であるフラッシュヒューズモジュールのブロック図が
示される。同図に示されるヒューズモジュールは、不揮
発性情報記憶セル群として５個の不揮発性記憶ブロック
（７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４）を有する不揮
発性メモリ２１０、前記不揮発性メモリ２１０から出力
される３５ビットのデータｑ０−３４に対してハミング
コードを生成するハミングコードジェネレータ２１１、
ハミングコードジェネレータ２１１で生成されたハミン
グコードを記憶する不揮発性記憶ブロック（７ｂＦｉｌ
ｅ＃５）を有する不揮発メモリ２１２、不揮発メモリブ
ロック２１２から出力されるハミングコードと前記不揮
発性メモリ２１０から出力される３５ビットのデータｑ
０−３４とを入力し、入力データに対して誤り訂正を行
う事ができるエラー訂正回路２１３、及び制御回路２１
４を有する。不揮発性メモリ２１０に対する書込みデー
タはｄ０−６として外部から与えられる。エラー訂正回
路２１３の出力はｑｃ０−３４として図示されている。
制御回路２１４には不揮発性記憶ブロック７ｂＦｉｌｅ
＃０〜７ｂＦｉｌｅ＃４を選択するためのアドレス信号
ａ０−２、読み出し動作の指示信号ｒｄ、書込み動作の
指示信号ｐｒｇが入力される。
ル》図２２には本発明に係る半導体集積回路の更に別の
例であるフラッシュヒューズモジュールのブロック図が
示される。同図に示されるヒューズモジュールは、不揮
発性情報記憶セル群として５個の不揮発性記憶ブロック
（７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４）を有する不揮
発性メモリ２１０、前記不揮発性メモリ２１０から出力
される３５ビットのデータｑ０−３４に対してハミング
コードを生成するハミングコードジェネレータ２１１、
ハミングコードジェネレータ２１１で生成されたハミン
グコードを記憶する不揮発性記憶ブロック（７ｂＦｉｌ
ｅ＃５）を有する不揮発メモリ２１２、不揮発メモリブ
ロック２１２から出力されるハミングコードと前記不揮
発性メモリ２１０から出力される３５ビットのデータｑ
０−３４とを入力し、入力データに対して誤り訂正を行
う事ができるエラー訂正回路２１３、及び制御回路２１
４を有する。不揮発性メモリ２１０に対する書込みデー
タはｄ０−６として外部から与えられる。エラー訂正回
路２１３の出力はｑｃ０−３４として図示されている。
制御回路２１４には不揮発性記憶ブロック７ｂＦｉｌｅ
＃０〜７ｂＦｉｌｅ＃４を選択するためのアドレス信号
ａ０−２、読み出し動作の指示信号ｒｄ、書込み動作の
指示信号ｐｒｇが入力される。
【００９０】図２４には前記ハミングコードジェネレー
タ２１１によるハミングコード生々論理の一例と、前記
エラー訂正回路２１３によるエラー検出及びエラー訂正
論理の一例が示される。
タ２１１によるハミングコード生々論理の一例と、前記
エラー訂正回路２１３によるエラー検出及びエラー訂正
論理の一例が示される。
【００９１】図２３には不揮発性記憶ブロック７ｂＦｉ
ｌｅ＃０〜７ｂＦｉｌｅ＃５の回路例が示される。夫々
の不揮発性記憶ブロックは、相互に等しく構成された単
位情報セル２１６を７ビット分有する。単位情報セル２
１６は、図２及び図４で説明した１個の不揮発性記憶回
路とその出力をラッチする揮発性スタティックラッチの
組み合わせから成る。単位情報セル２１６に対する制御
はバイアスコントローラ２１５が行う。バイアスコント
ローラ２１５は制御回路２１４からの指示に基づいて単
位情報セル２１６に対して書き込み及びベリファイの動
作制御と共に、前記読み出し制御回路１０３によるオー
トパワーオフ機能を実現する制御論理を有する。バイア
スコントローラ２１５でオートパワーオフ機能を実現す
る為の前記初期化信号ｒｓｔ１、遅延初期化信号ｒｓｔ
ｄが入力され、前述のオートパワーオフ制御を行う。制
御回路２１４に入力される信号ｒｄはベリファイ用のリ
ード指示信号、ｐｒｇはプログラム信号である。制御回
路２１４は１ビット分の不揮発性記憶回路及びスタティ
ックラッチ回路から成るプログラム動作禁止フラグＦＬ
Ｇを有する。プログラム動作禁止フラグＦＬＧはＣＰＵ
などの外部回路によってセット又はリセット状態に操作
される。制御回路２１４、特にそれに含まれる書き込み
制御回路は、フラグＦＬＧのセット状態において前記単
位情報セル２１６の不揮発性記憶回路に対するプログラ
ム動作が禁止される動作モードにされる。従って、不揮
発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５
に必要なデータがプログラムされた後、それが不所望に
書き換えられる事態を低減若しくは抑止でき、これによ
り、エラー訂正回路２１３によるエラー訂正機能の保証
が容易になる。
ｌｅ＃０〜７ｂＦｉｌｅ＃５の回路例が示される。夫々
の不揮発性記憶ブロックは、相互に等しく構成された単
位情報セル２１６を７ビット分有する。単位情報セル２
１６は、図２及び図４で説明した１個の不揮発性記憶回
路とその出力をラッチする揮発性スタティックラッチの
組み合わせから成る。単位情報セル２１６に対する制御
はバイアスコントローラ２１５が行う。バイアスコント
ローラ２１５は制御回路２１４からの指示に基づいて単
位情報セル２１６に対して書き込み及びベリファイの動
作制御と共に、前記読み出し制御回路１０３によるオー
トパワーオフ機能を実現する制御論理を有する。バイア
スコントローラ２１５でオートパワーオフ機能を実現す
る為の前記初期化信号ｒｓｔ１、遅延初期化信号ｒｓｔ
ｄが入力され、前述のオートパワーオフ制御を行う。制
御回路２１４に入力される信号ｒｄはベリファイ用のリ
ード指示信号、ｐｒｇはプログラム信号である。制御回
路２１４は１ビット分の不揮発性記憶回路及びスタティ
ックラッチ回路から成るプログラム動作禁止フラグＦＬ
Ｇを有する。プログラム動作禁止フラグＦＬＧはＣＰＵ
などの外部回路によってセット又はリセット状態に操作
される。制御回路２１４、特にそれに含まれる書き込み
制御回路は、フラグＦＬＧのセット状態において前記単
位情報セル２１６の不揮発性記憶回路に対するプログラ
ム動作が禁止される動作モードにされる。従って、不揮
発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５
に必要なデータがプログラムされた後、それが不所望に
書き換えられる事態を低減若しくは抑止でき、これによ
り、エラー訂正回路２１３によるエラー訂正機能の保証
が容易になる。
【００９２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００９３】例えば、前記不揮発性記回路は救済回路に
おける救済情報の格納の他に、プログラマブルロジック
を構成するための不揮発性記憶素子等に広く適用するこ
とが可能である。不揮発性記憶トランジスタの直列接続
段数は２段に限定されずそれ以上であてもよい。不揮発
性記憶トランジスタに対する書き込みと消去の関係は相
対的な概念であり、上記とは逆にフローティングゲート
に電子を注入することを消去と定義してもよく、何れで
あっても不揮発性記憶トランジスタの閾値コントロール
をプログラムという概念で総称する。システムＬＳＩの
内蔵機能モジュールの種類、オートパワーオフ制御はシ
ステムＬＳＩ内蔵のタイマカウンタを利用し、或いは専
用のカウンタ回路を利用して行うことも可能である。ま
た、不揮発性記憶トランジスタに対する書き込み、消
去、読み出しの動作電圧は以上の説明に限定されず適宜
変更可能である。本発明に係る半導体装置はシステムＬ
ＳＩ、マイクロコンピュータなどに限定されず、ＤＲＡ
Ｍ、ＳＲＡＭ等の単体メモリＬＳＩの救済回路などにも
適用することができる。
おける救済情報の格納の他に、プログラマブルロジック
を構成するための不揮発性記憶素子等に広く適用するこ
とが可能である。不揮発性記憶トランジスタの直列接続
段数は２段に限定されずそれ以上であてもよい。不揮発
性記憶トランジスタに対する書き込みと消去の関係は相
対的な概念であり、上記とは逆にフローティングゲート
に電子を注入することを消去と定義してもよく、何れで
あっても不揮発性記憶トランジスタの閾値コントロール
をプログラムという概念で総称する。システムＬＳＩの
内蔵機能モジュールの種類、オートパワーオフ制御はシ
ステムＬＳＩ内蔵のタイマカウンタを利用し、或いは専
用のカウンタ回路を利用して行うことも可能である。ま
た、不揮発性記憶トランジスタに対する書き込み、消
去、読み出しの動作電圧は以上の説明に限定されず適宜
変更可能である。本発明に係る半導体装置はシステムＬ
ＳＩ、マイクロコンピュータなどに限定されず、ＤＲＡ
Ｍ、ＳＲＡＭ等の単体メモリＬＳＩの救済回路などにも
適用することができる。
【００９４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００９５】すなわち、フリップフロップ（セルフラッ
チ）のようなスタティックラッチ形態で接続された不揮
発性記憶トランジスタに記憶情報を読み出した後、直ち
に不揮発性記憶トランジスタへの電圧印加を停止できる
ようにするから、電圧印加期間を短くして、長期に亘る
情報保持性能を向上させることができる。
チ）のようなスタティックラッチ形態で接続された不揮
発性記憶トランジスタに記憶情報を読み出した後、直ち
に不揮発性記憶トランジスタへの電圧印加を停止できる
ようにするから、電圧印加期間を短くして、長期に亘る
情報保持性能を向上させることができる。
【００９６】不揮発性記憶回路は、単層のポリシリコン
層を用いた不揮発性記憶トランジスタを複数個直列接続
した形態で利用するから、スタティックラッチ形態に接
続された不揮発性記憶トランジスタのデバイス構造を簡
素化することができ、さらに、通常のロジック回路プロ
セス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロ
セスを追加することなく、読み出し不良の発生率を著し
く低下できる不揮メモリを搭載した半導体装置の実現を
可能にする。
層を用いた不揮発性記憶トランジスタを複数個直列接続
した形態で利用するから、スタティックラッチ形態に接
続された不揮発性記憶トランジスタのデバイス構造を簡
素化することができ、さらに、通常のロジック回路プロ
セス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロ
セスを追加することなく、読み出し不良の発生率を著し
く低下できる不揮メモリを搭載した半導体装置の実現を
可能にする。
【００９７】不揮発性記憶トランジスタから読み出した
データを揮発性のデータラッチ回路で保持し、データラ
ッチ回路で保持したデータを誤り符号訂正回路で処理す
るから、記憶情報の信頼性を更に向上させることができ
る。
データを揮発性のデータラッチ回路で保持し、データラ
ッチ回路で保持したデータを誤り符号訂正回路で処理す
るから、記憶情報の信頼性を更に向上させることができ
る。
【図１】本発明に係る半導体装置が有する不揮発性メモ
リを救済情報の記憶回路として構成した一例を示す説明
図である。
リを救済情報の記憶回路として構成した一例を示す説明
図である。
【図２】一つの不揮発性記憶回路の一例を示す回路図で
ある。
ある。
【図３】不揮発性記憶トランジスタに対する書き込み、
消去、読み出し、待機時の夫々における電圧状態を例示
する説明図である。
消去、読み出し、待機時の夫々における電圧状態を例示
する説明図である。
【図４】図１の不揮発性メモリの更に詳細な一例を示す
回路図である。
回路図である。
【図５】読み出し制御回路の読み出し動作をリセット指
示に応答させて行う場合のオートパワーオフ機能の実現
例を示すブロック図である。
示に応答させて行う場合のオートパワーオフ機能の実現
例を示すブロック図である。
【図６】リセット端子の無い半導体装置におけるオート
パワーオフ機能の実現例を示すブロック図である。
パワーオフ機能の実現例を示すブロック図である。
【図７】不揮発性記憶トランジスタのデバイス断面構造
を概略的に示す縦断面図である。
を概略的に示す縦断面図である。
【図８】不揮発性記憶回路の詳細な平面レイアウトを示
す平面図である。
す平面図である。
【図９】不揮発性記憶回路の別の例を示す回路図であ
る。
る。
【図１０】図９の不揮発性記憶トランジスタに対する書
き込み、消去、読み出し、待機時の夫々における電圧状
態を例示する説明図である。
き込み、消去、読み出し、待機時の夫々における電圧状
態を例示する説明図である。
【図１１】図９の不揮発性記憶回路を採用した不揮発性
メモリの詳細な一例を示す回路図である。
メモリの詳細な一例を示す回路図である。
【図１２】図９の不揮発性記憶回路の詳細な平面レイア
ウト図である。
ウト図である。
【図１３】図１２のＡ−Ａ‘位置での縦断面構造を示す
縦断面図である。
縦断面図である。
【図１４】２種類のゲート酸化膜を有するセルフラッチ
型不揮発性メモリの一例を示す回路図である。
型不揮発性メモリの一例を示す回路図である。
【図１５】高電圧系トランジスタと低電圧系トランジス
タを有する半導体装置の中間工程を経た段階の縦断面図
である。
タを有する半導体装置の中間工程を経た段階の縦断面図
である。
【図１６】図１５の高電圧系トランジスタと低電圧系ト
ランジスタを有する半導体装置の中間工程の後の完成状
態の縦断面図である。
ランジスタを有する半導体装置の中間工程の後の完成状
態の縦断面図である。
【図１７】本発明に係る半導体装置の一例であるシステ
ムＬＳＩのチップ平面図である。
ムＬＳＩのチップ平面図である。
【図１８】図１７のシステムＬＳＩに対するテスティン
グフローの説明図である。
グフローの説明図である。
【図１９】本発明に係る半導体集積回路の一例である１
ＧビットＤＲＡＭの概略的なチップ平面図である。
ＧビットＤＲＡＭの概略的なチップ平面図である。
【図２０】図１９のＤＲＡＭのテスティングフローを示
す説明図である。
す説明図である。
【図２１】フラッシュヒューズモジュールを備えたメモ
リを例示するブロック図である。
リを例示するブロック図である。
【図２２】本発明に係る半導体集積回路の更に別の例で
あるフラッシュヒューズモジュールのブロック図であ
る。
あるフラッシュヒューズモジュールのブロック図であ
る。
【図２３】フラッシュヒューズモジュールに含まれる不
揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃
５の一例を示すブロック図である。
揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃
５の一例を示すブロック図である。
【図２４】ハミングコードジェネレータによるハミング
コード生々論理の一例を示す説明図である。
コード生々論理の一例を示す説明図である。
【図２５】本発明者が検討した不揮発性記憶トランジス
タを含むフリップフロップ回路の説明図である。
タを含むフリップフロップ回路の説明図である。
１００ 不揮発性メモリ １０１ 不揮発性記憶回路 １０２ 書き込み制御回路 １０３ 読み出し制御回路 １０４ データラッチ回路 １０５ 誤り符号訂正回路 １１０，１１１ 負荷ＭＩＳトランジスタ １１２，１１３ 不揮発性記憶トランジスタ １１２Ａ，１１２Ｂ，１１３Ａ，１１３Ｂ 不揮発性記
憶トランジスタ １１４，１１５ 出力ノード １１６，１１７ 制御ノード １１６Ｂ，１１７Ｂ 制御ノード １１６Ａ，１１７Ａ プログラムノード １１８，１１９ 相補データ線 １３０ リセット制御回路 １３１ システムコントローラ １３３ ＣＰＵ ＲＳＴ リセット信号 ＣＬＫ クロック信号 ｒｓｔ１ 初期化信号 ｒｓｔｄ 遅延初期化信号 １３５ パワーアップ検出回路 ｂｍｐ パルス信号 ｂｍｐｄ 遅延パルス信号 １４１ ソース １４２ ドレイン １４４，１４４Ａ フローティングゲート １４５ コントロールゲート １５５ ＣＰＵ １５４ ＤＲＡＭ １５６ キャッシュメモリ（ＳＲＡＭ） １６２、１６３ 救済アドレス情報記憶用の不揮発性メ
モリ １７０ ＤＲＡＭ １７６ レーザーヒューズ １７８ 電気ヒューズ １９９ フラッシュヒューズモジュール
憶トランジスタ １１４，１１５ 出力ノード １１６，１１７ 制御ノード １１６Ｂ，１１７Ｂ 制御ノード １１６Ａ，１１７Ａ プログラムノード １１８，１１９ 相補データ線 １３０ リセット制御回路 １３１ システムコントローラ １３３ ＣＰＵ ＲＳＴ リセット信号 ＣＬＫ クロック信号 ｒｓｔ１ 初期化信号 ｒｓｔｄ 遅延初期化信号 １３５ パワーアップ検出回路 ｂｍｐ パルス信号 ｂｍｐｄ 遅延パルス信号 １４１ ソース １４２ ドレイン １４４，１４４Ａ フローティングゲート １４５ コントロールゲート １５５ ＣＰＵ １５４ ＤＲＡＭ １５６ キャッシュメモリ（ＳＲＡＭ） １６２、１６３ 救済アドレス情報記憶用の不揮発性メ
モリ １７０ ＤＲＡＭ １７６ レーザーヒューズ １７８ 電気ヒューズ １９９ フラッシュヒューズモジュール
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 Ｇ１１Ｃ 17/00 ６２３Ｚ 27/11 ６２５ 21/8247 ６３９Ｂ 27/115 Ｈ０１Ｌ 27/10 ３８１ 27/10 ４６１ ４３４ ４９１ 29/78 ３７１ 29/788 29/792 Ｆターム(参考） 5B025 AA03 AC03 AC04 AD05 AD13 AE08 5F001 AA03 AB06 AD10 AE02 AE03 AE08 AF06 AH07 5F083 BS13 BS15 BS50 EP02 EP22 LA02 LA10 LA21 LA30 NA01 ZA10 ZA12 ZA13 ZA14 ZA28 5L106 AA01 AA02 AA10 BB12 CC09 CC26 CC36 EE02 FF01 GG00
Claims (21)
- 【請求項１】 半導体基板上に不揮発性メモリを有する
半導体装置であって、前記不揮発性メモリは、負荷と不
揮発性記憶トランジスタの直列回路を一対有しそれらが
スタティックラッチ形態に接続されて成る複数個の不揮
発性記憶回路と、前記不揮発性記憶回路に情報を記憶さ
せるプログラム制御回路と、前記不揮発性記憶回路の記
憶情報をラッチ可能な揮発性ラッチ回路と、前記不揮発
性記憶回路の記憶情報を前記揮発性ラッチ回路にラッチ
させる読み出し制御回路と、を備えて成るものであるこ
とを特徴とする半導体装置。 - 【請求項２】 前記読み出し制御回路は、読み出し動作
の指示に応答して前記不揮発性記憶回路にスタティック
ラッチ動作の為の動作電源を供給し、スタティックラッ
チ動作に応答して揮発性ラッチ回路がラッチ動作を完了
した後に前記動作電源の供給を断つものであることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記読み出し動作の指示は、半導体装置
に対するリセット指示に応答して与えられるものである
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記揮発性ラッチ回路がラッチした情報
を入力して誤りの訂正が可能なＥＣＣ回路を備えて成る
ものであることを特徴とする請求項２又は３記載の半導
体装置。 - 【請求項５】 前記不揮発性記憶回路において、前記負
荷はソース、ドレイン及びゲートを備える第１導電型の
負荷トランジスタであり、前記不揮発性記憶トランジス
タはソース、ドレイン、フローティングゲート、及びコ
ントロールゲートを備え第２導電型を有し、 前記負荷と不揮発性記憶トランジスタの直列回路は、前
記負荷トランジスタに前記不揮発性記憶トランジスタを
結合した出力ノードと、前記負荷トランジスタのゲート
に前記不揮発性記憶トランジスタのコントロールゲート
を結合した制御ノードを有し、 相互に一方の直列回路の出力ノードが他方の直列回路の
制御ノードに接続されたスタティックラッチ形態を有
し、 双方の直列回路における出力ノードに相補データ線を接
続して成るものであることを特徴とする請求項１記載の
半導体装置。 - 【請求項６】 前記不揮発性記憶回路において、前記負
荷はソース、ドレイン及びゲートを備える第１導電型の
負荷トランジスタであり、前記不揮発性記憶トランジス
タはソース、ドレイン、フローティングゲート、及びコ
ントロールゲートを備え第２導電型を有し、 前記負荷と不揮発性記憶トランジスタの直列回路は、前
記負荷トランジスタに前記不揮発性記憶トランジスタを
結合した出力ノードと、前記出力ノードに結合された前
記不揮発性記憶トランジスタに別の不揮発性記憶トラン
ジスタを直列接続するプログラムノードと、前記負荷ト
ランジスタのゲート及び前記不揮発性記憶トランジスタ
のコントロールゲートに共通結合された制御ノードを有
し、 前記一対の直列回路は、相互に一方の直列回路の出力ノ
ードが他方の直列回路の制御ノードに接続されたスタテ
ィックラッチ形態を有し、 双方の直列回路における出力ノードに相補データ線を接
続し、双方の直列回路におけるプログラムノードに相補
プログラム制御線を接続して成るものであることを特徴
とする請求項１記載の半導体装置。 - 【請求項７】 前記不揮発性記憶トランジスタは、第１
導電型の半導体領域に形成された第２導電型のソース及
びドレインと、前記ソース及びドレインの間のチャネル
の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたフローティングゲートとを有するＭＩＳト
ランジスタと、前記フローティングゲートの延在部分の
下にゲート絶縁膜を介して形成された第２導電型の半導
体領域から成るコントロールゲートとから構成されて成
るものであることを特徴とする１記載の半導体装置。 - 【請求項８】 前記不揮発性記憶回路及びプログラム制
御回路に含まれるＭＩＳトランジスタは高電圧動作用Ｍ
ＩＳトランジスタであり、前記揮発性ラッチ回路及び読
み出し制御回路に含まれるＭＩＳトランジスタは低電圧
動作用ＭＩＳトランジスタであることを特徴とする請求
項７記載の半導体装置。 - 【請求項９】 前記半導体基板上に各々ＭＩＳトランジ
スタを有するロジック回路及び外部インタフェース回路
を更に含み、前記不揮発性記憶トランジスタのゲート絶
縁膜と、前記外部インタフェース回路が有するＭＩＳト
ランジスタのゲート絶縁膜とは、ほぼ等しい膜厚を有す
るものであることを特徴とする請求項７記載の半導体装
置。 - 【請求項１０】 前記半導体基板上に各々ＭＩＳトラン
ジスタを有するロジック回路及び外部インタフェース回
路を更に含み、前記不揮発性記憶トランジスタのゲート
絶縁膜は、前記ロジック回路が有するＭＩＳトランジス
タのゲート絶縁膜よりも厚く形成されて成るものである
ことを特徴とする請求項７記載の半導体装置。 - 【請求項１１】 前記半導体基板上に、被救済回路と、
前記被救済回路を代替する救済回路とを含み、前記不揮
発性記憶回路は、前記救済回路で代替すべき被救済回路
を特定する救済情報の記憶回路であることを特徴とする
請求項１記載の半導体装置。 - 【請求項１２】 前記被救済回路に対する別の救済情報
記憶回路として、ヒューズ素子の溶断状態に応じて救済
情報を記憶するヒューズプログラム回路を更に有して成
るものであることを特徴とする請求項１１記載の半導体
装置。 - 【請求項１３】 前記被救済回路はＤＲＡＭ内蔵のメモ
リセルアレイであることを特徴とする請求項１１又は１
２記載の半導体装置。 - 【請求項１４】 前記被救済回路はマイクロコンピュー
タ内蔵ＤＲＡＭのメモリセルアレイであることを特徴と
する請求項１１又は１２記載の半導体装置。 - 【請求項１５】 前記被救済回路はマイクロコンピュー
タ内蔵ＳＲＡＭのメモリセルアレイであることを特徴と
する請求項１１又は１２記載の半導体集積回路。 - 【請求項１６】 前記複数個の不揮発性記憶回路の一部
は残りの不揮発性記憶回路が保持する前記救済情報に対
する誤り訂正コードを保持する領域とされ、前記複数個
の不揮発性記憶回路の読み出し情報に対して誤り訂正が
可能なＥＣＣ回路を有して成るものであることを特徴と
する請求項１１又は１２記載の半導体装置。 - 【請求項１７】 前記プログラム制御回路は、前記不揮
発性記憶回路に対するプログラム動作が禁止される動作
モードを有して成るものであることを特徴とする請求項
１６記載の半導体集積回路。 - 【請求項１８】 半導体基板上に不揮発性メモリを有す
る半導体装置であって、前記不揮発性メモリは、負荷と
複数個の不揮発性記憶トランジスタの直列回路を一対ス
タティックラッチ形態に接続して成る複数個の不揮発性
記憶回路を備えて成るものであることを特徴とする半導
体装置。 - 【請求項１９】 前記不揮発性記憶回路において、前記
負荷はソース、ドレイン及びゲートを備える第１導電型
の負荷トランジスタであり、前記不揮発性記憶トランジ
スタはソース、ドレイン、フローティングゲート、及び
コントロールゲートを備え第２導電型を有し、 前記負荷と不揮発性記憶トランジスタの直列回路は、前
記負荷トランジスタに前記不揮発性記憶トランジスタを
結合した出力ノードと、前記出力ノードに結合された前
記不揮発性記憶トランジスタに別の不揮発性記憶トラン
ジスタを直列接続するプログラムノードと、前記負荷ト
ランジスタのゲート及び前記不揮発性記憶トランジスタ
のコントロールゲートに共通結合された制御ノードを有
し、 前記一対の直列回路は、相互に一方の直列回路の出力ノ
ードが他方の直列回路の制御ノードに接続されたスタテ
ィックラッチ形態を有し、 双方の直列回路における出力ノードに相補データ線を接
続し、双方の直列回路における制御ノードに相補書き込
み制御線を接続して成るものであることを特徴とする請
求項１８記載の半導体装置。 - 【請求項２０】 前記不揮発性記憶トランジスタは、第
１導電型の半導体領域に形成された第２導電型のソース
及びドレインと、前記ソース及びドレインの間のチャネ
ルの上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたフローティングゲートとを有するＭＩＳ
トランジスタと、前記フローティングゲートの延在部分
の下にゲート絶縁膜を介して形成された第２導電型の半
導体領域から成るコントロールゲートとから構成されて
成るものであることを特徴とする１８記載の半導体装
置。 - 【請求項２１】 前記半導体基板上に、被救済回路と、
前記被救済回路を代替する救済回路とを含み、前記不揮
発性記憶回路は、前記救済回路で代替すべき被救済回路
を特定する救済情報の記憶回路であることを特徴とする
請求項１８記載の半導体装置。
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