JP2006004477A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 本発明の目的は、短時間でデータの書き換えができると共に、誤読出しが生じにくい不揮発性半導体記憶装置を提供することである。
【解決手段】 切り替え部は、第１のタイプのデータがメモリセルに書き込まれる際には、第１の配線ａＳＬを第１のメモリトランジスタ１のゲートおよび第２のメモリトランジスタ２のソースに接続すると共に、第２の配線ｂＳＬを第１のメモリトランジスタ１のソースおよび第２のメモリトランジスタ２のゲートに接続し、第２のタイプのデータがメモリセルに書き込まれる際には、第１の配線ａＳＬを第１のメモリトランジスタ１のソースおよび第２のメモリトランジスタ２のゲートに接続すると共に、第２の配線ｂＳＬを第１のメモリトランジスタ１のゲートおよび第２のメモリトランジスタ２のソースに接続する。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関し、より特定的には、データを記憶する複数のメモリセルが行列状に配置された不揮発性半導体記憶装置に関する発明である。

電気的に書換え可能な不揮発性半導体記憶装置（以下「不揮発性半導体記憶装置」という）は、電源を切ってもデータが消えないという特徴を有している。従来の不揮発性半導体記憶装置の構造としては、例えば非特許文献１に記載の構造がある。以下に、従来の不揮発性半導体記憶装置について説明する。

従来の不揮発性半導体記憶装置において、書換え動作は、メモリセルのトランジスタの電気的に浮遊となる浮遊ゲートに対して電子を注入または放出することによって実現される。このように、浮遊ゲートに電子が注入または放出されることにより、トランジスタの閾値電圧が変化する。この閾値電圧の変化により、書き込み状態と消去状態とを区別している。一方、読出し動作では、例えば、メモリセルのトランジスタから読み出された電圧と基準電圧とが差動増幅器により比較される事で、データ“１”またはデータ“０”が判定される。

しかしながら、上記従来の不揮発性半導体記憶装置では、データの書き換えが繰り返されることにより、メモリセルのトランジスタの閾値電圧が変動してしまい、メモリセルのトランジスタから読み出される電圧と基準電圧との差が小さくなってしまうという問題がある。このように、読み出される電圧と基準電圧との差が小さくなってしまうと、データの誤読み出しが発生してしまう。

これに対して、特許文献１に記載の不揮発性半導体記憶装置が存在する。以下に、図１０を参照しながら、当該不揮発性半導体記憶装置について説明する。図１０は、当該の不揮発性半導体記憶装置の１セル分の断面構造を示した図である。

図１０に示す不揮発性半導体記憶装置は、１セルに対して２個のＮｃｈトランジスタ９０１および９０２が設けられており、１セルで１ビットのデータを記憶するものである。当該不揮発性半導体記憶装置は、半導体基板１００１、ソース１００２、ドレイン１００３、ドレイン１００４、トンネル酸化膜１００５、浮遊ゲート１００６、ゲート酸化膜１００７、制御ゲート１００８、トンネル酸化膜１００９、浮遊ゲート１０１０、ゲート酸化膜１０１１、制御ゲート１０１２、ソース線１０１３、ビット線１０１４、相補ビット線１０１５およびワード線１０１６を備える。

半導体基板１００１表面には、ドレイン１００３、ソース１００２およびドレイン１００４が、相互に適長間隔を置いて配置される。ソース１００２とドレイン１００３との間の半導体基板１００１表面には、トンネル酸化膜１００５が形成される。トンネル酸化膜１００５の上層には、浮遊ゲート１００６が形成される。さらに、当該浮遊ゲート１００６の上層には、ゲート酸化膜１００７が形成される。さらに、ゲート酸化膜１００７の上層には、制御ゲート１００８が形成される。

また、ソース１００２とドレイン１００３との間の半導体基板１００１表面には、トンネル酸化膜１００５が形成される。トンネル酸化膜１００５の上層には、浮遊ゲート１００６が形成される。さらに、当該浮遊ゲート１００６の上層には、ゲート酸化膜１００７が形成される。さらに、ゲート酸化膜１００７の上層には、制御ゲート１００８が形成される。ソース１００２とドレイン１００４との間の半導体基板１００１表面には、トンネル酸化膜１００９が形成される。トンネル酸化膜１００９の上層には、浮遊ゲート１０１０が形成される。さらに、当該浮遊ゲート１０１０の上層には、ゲート酸化膜１０１１が形成される。さらに、ゲート酸化膜１０１１の上層には、制御ゲート１０１２が形成される。

ソース１００２には、ソース線１０１３が接続される。ドレイン１００３には、ビット線１０１４が接続される。ドレイン１００４には、ビット線１０１４の相補となる相補ビット線１０１５が接続される。制御ゲート１００８および制御ゲート１０１２には、ワード線１０１６が接続される。なお、ビット線１０１４および相補ビット線１０１５は、読み出し動作時において差動増幅回路（図示せず）に接続されている。

以上のように構成された不揮発性半導体記憶装置の動作について説明する。なお、前提として、当該不揮発性半導体記憶装置では、データ“１”が書き込まれた状態とは、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６に電子が注入され、Ｎｃｈトランジスタ９０２の浮遊ゲート１０１０に電子が注入されていない状態を指す。また、データ“０”が書き込まれた状態とは、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６に電子が注入されず、Ｎｃｈトランジスタ９０２の浮遊ゲート１０１０に電子が注入された状態を指す。

まず、データ“１”が書き込まれるときの不揮発性半導体装置の動作について説明する。データ“１”が書き込まれる場合には、ビット線１０１４に電源電圧（例えば、５Ｖ）が印加され、相補ビット線１０１５に接地電位が印加される。また、ワード線１０１６に電源電圧よりも高い電圧（例えば１２Ｖ）が印加され、ソース線１０１３には、接地電位が印加される。

上述したように電圧が印加されると、ドレイン１００３の近傍においてホットエレクトロンが発生し、当該ホットエレクトロンが浮遊ゲート１００６に注入される。一方、ドレイン１００４の近傍では、ホットエレクトロンが発生しないため、浮遊ゲート１０１０には電子が注入されない。

以上のような動作により、Ｎｃｈトランジスタ９０１が書き込み状態に制御され、Ｎｃｈトランジスタ９０２が消去状態に制御される。これにより、不揮発性半導体装置にデータ“１”が書き込まれる。

次に、データ“０”が書き込まれるときの不揮発性半導体装置の動作について説明する。データ“１”が書き込まれる場合には、ビット線１０１４に接地電位が印加され、相補ビット線１０１５に電源電圧（例えば、５Ｖ）が印加される。また、ワード線１０１６に電源電圧よりも高い電圧（例えば１２Ｖ）が印加され、ソース線１０１３には、接地電位が印加される。

上述したように電圧が印加されると、ドレイン１００４の近傍においてホットエレクトロンが発生し、当該ホットエレクトロンが浮遊ゲート１０１０に注入される。一方、ドレイン１００３の近傍では、ホットエレクトロンが発生しないため、浮遊ゲート１００６には電子が注入されない。

以上のような動作により、Ｎｃｈトランジスタ９０１が消去状態に制御され、Ｎｃｈトランジスタ９０２が書き込み状態に制御される。これにより、不揮発性半導体装置にデータ“０”が書き込まれる。

次に、図１０に示す不揮発性半導体装置におけるデータの読み出し動作について説明する。最初に、データ“１”が書き込まれた状態での読み出し動作について説明する。

読み出し動作時には、ワード線１０１６に電源電圧（例えば、５Ｖ）が印加される。ビット線１０１４および相補ビット線１０１５には、電源電圧よりも低い電圧（例えば、２Ｖ）が印加される。

ここで、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６には電子が注入されている。そのため、Ｎｃｈトランジスタ９０１の閾値電圧は、電源電圧よりも高くなる。その結果、Ｎｃｈトランジスタ９０１はＯＦＦ状態に制御され、ドレイン１００３からソース１００２へと電流が流れない。そのため、ビット線１０１４では殆ど電圧降下が生じない。

一方、Ｎｃｈトランジスタ９０２の浮遊ゲート１００６には電子が注入されていない。そのため、Ｎｃｈトランジスタ９０２の閾値電圧は、電源電圧よりも低くなる。その結果、Ｎｃｈトランジスタ９０２はＯＮ状態に制御され、ドレイン１００４からソース１００２へと電流が流れる。そのため、相補ビット線１０１５では電圧降下が生じる。

ビット線１０１４および相補ビット線１０１５に接続された差動増幅器は、これらの配線での電圧降下の差を検出して、データを判定する。なお、データ“１”が読み出されるので、差動増幅器からは負の電圧が出力される。

次に、データ“０”が書き込まれた状態での読み出し動作について説明する。なお、各配線に印加する電圧は、データ“１”のときと同様であるので説明を省略する。

ここで、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６には電子が注入されていない。そのため、Ｎｃｈトランジスタ９０１の閾値電圧は、電源電圧よりも低くなる。その結果、Ｎｃｈトランジスタ９０１はＯＮ状態に制御され、ドレイン１００３からソース１００２へと電流が流れる。そのため、ビット線１０１４では電圧降下が生じる。

一方、Ｎｃｈトランジスタ９０２の浮遊ゲート１００６には電子が注入されている。そのため、Ｎｃｈトランジスタ９０２の閾値電圧は、電源電圧よりも高くなる。その結果、Ｎｃｈトランジスタ９０２はＯＦＦ状態に制御され、ドレイン１００４からソース１００２へと電流が流れない。そのため、相補ビット線１０１５では電圧降下が生じない。

ビット線１０１４および相補ビット線１０１５に接続された差動増幅器は、これらの配線での電圧降下の差を検出して、データを判定する。なお、データ“０”が読み出されるので、差動増幅器からは正の電圧が出力される。

以上のように、図１０に示す不揮発性半導体記憶装置では、基準電圧を用いてデータ判定を行うのではなく、１セルに設けられた２つのトランジスタから読み出される電圧の差を用いてデータ判定を行っている。その結果、図１０に示す不揮発性半導体記憶装置では、データの誤読み出しが軽減される。以下に、詳しく説明する。

従来の不揮発性半導体装置では、基準電圧と、メモリセルのトランジスタから読み出される電圧とを比較して、データ判定が行われていた。当該基準電圧は、書き込み状態のメモリセルから読み出される電圧値と消去状態のメモリセルから読み出される電圧値との略中間の値を持った電圧である。

これに対して、図１０に示す不揮発性半導体装置では、メモリセルにデータが書き込まれるときには、一方のトランジスタが書き込み状態に制御され、他方のトランジスタが消去状態に制御される。そして、メモリセルからデータが読み出されるときには、２つのトランジスタから読み出される電圧の差が用いられてデータ判定が行われる。したがって、データ判定に用いられる電圧差は、書き込み状態のメモリセルから読み出される電圧と消去状態のメモリセルから読み出される電圧との差である。そのため、図１０に示す不揮発性半導体記憶装置では、従来の不揮発性半導体記憶装置よりも、読み出し動作時のデータ判定に用いられる電圧差が大きくなり、誤読出しが起こりにくくなる。

また、図１０に示す不揮発性半導体記憶装置では、従来の不揮発性半導体記憶装置よりも、読出し動作時のデータ判定に用いられる電圧差が大きい。そのため、浮遊ゲート１００６および１０１０に注入すべき電子の量が、従来の不揮発性半導体装置よりも少なくても、誤読出しがされる可能性が低くなる。すなわち、図１０に示す不揮発性半導体記憶装置では、トンネル酸化膜１００５および１００９が薄膜化されても、誤読出しされる可能性が低い。このように、トンネル酸化膜１００５および１００９が薄膜化されると、不揮発性半導体記憶装置の動作の高速化および低電圧化を図ることができるようになる。
特開平６−２６８１８０号公報（第３−４項、第１図） 枡岡 富士雄、他１２名、"フラッシュメモリ技術ハンドブック"、１９９３年、サイエンスフォーラム刊、第３７項

しかしながら、図１０に示す不揮発性半導体記憶装置では、データ“１”からデータ“０”に書き換える場合あるいはデータ“０”からデータ“１”に書き換える場合には、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６またはＮｃｈトランジスタ９０２の浮遊ゲート１０１０に注入された電子を引き抜くための消去動作が行われなければならない。そのため、図１０に示す不揮発性半導体記憶装置では、データの書き換え時に長時間がかかるという問題が存在する。以下に、データ“１”からデータ“０”へデータの書き換えが行われる場合を例にとって詳しく説明する。

メモリセルにデータ“１”が記憶されている場合には、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６には電子が注入されており、Ｎｃｈトランジスタ９０２の浮遊ゲート１０１０には電子が注入されていない。ここで、浮遊ゲート１００６に注入された電子を引き抜く消去動作が行われることなく、メモリセルにデータ“０”の書き込み動作が行われると、浮遊ゲート１００６と浮遊ゲート１０１０との両方に電子が注入されてしまう。その結果、差動増幅器は、データの読出し時に、メモリセルに格納されたデータが何であるのかを判定できなくなってしまう。したがって、メモリセルのデータを書き換える場合には、メモリセルのデータを一旦消去する必要がある。そのため、図１０に示す不揮発性半導体記憶装置では、データの書き換え時間が長時間かかってしまう。

そこで、本発明の目的は、短時間でデータの書き換えができると共に、誤読出しが生じにくい不揮発性半導体記憶装置を提供することである。

本発明に係る不揮発性半導体記憶装置では、各メモリセルは、それぞれが浮遊ゲートを有する第１および第２のメモリトランジスタを含み、複数の第１の配線は、行方向に延びるように配置され、データの書き込み動作時において第１の電圧が印加され、複数の第２の配線は、各第１の配線とペアとなって行方向に延びるように配置され、データの書き込み動作時において第１の電圧よりも低い第２の電圧が印加され、切り替え部は、第１のメモリトランジスタと第２のメモリトランジスタと第１の配線と第２の配線との接続関係を切り替える。ここで、切り替え部は、第１のタイプのデータがメモリセルに書き込まれる際には、第１の配線を第１のメモリトランジスタのゲートおよび第２のメモリトランジスタのソースに接続すると共に、第２の配線を第１のメモリトランジスタのソースおよび第２のメモリトランジスタのゲートに接続し、第２のタイプのデータがメモリセルに書き込まれる際には、第１の配線を第１のメモリトランジスタのソースおよび第２のメモリトランジスタのゲートに接続すると共に、第２の配線を第１のメモリトランジスタのゲートおよび第２のメモリトランジスタのソースに接続するようにしている。

また、切り替え部は、各メモリセルに設けられ、第１の配線と第２の配線と第１のメモリトランジスタのソースと第２のメモリトランジスタのソースと第１のメモリトランジスタのゲートと第２のメモリトランジスタのゲートとの接続関係を切り替える複数の切り替え回路と、第１のタイプのデータがメモリセルに書き込まれる際には、第１の配線を第１のトランジスタのゲートおよび第２のトランジスタのソースに接続すると共に第２の配線を第２のトランジスタのゲートおよび第１のトランジスタのソースに接続するように当該メモリセルに対応する切り替え回路を制御し、第２のタイプのデータがメモリセルに書き込まれる際には、第１の配線を第２のトランジスタのゲートおよび第１のトランジスタのソースに接続すると共に第２の配線を第１のトランジスタのゲートおよび第２のトランジスタのソースに接続するように当該メモリセルに対応する当該切り替え回路を制御する制御部とを含んでいてもよい。

また、切り替え部は、各列において列方向に延びるように配置され、配置された列に属する複数の切り替え回路に接続される複数の切り替え制御線をさらに含み、制御部は、データの書き込み時において、第１のタイプのデータが書き込まれるメモリセルに属する切り替え回路については、当該切り替え回路が接続された切り替え制御線を介して、第１の配線を第１のトランジスタのゲートおよび第２のトランジスタのソースに接続させると共に、第２の配線を第２のトランジスタのゲートおよび第１のトランジスタのソースに接続させ、第２のタイプのデータが書き込まれるメモリセルに属する切り替え回路については、当該切り替え回路が接続された切り替え制御線を介して、第１の配線を第２のトランジスタのゲートおよび第１のトランジスタのソースに接続させると共に、第２の配線を第１のトランジスタのゲートおよび第２のトランジスタのソースに接続させるようにしてもよい。

また、メモリセルにデータを書き込む際に、全ての第１の配線に第１の電圧を印加すると共に、全ての第２の配線に第２の電圧を印加する選択部をさらに備えている。さらに、切り替え部は、各第１のトランジスタのソースと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第１のスイッチ素子と、各第１のトランジスタのゲートと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第２のスイッチ素子と、各第２のトランジスタのソースと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第３のスイッチ素子と、各第２のトランジスタのゲートと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第４のスイッチ素子と、各行において行方向に延びるように配置され、配置された行に属する第１のスイッチと各第３のスイッチとに接続される複数の第１の制御線と、各行において行方向に延びるように配置され、配置された行に属する第２のスイッチと各第４のスイッチとに接続される複数の第２の制御線と、各第１、第２、第３および第４のスイッチ素子の導通状態と遮断状態とを制御する制御線選択部とをさらに含んでいる。さらに、制御線選択部は、データの書き込み時において、データの書き込み対象のメモリセルが属する行に配置された第１の制御線と第２の制御線とを介して、データの書き込み対象のメモリセルに属する第１、第２、第３および第４のスイッチ素子を導通状態に制御するようにしてもよい。

また、選択部は、メモリセルにデータを書き込む際に、データの書き込み対象のメモリセルが属する行に配置された第１の配線にのみ第１の電圧を印加すると共に、当該第１の配線に対してペアとなっている第２の配線のみに第２の電圧を印加するようにしてもよい。

また、選択部は、メモリセルからデータが読み出される際に、読出し対象のメモリセルが属する行に配置された第１および第２の配線に第３の電圧を印加し、差動増幅回路は、選択部が第３の電圧を印加した際に、第１のメモリトランジスタのドレイン電流と第２のメモリトランジスタのドレイン電流とに基づいて、データ判定するようにしてもよい。

切り替え部は、各第１のトランジスタのソースと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第１のスイッチ素子と、各第１のトランジスタのゲートと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第２のスイッチ素子と、各第２のトランジスタのソースと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第３のスイッチ素子と、各第２のトランジスタのゲートと切り替え回路との間を導通状態と遮断状態とに切り替える複数の第４のスイッチ素子と、各行において列方向に延びるように配置され、配置された列に属する第１のスイッチと各第３のスイッチとに接続される複数の第１の制御線と、各行において行方向に延びるように配置され、配置された行に属する第２のスイッチと各第４のスイッチとに接続される複数の第２の制御線と、各第１、第２、第３および第４のスイッチ素子の導通状態と遮断状態とを制御する制御線選択部とをさらに含む。制御線選択部は、データの読出し時において、データの読出し対象のメモリセルが属する列に配置された第１の制御線およびデータの読出し対象のメモリセルが属する行に配置された第２の制御線とを介して、データの読出し対象のメモリセルに属する第１、第２、第３および第４のスイッチ素子を導通状態に制御するようにしてもよい。

また、各切り替え回路は、第１のメモリトランジスタのソースと第２のメモリトランジスタのソースと第１のメモリトランジスタのゲートと第２のメモリトランジスタのゲートとの間を遮断状態にすることができ、制御部は、メモリセルからデータが読み出される際に、読出し対象ではないメモリセルが配置された列の切り替え回路の第１のメモリトランジスタのソースと第２のメモリトランジスタのソースと第１のメモリトランジスタのゲートと第２のメモリトランジスタのゲートとの間を遮断状態にするようにしてもよい。

また、第１のメモリトランジスタの浮遊ゲートおよび第２のメモリトランジスタの浮遊ゲートは、メモリセルの半導体基板上に形成されており、第１のメモリトランジスタおよび第２のメモリトランジスタは、浮遊ゲートを挟んだ状態で半導体基板表面に形成された拡散層と、浮遊ゲートに接触するように半導体基板表面に形成された制御ゲートとを含むようにしてもよい。

また、第１のタイプのデータがメモリセルに書き込まれる場合には、第１のメモリトランジスタの浮遊ゲートに電子が注入されると共に、第２のメモリトランジスタの浮遊ゲートから電子が放出され、第２のタイプのデータがメモリセルに書き込まれる場合には、第１のメモリトランジスタの浮遊ゲートから電子が放出されると共に、第２のメモリトランジスタの浮遊ゲートに電子が注入されるようにしてもよい。

また、各第１および第２のメモリセルの閾値は、放置された場合に所定の閾値に収束し、各第１および第２のメモリセルは、所定の閾値が第３の電圧と略等しくなる構造を有するようにしてもよい。

第１の発明によれば、データの書き込み動作前に消去動作を行う必要がないので、データの書き込み速度を向上させることが可能となる。従来の不揮発性半導体記憶装置では、２つのＮｃｈトランジスタのゲート同士が共通のワード線に接続されている。そのため、当該不揮発性半導体記憶装置では、これらの２つのゲートに対して異なる電圧を印加することができない。その結果、２つのＮｃｈトランジスタの浮遊ゲートのいずれか一方に電子を注入し、いずれか他方から電子を放出することができない。そのため、当該不揮発性半導体記憶装置では、データを書き換える場合には、一旦消去動作を行って、浮遊ゲートに蓄積された電子を放出する必要があった。これに対して、本発明に係る不揮発性半導体記憶装置では、メモリトランジスタのゲートとメモリトランジスタのゲートとは、同一のワード線により接続されていない。さらに、書き込み動作時において、切り替え部を用いて、メモリトランジスタのゲートに印加する電圧とメモリトランジスタのソースに印加する電圧とを同じにし、メモリトランジスタのゲートに印加する電圧とメモリトランジスタのソースに印加する電圧とを同じにしている。そのため、当該不揮発性半導体記憶装置では、メモリトランジスタの浮遊ゲートおよびメモリトランジスタの浮遊ゲートのいずれか一方に電子を注入し、他方から電子を放出するという動作ができるようになる。すなわち、従来に係る不揮発性半導体記憶装置では、消去動作と書き込み動作とが２つのステップで行われていたのに対して、本発明に係る不揮発性半導体記憶装置では、消去動作と書き込み動作とを１つのステップで行うことができるようになる。したがって、本発明に係る不揮発性半導体記憶装置では、データの書き換えに必要な時間が短くなる。

また、第４の発明によれば、データの書き込み対象のメモリセルが配置された行の第１〜第４のスイッチ素子のみが導通状態に制御される。その結果、第４の発明に係る不揮発性半導体記憶装置では、行単位でデータの書き込みを行うことが可能となる。

また、第５の発明によれば、データの書き込み対象のメモリセルが配置された行の第１の配線にのみ第１の電圧が印加され、当該第１の配線に対してペアとなっている第２の配線にのみ第２の電圧が印加される。その結果、第５の発明に係る不揮発性半導体記憶装置では、行単位でデータの書き込みを行うことが可能となる。

また、第６の発明によれば、差動増幅回路を介してデータの読出しを行うことができるようになる。

また、第７の発明によれば、データの読出し対象のメモリセルが属する列に配置された第１の制御線と、データの読出し対象のメモリセルが属する行に配置された第２の制御線とが用いられて、データの読み出しが行われる。そのため、第１の制御線および第２の制御線とが交差する場所のメモリセルのデータのみを単独で読み出すことが可能となる。

また、第８の発明によれば、読出し対象のメモリセル以外のメモリセルに属する切替回路が遮断状態に制御されるので、データの読出しをメモリセル単位で行うことが可能となる。

また、第９の発明によれば、半導体基板上には第１のメモリトランジスタの浮遊ゲートおよび第２のメモリトランジスタの浮遊ゲートのみが形成され、その他の第１のメモリトランジスタおよび第２のメモリトランジスタの構成部は、半導体基板表面に形成される。このような構造をとることにより、浮遊ゲートを１層のポリシリコンで構成することが可能となる。そのため、他のトランジスタのゲート電極を形成する際に、浮遊ゲートを同時に形成することができるようになる。その結果、浮遊ゲートを有するメモリトランジスタと、浮遊ゲートを有しないトランジスタとを同時に形成することができるようになる。これにより、汎用性を向上させることができ、製造工程を簡略させることができ、さらに、製造コストを削減できるという効果が生じる。

また、第１１の発明によれば、データの読出しを確実に行うことができるようになる。以下に詳しく説明する。メモリトランジスタの閾値電圧は、時間経過に伴って所定の電圧に近づいていく。そのため、データを記憶させた状態でメモリトランジスタ長時間放置した場合には、電子を注入したメモリトランジスタと電子が放出されたメモリトランジスタとの閾値の差が小さくなってしまう。その結果、データの読出しを正確に行うことが困難になる。このような状況においてもデータを正確に読み出すためには、メモリトランジスタのゲートに所定の電圧を印加するようにすればよい。ここで、所定の電圧は、メモリトランジスタの構造により定まる値である。一方、ゲートに印加する電圧は、選択部から供給される第３の電圧である。そこで、回路設計者は、所定の電圧が選択部から供給される第３の電圧と等しくなるようにメモリトランジスタを設計すればよい。これにより、メモリトランジスタが長時間放置されたとしても、データの読出しを正確に行うことが可能となる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示した図である。なお、図１に示す不揮発性半導体記憶装置は、ｎ×ｎ（ｎは自然数）の行列構造を有するようにメモリセルが配置されたものである。そして、図１は、当該不揮発性半導体記憶装置の一部を抜き出して記載したものである。

図１に示す不揮発性半導体記憶装置は、メモリセル、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、ワード線ａＷＬ１〜ｎ、ワード線ｂＷＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ＭＣＬ１〜ｎ、差動回路８−１〜ｎ、選択回路１０および制御回路１１を備える。また、メモリセルは、ｎ×ｎ個存在し、メモリトランジスタ１、メモリトランジスタ２、トランジスタ３、トランジスタ４、トランジスタ５、トランジスタ６およびマルチプレクサ７を含む。本実施形態に係る不揮発性半導体記憶装置は、２つのメモリトランジスタを用いて１ビットのデータを記憶するものであり、消去動作を行うことなくデータの書き換えができるものである。以下に、各構成要素の接続関係について説明する。

ソース線ａＳＬ１〜ｎは、各行において行方向に延びるように配置される。ソース線ｂＳＬ１〜ｎは、ソース線ａＳＬ１〜ｎとペアとなって、各行において行方向に延びるように配置される。ワード線ａＷＬ１〜ｎは、各行において行方向に延びるように配置される。ワード線ｂＷＬ１〜ｎは、ワード線ａＷＬ１〜ｎとペアとなって、各行において行方向に延びるように配置される。ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、ワード線ａＷＬ１〜ｎおよびワード線ｂＷＬ１〜ｎは、選択回路１０に接続される。

リード線ａＲＬ１〜ｎは、各列において列方向に延びるように配置される。リード線ｂＲＬ１〜ｎは、リード線ａＲＬ１〜ｎとペアとなって、各列において列方向に延びるように配置される。リード線ａＲＬ１〜ｎおよびリード線ｂＲＬ１〜ｎは、各列に配置された差動回路８−１〜ｎに接続される。

マルチプレクサ制御線ＭＣＬ１〜ｎは、各列において列方向に延びるように配置される。なお、当該マルチプレクサ制御線ＭＣＬ１〜ｎは、制御回路１１に接続される。

次に、各メモリセル内の接続関係について説明する。なお、メモリセルの一例として、ｎ−１行目、ｎ−１列目のメモリセルについて説明する。

メモリトランジスタ１（ｎ−１、ｎ−１）のドレインは、リード線ａＲＬｎ−１に接続される。メモリトランジスタ１（ｎ−１、ｎ−１）のソースは、トランジスタ３（ｎ−１、ｎ−１）のドレインに接続される。メモリトランジスタ１（ｎ−１、ｎ−１）のゲートは、トランジスタ５（ｎ−１、ｎ−１）のドレインに接続される。

メモリトランジスタ２（ｎ−１、ｎ−１）のドレインは、リード線ｂＲＬｎ−１に接続される。メモリトランジスタ２（ｎ−１、ｎ−１）のソースは、トランジスタ４（ｎ−１、ｎ−１）のドレインに接続される。メモリトランジスタ２（ｎ−１、ｎ−１）のゲートは、トランジスタ６（ｎ−１、ｎ−１）のドレインに接続される。

トランジスタ３（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）に接続される。トランジスタ３（ｎ−１、ｎ−１）のゲートは、ワード線ｂＷＬ（ｎ−１、ｎ−１）に接続される。トランジスタ４（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）に接続される。トランジスタ４（ｎ−１、ｎ−１）のゲートは、ワード線ｂＷＬ（ｎ−１、ｎ−１）に接続される。

トランジスタ５（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）に接続される。トランジスタ５（ｎ−１、ｎ−１）のゲートは、ワード線ａＷＬｎ−１に接続される。トランジスタ６（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）に接続される。トランジスタ６（ｎ−１、ｎ−１）のゲートは、ワード線ａＷＬｎ−１に接続される。マルチプレクサ７の入力側は、ソース線ａＳＬｎ−１およびソース線ｂＳＬｎ−１に接続される。なお、他のメモリセルについても、同様の接続関係を有している。

ここで、本実施形態に係る不揮発性半導体記憶装置の各構成部の役割について説明を行う。メモリトランジスタ１および２は、浮遊ゲートを有するＭＯＳ型トランジスタであり、浮遊ゲートに蓄積された電子の量によって、閾値電圧が変化する性質を有する。当該メモリトランジスタ１および２は、かかる性質を利用してペアとなって１ビットのデータを記憶する。なお、データ“１”が書き込まれる場合には、メモリトランジスタ１の浮遊ゲートから電子が放出されると共に、メモリトランジスタ２の浮遊ゲートに電子が注入される。一方、データ“０”が書き込まれる場合には、メモリトランジスタ１の浮遊ゲートに電子が注入されると共に、メモリトランジスタ２の浮遊ゲートから電子が放出される。

ソース線ａＳＬおよびｂＳＬは、メモリトランジスタ１およびメモリトランジスタ２に対してデータの書き込み動作および読出し動作を行うための電圧を供給する配線である。

トランジスタ３〜６、マルチプレクサ７、選択回路１０、制御回路１１、ワード線ａＷＬ、ワード線ｂＷＬおよびマルチプレクサ制御線ＭＣＬは、ソース線ａＳＬおよびｂＳＬとメモリトランジスタ１および２との接続関係を、データの書き込み動作および読出し動作に応じて切り替えるための回路である。トランジスタ３は、マルチプレクサ７とメモリトランジスタ１のソースとの間の導通状態と遮断状態とを切り替える役割を果たす。トランジスタ４は、マルチプレクサ７とメモリトランジスタ２のソースとの間の導通状態と遮断状態とを切り替える役割を果たす。トランジスタ５は、マルチプレクサ７とメモリトランジスタ１のゲートとの間の導通状態と遮断状態とを切り替える役割を果たす。トランジスタ６は、マルチプレクサ７とメモリトランジスタ２のゲートとの間の導通状態と遮断状態とを切り替える役割を果たす。

ワード線ａＷＬは、選択回路１０により印加される電圧をトランジスタ５および６のゲートに印加して、当該トランジスタ５および６を導通状態と遮断状態とに切り替える。ワード線ｂＷＬは、選択回路１０により印加される電圧をトランジスタ３および４のゲートに印加して、当該トランジスタ３および４を導通状態と遮断状態とに切り替える。マルチプレクサ制御線ＭＣＬは、制御回路１１により印加される電圧をマルチプレクサ７に印加して、マルチプレクサ７の動作を制御する。

マルチプレクサ７は、マルチプレクサ制御線ＭＣＬにより印加される電圧に応じて、ソース線ａＳＬとソース線ｂＳＬとメモリトランジスタ１とメモリトランジスタ２との接続関係を切り替える。具体的には、マルチプレクサ制御線ＭＣＬに相対的に高い電圧（以下、Ｈ電圧と称す）が印加された場合には、マルチプレクサ７は、ソース線ａＳＬに対してメモリトランジスタ１のソースおよびメモリトランジスタ２のゲートを接続すると共に、ソース線ｂＳＬに対してメモリトランジスタ１のゲートおよびメモリトランジスタ２のソースを接続する（以下、この接続関係をパラレル接続と称す）。一方、マルチプレクサ制御線ＭＣＬに相対的に低い電圧（以下、Ｌ電圧と称す）が印加された場合には、マルチプレクサ７は、ソース線ａＳＬに対してメモリトランジスタ１のゲートおよびメモリトランジスタ２のソースを接続すると共に、ソース線ｂＳＬに対してメモリトランジスタ１のソースおよびメモリトランジスタ２のゲートを接続する（以下、この接続関係をクロス接続と称す）。

選択回路１０は、動作に応じて、ソース線ａＳＬ、ソース線ｂＳＬ、ワード線ａＷＬおよびワード線ｂＷＬに対して所定の電圧を印加する。具体的には、選択回路１０は、データの書き込み動作時には、全てのソース線ａＳＬに５Ｖの電圧を印加し、全てのソース線ｂＳＬに０Ｖの電圧を印加すると共に、データを書き込む行のワード線ａＷＬおよびｂＷＬに１．５Ｖの電圧を印加する。また、選択回路１０は、データの読出し動作時には、全てのソース線ａＳＬおよびｂＳＬに１．５Ｖの電圧を印加すると共に、データを読み出す行のワード線ａＷＬおよびｂＷＬに対して１．５Ｖの電圧を印加する。

制御回路１１は、動作に応じて、マルチプレクサ制御線ＭＣＬに所定の電圧を印加する。具体的には、制御回路１１は、データ“１”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ＭＣＬにＨ電圧を印加し、データ“０”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ＭＣＬにＬ電圧を印加する。また、制御回路１１は、読出し動作時には、全てのマルチプレクサ制御線ＭＣＬにＨ電圧を印加する。

差動回路８は、データの読出し動作時において、読出し対象のメモリセルのメモリトランジスタ１および２のドレイン電流の大小関係に基づいてデータの判定を行う。

以上のように構成された本実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明を行う。なお、当該不揮発性半導体記憶装置には、書き込み動作と読出し動作とが存在する。まず、書き込み動作について説明を行う。

書き込み動作は、メモリセル１行分のデータを同時に書き込む動作である。以下に、当該書き込み動作の一例として、ｎ行目に配置されたメモリセルにデータが書き込まれる動作について説明をする。なお、ｎ行目のｎ−１列目のメモリセルにデータ“０”が書き込まれ、ｎ行目のｎ列目のメモリセルにデータ“１”が書き込まれるものとする。

書き込み動作において、選択回路１０は、全てのソース線ａＳＬに対して５Ｖの電圧を印加すると共に、全てのソース線ｂＳＬに対して０Ｖの電圧を印加する。同時に、選択回路１０は、書き込み対象のメモリセルが配置された行のワード線ａＷＬｎおよびｂＷＬｎに対して、１．５Ｖの電圧を印加すると共に、残りのワード線ａＷＬおよびｂＷＬに対して０Ｖの電圧を印加する。

さらに、制御回路１１は、データ“１”を書き込むメモリセルが配置された列のマルチプレクサ制御線ＭＣＬに対してＨ電圧を印加すると共に、データ“０”を書き込むメモリセルが配置された列のマルチプレクサ制御線ＭＣＬに対してＬ電圧を印加する。具体的には、制御回路１１は、マルチプレクサ制御線ＭＣＬｎ−１にＬ電圧を印加すると共に、マルチプレクサ制御線ＭＣＬｎに対してＨ電圧を印加する。

上記のように電圧が印加されることにより、マルチプレクサ７（ｎ、ｎ−１）は、クロス接続の状態となる。また、マルチプレクサ７（ｎ、ｎ）は、パラレル接続の状態となる。また、トランジスタ３（ｎ、ｎ−１）、トランジスタ４（ｎ、ｎ−１）、トランジスタ５（ｎ、ｎ−１）、トランジスタ６（ｎ、ｎ−１）、トランジスタ３（ｎ、ｎ）、トランジスタ４（ｎ、ｎ）、トランジスタ５（ｎ、ｎ）、トランジスタ６（ｎ、ｎ）は、導通状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースには０Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ−１）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ−１）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。また、メモリトランジスタ２（ｎ、ｎ−１）のソースには５Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ−１）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ−１）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ１（ｎ、ｎ）のソースには５Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ２（ｎ、ｎ）のソースには０Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。以上のような動作により、ｎ行目のｎ−１列目のメモリセルには、データ“０”が書き込まれると共に、ｎ行目のｎ列目のメモリセルには、データ“１”が書き込まれる。

次に、データの読出し動作について説明を行う。データの読出し動作では、１行分のデータが差動回路８−１〜ｎに読み出される。なお、ここでは、読出し動作の一例として、ｎ行目のデータが読み出されるものとする。ここで、ｎ行目のｎ−１列目のメモリセルには、データ“０”が記憶されており、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されているものとする。

読出し動作において、選択回路１０は、全てのソース線ａＳＬおよびｂＳＬに対して１．５Ｖの電圧を印加する。同時に、選択回路１０は、読出し対象のメモリセルが配置された行のワード線ａＷＬｎおよびｂＷＬｎに対して、１．５Ｖの電圧を印加すると共に、残りのワード線ａＷＬおよびｂＷＬに対して０Ｖの電圧を印加する。さらに、制御回路１１は、全てのマルチプレクサ制御線ＭＣＬに対してＨ電圧を印加する。

上記のように電圧が印加されることにより、全てのマルチプレクサ７、パラレル接続の状態となる。また、トランジスタ３（ｎ、ｎ−１）、トランジスタ４（ｎ、ｎ−１）、トランジスタ５（ｎ、ｎ−１）、トランジスタ６（ｎ、ｎ−１）、トランジスタ３（ｎ、ｎ）、トランジスタ４（ｎ、ｎ）、トランジスタ５（ｎ、ｎ）、トランジスタ６（ｎ、ｎ）は、導通状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ−１）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ１（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。

ここで、ｎ行目のｎ−１列目のメモリセルには、データ“０”が記憶されている。そのため、メモリトランジスタ１（ｎ−１、ｎ）の浮遊ゲートには電子が注入されており、メモリトランジスタ２（ｎ−１、ｎ）の浮遊ゲートには電子が注入されていない。そのため、リード線ａＲＬｎ−１を流れる電流は、リード線ｂＲＬｎ−１を流れる電流よりも小さくなる。差動回路８−ｎ−１は、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８−ｎ−１は、読み出したデータがデータ“０”であると判定する。

また、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されている。そのため、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートには電子が注入されておらず、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートには電子が注入されている。そのため、リード線ａＲＬｎを流れる電流は、リード線ｂＲＬｎを流れる電流よりも大きくなる。差動回路８−ｎは、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８−ｎは、読み出したデータがデータ“１”であると判定する。以上のような動作により、ｎ行目のデータが読み出される。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、データの書き込み動作前に消去動作を行う必要がないので、データの書き込み速度を向上させることが可能となる。以下に、詳しく説明する。

図１０に示す従来の不揮発性半導体記憶装置では、Ｎｃｈトランジスタ９０１のゲートとＮｃｈトランジスタ９０２のゲートとが共通のワード線１０１６に接続されている。そのため、当該不揮発性半導体記憶装置では、これらの２つのゲートに対して異なる電圧を印加することができない。その結果、Ｎｃｈトランジスタ９０１の浮遊ゲート１００６およびＮｃｈトランジスタ９０２の浮遊ゲート１０１０のいずれか一方に電子を注入し、いずれか他方から電子を放出することができない。そのため、当該不揮発性半導体記憶装置では、データを書き換える場合には、一旦消去動作を行って、浮遊ゲート１００６または浮遊ゲート１０１０に蓄積された電子を放出する必要があった。

これに対して、本実施形態に係る不揮発性半導体記憶装置では、メモリトランジスタ１のゲートとメモリトランジスタ２のゲートとは、同一のワード線により接続されていない。さらに、書き込み動作時において、マルチプレクサ７を用いて、メモリトランジスタ１のゲートに印加する電圧とメモリトランジスタ２のソースに印加する電圧とを同じにし、メモリトランジスタ２のゲートに印加する電圧とメモリトランジスタ１のソースに印加する電圧とを同じにしている。そのため、当該不揮発性半導体記憶装置では、メモリトランジスタ１の浮遊ゲートおよびメモリトランジスタ２の浮遊ゲートのいずれか一方に電子を注入し、他方から電子を放出するという動作ができるようになる。すなわち、従来では、消去動作と書き込み動作とが２つのステップで行われていたのに対して、本実施形態では、消去動作と書き込み動作とを１つのステップで行うことができるようになる。したがって、本実施形態に係る不揮発性半導体記憶装置では、データの書き換えに必要な時間が短くなる。

また、本実施形態に係る不揮発性半導体記憶装置では、消去動作と書き込み動作とが１つのステップで行われるようになるので、不揮発性半導体記憶装置の書き込み動作を簡単なものにできる。

また、本実施形態に係る不揮発性半導体記憶装置では、一方のメモリトランジスタに電子が注入され、他方のメモリトランジスタから電子が放出される。そして、当該不揮発性半導体記憶装置は、読出し動作において、２つのメモリトランジスタから読み出される電流の大きさを比較している。そのため、当該不揮発性半導体記憶装置は、基準電圧により生じる電流と１つのメモリトランジスタから読み出される電流との大きさを比較する場合よりも、データ判定時の２つの電流の差を大きく取ることができる。その結果、データの誤読出しが低減される。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示した図である。なお、図２に示す不揮発性半導体記憶装置は、ｎ×ｎ（ｎは自然数）の行列構造を有するようにメモリセルが配置されたものである。そして、図２は、当該不揮発性半導体記憶装置の一部を抜き出して記載したものである。

図２に示す不揮発性半導体記憶装置は、メモリセル、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ＭＣＬ１〜ｎ、差動回路８−１〜ｎ、選択回路１０および制御回路１１を備える。また、メモリセルは、ｎ×ｎ個存在し、メモリトランジスタ１、メモリトランジスタ２およびマルチプレクサ７を含む。本実施形態に係る不揮発性半導体記憶装置は、トランジスタ３〜６およびワード線ａＷＬおよびｂＷＬがない点において第１の実施形態に係る不揮発性半導体記憶装置と相違点を有する。また、本実施形態に係る不揮発性半導体記憶装置では、選択回路１０の動作が第１の実施形態に係る選択回路１０と異なる。以下に、各構成部の接続関係について説明する。

ソース線ａＳＬ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ、リード線ｂＲＬ、マルチプレクサ制御線ＭＣＬ、差動回路８、制御回路１１および選択回路１０の接続関係については第１の実施形態と同様であるので、説明を省略する。そこで、以下に、メモリセル内部の接続関係について説明する。なお、メモリセルの一例として、ｎ−１行目、ｎ−１列目のメモリセルについて説明する。

メモリトランジスタ１（ｎ−１、ｎ−１）のドレインは、リード線ａＲＬｎ−１に接続される。メモリトランジスタ１（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）の出力側に接続される。メモリトランジスタ１（ｎ−１、ｎ−１）のゲートは、マルチプレクサ７（ｎ−１、ｎ−１）の出力側に接続される。

メモリトランジスタ２（ｎ−１、ｎ−１）のドレインは、リード線ｂＲＬｎ−１に接続される。メモリトランジスタ２（ｎ−１、ｎ−１）のソースは、メモリトランジスタ１（ｎ−１、ｎ−１）のゲートと共に、マルチプレクサ７（ｎ−１、ｎ−１）の出力側に接続される。メモリトランジスタ２（ｎ−１、ｎ−１）のゲートは、メモリトランジスタ１（ｎ−１、ｎ−１）のソースと共に、マルチプレクサ７（ｎ−１、ｎ−１）の出力側に接続される。

ここで、本実施形態に係る不揮発性半導体記憶装置の各構成部の役割について説明を行う。なお、ソース線ａＳＬおよびｂＳＬ、リード線ａＲＬおよびｂＲＬ、マルチプレクサ制御線ＭＣＬ、マルチプレクサ７、差動回路８ならびに制御回路１１の役割については、第１の実施形態と同様であるので説明を省略する。

メモリトランジスタ１および２は、浮遊ゲートを有するＭＯＳ型トランジスタであり、浮遊ゲートに蓄積された電子の量によって、閾値電圧が変化する性質を有する。当該メモリトランジスタ１および２は、かかる性質を利用して１ビットのデータを記憶する。なお、データ“１”が書き込まれる場合には、メモリトランジスタ１の浮遊ゲートから電子が放出されると共に、メモリトランジスタ２の浮遊ゲートに電子が注入される。一方、データ“０”が書き込まれる場合には、メモリトランジスタ１の浮遊ゲートに電子が注入されると共に、メモリトランジスタ２の浮遊ゲートから電子が放出される。

選択回路１０は、動作に応じて、ソース線ａＳＬおよびソース線ｂＳＬに対して所定の電圧を印加する。具体的には、選択回路１０は、データの書き込み動作時には、書き込み対象のメモリセルが配置された行のソース線ａＳＬのみに５Ｖの電圧を印加し、残りのソース線ａＳＬに０Ｖの電圧を印加すると共に、全てのソース線ｂＳＬに０Ｖの電圧を印加する。また、選択回路１０は、データの読出し動作時には、読出し対象のメモリセルが配置された行のソース線ａＳＬおよびｂＳＬに１．５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよびｂＳＬに０Ｖの電圧を印加する。

以上のように構成された本実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明を行う。なお、当該不揮発性半導体記憶装置には、書き込み動作と読出し動作とが存在する。まず、書き込み動作について説明を行う。

書き込み動作は、メモリセル１行分のデータを同時に書き込む動作である。以下に、当該書き込み動作の一例として、ｎ行目に配置されたメモリセルにデータが書き込まれる動作について説明をする。なお、ｎ−１列目のメモリセルにデータ“０”が書き込まれ、ｎ列目のメモリセルにデータ“１”が書き込まれるものとする。

書き込み動作において、選択回路１０は、書き込み対象のメモリセルが配置された行のソース線ａＳＬｎに対して５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよび全てのソース線ｂＳＬに対して０Ｖの電圧を印加する。

さらに、制御回路１１は、データ“１”を書き込むメモリセルが配置された列のマルチプレクサ制御線ＭＣＬに対してＨ電圧を印加すると共に、データ“０”を書き込むメモリセルが配置された列のマルチプレクサ制御線ＭＣＬに対してＬ電圧を印加する。具体的には、制御回路１１は、マルチプレクサ制御線ＭＣＬｎ−１にＬ電圧を印加すると共に、マルチプレクサ制御線ＭＣＬｎに対してＨ電圧を印加する。

上記のように電圧が印加されることにより、マルチプレクサ７（ｎ、ｎ−１）は、クロス接続の状態となる。また、マルチプレクサ７（ｎ、ｎ）は、パラレル接続の状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースには０Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ−１）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ−１）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。また、メモリトランジスタ２（ｎ、ｎ−１）のソースには５Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ−１）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ−１）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ１（ｎ、ｎ）のソースには５Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ２（ｎ、ｎ）のソースには０Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。以上のような動作により、ｎ行目のｎ−１列目のメモリセルには、データ“０”が書き込まれると共に、ｎ行目のｎ列目のメモリセルには、データ“１”が書き込まれる。

次に、データの読出し動作について説明を行う。データの読出し動作では、１行分のデータが差動回路８−１〜ｎに読み出される。なお、ここでは、読出し動作の一例として、ｎ行目のデータが読み出されるものとする。ここで、ｎ行目のｎ−１列目のメモリセルには、データ“０”が記憶されており、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されているものとする。

読出し動作において、選択回路１０は、読出し対象のメモリセルが配置された行のソース線ａＳＬｎおよびｂＳＬｎに対して１．５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよびｂＳＬに対して０Ｖの電圧を印加する。さらに、制御回路１１は、全てのマルチプレクサ制御線ＭＣＬに対してＨ電圧を印加する。

上記のように電圧が印加されることにより、全てのマルチプレクサ７、パラレル接続の状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ−１）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ１（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。

ここで、ｎ行目のｎ−１列目のメモリセルには、データ“０”が記憶されている。そのため、メモリトランジスタ１（ｎ、ｎ−１）の浮遊ゲートには電子が注入されており、メモリトランジスタ２（ｎ、ｎ−１）の浮遊ゲートには電子が注入されていない。そのため、リード線ａＲＬｎ−１を流れる電流は、リード線ｂＲＬｎ−１を流れる電流よりも小さくなる。差動回路８−ｎ−１は、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８−ｎ−１は、読み出したデータがデータ“０”であると判定する。

また、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されている。そのため、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートには電子が注入されておらず、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートには電子が注入されている。そのため、リード線ａＲＬｎを流れる電流は、リード線ｂＲＬｎを流れる電流よりも大きくなる。差動回路８−ｎは、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８−ｎは、読み出したデータがデータ“１”であると判定する。以上のような動作により、ｎ行目のデータが読み出される。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの書き込み動作前に消去動作を行う必要がないので、データの書き込み速度を向上させることが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、消去動作と書き込みと動作とが１つのステップで行われるようになるので、不揮発性半導体記憶装置の書き込み動作を簡単なものにできる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの誤読出しが低減される。

また、本実施形態に係る不揮発性半導体記憶装置では、書き込み動作時および読出し動作時において、書き込みまたは読出し対象のメモリセルが配置された行のソース線ａＳＬおよびｂＳＬにのみ電圧が印加される。その結果、不揮発性半導体記憶装置の消費電力を低減することが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、各メモリセル内に配置されるトランジスタを第１の実施形態よりも減らすことができる。その結果、不揮発性半導体記憶装置の回路規模を縮小することができる。

なお、第１および第２の実施形態では、読出し動作時に制御回路１１は、全てのマルチプレクサ制御線ＭＣＬにＨ電圧を印加するとしているが、電圧の印加方法はこれに限らない。したがって、制御回路１１は、読出し動作時に、全てのマルチプレクサ制御線ＭＣＬにＬ電圧を印加してもよい。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図３は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示した図である。なお、図１に示す不揮発性半導体記憶装置は、ｎ×ｎ（ｎは自然数）の行列構造を有するようにメモリセルが配置されたものである。そして、図３は、当該不揮発性半導体記憶装置の一部を抜き出して記載したものである。

図３に示す不揮発性半導体記憶装置は、メモリセル、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、ワード線ａＷＬ１〜ｎ、ビット線ＢＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ＭＣＬ１〜ｎ、差動回路８、選択回路１０および制御回路１１を備える。また、メモリセルは、ｎ×ｎ個存在し、メモリトランジスタ１、メモリトランジスタ２、トランジスタ３、トランジスタ４、トランジスタ５、トランジスタ６およびマルチプレクサ７を含む。本実施形態に係る不揮発性半導体記憶装置は、ワード線ｂＷＬ１〜ｎの代わりにビット線ＢＬ１〜ｎが設けられている点において、第１の実施形態に係る不揮発性半導体記憶装置と異なる。これにより、本実施形態に係る不揮発性半導体記憶装置はメモリセル単位でのデータ読出しを実現している。以下に、各構成要素の接続関係について説明する。

ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、ワード線ａＷＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ＭＣＬ１〜ｎ、選択回路１０、メモリトランジスタ１、メモリトランジスタ２、トランジスタ５、トランジスタ６およびマルチプレクサ７の接続関係については、第１の実施形態と同様であるので説明を省略する。

ビット線ＢＬ１〜ｎは、各列において列方向に延びるように配置され、一端が制御回路１１に接続される。次に、トランジスタ３および４の接続について説明する。なお、当該トランジスタ３および４の代表として、トランジスタ３（ｎ−１、ｎ−１）および４（ｎ−１、ｎ−１）について説明する。

トランジスタ３（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）に接続される。トランジスタ３（ｎ−１、ｎ−１）のゲートは、ビット線ＢＬｎ−１に接続される。トランジスタ４（ｎ−１、ｎ−１）のソースは、マルチプレクサ７（ｎ−１、ｎ−１）に接続される。トランジスタ４（ｎ−１、ｎ−１）のゲートは、ビット線ｂＢＬｎ−１に接続される。トランジスタ３（ｎ−１、ｎ−１）および４（ｎ−１、ｎ−１）のドレインは、差動回路８に接続される。

ここで、本実施形態に係る不揮発性半導体記憶装置の各構成部の役割について説明を行う。なお、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、ワード線ａＷＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ＭＣＬ１〜ｎ、選択回路１０、メモリトランジスタ１、メモリトランジスタ２、トランジスタ３、トランジスタ４、トランジスタ５、トランジスタ６およびマルチプレクサ７の役割は、第１の実施形態と同様であるので説明を省略する。

ビット線ＢＬは、制御回路１１により印加される電圧に応じて、配置された列のトランジスタ３および４の導通状態と遮断状態とを切り替える。差動回路８は、データの読出し動作時において、読出し対象のメモリセルのメモリトランジスタ１および２のドレイン電流の大小関係に基づいてデータの判定を行う。なお、差動回路８は、第１の実施形態での差動回路８−１〜ｎが一つにまとまったものである。但し、差動回路８に含まれる差動回路の数は、ｎ個よりも少なくてもよい。

以上のように構成された本実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明を行う。なお、当該不揮発性半導体記憶装置には、書き込み動作と読出し動作とが存在する。まず、書き込み動作について説明を行う。

書き込み動作は、メモリセル１行分のデータを同時に書き込む動作である。以下に、当該書き込み動作の一例として、ｎ行目に配置されたメモリセルにデータが書き込まれる動作について説明をする。なお、ｎ−１列目のメモリセルにデータ“０”が書き込まれ、ｎ列目のメモリセルにデータ“１”が書き込まれるものとする。

書き込み動作において、選択回路１０は、全てのソース線ａＳＬに対して５Ｖの電圧を印加すると共に、全てのソース線ｂＳＬに対して０Ｖの電圧を印加する。同時に、選択回路１０は、書き込み対象のメモリセルが配置された行のワード線ａＷＬｎに対して、１．５Ｖの電圧を印加すると共に、残りのワード線ａＷＬに対して０Ｖの電圧を印加する。

さらに、制御回路１１は、データ“１”を書き込むメモリセルが配置された列のマルチプレクサ制御線ＭＣＬに対してＨ電圧を印加すると共に、データ“０”を書き込むメモリセルが配置された列のマルチプレクサ制御線ＭＣＬに対してＬ電圧を印加する。具体的には、制御回路１１は、マルチプレクサ制御線ＭＣＬｎ−１にＬ電圧を印加すると共に、マルチプレクサ制御線ＭＣＬｎに対してＨ電圧を印加する。さらに、制御回路１１は、全てのビット線ＢＬに対して１．５Ｖの電圧を印加する。

上記のように電圧が印加されることにより、マルチプレクサ７（ｎ、ｎ−１）は、クロス接続の状態となる。また、マルチプレクサ７（ｎ、ｎ）は、パラレル接続の状態となる。また、トランジスタ３（ｎ、ｎ−１）、トランジスタ４（ｎ、ｎ−１）、トランジスタ５（ｎ、ｎ−１）、トランジスタ６（ｎ、ｎ−１）、トランジスタ３（ｎ、ｎ）、トランジスタ４（ｎ、ｎ）、トランジスタ５（ｎ、ｎ）、トランジスタ６（ｎ、ｎ）は、導通状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースには０Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ−１）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ−１）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。また、メモリトランジスタ２（ｎ、ｎ−１）のソースには５Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ−１）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ−１）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ１（ｎ、ｎ）のソースには５Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ２（ｎ、ｎ）のソースには０Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。以上のような動作により、ｎ行目のｎ−１列目のメモリセルには、データ“０”が書き込まれると共に、ｎ行目のｎ列目のメモリセルには、データ“１”が書き込まれる。

次に、データの読出し動作について説明を行う。本実施形態に係る不揮発性半導体記憶装置の読出し動作では、１セル行分のデータが差動回路８に読み出される。なお、ここでは、読出し動作の一例として、ｎ行目のｎ列目のデータが読み出されるものとする。ここで、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されているものとする。

読出し動作において、選択回路１０は、全てのソース線ａＳＬおよびｂＳＬに対して１．５Ｖの電圧を印加する。同時に、選択回路１０は、読出し対象のメモリセルが配置された行のワード線ａＷＬｎに対して、１．５Ｖの電圧を印加すると共に、残りのワード線ａＷＬに対して０Ｖの電圧を印加する。さらに、制御回路１１は、全てのマルチプレクサ制御線ＭＣＬに対してＨ電圧を印加する。さらに、制御回路１１は、読出し対象のメモリセルが配置された列のビット線ＢＬｎに対して、１．５Ｖの電圧を印加すると共に、残りのビット線ＢＬに対して、０Ｖの電圧を印加する。

上記のように電圧が印加されることにより、全てのマルチプレクサ７、パラレル接続の状態となる。また、トランジスタ３（ｎ、ｎ）、トランジスタ４（ｎ、ｎ）、トランジスタ５（ｎ、ｎ）、トランジスタ６（ｎ、ｎ）は、導通状態となる。その結果、メモリトランジスタ１（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。

ここで、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されている。そのため、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートには電子が注入されておらず、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートには電子が注入されている。そのため、リード線ａＲＬｎを流れる電流は、リード線ｂＲＬｎを流れる電流よりも大きくなる。差動回路８は、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８は、読み出したデータがデータ“１”であると判定する。以上のような動作により、ｎ行目のｎ列目のデータが読み出される。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの書き込み動作前に消去動作を行う必要がないので、データの書き込み速度を向上させることが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、消去動作と書き込みと動作とが１つのステップで行われるようになるので、不揮発性半導体記憶装置の書き込み動作を簡単なものにできる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの誤読出しが低減される。

また、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態では行方向に２本配置されていたワード線の内の一方が、ビット線として列方向に配置されるようになっている。そのため、ワード線とビット線とが一本ずつ選択されることにより、１つのメモリセルを選択することが可能となる。その結果、データの読出し動作が行単位ではなく、メモリセル単位で行われるようになる。

また、上述したように、本実施形態に係る不揮発性半導体記憶装置では、メモリセル単位でのデータ読出しが可能となるので、差動回路は、少なくとも１つあればよい。その結果、不揮発性半導体記憶装置の回路規模が縮小される。

なお、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態でのワード線ｂＷＬがビット線ＢＬに置き換えられている。しかしながら、ビット線ＢＬに置き換えられる配線はこれに限らない。例えば、第１の実施形態でのワード線ａＷＬがビット線ＢＬに置き換えられてもよい。

（第４の実施形態）
以下に、本発明の第４実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を示した図である。なお、図４に示す不揮発性半導体記憶装置は、ｎ×ｎ（ｎは自然数）の行列構造を有するようにメモリセルが配置されたものである。そして、図４は、当該不揮発性半導体記憶装置の一部を抜き出して記載したものである。

図４に示す不揮発性半導体記憶装置は、メモリセル、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ａＭＣＬ１〜ｎ、マルチプレクサ制御線ｂＭＣＬ１〜ｎ、差動回路８、選択回路１０および制御回路１１を備える。また、メモリセルは、ｎ×ｎ個存在し、メモリトランジスタ１、メモリトランジスタ２およびマルチプレクサ７を含む。本実施形態に係る不揮発性半導体記憶装置は、マルチプレクサ制御線ＭＣＬ１〜ｎの代わりに、マルチプレクサ制御線ａＭＣＬ１〜ｎおよびマルチプレクサ制御線ｂＭＣＬ１〜ｎが設けられている点において第２の実施形態に係る不揮発性半導体記憶装置と相違点を有する。また、本実施形態に係る不揮発性半導体記憶装置では、マルチプレクサ７の動作が第２の実施形態に係るマルチプレクサ７の動作と異なる。また、本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態では差動回路８がｎ個存在していたのに対して、１つにまとまっている点において相違点を有する。これにより、本実施形態に係る不揮発性半導体記憶装置は、メモリセル単位のデータ読出しを実現している。以下に、各構成部の接続関係について説明する。

ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、選択回路１０、メモリトランジスタ１およびメモリトランジスタ２の接続関係については第２の実施形態と同様であるので説明を省略する。

マルチプレクサ制御線ａＭＣＬ１〜ｎは、各列において列方向に延びるように配置される。マルチプレクサ制御線ｂＭＣＬ１〜ｎは、マルチプレクサ制御線ａＭＣＬ１〜ｎとペアとなって、各列において列方向に延びるように配置される。制御回路１１には、マルチプレクサ制御線ａＭＣＬ１〜ｎおよびマルチプレクサ制御線ｂＭＣＬ１〜ｎが接続される。

マルチプレクサ７は、各メモリセルに配置される。当該マルチプレクサ７には、配置された列のマルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬが接続される。

ここで、本実施形態に係る不揮発性半導体記憶装置の各構成部の役割について説明を行う。なお、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、選択回路１０、メモリトランジスタ１およびメモリトランジスタ２の役割については第２の実施形態と同様であるので説明を省略する。

マルチプレクサ７は、マルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬにより印加される電圧に応じて、ソース線ａＳＬとソース線ｂＳＬとメモリトランジスタ１とメモリトランジスタ２との接続関係を切り替える。具体的には、マルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬに相対的に高い電圧（以下、Ｈ電圧と称す）が印加された場合には、マルチプレクサ７は、ソース線ａＳＬに対してメモリトランジスタ１のソースおよびメモリトランジスタ２のゲートを接続すると共に、ソース線ｂＳＬに対してメモリトランジスタ１のドレインおよびメモリトランジスタ２のソースを接続する（以下、この接続関係をパラレル接続と称す）。一方、マルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬに相対的に低い電圧（以下、Ｌ電圧と称す）が印加された場合には、マルチプレクサ７は、ソース線ａＳＬに対してメモリトランジスタ１のゲートおよびメモリトランジスタ２のソースを接続すると共に、ソース線ｂＳＬに対してメモリトランジスタ１のソースおよびメモリトランジスタ２のドレインを接続する（以下、この接続関係をクロス接続と称す）。また、マルチプレクサ制御線ａＭＣＬにＨ電圧が印加されマルチプレクサ制御線ｂＭＣＬにＬ電圧が印加された場合には、マルチプレクサ７は、自機に接続された配線を全て遮断する（以下、この接続関係を遮断と称す）。

制御回路１１は、動作に応じて、マルチプレクサ制御線ａＭＣＬおよびｂＭＣＬに所定の電圧を印加する。具体的には、制御回路１１は、データ“１”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ａＭＣＬおよびｂＭＣＬにＨ電圧を印加し、データ“０”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ａＭＣＬおよびｂＭＣＬにＬ電圧を印加する。また、制御回路１１は、読出し動作時には、読出し対象のメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬにＨ電圧を印加し、それ以外のマルチプレクサ制御線ａＭＣＬおよびすべてのマルチプレクサ制御線ｂＭＣＬにＬ電圧を印加する。

差動回路８は、データの読出し動作時において、読出し対象のメモリセルのメモリトランジスタ１および２のドレイン電流の大小関係に基づいてデータの判定を行う。なお、差動回路８は、第１の実施形態での差動回路８−１〜ｎが一つにまとまったものである。但し、差動回路８に含まれる差動回路の数は、ｎ個よりも少なくてもよい。

以上のように構成された本実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明を行う。なお、当該不揮発性半導体記憶装置には、書き込み動作と読出し動作とが存在する。まず、書き込み動作について説明を行う。

書き込み動作は、メモリセル１行分のデータを同時に書き込む動作である。以下に、当該書き込み動作の一例として、ｎ行目に配置されたメモリセルにデータが書き込まれる動作について説明をする。なお、ｎ−１列目のメモリセルにデータ“０”が書き込まれ、ｎ列目のメモリセルにデータ“１”が書き込まれるものとする。

書き込み動作において、選択回路１０は、書き込み対象のメモリセルが配置された行のソース線ａＳＬｎに対して５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよび全てのソース線ｂＳＬに対して０Ｖの電圧を印加する。

さらに、制御回路１１は、データ“１”を書き込むメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬに対してＨ電圧を印加すると共に、データ“０”を書き込むメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬに対してＬ電圧を印加する。具体的には、制御回路１１は、マルチプレクサ制御線ａＭＣＬｎ−１およびマルチプレクサ制御線ｂＭＣＬｎ−１にＬ電圧を印加すると共に、マルチプレクサ制御線ａＭＣＬｎおよびマルチプレクサ制御線ｂＭＣＬｎに対してＨ電圧を印加する。

上記のように電圧が印加されることにより、マルチプレクサ７（ｎ、ｎ−１）は、クロス接続の状態となる。また、マルチプレクサ７（ｎ、ｎ）は、パラレル接続の状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースには０Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ−１）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ−１）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。また、メモリトランジスタ２（ｎ、ｎ−１）のソースには５Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ−１）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ−１）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ１（ｎ、ｎ）のソースには５Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ２（ｎ、ｎ）のソースには０Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。以上のような動作により、ｎ行目のｎ−１列目のメモリセルには、データ“０”が書き込まれると共に、ｎ行目のｎ列目のメモリセルには、データ“１”が書き込まれる。

次に、データの読出し動作について説明を行う。本実施形態に係る不揮発性半導体記憶装置の読出し動作では、１セル分のデータが差動回路８に読み出される。なお、ここでは、読出し動作の一例として、ｎ行目のｎ列目のデータが読み出されるものとする。ここで、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されているものとする。

読出し動作において、選択回路１０は、読出し対象のメモリセルが配置された行のソース線ａＳＬｎおよびｂＳＬｎに対して１．５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよびｂＳＬに対して０Ｖの電圧を印加する。さらに、制御回路１１は、読出し対象のメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬおよびｂＭＣＬに対してＨ電圧を印加すると共に、残りのマルチプレクサ制御線ａＭＣＬに対してＨ電圧を印加し、残りのマルチプレクサ制御線ｂＭＣＬに対してＬ電圧を印加する。

上記のように電圧が印加されることにより、読出し対象のメモリセルが配置された列のマルチプレクサ７（ｎ、ｎ）は、パラレル接続の状態となる。一方、マルチプレクサ７（ｎ、ｎ）以外のマルチプレクサ７は、遮断状態となる。その結果、メモリトランジスタ１（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。

ここで、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されている。そのため、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートには電子が注入されておらず、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートには電子が注入されている。そのため、リード線ａＲＬｎを流れる電流は、リード線ｂＲＬｎを流れる電流よりも大きくなる。差動回路８−ｎは、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８−ｎ−１は、読み出したデータがデータ“１”であると判定する。以上のような動作により、ｎ行目、ｎ−１列目のメモリセルからデータが読み出される。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの書き込み動作前に消去動作を行う必要がないので、データの書き込み速度を向上させることが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、消去動作と書き込みと動作とが１つのステップで行われるようになるので、不揮発性半導体記憶装置の書き込み動作を簡単なものにできる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの誤読出しが低減される。

また、本実施形態に係る不揮発性半導体記憶装置では、書き込み動作時および読出し動作時において、書き込みまたは読出し対象のメモリセルが配置された行のソース線ａＳＬおよびｂＳＬにのみ電圧が印加される。その結果、不揮発性半導体記憶装置の消費電力を低減することが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、各メモリセル内に配置されるトランジスタを第１の実施形態よりも減らすことができる。その結果、不揮発性半導体記憶装置の回路規模を縮小することができる。

また、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態では行方向に２本配置されていたワード線の内の一方が、ビット線として列方向に配置されるようになっている。そのため、ワード線とビット線とが一本ずつ選択されることにより、１つのメモリセルを選択することが可能となる。その結果、データの読出し動作が行単位ではなく、メモリセル単位で行われるようになる。

また、上述したように、本実施形態に係る不揮発性半導体記憶装置では、メモリセル単位でのデータ読出しが可能となるので、差動回路は、少なくとも１つあればよい。その結果、不揮発性半導体記憶装置の回路規模が縮小される。

（第５の実施形態）
以下に、本発明の第５実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図５は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を示した図である。なお、図５に示す不揮発性半導体記憶装置は、ｎ×ｎ（ｎは自然数）の行列構造を有するようにメモリセルが配置されたものである。そして、図５は、当該不揮発性半導体記憶装置の一部を抜き出して記載したものである。

図５に示す不揮発性半導体記憶装置は、メモリセル、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、マルチプレクサ制御線ａＭＣＬ１〜ｎ、マルチプレクサ制御線ｂＭＣＬ１〜ｎ、マルチプレクサ制御線ｃＭＣＬ１〜ｎ、差動回路８、選択回路１０および制御回路１１を備える。また、メモリセルは、ｎ×ｎ個存在し、メモリトランジスタ１、メモリトランジスタ２、マルチプレクサ７およびマルチプレクサ１７を含む。本実施形態に係る不揮発性半導体記憶装置は、マルチプレクサ制御線ｃＭＣＬ１〜ｎが設けられている点において第４の実施形態に係る不揮発性半導体記憶装置と相違点を有する。また、本実施形態に係る不揮発性半導体記憶装置は、各メモリセルにマルチプレクサ１７が設けられている点において第４の実施形態に係る不揮発性半導体記憶装置と相違点を有する。また、本実施形態に係る不揮発性半導体記憶装置では、マルチプレクサ７の動作が第２の実施形態に係るマルチプレクサ７の動作と異なる。これにより、本実施形態に係る不揮発性半導体記憶装置は、メモリセル単位のデータ読出しを実現している。以下に、各構成部の接続関係について説明する。

ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、選択回路１０、メモリトランジスタ１およびメモリトランジスタ２の接続関係については第４の実施形態と同様であるので説明を省略する。

マルチプレクサ制御線ａＭＣＬ１〜ｎは、各列において列方向に延びるように配置される。マルチプレクサ制御線ｂＭＣＬ１〜ｎは、マルチプレクサ制御線ａＭＣＬ１〜ｎとペアとなって、各列において列方向に延びるように配置される。マルチプレクサ制御線ｃＭＣＬ１〜ｎは、各列において列方向に延びるように配置される。制御回路１１には、マルチプレクサ制御線ａＭＣＬ１〜ｎ、マルチプレクサ制御線ｂＭＣＬ１〜ｎおよびマルチプレクサ制御線ｃＭＣＬ１〜ｎが接続される。

マルチプレクサ７は、各メモリセルに配置される。当該マルチプレクサ７には、配置された列のマルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬが接続される。また、マルチプレクサ１７は、各メモリセルに配置される。当該マルチプレクサ１７は、配置された列のマルチプレクサ制御線ｃＭＣＬに接続される。

ここで、本実施形態に係る不揮発性半導体記憶装置の各構成部の役割について説明を行う。なお、ソース線ａＳＬ１〜ｎ、ソース線ｂＳＬ１〜ｎ、リード線ａＲＬ１〜ｎ、リード線ｂＲＬ１〜ｎ、選択回路１０、メモリトランジスタ１およびメモリトランジスタ２の役割については第４の実施形態と同様であるので説明を省略する。

マルチプレクサ７およびマルチプレクサ１７は、マルチプレクサ制御線ａＭＣＬ、マルチプレクサ制御線ｂＭＣＬおよびマルチプレクサ制御線ｃＭＣＬにより印加される電圧に応じて、ソース線ａＳＬとソース線ｂＳＬとメモリトランジスタ１とメモリトランジスタ２との接続関係を切り替える。具体的には、マルチプレクサ制御線ａＭＣＬ、マルチプレクサ制御線ｂＭＣＬおよびマルチプレクサ制御線ｃＭＣＬに相対的に高い電圧（以下、Ｈ電圧と称す）が印加された場合には、マルチプレクサ７およびマルチプレクサ１７は、ソース線ａＳＬに対してメモリトランジスタ１のソースおよびメモリトランジスタ２のゲートを接続すると共に、ソース線ｂＳＬに対してメモリトランジスタ１のドレインおよびメモリトランジスタ２のソースを接続する（以下、この接続関係をパラレル接続と称す）。また、マルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬに相対的に低い電圧（以下、Ｌ電圧と称す）が印加され、マルチプレクサ制御線ｃＭＣＬにＨ電圧が印加された場合には、マルチプレクサ７およびマルチプレクサ１７は、ソース線ａＳＬに対してメモリトランジスタ１のゲートおよびメモリトランジスタ２のソースを接続すると共に、ソース線ｂＳＬに対してメモリトランジスタ１のソースおよびメモリトランジスタ２のゲートを接続する（以下、この接続関係を第１のクロス接続と称す）。

また、マルチプレクサ制御線ａＭＣＬおよびｂＭＣＬにＨ電圧が印加されマルチプレクサ制御線ｃＭＣＬにＬ電圧が印加された場合には、マルチプレクサ７およびマルチプレクサ１７は、ソース線ａＳＬとメモリトランジスタ１のゲートおよびメモリトランジスタ２のソースとを接続すると共に、ソース線ｂＳＬとメモリトランジスタ１のソースおよびメモリトランジスタ２のゲートとを接続する。具体的には、マルチプレクサ７は、図５の上側の入力と上側の出力とを接続し、下側の入力と下側の出力とを接続する。さらに、マルチプレクサ１７は、図５の上側の入力と下側の出力とを接続し、下側の入力と上側の出力とを接続する（以下、この接続関係を第２のクロス接続と称す）。

また、マルチプレクサ制御線ａＭＣＬにＨ電圧が印加されマルチプレクサ制御線ｂＭＣＬおよびマルチプレクサｃＭＣＬにＬ電圧が印加された場合には、マルチプレクサ７およびマルチプレクサ１７は、ソース線ａＳＬとメモリトランジスタ１のゲートおよびメモリトランジスタ２のゲートとを接続する。さらに、ソース線ｂＳＬとメモリトランジスタ１のソースおよびメモリトランジスタ２のソースとの間を遮断状態にする。具体的には、マルチプレクサ７は、図５の上側の入力と上側の出力とを接続し、下側の入力と下側の出力とを遮断する。さらに、マルチプレクサ１７は、図５の上側の入力と下側の出力とを接続し、下側の入力と上側の出力とを接続する（以下、この接続関係を半遮断状態と称す）。

制御回路１１は、動作に応じて、マルチプレクサ制御線ａＭＣＬ、ｂＭＣＬおよびｃＭＣＬに所定の電圧を印加する。具体的には、制御回路１１は、データ“１”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ａＭＣＬ、ｂＭＣＬおよびｃＭＣＬにＨ電圧を印加する。また制御回路１１は、データ“０”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ａＭＣＬおよびｂＭＣＬにＬ電圧を印加すると共に、データ“０”を書き込むメモリセルの列に配置されたマルチプレクサ制御線ｃＭＣＬにＨ電圧を印加する。

また、制御回路１１は、読出し動作時には、全てのマルチプレクサ制御線ａＭＣＬにＨ電圧を印加し、読出し対象のメモリセルが配置された列のマルチプレクサ制御線ｂＭＣＬにＨ電圧を印加し、それ以外のマルチプレクサ制御線ｂＭＣＬにＬ電圧を印加する。さらに、制御回路１１は、全てのマルチプレクサ制御線ｃＭＣＬにＬ電圧を印加する。

差動回路８は、データの読出し動作時において、読出し対象のメモリセルのメモリトランジスタ１および２のドレイン電流の大小関係に基づいてデータの判定を行う。

以上のように構成された本実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明を行う。なお、当該不揮発性半導体記憶装置には、書き込み動作と読出し動作とが存在する。まず、書き込み動作について説明を行う。

書き込み動作は、メモリセル１行分のデータを同時に書き込む動作である。以下に、当該書き込み動作の一例として、ｎ行目に配置されたメモリセルにデータが書き込まれる動作について説明をする。なお、ｎ−１列目のメモリセルにデータ“０”が書き込まれ、ｎ列目のメモリセルにデータ“１”が書き込まれるものとする。

書き込み動作において、選択回路１０は、書き込み対象のメモリセルが配置された行のソース線ａＳＬｎに対して５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよび全てのソース線ｂＳＬに対して０Ｖの電圧を印加する。

さらに、制御回路１１は、データ“１”を書き込むメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬ、ｂＭＣＬおよびｃＭＣＬに対してＨ電圧を印加する。さらに、制御回路１１は、データ“０”を書き込むメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬおよびマルチプレクサ制御線ｂＭＣＬに対してＬ電圧を印加すると共に、データ“０”を書き込むメモリセルが配置された列のマルチプレクサ制御線ｃＭＣＬにＨ電圧を印加する。具体的には、制御回路１１は、マルチプレクサ制御線ａＭＣＬｎ−１およびｂＭＣＬｎ−１にＨ電圧を印加すると共に、マルチプレクサ制御線ｃＭＣＬｎ−１にＨ電圧を印加する。さらに、制御回路１１は、マルチプレクサ制御線ａＭＣＬｎおよびｂＭＣＬｎに対してＬ電圧を印加すると共に、マルチプレクサ制御線ｃＭＣＬｎに対してＨ電圧を印加する。

上記のように電圧が印加されることにより、マルチプレクサ７（ｎ、ｎ−１）およびマルチプレクサ１７（ｎ、ｎ−１）は、第１のクロス接続の状態となる。また、マルチプレクサ７（ｎ、ｎ）およびマルチプレクサ１７（ｎ、ｎ）は、パラレル接続の状態となる。その結果、メモリトランジスタ１（ｎ、ｎ−１）のソースには０Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ−１）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ−１）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。また、メモリトランジスタ２（ｎ、ｎ−１）のソースには５Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ−１）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ−１）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ１（ｎ、ｎ）のソースには５Ｖの電圧が印加され、メモリトランジスタ１（ｎ、ｎ）のゲートには０Ｖの電圧が印加される。これにより、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートに電子が注入されている場合には、ソースの電位に誘導されてファウアーノードハイム電流が発生し、浮遊ゲートから電子の放出が行われる。また、メモリトランジスタ２（ｎ、ｎ）のソースには０Ｖの電圧が印加され、メモリトランジスタ２（ｎ、ｎ）のゲートには５Ｖの電圧が印加される。これにより、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートに電子が注入されていない場合には、ファウアーノードハイム電流が発生し、ソースまたは基板から浮遊ゲートに電子の注入が行われる。以上のような動作により、ｎ行目のｎ−１列目のメモリセルには、データ“０”が書き込まれると共に、ｎ行目のｎ列目のメモリセルには、データ“１”が書き込まれる。

次に、データの読出し動作について説明を行う。本実施形態に係る不揮発性半導体記憶装置の読出し動作では、１セル行分のデータが差動回路８に読み出される。なお、ここでは、読出し動作の一例として、ｎ行目のｎ列目のデータが読み出されるものとする。ここで、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されているものとする。

読出し動作において、選択回路１０は、読出し対象のメモリセルが配置された行のソース線ａＳＬｎおよびｂＳＬｎに対して１．５Ｖの電圧を印加すると共に、残りのソース線ａＳＬおよびｂＳＬに対して０Ｖの電圧を印加する。さらに、制御回路１１は、読出し対象のメモリセルが配置された列のマルチプレクサ制御線ａＭＣＬおよびｂＭＣＬに対してＨ電圧を印加すると共に、残りのマルチプレクサ制御線ａＭＣＬに対してＨ電圧を印加し、残りのマルチプレクサ制御線ｂＭＣＬに対してＬ電圧を印加する。さらに、制御回路１１は、全てのマルチプレクサ制御線ｃＭＣＬに対してＬ電圧を印加する。

上記のように電圧が印加されることにより、読出し対象のメモリセルが配置された列のマルチプレクサ７（ｎ、ｎ）およびマルチプレクサ１７（ｎ、ｎ）は、第２のクロス接続の状態となる。一方、マルチプレクサ７（ｎ、ｎ）およびマルチプレクサ１７（ｎ、ｎ）以外のマルチプレクサ７およびマルチプレクサ１７は、半遮断状態となる。その結果、メモリトランジスタ１（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ２（ｎ、ｎ）のソースおよびゲートには１．５Ｖの電圧が印加される。また、メモリトランジスタ１（ｎ、ｎ）以外のメモリトランジスタ１のソースおよびメモリトランジスタ２（ｎ、ｎ）以外のメモリトランジスタ２のソースはハイインピーダンス状態となる。また、メモリトランジスタ１（ｎ、ｎ）以外のメモリトランジスタ１のゲートおよびメモリトランジスタ２（ｎ、ｎ）以外のメモリトランジスタ２のゲートには１．５Ｖの電圧が印加される。

ここで、ｎ行目のｎ列目のメモリセルには、データ“１”が記憶されている。そのため、メモリトランジスタ１（ｎ、ｎ）の浮遊ゲートには電子が注入されておらず、メモリトランジスタ２（ｎ、ｎ）の浮遊ゲートには電子が注入されている。そのため、リード線ａＲＬｎを流れる電流は、リード線ｂＲＬｎを流れる電流よりも大きくなる。差動回路８−ｎは、これらの電流の大小関係を判定することにより、データ判定を行う。ここでは、差動回路８は、読み出したデータがデータ“１”であると判定する。以上のような動作により、ｎ行目のデータが読み出される。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの書き込み動作前に消去動作を行う必要がないので、データの書き込み速度を向上させることが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、消去動作と書き込みと動作とが１つのステップで行われるようになるので、不揮発性半導体記憶装置の書き込み動作を簡単なものにできる。

また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態に係る不揮発性半導体記憶装置と同様に、データの誤読出しが低減される。

また、本実施形態に係る不揮発性半導体記憶装置では、書き込み動作時および読出し動作時において、書き込みまたは読出し対象のメモリセルが配置された行のソース線ａＳＬおよびｂＳＬにのみ電圧が印加される。その結果、不揮発性半導体記憶装置の消費電力を低減することが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置では、各メモリセル内に配置されるトランジスタを第１の実施形態よりも減らすことができる。その結果、不揮発性半導体記憶装置の回路規模を縮小することができる。

また、上述したように、本実施形態に係る不揮発性半導体記憶装置では、メモリセル単位でのデータ読出しが可能となるので、差動回路は、少なくとも１つあればよい。その結果、不揮発性半導体記憶装置の回路規模が縮小される。

ここで、第１〜第５の実施形態において用いられるメモリトランジスタ１および２の具体的なデバイス構成について図面を参照しながら説明する。図６は、メモリトランジスタ１および２のデバイス構造の一例を示した図である。

図６に示すメモリトランジスタは、浮遊ゲート１０１、制御用拡散領域１０２、ソース１０３およびドレイン１０４を備える。浮遊ゲート１０１は、半導体基板表面上にポリシリコンにより形成され、データ記憶のために電子を蓄積する役割を果たす。制御用拡散領域１０２は、半導体基板に不純物を注入することにより浮遊ゲート１０１に接触するように形成され、制御ゲートの役割を果たす。ソース１０３およびドレイン１０４は、半導体基板に不純物を注入することにより、浮遊ゲート１０１をはさむように半導体基板表面に形成される。

メモリトランジスタ１および２が図６に示すような構造をとることにより、浮遊ゲート１０１を１層のポリシリコンで構成することが可能となる。そのため、他のトランジスタ３〜６のゲート電極を形成する際に、浮遊ゲート１０１を同時に形成することができるようになる。その結果、浮遊ゲートを有するメモリトランジスタ１および２と、浮遊ゲートを有しないトランジスタ３〜６とを同時に形成することができるようになる。これにより、汎用性を向上させることができ、製造工程を簡略させることができ、さらに、製造コストを削減できるという効果が生じる。

ここで、書き換えの動作について、さらに詳しく説明する。図７は浮遊ゲートを有する一般的なトランジスタである。６０１はソース、６０２はドレイン、６０３は浮遊ゲート、６０４は制御ゲート、６０５は基板、６０６はトンネル酸化膜である。このようなトランジスタの浮遊ゲート６０３に電子を注入する時は、制御ゲート６０４に高い電圧、たとえば５Ｖを印加して、ソース６０１とドレイン６０２と基板６０５は０Ｖにすることにより、基板６０５から浮遊ゲート６０３への電界で、トンネル酸化膜６０６にファウアーノードハイム電流が流れることにより、電子の注入が行われる。また、電子の放出は、ソース６０１に高い電圧、たとえば５Ｖを印加して、制御ゲート６０４を０Ｖにすることにより、浮遊ゲート６０３からソース６０１への電界で、トンネル酸化膜６０６にファウアーノードハイム電流が流れることにより、電子の放出が行われる。

次に、書き換え時間について説明する。図８は酸化膜厚が５ｎｍの時のファウアーノードハイム電流が酸化膜に与えた電界に対するの経験的な関係を示したグラフである。電流量から書き換えに必要な時間は、容易に見積もることができる。

たとえば、浮遊ゲートの容量を０．１ｆＦ、書き換えに必要なＶｔ振幅幅を０．５Ｖ、浮遊ゲート−基板間の浮遊ゲート全体に対するカップリング容量比を０．８、トンネル酸化膜面積を０．０６μｍ、トンネル酸化膜厚を５ｎｍとすると、高電圧が５Ｖの時、ファウアーノードハイム電流は６×１０^-16Ａとなり、書き換えに必要な時間は５８３ｍｓとなる。高速な書き換えが要求される場合は、高電圧条件をより高い電圧に設定すればよい。たとえば７．５Ｖとすることにより、ファウアーノードハイム電流は１×１０^-11Ａとなり、書き換えに必要な時間は３．５μｓで書き換えができることになる。

ここで、メモリトランジスタの設計方法について図面を参照しながら説明する。図９は、電子が注入された状態のメモリトランジスタと電子が放出された状態のメモリトランジスタにおける閾値電圧の時間的変化を示した図である。縦軸は閾値電圧を示し、横軸は時間を示す。

図９に示すように、メモリトランジスタの閾値電圧は、時間経過に伴って電圧Ｖｉに近づいていく。そのため、データを記憶させた状態でメモリトランジスタ長時間放置した場合には、電子を注入したメモリトランジスタと電子が放出されたメモリトランジスタとの閾値の差が小さくなってしまう。その結果、データの読出しを正確に行うことが困難になる。

このような状況においてもデータを正確に読み出すためには、メモリトランジスタのゲートに電圧Ｖｉを印加するようにすればよい。ここで、電圧Ｖｉは、メモリトランジスタの構造により定まる値である。一方、ゲートに印加する電圧は、選択回路から供給される１．５Ｖの電圧である。そこで、回路設計者は、電圧Ｖｉが選択回路から供給される１．５Ｖと等しくなるようにメモリトランジスタを設計すればよい。これにより、メモリトランジスタが長時間放置されたとしても、データの読出しを正確に行うことが可能となる。

本発明に係る不揮発性半導体記憶装置は、短時間でデータの書き換えができると共に、誤読出しが生じにくい効果を有し、データを記憶する複数のメモリセルが行列状に配置された不揮発性半導体記憶装置等として有用である。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示した図 本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示した図 本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示した図 本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を示した図 本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を示した図 メモリトランジスタのデバイス構成の一例を示した図 浮遊ゲートを有する一般的なトランジスタを示した図 酸化膜厚が５ｎｍの時のファウアーノードハイム電流が酸化膜に与えた電界に対するの経験的な関係を示した図 電子が注入された状態のメモリトランジスタと電子が放出された状態のメモリトランジスタにおける閾値電圧の時間的変化を示した図 従来の不揮発性半導体記憶装置の構成を示した図

符号の説明

１ メモリトランジスタ
２ メモリトランジスタ
３ トランジスタ
４ トランジスタ
５ トランジスタ
６ トランジスタ
７ マルチプレクサ
８ 差動回路
１０ 選択回路
１１ 制御回路
２０ 選択回路
ａＲＬ リード線
ｂＲＬ リード線
ａＳＬ ソース線
ｂＳＬ ソース線
ａＷＬ ワード線
ｂＷＬ ワード線
ＭＣＬ マルチプレクサ制御線
ＭＣＬａ マルチプレクサ制御線
ＭＣＬｂ マルチプレクサ制御線
ＭＣＬｃ マルチプレクサ制御線
１０１ 浮遊ゲート
１０２ 制御用拡散領域
１０３ ソース
１０４ ドレイン
６０１ ソース
６０２ ドレイン
６０３ 浮遊ゲート
６０４ 制御ゲート
６０５ 基板
６０６ トンネル酸化膜

Claims (11)

1. データを記憶する複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
   各前記メモリセルは、それぞれが浮遊ゲートを有する第１および第２のメモリトランジスタを含み、
   行方向に延びるように配置され、データの書き込み動作時において第１の電圧が印加される複数の第１の配線と、
   各前記第１の配線とペアとなって行方向に延びるように配置され、データの書き込み動作時において前記第１の電圧よりも低い第２の電圧が印加される複数の第２の配線と、
   前記第１のメモリトランジスタと前記第２のメモリトランジスタと前記第１の配線と前記第２の配線との接続関係を切り替える切り替え部とを備え、
   前記切り替え部は、第１のタイプのデータが前記メモリセルに書き込まれる際には、前記第１の配線を前記第１のメモリトランジスタのゲートおよび前記第２のメモリトランジスタのソースに接続すると共に、前記第２の配線を前記第１のメモリトランジスタのソースおよび前記第２のメモリトランジスタのゲートに接続し、第２のタイプのデータが前記メモリセルに書き込まれる際には、前記第１の配線を前記第１のメモリトランジスタのソースおよび前記第２のメモリトランジスタのゲートに接続すると共に、前記第２の配線を前記第１のメモリトランジスタのゲートおよび前記第２のメモリトランジスタのソースに接続することを特徴とする、不揮発性半導体記憶装置。
2. 前記切り替え部は、
   各前記メモリセルに設けられ、前記第１の配線と前記第２の配線と前記第１のメモリトランジスタのソースと前記第２のメモリトランジスタのソースと前記第１のメモリトランジスタのゲートと前記第２のメモリトランジスタのゲートとの接続関係を切り替える複数の切り替え回路と、
   前記第１のタイプのデータが前記メモリセルに書き込まれる際には、前記第１の配線を前記第１のトランジスタのゲートおよび前記第２のトランジスタのソースに接続すると共に前記第２の配線を前記第２のトランジスタのゲートおよび前記第１のトランジスタのソースに接続するように当該メモリセルに対応する前記切り替え回路を制御し、前記第２のタイプのデータが前記メモリセルに書き込まれる際には、前記第１の配線を前記第２のトランジスタのゲートおよび前記第１のトランジスタのソースに接続すると共に前記第２の配線を前記第１のトランジスタのゲートおよび前記第２のトランジスタのソースに接続するように当該メモリセルに対応する当該切り替え回路を制御する制御部とを含む、請求項１に記載の不揮発性半導体記憶装置。
3. 前記切り替え部は、各列において列方向に延びるように配置され、配置された列に属する複数の前記切り替え回路に接続される複数の切り替え制御線をさらに含み、
   前記制御部は、データの書き込み時において、第１のタイプのデータが書き込まれるメモリセルに属する前記切り替え回路については、当該切り替え回路が接続された切り替え制御線を介して、前記第１の配線を前記第１のトランジスタのゲートおよび前記第２のトランジスタのソースに接続させると共に、前記第２の配線を前記第２のトランジスタのゲートおよび前記第１のトランジスタのソースに接続させ、第２のタイプのデータが書き込まれるメモリセルに属する前記切り替え回路については、当該切り替え回路が接続された前記切り替え制御線を介して、前記第１の配線を前記第２のトランジスタのゲートおよび前記第１のトランジスタのソースに接続させると共に、前記第２の配線を前記第１のトランジスタのゲートおよび前記第２のトランジスタのソースに接続させることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
4. 前記メモリセルにデータを書き込む際に、全ての前記第１の配線に前記第１の電圧を印加すると共に、全ての前記第２の配線に前記第２の電圧を印加する選択部をさらに備え、
   前記切り替え部は、
   各前記第１のトランジスタのソースと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第１のスイッチ素子と、
   各前記第１のトランジスタのゲートと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第２のスイッチ素子と、
   各前記第２のトランジスタのソースと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第３のスイッチ素子と、
   各前記第２のトランジスタのゲートと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第４のスイッチ素子と、
   各行において行方向に延びるように配置され、配置された行に属する前記第１のスイッチと各前記第３のスイッチとに接続される複数の第１の制御線と、
   各行において行方向に延びるように配置され、配置された行に属する前記第２のスイッチと各前記第４のスイッチとに接続される複数の第２の制御線と、
   各前記第１、第２、第３および第４のスイッチ素子の導通状態と遮断状態とを制御する制御線選択部とをさらに含み、
   前記制御線選択部は、データの書き込み時において、データの書き込み対象の前記メモリセルが属する行に配置された前記第１の制御線と前記第２の制御線とを介して、データの書き込み対象のメモリセルに属する前記第１、第２、第３および第４のスイッチ素子を導通状態に制御することを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
5. 前記メモリセルにデータを書き込む際に、データの書き込み対象の前記メモリセルが属する行に配置された前記第１の配線にのみ前記第１の電圧を印加すると共に、当該第１の配線に対してペアとなっている前記第２の配線のみに前記第２の電圧を印加する選択部をさらに備える、請求項２に記載の不揮発性半導体装置。
6. 前記メモリセルからデータが読み出される際に、読出し対象の前記メモリセルが属する行に配置された前記第１および第２の配線に第３の電圧を印加する選択部と、
   前記選択部が第３の電圧を印加した際に、前記第１のメモリトランジスタのドレイン電流と前記第２のメモリトランジスタのドレイン電流とに基づいて、データ判定する差動増幅回路とをさらに備える、請求項２に記載の不揮発性半導体記憶装置。
7. 前記切り替え部は、
   各前記第１のトランジスタのソースと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第１のスイッチ素子と、
   各前記第１のトランジスタのゲートと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第２のスイッチ素子と、
   各前記第２のトランジスタのソースと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第３のスイッチ素子と、
   各前記第２のトランジスタのゲートと前記切り替え回路との間を導通状態と遮断状態とに切り替える複数の第４のスイッチ素子と、
   各行において列方向に延びるように配置され、配置された列に属する前記第１のスイッチと各前記第３のスイッチとに接続される複数の第１の制御線と、
   各行において行方向に延びるように配置され、配置された行に属する前記第２のスイッチと各前記第４のスイッチとに接続される複数の第２の制御線と、
   各前記第１、第２、第３および第４のスイッチ素子の導通状態と遮断状態とを制御する制御線選択部とをさらに含み、
   前記制御線選択部は、データの読出し時において、データの読出し対象の前記メモリセルが属する列に配置された前記第１の制御線およびデータの読出し対象の前記メモリセルが属する行に配置された前記第２の制御線とを介して、データの読出し対象の前記メモリセルに属する前記第１、第２、第３および第４のスイッチ素子を導通状態に制御することを特徴とする、請求項６に記載の不揮発性半導体記憶装置。
8. 各前記切り替え回路は、前記第１のメモリトランジスタのソースと前記第２のメモリトランジスタのソースと前記第１のメモリトランジスタのゲートと前記第２のメモリトランジスタのゲートとの間を遮断状態にすることができ、
   前記制御部は、前記メモリセルからデータが読み出される際に、読出し対象ではないメモリセルが配置された列の前記切り替え回路の前記第１のメモリトランジスタのソースと前記第２のメモリトランジスタのソースと前記第１のメモリトランジスタのゲートと前記第２のメモリトランジスタのゲートとの間を遮断状態にすることを特徴とする、請求項６に記載の不揮発性半導体記憶装置。
9. 前記第１のメモリトランジスタの前記浮遊ゲートおよび前記第２のメモリトランジスタの前記浮遊ゲートは、前記メモリセルの半導体基板上に形成されており、
   前記第１のメモリトランジスタおよび前記第２のメモリトランジスタは、
   前記浮遊ゲートを挟んだ状態で前記半導体基板表面に形成された拡散層と、
   前記浮遊ゲートに接触するように前記半導体基板表面に形成された制御ゲートとを含む、請求項１に記載の不揮発性半導体記憶装置。
10. 前記第１のタイプのデータがメモリセルに書き込まれる場合には、前記第１のメモリトランジスタの浮遊ゲートに電子が注入されると共に、前記第２のメモリトランジスタの浮遊ゲートから電子が放出され、
    前記第２のタイプのデータがメモリセルに書き込まれる場合には、前記第１のメモリトランジスタの浮遊ゲートから電子が放出されると共に、前記第２のメモリトランジスタの浮遊ゲートに電子が注入されることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
11. 各前記第１および第２のメモリセルの閾値は、放置された場合に所定の閾値に収束し、
    各前記第１および第２のメモリセルは、前記所定の閾値が前記第３の電圧と略等しくなる構造を有することを特徴とする、請求項６に記載の不揮発性半導体記憶装置。
    
    
    

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