JP4932446B2 - メモリ回路及びメモリ回路の動作制御方法 - Google Patents

Description

本発明は、不揮発性メモリをなすメモリ回路に関し、特に、単一ポリ不揮発性メモリをなすメモリ回路及びメモリ回路の動作制御方法に関する。

ＣＭＯＳプロセスで簡単に不揮発性メモリを作りこむことのできるものとして単一ポリ不揮発性メモリがあった（例えば、特許文献１参照。）。単一ポリ不揮発性メモリで構成されたメモリセルは１層ポリシリコンＰチャネルメモリトランジスタで構成され、メモリトランジスタの初期のしきい値電圧ＶＴＨは浅いディプリージョンになっており、フローティングゲートに電子を注入することによりメモリトランジスタのしきい値電圧ＶＴＨはより深いディプリージョンになる。すなわち、メモリセル電流は、書き込み状態では大きくなり、未書き込み状態では書き込み状態時よりも小さくなる。このことから、メモリセル電流の大小によって論理値「０」と「１」を区別する。このようなことから、メモリセルは、データ読み出し時には、該メモリセルに書き込まれている論理値に関係なく、常にセル電流が流れている。

通常、不揮発性メモリの使用用途として最も多いのはＯＴＰ等のメモリデバイスである。このようなメモリデバイスでは、メモリセルをマトリックス状に並べ、データ読み出し時のみにメモリセルを読み出し回路に接続する。メモリセル内の情報の読み出しが終了した後は、再びメモリセルを読み出し回路から切り離し、読み出したデータは読み出し回路でラッチされる。
一方、不揮発性メモリの異なる用途として、集積回路内の回路ブロックの設定や構成を切り替える部分に使用する場合がある。具体的には、メモリデバイス等における欠陥ビットの救済のためのアドレス切替回路や、アナログデバイスにおける回路の条件設定等の切替スイッチ等に不揮発性メモリを使用している。

このような用途に不揮発性メモリを使用する場合の読み出し回路としては、図２に示すような回路が一般的である。
図２において、メモリトランジスタ１０９及び１１０は対になっており、メモリトランジスタ１０９が論理値「０」のときはメモリトランジスタ１１０が論理値「１」になるようにデータが書き込まれる。
特開２００４−２８１９７１号公報

図２の不揮発性メモリが前記単一ポリ不揮発性メモリである場合、メモリセルをなすメモリトランジスタ１０９及び１１０は、論理値「０」と「１」にかかわらず常にセル電流が流れているため、読み出し回路全体の動作電流が常時流れることになり、集積回路内の回路ブロックの設定や構成を切り替える部分に不揮発性メモリを使用する場合、常時電流が流れることは好ましくなかった。

本発明は、このような問題を解決するためになされたものであり、メモリセルを構成するＰチャネル１層ポリシリコンを使用した１対のメモリトランジスタの両方に常時電流を流すことなく、メモリセルに書き込まれたデータの読み出しを行うことができるメモリ回路及びメモリ回路の動作制御方法を得ることを目的とする。

この発明に係るメモリ回路は、不揮発性メモリをなすメモリ回路において、
単一ポリフローティングゲートを有する１層ポリシリコンＰＭＯＳトランジスタからなる１対のメモリトランジスタ、及び入力された制御信号に応じて該各メモリトランジスタのソースに所定の第１電圧を入力するスイッチ回路を有するメモリセル部と、
前記各メモリトランジスタに書き込まれた論理値を読み出すデータ読み出し時に、前記各メモリトランジスタのソースに前記所定の第１電圧よりも小さい第２電圧をそれぞれ入力する読み出し回路部と、
前記データ書き込み時に、前記各メモリトランジスタのドレインに接続する電圧を制御して該各メモリトランジスタの各フローティングゲートへのホットチャンネルエレクトロンの注入制御を行い、前記各メモリトランジスタへの論理値の書き込みを行う書き込み回路部と、
を備え、
前記各メモリトランジスタのサブストレートゲートにはそれぞれ前記第１電圧が入力され、前記各メモリトランジスタに論理値を書き込むデータ書き込み時には、前記読み出し回路部は、前記各メモリトランジスタの各ソースへの前記第２電圧の入力をそれぞれ遮断すると共に、前記スイッチ回路は、前記各メモリトランジスタの各ソースに前記第１電圧をそれぞれ入力し、前記データ読み出し時には、前記スイッチ回路は、前記各メモリトランジスタの各ソースへの前記第１電圧の入力をそれぞれ遮断すると共に、前記読み出し回路部は、前記各メモリトランジスタの各ソースへ前記第２電圧をそれぞれ入力するものである。

具体的には、前記読み出し回路部は、
データ読み出し時にオンし、対応する前記メモリトランジスタのソースに、前記第１電圧を電圧降下させて生成した前記第２電圧を入力する各第１のＮＭＯＳトランジスタと、
対応する前記メモリトランジスタのドレインと前記第２電圧よりも小さい所定の第３電圧との間に接続され、ゲートが相対するメモリトランジスタのドレインに接続された各第２のＮＭＯＳトランジスタと、
を備えるようにした。

また、具体的には、前記スイッチ回路は、対応する前記メモリトランジスタのソースと前記第１電圧との間に接続され、ゲートにデータ書き込み制御信号が入力された各ＰＭＯＳトランジスタで構成されるようにした。

また、この発明に係るメモリ回路の動作制御方法は、単一ポリフローティングゲートを有する１層ポリシリコンＰＭＯＳトランジスタからなる１対のメモリトランジスタを有するメモリセルを備えた不揮発性メモリをなすメモリ回路の動作制御方法において、
前記各メモリトランジスタのサブストレートゲートにはそれぞれ所定の第１電圧が入力され、
前記各メモリトランジスタに論理値を書き込むデータ書き込み時に、前記各メモリトランジスタのドレインに接続する電圧を制御して該各メモリトランジスタの各フローティングゲートへのホットチャンネルエレクトロンの注入制御を行い、前記各メモリトランジスタへの論理値の書き込みを行い、
前記データ書き込み時に、前記各メモリトランジスタの各ソースへの前記第１電圧よりも小さい第２電圧の入力をそれぞれ遮断すると共に、前記各メモリトランジスタの各ソースに前記第１電圧をそれぞれ入力し、
前記各メモリトランジスタに書き込まれた論理値を読み出すデータ読み出し時には、前記各メモリトランジスタの各ソースへの前記第１電圧の入力をそれぞれ遮断すると共に、前記各メモリトランジスタの各ソースへ前記第２電圧をそれぞれ入力するようにした。

本発明のメモリ回路及びメモリ回路の動作制御方法によれば、前記各メモリトランジスタのサブストレートゲートにはそれぞれ前記第１電圧が入力され、前記各メモリトランジスタに論理値を書き込むデータ書き込み時に、前記各メモリトランジスタの各ソースへの前記第２電圧の入力をそれぞれ遮断すると共に、前記各メモリトランジスタの各ソースに前記第１電圧をそれぞれ入力し、前記各メモリトランジスタに書き込まれた論理値を読み出すデータ読み出し時には、前記各メモリトランジスタの各ソースへの前記第１電圧の入力をそれぞれ遮断すると共に、前記各メモリトランジスタの各ソースへ前記第２電圧をそれぞれ入力するようにした。

このことから、フローティングゲートに電荷を蓄えることにより異なる複数のしきい値電圧状態になることができ、第１のしきい値電圧のときに相対的に小さい第１のオン電流と、第２のしきい値電圧のときに該第１のオン電流よりも大きい第２のオン電流を流すことのできる不揮発性メモリにおいて、データ書き込み時には、メモリトランジスタのソースとサブストレートゲートの電圧差をなくしてバックゲート効果を小さくし、データ読み出し時にはメモリトランジスタのソースとサブストレートゲートの電圧差を大きくすることによってバックゲート効果によリメモリトランジスタのしきい値電圧を大きくして、前記第１のしきい値電圧のメモリトランジスタをオフさせるトランジスタとして、前記第２のしきい値電圧のメモリトランジスタをオンさせるトランジスタとしてデータ読み出しを行うことができ、メモリセルを構成するＰチャネル１層ポリシリコンを使用した１対のメモリトランジスタの両方に常時電流を流すことなく、メモリセルに書き込まれたデータの読み出しを行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるメモリ回路の回路例を示した図である。なお、本発明は１つ以上のメモリセルを有する場合に適用することができるが、図１では、説明を分かりやすくするために１つのメモリセルを有する場合を例にして示している。
図１において、メモリ回路１は、Ｐチャネル１層ポリシリコンを用いたＣＭＯＳプロセスと親和性の高いメモリセル２と、メモリセル２からデータ読み出しを行う読み出し回路３と、メモリセル２へのデータ書き込みを行う書き込み回路４とを備えている。

メモリセル２は、フローティングゲートを有する１対の１層ポリシリコンＰチャネルメモリトランジスタ（以下、メモリトランジスタと呼ぶ）１１，１２、及びＰＭＯＳトランジスタ１３，１４で構成され、読み出し回路３は、ＮＭＯＳトランジスタ１５〜１８及びインバータ１９で構成されている。なお、メモリセル２はメモリセル部をなすと共にＰＭＯＳトランジスタ１３及び１４はスイッチ回路をなす、また、ＮＭＯＳトランジスタ１５及び１６はそれぞれ第１のＮＭＯＳトランジスタをなし、ＮＭＯＳトランジスタ１７及び１８はそれぞれ第２のＮＭＯＳトランジスタをなす。

電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ１３、メモリトランジスタ１１及びＮＭＯＳトランジスタ１７が直列に接続されると共に、ＰＭＯＳトランジスタ１４、メモリトランジスタ１２及びＮＭＯＳトランジスタ１８が直列に接続されている。また、電源電圧ＶＤＤと、ＰＭＯＳトランジスタ１３及びメモリトランジスタ１１の接続部との間にはＮＭＯＳトランジスタ１５が接続され、電源電圧ＶＤＤと、ＰＭＯＳトランジスタ１４及びメモリトランジスタ１２の接続部との間にはＮＭＯＳトランジスタ１６が接続されている。ＰＭＯＳトランジスタ１３と１４との各ゲートは接続され、該接続部にはライトイネーブル信号ＷＲが入力され、ＮＭＯＳトランジスタ１５と１６との各ゲートは接続され、該接続部にはリードイネーブル信号ＲＤが入力されている。

メモリトランジスタ１１とＮＭＯＳトランジスタ１７との接続部は、ＮＭＯＳトランジスタ１８のゲート及び書き込み回路４にそれぞれ接続され、メモリトランジスタ１２とＮＭＯＳトランジスタ１８との接続部は、ＮＭＯＳトランジスタ１７のゲート、インバータ１９の入力端及び書き込み回路４にそれぞれ接続されている。インバータ１９の出力端は、読み出し回路３の出力端をなしている。
メモリトランジスタ１１，１２及びＰＭＯＳトランジスタ１３，１４の各サブストレートゲート（バックゲートともいう）はそれぞれ電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１５〜１８の各サブストレートゲートはそれぞれ接地電圧に接続されている。

このような構成において、まず、メモリセル２にデータを書き込む場合について説明する。
データ書き込み時には、リードイネーブル信号ＲＤ及びライトイネーブル信号ＷＲがそれぞれロー（Ｌｏｗ）レベルになり、ＮＭＯＳトランジスタ１５及び１６がそれぞれオフして遮断状態になると共にＰＭＯＳトランジスタ１３及び１４がそれぞれオンして導通状態になり、メモリトランジスタ１１及び１２の各ソースに電源電圧ＶＤＤがそれぞれ入力される。この状態で、書き込み回路４は、メモリトランジスタ１１又は１２の内、いずれか一方のメモリトランジスタに論理値「１」を書き込み他方のメモリトランジスタに論理値「０」を書き込む。

例えば、メモリセル２に論理値「１」を書き込む場合、メモリトランジスタ１１のドレイン及びＮＭＯＳトランジスタ１８のゲートをそれぞれ電源電圧ＶＤＤに接続すると共にメモリトランジスタ１２のドレイン及びＮＭＯＳトランジスタ１７のゲートをそれぞれ接地電圧に接続する。このため、ＮＭＯＳトランジスタ１７がオフして遮断状態になると共にＮＭＯＳトランジスタ１８がオンして導通状態になり、ドレインが接地電圧に接続されたメモリトランジスタ１２は、フローティングゲートにホットチャンネルエレクトロンが注入され深いディプリージョンになりしきい値電圧の絶対値が小さくなる。また、ドレインが電源電圧ＶＤＤに接続されたメモリトランジスタ１１は、浅いディプリージョンになりしきい値電圧の絶対値が大きくなる。

次に、メモリセル２からデータを読み出す場合について説明する。
データ読み出し時には、リードイネーブル信号ＲＤ及びライトイネーブル信号ＷＲがそれぞれハイ（Ｈｉｇｈ）レベルになり、ＮＭＯＳトランジスタ１５及び１６がそれぞれオンするが、メモリトランジスタ１１及び１２のソース電圧は、リードイネーブル信号ＲＤの電圧からＮＭＯＳトランジスタ１５及び１６のしきい値電圧ＶＴＨ分だけ低下した電圧になる。したがって、メモリトランジスタ１１及び１２は、ソース電圧よりも基板電圧の方が大きくなり、バックゲート効果によってしきい値電圧ＶＴＨが大きくなる。

このようなことから、リードイネーブル信号ＲＤの電圧を調整することにより、メモリトランジスタ１１及び１２において、一方をエンハンス状態、もう一方をディプリージョン状態にすることができる。例えば、メモリトランジスタ１１にデータが書き込まれ、メモリトランジスタ１２はデータ未書き込み状態であれば、データ読み出し時に、メモリトランジスタ１１をオンさせ、メモリトランジスタ１２をオフさせて電流が流れない状態にして、メモリトランジスタ１１に書き込まれたデータを読み出すことができる。また、例えば、メモリトランジスタ１１がオンすると、ＮＭＯＳトランジスタ１７がオフすると共にＮＭＯＳトランジスタ１８がオンし、メモリトランジスタ１１及び１２の両方に常時電流を流すことなくデータを読み出すことができる。

このように、本第１の実施の形態におけるメモリ回路は、データ読み出し時に、リードイネーブル信号ＲＤの電圧を調整することにより、メモリトランジスタ１１及び１２において、一方をエンハンス状態、もう一方をディプリージョン状態にすることができ、メモリセルを構成するＰチャネル１層ポリシリコンを使用した１対のメモリトランジスタの両方に常時電流を流すことなく、メモリセルに書き込まれたデータの読み出しを行うことができる。

本発明の第１の実施の形態におけるメモリ回路の回路例を示した図である。 従来のメモリ回路の回路例を示した図である。

符号の説明

１ メモリ回路
２ メモリセル
３ 書き込み回路
４ 読み出し回路
１１，１２ メモリトランジスタ
１３，１４ ＰＭＯＳトランジスタ
１５〜１８ ＮＭＯＳトランジスタ
１９ インバータ

Claims (4)

1. 不揮発性メモリをなすメモリ回路において、
   単一ポリフローティングゲートを有する１層ポリシリコンＰＭＯＳトランジスタからなる１対のメモリトランジスタ、及び入力された制御信号に応じて該各メモリトランジスタのソースに所定の第１電圧を入力するスイッチ回路を有するメモリセル部と、
   前記各メモリトランジスタに書き込まれた論理値を読み出すデータ読み出し時に、前記各メモリトランジスタのソースに前記所定の第１電圧よりも小さい第２電圧をそれぞれ入力する読み出し回路部と、
   前記データ書き込み時に、前記各メモリトランジスタのドレインに接続する電圧を制御して該各メモリトランジスタの各フローティングゲートへのホットチャンネルエレクトロンの注入制御を行い、前記各メモリトランジスタへの論理値の書き込みを行う書き込み回路部と、
   を備え、
   前記各メモリトランジスタのサブストレートゲートにはそれぞれ前記第１電圧が入力され、前記各メモリトランジスタに論理値を書き込むデータ書き込み時には、前記読み出し回路部は、前記各メモリトランジスタの各ソースへの前記第２電圧の入力をそれぞれ遮断すると共に、前記スイッチ回路は、前記各メモリトランジスタの各ソースに前記第１電圧をそれぞれ入力し、前記データ読み出し時には、前記スイッチ回路は、前記各メモリトランジスタの各ソースへの前記第１電圧の入力をそれぞれ遮断すると共に、前記読み出し回路部は、前記各メモリトランジスタの各ソースへ前記第２電圧をそれぞれ入力することを特徴とするメモリ回路。
2. 前記読み出し回路部は、
   データ読み出し時にオンし、対応する前記メモリトランジスタのソースに、前記第１電圧を電圧降下させて生成した前記第２電圧を入力する各第１のＮＭＯＳトランジスタと、
   対応する前記メモリトランジスタのドレインと前記第２電圧よりも小さい所定の第３電圧との間に接続され、ゲートが相対するメモリトランジスタのドレインに接続された各第２のＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項１記載のメモリ回路。
3. 前記スイッチ回路は、対応する前記メモリトランジスタのソースと前記第１電圧との間に接続され、ゲートにデータ書き込み制御信号が入力された各ＰＭＯＳトランジスタで構成されることを特徴とする請求項１又は２記載のメモリ回路。
4. 単一ポリフローティングゲートを有する１層ポリシリコンＰＭＯＳトランジスタからなる１対のメモリトランジスタを有するメモリセルを備えた不揮発性メモリをなすメモリ回路の動作制御方法において、
   前記各メモリトランジスタのサブストレートゲートにはそれぞれ所定の第１電圧が入力され、
   前記各メモリトランジスタに論理値を書き込むデータ書き込み時に、前記各メモリトランジスタのドレインに接続する電圧を制御して該各メモリトランジスタの各フローティングゲートへのホットチャンネルエレクトロンの注入制御を行い、前記各メモリトランジスタへの論理値の書き込みを行い、
   前記データ書き込み時に、前記各メモリトランジスタの各ソースへの前記第１電圧よりも小さい第２電圧の入力をそれぞれ遮断すると共に、前記各メモリトランジスタの各ソースに前記第１電圧をそれぞれ入力し、
   前記各メモリトランジスタに書き込まれた論理値を読み出すデータ読み出し時には、前記各メモリトランジスタの各ソースへの前記第１電圧の入力をそれぞれ遮断すると共に、前記各メモリトランジスタの各ソースへ前記第２電圧をそれぞれ入力することを特徴とするメモリ回路の動作制御方法。

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