JP6994296B2

JP6994296B2 - 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法

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Publication number: JP6994296B2
Application number: JP2016162756A
Authority: JP
Inventors: 真安田; 淳竹内; 泰示江間
Original assignee: ユナイテッド・セミコンダクター・ジャパン株式会社
Priority date: 2016-08-23
Filing date: 2016-08-23
Publication date: 2022-01-14
Anticipated expiration: 2036-08-23
Also published as: JP2018032451A

Description

本発明は、不揮発性記憶装置及び不揮発性記憶装置のプログラム方法に関する。

不揮発性記憶装置の１つとして、電気ヒューズを用いた不揮発性記憶装置（ヒューズＲＯＭ（Read Only Memory）などと呼ばれることもある）がある。電気ヒューズを用いた不揮発性記憶装置は、１回のみ書き込み可能なＯＴＰ（One Time Programmable）メモリの一種である。電気ヒューズを用いた不揮発性記憶装置では電気ヒューズが切断されているか否かを検出するためのセンス回路と、検出結果に対応する記憶内容（０または１）を保持する保持回路が用いられる。

なお、ゲート電極の側壁に接するように設けられた側壁絶縁膜にキャリア（ホール（正孔）や電子）を蓄積することによって情報を記憶するメモリトランジスタが提案されている。

特開２００４－３３５０２７号公報

電気ヒューズを用いた不揮発性記憶装置は、上記のようにセンス回路や保持回路を含み、回路面積が大きくなってしまうという問題があった。

１つの実施態様では、不揮発性記憶装置は、第１のメモリトランジスタと、第２のメモリトランジスタとを備える。第１のメモリトランジスタは、第１のゲートに供給される第１の電圧に基づきオン状態となる。そして、第１のメモリトランジスタは、第１のソース及び第１のドレインの一方に供給される第１の電源電圧及び第１の電源電圧よりも小さい第２の電源電圧の一方に基づく出力電圧を、第１のソース及び第１のドレインの他方から出力する。第２のメモリトランジスタは、第１のメモリトランジスタと同じ導電型であり、第１のソース及び第１のドレインの他方に、第２のソース及び第２のドレインの一方が接続されている。そして、第２のメモリトランジスタは、第２のソース及び第２のドレインの他方に第１の電源電圧及び第２の電源電圧の他方が供給され、第２のゲートに第１の電圧が供給されたときオフ状態となるようにプログラムされている。

また、１つの実施態様では、不揮発性記憶装置のプログラム方法が提供される。不揮発性記憶装置は、第１のメモリトランジスタと、第１のメモリトランジスタと同じ導電型であり第１のメモリトランジスタの第１のソース及び第１のドレインの一方に第２のソース及び第２のドレインの一方を接続した第２のメモリトランジスタとを含む。そして、不揮発性記憶装置のプログラム方法では、制御回路が、不揮発性記憶装置に第１の値をプログラムするとき、第１のソース及び第１のドレインの他方、及び第１のメモリトランジスタの第１のゲートに第１の電圧を供給する。そして、制御回路が、第１のソース及び第１のドレインの一方に第１の電圧よりも小さい第２の電圧を供給してプログラムを行う。また、制御回路が、不揮発性記憶装置に第２の値をプログラムするとき、第２のソース及び第２のドレインの一方、及び第２のメモリトランジスタの第２のゲートに第１の電圧を供給する。そして、制御回路が、第１のソース及び第１のドレインの他方に第２の電圧を供給してプログラムを行う。

不揮発性記憶装置の回路面積を縮小できる。

第１の実施の形態の不揮発性記憶装置の一例を示す図である。 “１”データ読み出し状態の不揮発性記憶装置の一例を示す図である。第２の実施の形態の不揮発性記憶装置の一例を示す図である。メモリトランジスタの一例を示す断面図である。メモリトランジスタのドレイン電流とゲート電圧との一例の関係を示す図である。メモリトランジスタのプログラム時に供給される電圧の一例を示す図である（その１）。メモリトランジスタのプログラム時に供給される電圧の一例を示す図である（その２）。制御回路の一例を示す図である。スイッチ回路の一例を示す図である。メモリトランジスタのプログラム時に供給される電圧の他の例を示す図である。制御回路の他の例を示す図である。不揮発性記憶装置のプログラム方法の一例の流れを示すフローチャートである。ヒューズＲＯＭの一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の不揮発性記憶装置の一例を示す図である。

不揮発性記憶装置１０は、同じ導電型（ｎチャネル型またはｐチャネル型）の２つのメモリトランジスタ１１，１２を有する。以下では、メモリトランジスタ１１，１２は、側壁絶縁膜を記憶領域１１ａ，１２ａとしたｎチャネル型のメモリトランジスタであるものとして説明する。

また、図１の例では、メモリトランジスタ１２は、読み出し時に供給されるリード用の制御電圧（以下リード用制御電圧という）がゲートに印加されたときにドレイン電流が流れない状態、つまり、オフ状態（遮断状態）になるようにプログラムされている。メモリトランジスタ１２をオフ状態になるようにプログラムするには、記憶領域１２ａをキャリアである電子が注入された状態（プログラム状態）とすればよい。記憶領域１２ａにキャリアを注入することで、メモリトランジスタ１２の閾値電圧（オン状態になる閾値）が上昇する。そのため、リード用制御電圧を、メモリトランジスタ１２の閾値電圧よりも小さく、メモリトランジスタ１１の閾値電圧よりも大きくすることで、メモリトランジスタ１１がリード用制御電圧によってオンしても、メモリトランジスタ１２はオンしない。たとえば、リード用制御電圧は、１．０～１．５Ｖである（ただ、この値に限定されるものではない）。

メモリトランジスタ１１，１２は直列に接続されている。すなわち、メモリトランジスタ１１のソースまたはドレインの一方は、メモリトランジスタ１２のソースまたはドレインの一方に接続されている。図１では、メモリトランジスタ１１，１２の接続点としてノード１３が示されている。

メモリトランジスタ１１は、不揮発性記憶装置１０からのデータの読み出し時には、ゲートに供給されるリード用制御電圧に基づきオン状態となる。そして、メモリトランジスタ１１は、ソースから供給される電源電圧ＶＳＳに基づく出力電圧を、ドレインから出力する。

メモリトランジスタ１１がオン状態になると、メモリトランジスタ１１のドレイン電位であるノード１３の電位は、ほぼ電源電圧ＶＳＳとなる。そのため、図１の例では、メモリトランジスタ１１のドレインから出力される出力電圧は、電源電圧ＶＳＳであるものとしている。電源電圧ＶＳＳは、基準電源電圧であり、たとえば、０Ｖである（ただ、この値に限定されるものではない）。以下、電源電圧ＶＳＳである出力電圧が出力されている状態を、“０”データ読み出し状態という。

一方、メモリトランジスタ１２は、ゲートにリード用制御電圧が供給されており、ドレインに電源電圧ＶＤＤが供給されているが、前述した理由によりオフ状態である。
なお、電源電圧ＶＤＤ、電源電圧ＶＳＳ、リード用制御電圧は、たとえば、図示しない制御回路から供給される。制御回路の例については後述する。

メモリトランジスタ１２の代わりに、メモリトランジスタ１１がオフ状態にプログラムされているときは、不揮発性記憶装置１０からのデータの読み出し時に、ほぼ電源電圧ＶＤＤとなる出力電圧が得られる（以下では電源電圧ＶＤＤとなるものとして説明する）。以下、電源電圧ＶＳＳである出力電圧が出力されている状態である“０”データ読み出し状態に対して、電源電圧ＶＤＤである出力電圧が出力されている状態を、“１”データ読み出し状態という。

図２は、“１”データ読み出し状態の不揮発性記憶装置の一例を示す図である。
図２では、メモリトランジスタ１１は、リード用制御電圧がゲートに印加されたときにドレイン電流が流れない状態、つまり、オフ状態（遮断状態）になるようにプログラムされている。メモリトランジスタ１１をオフ状態になるようにプログラムするには、記憶領域１１ａをキャリアである電子が注入された状態（プログラム状態）とすればよい。記憶領域１１ａにキャリアを注入することで、メモリトランジスタ１１の閾値電圧が上昇する。そのため、リード用制御電圧を、メモリトランジスタ１１の閾値電圧よりも小さく、メモリトランジスタ１２の閾値電圧よりも大きくすることで、メモリトランジスタ１２がリード用制御電圧によってオンしても、メモリトランジスタ１１はオンしない。

なお、メモリトランジスタ１１，１２のプログラム状態の閾値電圧を同程度にし、メモリトランジスタ１１，１２の非プログラム状態の閾値電圧を同程度にすれば、リード用制御電圧は、“０”，“１”の両データ読み出し状態で同じにすることができる。

不揮発性記憶装置１０からのデータの読み出し時には、前述のように電源電圧ＶＤＤ、電源電圧ＶＳＳ、リード用制御電圧が供給される。このとき、メモリトランジスタ１２は、ゲートに供給されるリード用制御電圧に基づきオン状態となる。そして、メモリトランジスタ１２は、ドレインから供給される電源電圧ＶＤＤに基づく出力電圧を、ソースから出力する。メモリトランジスタ１１は、ゲートにリード用制御電圧が供給されており、ソースに電源電圧ＶＳＳが供給されているが、前述した理由によりオフ状態である。

メモリトランジスタ１２がオン状態になると、メモリトランジスタ１２のソース電位であるノード１３の電位は、ほぼ電源電圧ＶＤＤとなる。そのため、図２の例では、メモリトランジスタ１２のソースから出力される出力電圧は、電源電圧ＶＤＤであるものとしている。つまり、不揮発性記憶装置１０は、“１”データ読み出し状態となる。電源電圧ＶＤＤは、電源電圧ＶＳＳより大きい電圧であり、たとえば、０．５Ｖである（ただ、この値に限定されるものではない）。

以上のように第１の実施の形態の不揮発性記憶装置１０は、直列に接続された同一導電型の２つのメモリトランジスタ１１，１２の一方がオフ状態にプログラムされている。そのため、読み出し時には、メモリトランジスタ１１，１２のゲートにリード用制御電圧が供給されることにより、一方がオン状態となり他方がオフ状態となる。そして、オン状態となるメモリトランジスタの一端（ソースまたはドレインの一方）に供給される電源電圧（ＶＤＤまたはＶＳＳ）に基づく出力電圧がそのメモリトランジスタの他端（ソースまたはドレインの他方）から読み出しデータとして出力される。このため、電気ヒューズを用いた不揮発性記憶装置に含まれるセンス回路や、保持回路などが不要になり、不揮発性記憶装置１０の回路面積を縮小できる。また、センス回路や保持回路などが不要になるため、消費電力を削減できる。

なお、上記では、メモリトランジスタ１１，１２は、ｎチャネル型であるものとして説明したが、ｐチャネル型であってもよい。その場合、記憶領域１１ａ，１２ａに注入されるキャリアとしてホールが用いられる。

また、メモリトランジスタ１１，１２は、フラッシュメモリであってもよい。その場合、記憶領域１１ａ，１２ａとして、側壁絶縁膜の代わりにフラッシュメモリのフローティングゲートが用いられる。

（第２の実施の形態）
図３は、第２の実施の形態の不揮発性記憶装置の一例を示す図である。図３において、図１、図２に示した第１の実施の形態の不揮発性記憶装置１０に含まれる要素と同じ要素については同一符号が付されている。

第２の実施の形態の不揮発性記憶装置２０は、メモリトランジスタ１１，１２の他に、制御回路２１、プログラム制御電圧生成回路２２、リード制御電圧生成回路２３を有する。

制御回路２１は、外部（たとえば、プロセッサなどの制御装置）から供給されるモード指示信号に基づき、プログラムまたは読み出しを行うための電圧を、メモリトランジスタ１１，１２に供給する。また、読み出し時には、制御回路２１は、メモリトランジスタ１１のソース（またはメモリトランジスタ１２のドレイン）から出力される出力電圧（読み出しデータ）を、端子２４に伝搬する。

プログラム制御電圧生成回路２２は、プログラム時に用いられるプログラム制御電圧を生成する。リード制御電圧生成回路２３は、読み出し時に用いられるリード制御電圧を生成する。プログラム制御電圧とリード制御電圧の例は後述する。

以下、第２の実施の形態の不揮発性記憶装置２０に用いられるメモリトランジスタ１１，１２の例を説明する。
（メモリトランジスタ１１，１２の例）
図４は、メモリトランジスタの一例を示す断面図である。図４では、メモリトランジスタ１１の一例の要部断面が模式的に図示されている。

メモリトランジスタ１１は、ｐ型またはｎ型の半導体基板３０上に形成される。半導体基板３０には、シリコン基板などの各種半導体基板が用いられる。メモリトランジスタ１１が形成される領域（素子領域）は、ＳＴＩ（Shallow Trench Isolation）法などを用いて半導体基板３０に形成された素子分離領域３１によって画定される。

図４に示すように、メモリトランジスタ１１は、半導体基板３０の上方に設けられたゲート絶縁膜３２、ゲート絶縁膜３２の上方に設けられたゲート電極３３、ゲート電極３３の側壁及び半導体基板３０の上方に設けられた側壁絶縁膜３４を有する。メモリトランジスタ１１はさらに、ゲート電極３３の両側（ゲート長方向の両側）の半導体基板３０内にそれぞれ設けられ、ソース領域またはドレイン領域として機能する不純物領域３５ａ及び不純物領域３５ｂを有する。

また、メモリトランジスタ１１は、側壁絶縁膜３４の下方の半導体基板３０内で、不純物領域３５ａ及び不純物領域３５ｂの内側に、ＬＤＤ（Lightly Doped Drain）領域３６ａ及びＬＤＤ領域３６ｂを有してよい。

メモリトランジスタ１１は、ゲート電極３３の下方の、不純物領域３５ａと不純物領域３５ｂの間（あるいはＬＤＤ領域３６ａとＬＤＤ領域３６ｂの間）の領域に設けられるチャネル領域３７と、その下方に設けられた不純物領域３８をさらに有する。

ここで、ゲート絶縁膜３２として、酸化シリコンなどの各種絶縁材料を用いることができる。ゲート絶縁膜３２の膜厚は、たとえば、メモリトランジスタ１１について設定される閾値電圧及びプログラム制御電圧に基づいて設定される。

ゲート電極３３として、ポリシリコンなどの各種導体材料を用いることができる。
側壁絶縁膜３４は、酸化シリコンなどの酸化膜３４ａと、窒化シリコンなどの窒化膜３４ｂが積層された構造を含む。たとえば、ゲート電極３３の側壁及び半導体基板３０上に断面Ｌ字状に酸化膜３４ａが設けられ、この酸化膜３４ａ上に窒化膜３４ｂが設けられる。側壁絶縁膜３４は、断面Ｌ字状とした酸化膜及び窒化膜の上にさらに酸化膜を設けた３層構造としたり、４層以上の絶縁膜の積層構造としたりすることもできる。このほか、側壁絶縁膜３４は、酸化膜や窒化膜の単層構造とすることも可能である。

不純物領域３５ａ及び不純物領域３５ｂには、ｎ型またはｐ型の導電型の不純物が、所定の濃度で含まれる。メモリトランジスタ１１がｎチャネル型であるときには、不純物領域３５ａ及び不純物領域３５ｂには、ｎ型の導電型の不純物が含まれる。メモリトランジスタ１１がｐチャネル型であるときには、不純物領域３５ａ及び不純物領域３５ｂには、ｐ型の導電型の不純物が含まれる。

ＬＤＤ領域３６ａ及びＬＤＤ領域３６ｂには、不純物領域３５ａ及び不純物領域３５ｂに含まれる不純物と同じ導電型の不純物が、不純物領域３５ａ及び不純物領域３５ｂよりも低濃度で含まれる。

チャネル領域３７は、不純物を意図的に添加していないノンドープの領域、あるいは、含まれる不純物が極低濃度の領域である。チャネル領域３７の不純物濃度は、たとえば、１×１０¹⁷ｃｍ^-3以下とされる。

不純物領域３８は、チャネル領域３７の下方に設けられ、チャネル領域３７よりも高濃度の不純物を含む領域である。不純物領域３８は、スクリーン層とも称される。不純物領域３８には、ソース領域またはドレイン領域として機能する不純物領域３５ａ及び不純物領域３５ｂに含まれる不純物とは異なる導電型の不純物が、所定の濃度で含まれる。この不純物領域３８の不純物濃度によって、メモリトランジスタ１１の閾値電圧が制御される。

また、不純物領域３８により、ソース領域またはドレイン領域として機能する不純物領域３５ａと不純物領域３５ｂの間のパンチスルーが抑制される。不純物領域３８は、半導体基板３０とゲート絶縁膜３２との界面からチャネル領域３７の厚さ分、半導体基板３０の内部に埋め込まれた位置に設けられ、その不純物濃度で閾値電圧が調整されるため、たとえば、１×１０¹⁹ｃｍ^-3程度の比較的高い不純物濃度とされる。

メモリトランジスタ１１は、側壁絶縁膜３４にチャージ（電子またはホール）を蓄積することによって情報を記憶する。すなわち、側壁絶縁膜３４は、図３の記憶領域１１ａとして機能する。

メモリトランジスタ１１のプログラム時には、図３に示したような制御回路２１が、ゲート電極３３、不純物領域３５ａ及び不純物領域３５ｂ並びに半導体基板３０の各ノードを所定の電位にしてホットキャリアを生成させ、生成させたホットキャリアを側壁絶縁膜３４に注入、蓄積させる。

メモリトランジスタ１１では、半導体基板３０の内部に埋め込まれる不純物領域３８の不純物濃度によって閾値電圧が制御され、その上方のチャネル領域３７は低不純物濃度とされる。メモリトランジスタ１１では、チャネル領域３７の不純物濃度が低く、その下方の不純物領域３８の不純物濃度が高いため、プログラム時のホットキャリアの生成が増大される。この不純物領域３８は、半導体基板３０とゲート絶縁膜３２との界面から離間した位置にあるため、その不純物濃度を高くしても、メモリトランジスタ１１の閾値電圧が大幅に高くなることはない。

すなわち、このような不純物領域３８を設けないメモリトランジスタでは、ホットキャリアの生成を増大させるためにそのチャネル領域の不純物濃度を高くすると、閾値電圧が高くなり、リード電流が減少するという不都合が生じ得る。これに対し、上記のようなチャネル領域３７の下方に比較的高濃度の不純物領域３８を設けたメモリトランジスタ１１では、このような不都合を生じさせることなく、ホットキャリアの生成の増大と、閾値電圧の制御が可能になる。

不純物領域３８は、ホットキャリアの生成の増大、閾値電圧の制御、パンチスルーの抑制などの機能を効果的に実現するために、ソース領域またはドレイン領域として機能する不純物領域３５ａ及び不純物領域３５ｂと接するように設けられる。

メモリトランジスタ１１では、上記のような不純物領域３８を採用することで、プログラムスピードの向上が図られる。
メモリトランジスタ１２についても同様の構造となる。たとえば、図４と同様の構造を、図４の紙面左方向または紙面右方向に設ければよい。なお、メモリトランジスタ１１，１２は同じ導電型であるため、ソース領域またはドレイン領域を共有するようにしてもよい。たとえば、メモリトランジスタ１１，１２は、素子分離領域３１を介さずに不純物領域３５ａまたは不純物領域３５ｂを共有するように隣接して設けられていてもよい。

図５は、メモリトランジスタのドレイン電流とゲート電圧との一例の関係を示す図である。縦軸はドレイン電流Ｉｄ（Ａ／μｍ）を示し、横軸はゲート電圧Ｖｇ（Ｖ）を示している。

なお、図５では、ゲート幅が０．１μｍ、ゲート長が０．１６μｍであるメモリトランジスタ１１のドレイン電流Ｉｄとゲート電圧Ｖｇとの関係が示されている。特性４０は、プログラム前のドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示し、特性４１は、プログラム後のドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。プログラムは、たとえば、ゲート電圧Ｖｇとドレイン電圧Ｖｄを１０μｓｅｃの間、４Ｖにすることで行われる。

特性４０から分かるように、プログラム前では、ゲート電圧Ｖｇが１．０～１．５Ｖのとき、ドレイン電流Ｉｄが多く流れ、メモリトランジスタ１１はオン状態となる。一方、特性４１から分かるように、プログラム後では、ゲート電圧Ｖｇを１．０～１．５Ｖとしてもドレイン電流（リーク電流）Ｉｄは１００ｆＡ以下であり、オフ状態である。

メモリトランジスタ１２についても同様の特性とすると、メモリトランジスタ１１，１２のゲート電圧Ｖｇが１．０～１．５Ｖのとき、メモリトランジスタ１１，１２のうちプログラムされたものはオフ状態であり、他方はオン状態となる。

以下、図４に示したような構造のメモリトランジスタ１１，１２のプログラム方法を説明する。なお、以下では、メモリトランジスタ１１，１２がｎチャネル型であるものとして説明するが、メモリトランジスタ１１，１２がｐチャネル型であってもよい。その場合、適宜メモリトランジスタ１１，１２に供給される電圧を変更すればよい。

また、以下では、図１、図２に示したように、読み出し時に、メモリトランジスタ１１のソースまたはドレインのうち、メモリトランジスタ１２に接続されていない方に、電源電圧ＶＳＳが供給されるものとする。また、読み出し時に、メモリトランジスタ１２のソースまたはドレインのうち、メモリトランジスタ１１に接続されていない方に、電源電圧ＶＤＤが供給されるものとする。

また、以下では、メモリトランジスタ１２をオフ状態にプログラムすることを、不揮発性記憶装置２０に“０”をプログラムする、という場合もある。また、メモリトランジスタ１１をオフ状態にプログラムすることを、不揮発性記憶装置２０に、“１”をプログラムする、という場合もある。

（プログラム方法（その１））
図６、図７は、メモリトランジスタのプログラム時に供給される電圧の一例を示す図である。図６では、不揮発性記憶装置２０に“１”をプログラムするときに供給される電圧の例が示されている。

メモリトランジスタ１１のドレイン及びメモリトランジスタ１２のソース、ドレイン及びゲートには、たとえば、０．０Ｖ（電源電圧ＶＳＳ）が供給される。メモリトランジスタ１１のドレイン及びゲートには、電源電圧ＶＤＤやリード制御電圧よりも大きい、たとえば、３．５～４．５Ｖのプログラム制御電圧（パルス信号）が所定の期間が供給される。たとえば、３．５Ｖのプログラム制御電圧を用いる場合、パルス幅は１ｍｓｅｃ、４．０Ｖのプログラム制御電圧を用いる場合、パルス幅は１００μｓｅｃ、４．５Ｖのプログラム制御電圧を用いる場合、パルス幅は１０μｓｅｃなどとする。

プログラム制御電圧の下限は、たとえば、ホットキャリアの注入が生じるように設定される。プログラム制御電圧の上限は、たとえば、メモリトランジスタ１１の耐圧を考慮して設定される。

なお、読み出しデータが出力される端子２４は、オープン状態とされる。
制御回路２１は、メモリトランジスタ１１に上記のようなプログラム制御電圧を供給することで、記憶領域１１ａにホットキャリアが注入され、メモリトランジスタ１１は、オフ状態にプログラムされる。

図７では、不揮発性記憶装置２０に“０”をプログラムするときに供給される電圧の例が示されている。
メモリトランジスタ１２のソースには、たとえば、０．０Ｖ（電源電圧ＶＳＳ）が供給される。メモリトランジスタ１２のゲート、ドレイン、メモリトランジスタ１１のドレイン、ソース及びゲートには、たとえば、３．５～４．５Ｖのプログラム制御電圧（パルス信号）が所定の期間が供給される。たとえば、３．５Ｖのプログラム制御電圧を用いる場合、パルス幅は１ｍｓｅｃ、４．０Ｖのプログラム制御電圧を用いる場合、パルス幅は１００μｓｅｃ、４．５Ｖのプログラム制御電圧を用いる場合、パルス幅は１０μｓｅｃなどとする。

なお、読み出しデータが出力される端子２４は、オープン状態とされる。
制御回路２１は、メモリトランジスタ１２に上記のようなプログラム制御電圧を供給することで、記憶領域１２ａにホットキャリアが注入され、メモリトランジスタ１２は、オフ状態にプログラムされる。

次に、図６、図７に示したような電圧をメモリトランジスタ１１，１２に供給する制御回路２１の例を示す。
図８は、制御回路の一例を示す図である。

制御回路２１は、スイッチ回路５１，５２，５３，５４，５５、スイッチ制御回路５６を有する。
スイッチ回路５１は、スイッチ制御回路５６から供給される制御信号に基づき、メモリトランジスタ１２のソースまたはドレインの一方に、電源電圧ＶＤＤまたは電源電圧ＶＳＳを供給する。

スイッチ回路５２は、スイッチ制御回路５６から供給される制御信号に基づき、メモリトランジスタ１２のゲートに、プログラム制御電圧、リード制御電圧または電源電圧ＶＳＳを供給する。

スイッチ回路５３は、スイッチ制御回路５６から供給される制御信号に基づき、ノード１３に、プログラム制御電圧、または電源電圧ＶＳＳを供給するか、端子２４を電気的に接続するか切り替える。

スイッチ回路５４は、スイッチ制御回路５６から供給される制御信号に基づき、メモリトランジスタ１１のゲートに、プログラム制御電圧、リード制御電圧または電源電圧ＶＳＳを供給する。

スイッチ回路５５は、スイッチ制御回路５６から供給される制御信号に基づき、メモリトランジスタ１１のソースまたはドレインの一方に、プログラム制御電圧または電源電圧ＶＳＳを供給する。

スイッチ制御回路５６は、モード指示信号に基づき、スイッチ回路５１～５５を制御する制御信号を出力する。
たとえば、スイッチ制御回路５６は、不揮発性記憶装置２０に“１”をプログラムする旨を指示するモード指示信号を受信すると、図６に示したような電圧がメモリトランジスタ１１，１２に供給されるようにスイッチ回路５１～５５を制御する。スイッチ制御回路５６は、不揮発性記憶装置２０に“０”をプログラムする旨を指示するモード指示信号を受信すると、図７に示したような電圧がメモリトランジスタ１１，１２に供給されるようにスイッチ回路５１～５５を制御する。

なお、スイッチ制御回路５６は、記憶内容の読み出しを行う旨を指示するモード指示信号を受信すると、スイッチ回路５１に電源電圧ＶＤＤをメモリトランジスタ１２のドレインに供給させる。さらに、スイッチ制御回路５６は、スイッチ回路５２，５４に、リード制御電圧をメモリトランジスタ１１，１２のゲートに供給させ、スイッチ回路５５に、電源電圧ＶＳＳをメモリトランジスタ１１のソースに供給させる。また、スイッチ制御回路５６は、スイッチ回路５３にノード１３と、端子２４とを電気的に接続させる。なお、リード制御電圧は、メモリトランジスタ１１，１２のうちプログラムされていないメモリトランジスタがオン、プログラムされたメモリトランジスタがオフするゲート電圧であり、たとえば、１．０～１．５Ｖである。

図９は、スイッチ回路の一例を示す図である。図９には、図８に示したスイッチ回路５２の一例が示されている。
スイッチ回路５２は、レベル変換回路６０，６１，６２、ｐチャネル型ＭＯＳＦＥＴ（（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｐＭＯＳと略す）６３，６４，６５を有する。さらにスイッチ回路５２は、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）６６，６７，６８を有する。

図９に示すようにスイッチ制御回路５６は、制御信号ｃｎｔ１，ｃｎｔ２，ｃｎｔ３をスイッチ回路５２に供給する。
モード指示信号により“０”をプログラムすることが指示されたとき、スイッチ制御回路５６は、制御信号ｃｎｔ１の論理レベルをＨ（High）レベル（たとえば、制御信号ｃｎｔ１を０．５Ｖ）とする。モード指示信号により記憶内容の読み出しが指示されたとき、スイッチ制御回路５６は、制御信号ｃｎｔ２の論理レベルをＨレベル（たとえば、制御信号ｃｎｔ２を０．５Ｖ）とする。モード指示信号により“１”をプログラムすることが指示されたとき、スイッチ制御回路５６は、制御信号ｃｎｔ３の論理レベルをＨレベル（たとえば、制御信号ｃｎｔ３を０．５Ｖ）とする。

レベル変換回路６０は、制御信号ｃｎｔ１に基づき、ｐＭＯＳ６３とｎＭＯＳ６６を両方オン、または両方オフするための、論理レベルが相補の２つのゲート電圧を出力する。
レベル変換回路６１は、制御信号ｃｎｔ２に基づき、ｐＭＯＳ６４とｎＭＯＳ６７を両方オン、または両方オフするための、論理レベルが相補の２つのゲート電圧を出力する。

レベル変換回路６２は、制御信号ｃｎｔ３に基づき、ｐＭＯＳ６５とｎＭＯＳ６８を両方オン、または両方オフするための、論理レベルが相補の２つのゲート電圧を出力する。
レベル変換回路６０～６２は、制御信号ｃｎｔ１～ｃｎｔ３を昇圧するなどして、ｐＭＯＳ６３～６５、ｎＭＯＳ６６～６８が上記のように十分オンまたは十分オフするようなゲート電圧を生成する。

ｐＭＯＳ６３とｎＭＯＳ６６はトランスファゲートを形成している。ｐＭＯＳ６３のソースまたはドレインの一方、及び、ｎＭＯＳ６６のソースまたはドレインの一方には、プログラム制御電圧が供給される。ｐＭＯＳ６３のソースまたはドレインの他方、及び、ｎＭＯＳ６６のソースまたはドレインの他方には、メモリトランジスタ１２のゲートが接続されている。このため、ｐＭＯＳ６３とｎＭＯＳ６６が、レベル変換回路６０から供給される２つのゲート電圧に基づき両方オンすると、プログラム制御電圧がメモリトランジスタ１２のゲートに供給される。一方、ｐＭＯＳ６３とｎＭＯＳ６６が、レベル変換回路６０から供給される２つのゲート電圧に基づき両方オフすると、プログラム制御電圧のメモリトランジスタ１２のゲートへの供給が遮断される。

ｐＭＯＳ６４とｎＭＯＳ６７はトランスファゲートを形成している。ｐＭＯＳ６４のソースまたはドレインの一方、及び、ｎＭＯＳ６７のソースまたはドレインの一方には、リード制御電圧が供給される。ｐＭＯＳ６４のソースまたはドレインの他方、及び、ｎＭＯＳ６７のソースまたはドレインの他方には、メモリトランジスタ１２のゲートが接続されている。このため、ｐＭＯＳ６４とｎＭＯＳ６７が、レベル変換回路６０から供給される２つのゲート電圧に基づき両方オンすると、リード制御電圧がメモリトランジスタ１２のゲートに供給される。一方、ｐＭＯＳ６４とｎＭＯＳ６７が、レベル変換回路６０から供給される２つのゲート電圧に基づき両方オフすると、リード制御電圧のメモリトランジスタ１２のゲートへの供給が遮断される。

ｐＭＯＳ６５とｎＭＯＳ６８はトランスファゲートを形成している。ｐＭＯＳ６５のソースまたはドレインの一方、及び、ｎＭＯＳ６８のソースまたはドレインの一方には、電源電圧ＶＳＳ（たとえば、０Ｖ）が供給される。ｐＭＯＳ６５のソースまたはドレインの他方、及び、ｎＭＯＳ６８のソースまたはドレインの他方には、メモリトランジスタ１２のゲートが接続されている。このため、ｐＭＯＳ６５とｎＭＯＳ６８が、レベル変換回路６０から供給される２つのゲート電圧に基づき両方オンすると、電源電圧ＶＳＳがメモリトランジスタ１２のゲートに供給される。一方、ｐＭＯＳ６５とｎＭＯＳ６８が、レベル変換回路６２から供給される２つのゲート電圧に基づき両方オフすると、電源電圧ＶＳＳのメモリトランジスタ１２のゲートへの供給が遮断される。

このようなスイッチ回路５２では、“０”のプログラム時には、制御信号ｃｎｔ１に基づきレベル変換回路６０から出力される２つのゲート電圧によって、ｐＭＯＳ６３、ｎＭＯＳ６６は両方オンする。また、制御信号ｃｎｔ２に基づきレベル変換回路６１から出力される２つのゲート電圧によって、ｐＭＯＳ６４、ｎＭＯＳ６７は両方オフする。また、制御信号ｃｎｔ３に基づきレベル変換回路６２から出力される２つのゲート電圧によって、ｐＭＯＳ６５、ｎＭＯＳ６８は両方オフする。これによって、プログラム制御電圧が、メモリトランジスタ１２のゲートに供給される。

“１”のプログラム時には、制御信号ｃｎｔ１に基づきレベル変換回路６０から出力される２つのゲート電圧によって、ｐＭＯＳ６３、ｎＭＯＳ６６は両方オフする。また、制御信号ｃｎｔ２に基づきレベル変換回路６１から出力される２つのゲート電圧によって、ｐＭＯＳ６４、ｎＭＯＳ６７は両方オフする。また、制御信号ｃｎｔ３に基づきレベル変換回路６２から出力される２つのゲート電圧によって、ｐＭＯＳ６５、ｎＭＯＳ６８は両方オンする。これによって、電源電圧ＶＳＳが、メモリトランジスタ１２のゲートに供給される。

スイッチ回路５３，５４についてもスイッチ回路５２と同様に、３つのトランスファゲートと、３つのレベル変換回路とを含む回路で実現できる。スイッチ回路５１，５５については、２つのトランスファゲートと、２つのレベル変換回路とを含む回路で実現できる。

（プログラム方法（その２））
図１０は、メモリトランジスタのプログラム時に供給される電圧の他の例を示す図である。図１０では、“１”をプログラムするとき、すなわち、メモリトランジスタ１１をオフ状態にプログラムするときに、メモリトランジスタ１１，１２に供給される電圧の他の例が示されている。

図６に示したプログラム方法と異なり、図１０に示されているプログラム方法では、プログラムされないメモリトランジスタ１２のゲートにも、たとえば、３．５～４．５Ｖのプログラム制御電圧が供給されている。

“０”をプログラムするときに供給される電圧については、図７に示した例と同じである。
次に、図１０に示したような電圧をメモリトランジスタ１１，１２に供給する制御回路の例を示す。

図１１は、制御回路の他の例を示す図である。図１１において、図８に示した要素と同じ要素については、同一符号が付されている。
図１１に示されている不揮発性記憶装置２０ａの制御回路２１ａは、図８に示した不揮発性記憶装置２０の制御回路２１と異なり、スイッチ回路５４がない。その代りに、メモリトランジスタ１１，１２のゲートは互いに接続されており、メモリトランジスタ１１，１２のゲートには、スイッチ回路５２から同じ電圧（プログラム制御電圧、リード制御電圧または電源電圧ＶＳＳ）が供給される。

このような制御回路２１ａでも、メモリトランジスタ１１，１２のプログラム及び、メモリトランジスタ１１，１２からの読み出しが可能である。また、制御回路２１ａは、図８に示した制御回路２１のスイッチ回路５４をなくすことができるため、不揮発性記憶装置２０ａの回路面積をより小さくすることができる。

以下、制御回路２１，２１ａによる不揮発性記憶装置２０，２０ａのプログラム方法の流れをまとめる。
図１２は、不揮発性記憶装置のプログラム方法の一例の流れを示すフローチャートである。

制御回路２１，２１ａは、モード指示信号により、“０”または“１”をプログラムする旨を示す指示を受信すると（ステップＳ１）、“０”をプログラムするか否かを判定する（ステップＳ２）。“０”をプログラムする場合には、制御回路２１，２１ａは、図７に示したような電圧をメモリトランジスタ１１，１２に供給してプログラムを実行し（ステップＳ３）、その後プログラムを終了する。“１”をプログラムする場合には、制御回路２１，２１ａは、図６または図１０に示したような電圧をメモリトランジスタ１１，１２に供給してプログラムを実行し（ステップＳ４）、その後プログラムを終了する。

以上のようなプログラム方法によって、メモリトランジスタ１１，１２の一方がオフ状態にプログラムされた不揮発性記憶装置２０，２０ａを提供できる。上記のプログラム方法によって提供される不揮発性記憶装置２０，２０ａは、たとえば、不揮発性記憶装置の１つである電気ヒューズを用いたヒューズＲＯＭと比べて以下のような効果を有する。

以下、第２の実施の形態の不揮発性記憶装置２０，２０ａと、不揮発性記憶装置の１つである電気ヒューズを用いたヒューズＲＯＭを比較するために、ヒューズＲＯＭの一例を示す。

図１３は、ヒューズＲＯＭの一例を示す図である。
ヒューズＲＯＭ７０は、電気ヒューズ７１、書き込み回路７２、センス回路７３、フリップフロップ７４を有する。

電気ヒューズ７１の一端は、書き込み回路７２及びセンス回路７３に接続されている。電気ヒューズ７１の他端には、所定の電圧ＶＢＬＯＷが供給される。電気ヒューズ７１として、ポリシリコン層上に形成されたシリサイド層を利用したものや、メタルヒューズなどが用いられる。

書き込み回路７２は、レベル変換回路７２ａとｎＭＯＳ７２ｂを有する。レベル変換回路７２ａは、ライトイネーブル信号ＷＥ（パルス信号）の論理レベルがＨレベルのとき（書き込み時）、ライトイネーブル信号ＷＥを昇圧してｎＭＯＳ７２ｂのゲート電圧を出力する。ｎＭＯＳ７２のドレインは、電気ヒューズ７１の一端に接続されており、ｎＭＯＳ７２のソースには電源電圧ＶＳＳが供給される。

センス回路７３は、ｐＭＯＳ７３ａ、ｎＭＯＳ７３ｂ、バッファ回路７３ｃを有する。ｐＭＯＳ７３ａのゲートには電源電圧ＶＳＳが供給され、ｐＭＯＳ７３ａのソースには電源電圧ＶＤＤが供給される。ｐＭＯＳ７３ａのドレインは、ｎＭＯＳ７３ｂのドレインとバッファ回路７３ｃの入力端子に接続されている。ｎＭＯＳ７３ｂのソースは、電気ヒューズ７１の一端と、ｎＭＯＳ７２ｂのドレインに接続されている。ｎＭＯＳ７３ｂのゲートには、センス信号ＳＥＮＳＥが供給される。バッファ回路７３ｃの出力端子は、フリップフロップ７４の入力端子に接続されている。

フリップフロップ７４は、クロック信号ｃｋに同期してセンス回路７３のバッファ回路７３ｃの出力信号（読み出しデータ）を保持する。
このようなヒューズＲＯＭ７０では、書き込み時には、センス信号ＳＥＮＳＥの論理レベルがＬ（Low）レベルとなり、ｎＭＯＳ７３ｂはオフし、ライトイネーブル信号ＷＥの論理レベルがＨレベルとなり、ｎＭＯＳ７２ｂがオンする。そして、書き込み電圧として、比較的大きい電圧ＶＢＬＯＷが電気ヒューズ７１に印加され、電気ヒューズ７１に電流が流れ、電気ヒューズ７１が切断される。電気ヒューズ７１の抵抗値が１２０Ωで、１０ｍＡの電流が流れると切断される場合、電圧ＶＢＬＯＷとして、たとえば、２．４Ｖが印加される。

読み出し時には、センス信号ＳＥＮＳＥの論理レベルがＨレベルとなり、ｎＭＯＳ７３ｂがオンし、ライトイネーブル信号ＷＥの論理レベルがＬレベルとなり、ｎＭＯＳ７２ｂがオフする。また、所定の電圧ＶＢＬＯＷ（たとえば、０Ｖ）が電気ヒューズ７１に供給される。電気ヒューズ７１が切断されている場合には、バッファ回路７３ｃの入力端子の電位はＨレベルとなり、バッファ回路７３ｃは読み出しデータとして“１”を出力する。電気ヒューズ７１が切断されていない場合には、バッファ回路７３ｃの入力端子の電位はＬレベルとなりバッファ回路７３ｃは読み出しデータとして“０”を出力する。

フリップフロップ７４は、バッファ回路７３ｃから出力される読み出しデータをクロック信号ｃｋに同期して保持し、ヒューズＲＯＭ７０の出力端子７５に供給する。
以上のような、ヒューズＲＯＭ７０と比べて、第２の実施の形態の不揮発性記憶装置２０，２０ａは、読み出し時にリード制御電圧をメモリトランジスタ１１，１２のゲートに供給するだけで、読み出しデータが得られる。すなわち、メモリトランジスタ１１がオフ状態にプログラムされているときには、“１”データ読み出し状態となり、メモリトランジスタ１２がオフ状態にプログラムされているときには、“０”データ読み出し状態となる。

これにより、図１３に示すようなセンス回路７３や、保持回路（フリップフロップ７４）が不要になり、不揮発性記憶装置２０，２０ａの回路面積を縮小できる。また、センス回路７３や保持回路が不要になるため、消費電力を削減できる。

また、図４に示したような構造のメモリトランジスタ１１（メモリトランジスタ１２についても同様の構造とすることができる）を用いることで、図５に示したように、オフ状態にプログラムされたときのリーク電流を小さくできる。このため、消費電力をさらに削減できる。

なお、メモリトランジスタ１１，１２は、フラッシュメモリであってもよい。ただし、フラッシュメモリの場合、フローティングゲートなどを形成する必要があるが、側壁絶縁膜を用いたメモリの場合はフローティングゲートなどの形成は不要であり、工程数の増加を抑制できる。

以上、実施の形態に基づき、本発明の不揮発性記憶装置及び不揮発性記憶装置のプログラム方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０不揮発性記憶装置
１１，１２メモリトランジスタ
１１ａ，１２ａ記憶領域
１３ノード
ＶＤＤ，ＶＳＳ電源電圧

Claims

第１のゲートに供給される第１の電圧に基づきオン状態となり、第１のソース及び第１のドレインの一方に供給される第１の電源電圧及び前記第１の電源電圧よりも小さい第２の電源電圧の一方に基づく出力電圧を、前記第１のソース及び前記第１のドレインの他方から出力する第１のメモリトランジスタと、
前記第１のメモリトランジスタと同じ導電型であり、前記第１のソース及び前記第１のドレインの他方に、第２のソース及び第２のドレインの一方が接続されており、前記第２のソース及び前記第２のドレインの他方に前記第１の電源電圧及び前記第２の電源電圧の他方が供給され、第２のゲートに前記第１の電圧が供給されたときオフ状態となるようにプログラムされている第２のメモリトランジスタ、
を有し、
前記第１のメモリトランジスタ及び前記第２のメモリトランジスタは、
半導体基板内に設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板内に設けられたチャネル領域と、
前記チャネル領域に接し、且つ前記チャネル領域の下方全体及び、前記第１のメモリトランジスタの第１の記憶領域及び前記第２のメモリトランジスタの第２の記憶領域に対して前記半導体基板の表面に垂直な方向の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の、前記第１導電型とは異なる第２導電型の不純物を含む第１の不純物領域とを有し、
前記第１の記憶領域は、前記第１のメモリトランジスタの第１のゲート電極の第１の側壁に設けられた第１の側壁絶縁膜であり、前記第２の記憶領域は、前記第２のメモリトランジスタの第２のゲート電極の第２の側壁に設けられた第２の側壁絶縁膜である、
ことを特徴とする不揮発性記憶装置。
前記第２のソース及び前記第２のドレインの一方に前記第２の電源電圧を供給し、前記第２のソース及び前記第２のドレインの他方と、前記第２のゲートとに前記第１の電源電圧及び前記第１の電圧よりも大きい第２の電圧を供給することにより、前記第２のメモリトランジスタを前記オフ状態にプログラムする制御回路をさらに有することを特徴とする請求項１に記載の不揮発性記憶装置。
前記制御回路は、前記第２のメモリトランジスタを前記オフ状態にプログラムする際に、さらに、前記第１のメモリトランジスタの前記第１のゲートに前記第２の電圧を供給する、ことを特徴とする請求項２に記載の不揮発性記憶装置。
前記第１のメモリトランジスタと前記第２のメモリトランジスタは、素子分離領域を介さずに、互いの前記ソース領域または前記ドレイン領域を共有するように隣接して設けられている、請求項１乃至３の何れか一項に記載の不揮発性記憶装置。
前記第１のメモリトランジスタ及び前記第２のメモリトランジスタは、
前記半導体基板内において、前記ソース領域と前記ドレイン領域との間に設けられた、前記第１導電型の不純物を含む第２の不純物領域を有し、
前記第１の不純物領域と前記第２の不純物領域とが接している、
ことを特徴とする請求項１乃至４の何れか一項に記載の不揮発性記憶装置。
前記第１の不純物領域は、前記ソース領域と前記ドレイン領域の間に連続して設けられている、ことを特徴とする請求項５に記載の不揮発性記憶装置。
第１のメモリトランジスタと、前記第１のメモリトランジスタと同じ導電型であり前記第１のメモリトランジスタの第１のソース及び第１のドレインの一方に第２のソース及び第２のドレインの一方を接続した第２のメモリトランジスタとを含み、前記第１のメモリトランジスタ及び前記第２のメモリトランジスタが、半導体基板内に設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板内に設けられたチャネル領域と、前記チャネル領域に接し、且つ前記チャネル領域の下方全体及び、前記第１のメモリトランジスタの第１の記憶領域及び前記第２のメモリトランジスタの第２の記憶領域に対して前記半導体基板の表面に垂直な方向の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の、前記第１導電型とは異なる第２導電型の不純物を含む不純物領域とを有し、前記第１の記憶領域は、前記第１のメモリトランジスタの第１のゲート電極の第１の側壁に設けられた第１の側壁絶縁膜であり、前記第２の記憶領域は、前記第２のメモリトランジスタの第２のゲート電極の第２の側壁に設けられた第２の側壁絶縁膜である、不揮発性記憶装置に、制御回路が第１の値をプログラムするとき、
前記制御回路は、前記第１のソース及び前記第１のドレインの他方、及び前記第１のメモリトランジスタの第１のゲートに第１の電圧を供給し、前記第１のソース及び前記第１のドレインの一方に前記第１の電圧よりも小さい第２の電圧を供給してプログラムを行い、
前記制御回路が、前記不揮発性記憶装置に第２の値をプログラムするとき、
前記制御回路は、前記第２のソース及び前記第２のドレインの一方、及び前記第２のメモリトランジスタの第２のゲートに前記第１の電圧を供給し、前記第２のソース及び前記第２のドレインの他方に前記第２の電圧を供給してプログラムを行う、
ことを特徴とする不揮発性記憶装置のプログラム方法。
前記制御回路は、前記不揮発性記憶装置に前記第１の値をプログラムするとき、さらに、前記第２のメモリトランジスタの前記第２のゲートにも前記第１の電圧を供給し、
前記制御回路は、前記不揮発性記憶装置に前記第２の値をプログラムするとき、さらに、前記第１のメモリトランジスタの前記第１のゲートにも前記第１の電圧を供給する、
ことを特徴とする請求項７に記載の不揮発性記憶装置のプログラム方法。