TWI690927B - 非揮發性記憶體裝置和程式化其之方法 - Google Patents

Abstract

一種非揮發性記憶體裝置包括記憶體單元和開關單元。記憶體單元包括具有浮接閘極的單元晶體管和連接至浮接閘極的耦合電容器。開關單元耦接在耦合電容器與偏壓端之間，以及在用於程式化記憶體單元的程式化操作期間基於流過記憶體單元的單元電流與參考電流之間的比較結果而接通或斷開。

Description

非揮發性記憶體裝置和程式化其之方法

本公開的各種實施例涉及一種非揮發性記憶體裝置及其程式化方法，更具體地，涉及一種在程式化之後具有一致的臨界電壓的非揮發性記憶體裝置及其程式化方法。

相關申請的交叉引用

本申請要求2015年9月9日提交的第10-2015-0127678號韓國專利申請的優先權，其通過引用整體合併於此。

電可抹除可程式化唯讀記憶體(EEPROM)裝置和快閃記憶體裝置是甚至在電源切斷期間仍保持其儲存的資料的非揮發性記憶體裝置，已經提出各種記憶體單元結構來改善非揮發性記憶體裝置的性能。非揮發性記憶體裝置的典型的記憶體單元可以採用包括在半導體基板上順序層疊的浮接閘極、中間閘極電介質層和控制閘極的層疊閘極結構。由於電子系統隨著半導體裝置的製造技術的發展而變得更小，因此晶片上系統(SOC)產品已經出現並且被利用作為高性能數位系統的重要裝置。SOC產品可以包括在單個晶片中執行各種功能的多個半導體裝置。例如，SOC產品可以包括集成在單個晶片中的邏輯裝置和記憶體裝置。因此，可能需 要改善的製造技術來將非揮發性記憶體裝置嵌入在SOC產品中。

一般而言，為了將非揮發性記憶體裝置嵌入在SOC產品中，非揮發性記憶體裝置的製程技術必須與SOC產品中包括的邏輯裝置的製程技術相相容。一般而言，邏輯裝置可以採用具有單個閘極結構的電晶體，而非揮發性記憶體裝置採用具有層疊閘極結構(即，雙閘極結構)的單元電晶體。因此，包括非揮發性記憶體裝置和邏輯裝置的SOC產品可能需要更複雜的製程技術。因此，採用單層閘極單元結構的單層閘極非揮發性記憶體裝置可以是有吸引力的來作為嵌入式非揮發性記憶體裝置的候選。例如，邏輯裝置的互補金屬氧化物半導體(CMOS)電路可以使用單層閘極非揮發性記憶體裝置的製程技術來容易地實施。結果，單層閘極非揮發性記憶體裝置的製程技術可以被廣泛地用在包括嵌入式非揮發性記憶體裝置的SOC產品的製造中。

本公開的各種實施例針對在程式化之後具有一致的臨界電壓的非揮發性記憶體裝置及其程式化方法。

根據一個實施例，非揮發性記憶體裝置包括記憶體單元和開關單元。記憶體單元包括具有浮接閘極的單元電晶體和連接至浮接閘極的耦合電容器。開關單元耦接在耦合電容器與偏壓端之間，以及在用於程式化記憶體單元的程式化操作期間基於流過記憶體單元的單元電流與參考電流之間的比較結果而接通或斷開。

根據另一個實施例，提供一種程式化非揮發性記憶體裝置的方法。該方法包括將程式化電壓施加至記憶體單元以執行程式化操作，以 及基於流過記憶體單元的單元電流與參考電壓來較少地對將程式化電壓施加至記憶體單元的步驟進行控制。

100‧‧‧非揮發性記憶體裝置

110‧‧‧記憶體單元

112‧‧‧單元電晶體

114‧‧‧選擇電晶體

116‧‧‧耦合電容器

120‧‧‧開關單元

122‧‧‧開關元件

130‧‧‧比較單元

132‧‧‧比較器

134‧‧‧定電流源

140‧‧‧接地器

142‧‧‧N通道MOSFET

201‧‧‧記憶體單元區

202‧‧‧耦合區

203‧‧‧隔離區

204‧‧‧隔離區

205‧‧‧隔離區

210‧‧‧基板

212‧‧‧N型深井

231‧‧‧第一P型井

232‧‧‧第二P型井

233‧‧‧第一N型井

234‧‧‧第二N型井

235‧‧‧第三N型井

241‧‧‧第一閘極絕緣層

242‧‧‧第二閘極絕緣層

251‧‧‧浮接閘極

252‧‧‧選擇閘電極

261‧‧‧N型井接觸區

262‧‧‧N型源極區

263‧‧‧N型汲極區

264‧‧‧N型浮置接合區

265‧‧‧第一P型井接觸區

266‧‧‧第二P型井接觸區

267‧‧‧N型接觸區

271‧‧‧第一接觸插塞

272‧‧‧第二接觸插塞

273‧‧‧第三接觸插塞

274‧‧‧第四接觸插塞

275‧‧‧第五接觸插塞

276‧‧‧第六接觸插塞

277‧‧‧第七接觸插塞

281‧‧‧第一互連圖案

282‧‧‧第二互連圖案

283‧‧‧第三互連圖案

284‧‧‧第四互連圖案

285‧‧‧第五互連圖案

300‧‧‧非揮發性記憶體裝置

310‧‧‧記憶體單元

312‧‧‧單元電晶體

314‧‧‧選擇電晶體

316‧‧‧耦合電容器

320‧‧‧開關單元

322‧‧‧開關元件

330‧‧‧電流傳輸單元

332‧‧‧第一MOSFET

334‧‧‧第二MOSFET

340‧‧‧比較單元

342‧‧‧比較器

344‧‧‧定電流源

350‧‧‧接地器

352‧‧‧N通道MOSFET

400‧‧‧非揮發性記憶體裝置412、414、415和416

410‧‧‧記憶體單元

412‧‧‧單元電晶體

414‧‧‧選擇電晶體

415‧‧‧耦合電容器

416‧‧‧穿隧電容器

420‧‧‧開關單元

421‧‧‧第一開關元件

422‧‧‧第二開關元件

430‧‧‧比較單元

432‧‧‧比較器

434‧‧‧定電流源

440‧‧‧接地器

442‧‧‧N通道MOSFET

501‧‧‧穿隧區

502‧‧‧記憶體單元區

503‧‧‧耦合區

504‧‧‧隔離區

505‧‧‧隔離區

506‧‧‧隔離區

507‧‧‧隔離區

510‧‧‧基板

512‧‧‧N型深井

531‧‧‧第一P型井

532‧‧‧第二P型井

533‧‧‧第三P型井

534‧‧‧第一N型井

535‧‧‧第二N型井

536‧‧‧第三N型井

537‧‧‧第四N型井

541‧‧‧第一閘極絕緣層

542‧‧‧第二閘極絕緣層

551‧‧‧浮接閘極

552‧‧‧選擇閘電極

561‧‧‧N型井接觸區

562‧‧‧P型井接觸區

563‧‧‧第一N型接觸區

564‧‧‧N型源極區

565‧‧‧N型汲極區

566‧‧‧N型浮置接合區

567‧‧‧第二P型井接觸區

568‧‧‧第三P型井接觸區

569‧‧‧第二N型接觸區

571‧‧‧第一接觸插塞

572‧‧‧第二接觸插塞

573‧‧‧第三接觸插塞

574‧‧‧第四接觸插塞

575‧‧‧第五接觸插塞

576‧‧‧第六接觸插塞

577‧‧‧第七接觸插塞

578‧‧‧第八接觸插塞

579‧‧‧第九接觸插塞

581‧‧‧第一互連圖案

582‧‧‧第二互連圖案

583‧‧‧第三互連圖案

584‧‧‧第四互連圖案

585‧‧‧第五互連圖案

586‧‧‧第六互連圖案

600‧‧‧非揮發性記憶體裝置

610‧‧‧記憶體單元

612‧‧‧單元電晶體

614‧‧‧選擇電晶體

615‧‧‧耦合電容器

616‧‧‧穿隧電容器

620‧‧‧開關單元

621‧‧‧第一開關元件

622‧‧‧第二開關元件

630‧‧‧電流傳輸單元

632‧‧‧第一MOSFET

634‧‧‧第二MOSFET

640‧‧‧比較單元

642‧‧‧比較器

644‧‧‧定電流源

650‧‧‧接地器

652‧‧‧比較器

鑒於附圖和所附詳細描述，本公開的各種實施例將變得更加清楚，其中：圖1是圖示根據本公開的實施例的非揮發性記憶體裝置的電路圖；圖2是圖示根據本公開的實施例的非揮發性記憶體裝置的記憶體單元的剖面圖；圖3是圖示根據本公開的實施例的非揮發性記憶體裝置的程式化操作的電路圖；圖4是根據本公開的實施例的比較包括在非揮發性記憶體裝置中的單元電晶體的程式化特性的圖表；圖5是圖示根據本公開的另一個實施例的非揮發性記憶體裝置的電路圖；圖6是圖示根據本公開的另一個實施例的非揮發性記憶體裝置的程式化操作的電路圖；圖7是圖示根據本公開的又一個實施例的非揮發性記憶體裝置的電路圖；圖8是圖示根據本公開的又一個實施例的非揮發性記憶體裝置的記憶體單元的剖面圖；圖9是圖示根據本公開的又一個實施例的非揮發性記憶體 裝置的程式化操作的電路圖；圖10是圖示根據本公開的再一個實施例的非揮發性記憶體裝置的電路圖；以及圖11是圖示根據本公開的再一個實施例的非揮發性記憶體裝置的程式化操作的電路圖。

可以在半導體材料的單個晶片(諸如矽晶片)中或上製造非揮發性記憶體裝置。可以被集成在每個晶片中或上的非揮發性記憶體裝置的數量可以根據非揮發性記憶體裝置的集成密度而不同。例如，幾十萬至幾萬的非揮發性記憶體裝置可以被集成在每個晶片上。一般而言，集成的非揮發性記憶體裝置可能基於它們在單個晶片中或上的相對位置因製造製程參數的變化而顯示不一致的特性。例如，非揮發性記憶體裝置的單元電晶體可顯示不一致的特性。具體地，每個非揮發性記憶體裝置中的單元電晶體的臨界電壓在單元電晶體被程式化之後可能不一致。如果每個非揮發性記憶體裝置中的被程式化單元電晶體的臨界電壓的偏差在允許範圍內，則非揮發性記憶體裝置可以使用各種設計方案(例如，適當的程式化演算法)來正常地操作。然而，如果每個非揮發性記憶體裝置中的被程式化單元電晶體的臨界電壓的偏差超過允許範圍，則非揮發性記憶體裝置可能故障。根據下面的實施例，在程式化操作期間可以將流過每個單元電晶體的電流與參考值進行比較，以及可以通過比較結果來控制被施加至單元電晶體的耦合偏壓以提供所有被程式化單元電晶體的一致的臨界電壓。

將理解的是，雖然這裡可以使用術語第一、第二、第三等來 描述各種元件，但是這些元件不應當受到這些術語的限制。這些術語僅用於區分一個元件與另一個元件。因此，在不脫離本公開的教導的情況下，在一些實施例中的第一元件在其他實施例中可以被稱為第二元件。

還將理解的是，當元件被稱為位於另一個元件“上”、“之上”、“上面”、“之下”、“下方”、“下面”、“側”或“旁邊”時，其可以直接接觸所述另一個元件，或者至少一個中間元件可以存在於它們之間。因此，這裡使用的諸如“在”……“上”、“之上”、“上面”、“之下”、“下方”、“下面”、“側”、“旁邊”等的術語僅出於描述兩個元件的位置關係的目的，而非意在限制本公開的範圍。

還將理解的是，當元件被稱為“連接”或“耦接”至另一個元件時，其可以直接連接或耦接至所述另一個元件，或者可以存在中間元件。相反地，當元件被稱為“直接連接”或“直接耦接”至另一個元件時，不存在中間元件。

圖1是圖示根據本公開的實施例的非揮發性記憶體裝置100的電路圖。

參照圖1，非揮發性記憶體裝置100可以被配置為包括記憶體單元110、開關單元120、比較單元130和接地器140。記憶體單元110可以包括單元電晶體112、選擇電晶體114和耦合電容器116。在一些實施例中，單元電晶體112和選擇電晶體114中的每個可以是N通道金屬氧化物半導體場效應電晶體(MOSFET)。單元電晶體112可以具有浮接閘極FG，選擇電晶體114可以具有閘極端子G2。單元電晶體112的汲極端子D1可以連接至選擇電晶體114的源極端子S2。選擇電晶體114的閘極端子G2和汲 極端子D2可以分別連接至字元線WL和位元線BL。單元電晶體112的源極端子S1可以連接至源極線SL。單元電晶體112的浮接閘極FG可以連接至耦合電容器116。在一些實施例中，耦合電容器116可以是MOS電容器。

開關單元120可以耦接在耦合電容器116與偏壓端CG之間。開關單元120可以包括開關元件122，開關元件122將偏壓端CG電連接至耦合電容器116或者將偏壓端CG與耦合電容器116斷開連接。在一些實施例中，開關元件122可以使用MOSFET來實施。然而，MOSFET僅是適當的開關元件122的示例。可以採用具有三個端子的任何適當的開關元件作為開關元件122。當開關元件122可以接通以將耦合電容器116電連接至偏壓端CG時，可以通過被施加至偏壓端CG的偏壓而在單元電晶體112的浮接閘極FG處誘發耦合電壓。在單元電晶體112的浮接閘極FG處誘發的耦合電壓可以通過耦合比來確定，耦合比表示為耦合電容器116的電容值與單元電晶體112的電容值的函數。當開關元件122可以斷開以將耦合電容器116與偏壓端CG斷開電連接時，在單元晶體管112的浮接閘極FG處不會誘發耦合電壓。

比較單元130可以被配置為包括比較器132和產生參考電流的定電流源134。比較器132可以使用電流比較器來實施，電流比較器具有接收流過記憶體單元110的電流的第一輸入端子、接收從定電流源134輸出的參考電流的第二輸入端子以及輸出端子。從定電流源134產生的參考電流可以被設置為具有這樣的電流值，即，該電流值與從包括記憶體單元110的多個記憶體單元(即，多個單元電晶體)可在程式化操作期間獲得的各種臨界電壓中選擇的任意目標臨界電壓相對應。在一些實施例中，如果流 過記憶體單元110的單元電流大於參考電流，則比較器132可以產生具有“高”邏輯位準的輸出信號OUT，以及如果流過記憶體單元110的單元電流小於參考電流，則比較器132可以產生具有“低”邏輯位準的輸出信號OUT。

開關元件122可以根據比較器132的輸出信號OUT的邏輯位準而接通或斷開。在一些實施例中，如果流過記憶體單元110的單元電流大於參考電流使得比較器132的輸出信號OUT具有“高”邏輯位準，則開關元件122可以通過具有“高”邏輯位準的輸出信號OUT而接通。因此，如果流過記憶體單元110的單元電流大於參考電流，則被施加至偏壓端CG的偏壓可以被提供至耦合電容器116。如果流過記憶體單元110的單元電流小於參考電流使得比較器132的輸出信號OUT具有“低”邏輯位準，則開關元件122可以通過輸出信號OUT而斷開。因此，如果流過記憶體單元110的單元電流小於參考電流，則被施加至偏壓端CG的偏壓不會被提供至耦合電容器116。

接地器140可以耦接在記憶體單元110與接地端子GND之間。接地器140可以使用N通道MOSFET142來實施。N通道MOSFET142可以具有閘極端子G3、汲極端子D3和源極端子S3。閘極端子G3可以接收閘極控制信號，N通道MOSFET142可以根據閘極控制信號的位準而導通或截止。N通道MOSFET142可以在程式化操作期間截止以及可以在讀取操作期間導通。汲極端子D3可以通過源極線SL連接至單元電晶體112的源極端子S1。另外，汲極端子D3可以連接至比較器132的第一輸入端子。源極端子S3可以連接至接地端子GND。如果N通道MOSFET142導通，則單 元電晶體112的源極端子S1可以通過源極線SL連接至接地端子GND。因此，單元電晶體112的源極端子S1可以接地。即，在讀取操作期間，N通道MOSFET142可以導通使得源極線SL接地。相反地，如果N通道MOSFET142截止，則流過源極線SL的電流可以被供應至比較器132的第一輸入端子。即，如果N通道MOSFET142截止，則流過單元電晶體112的單元電流可以被供應至比較器132的第一輸入端子。因此，由於N通道MOSFET142在程式化操作期間截止，所以比較器132可以將單元電晶體112的單元電流與參考電流進行比較，以提供被程式化單元電晶體112的一致的臨界電壓。

圖2是圖示根據本公開的實施例的非揮發性記憶體裝置的記憶體單元的剖面圖。例如，圖2的記憶體單元可以是圖1中所示的非揮發性記憶體裝置100的記憶體單元110。

參照圖2，記憶體單元110可以是單層多晶矽閘極記憶體單元。具體地，N型深井212可以設置在基板210的上部區域中。基板210可以具有P型導電性。基板210可以具有記憶體單元區201、耦合區202以及隔離區203、204和205。N型深井212可以設置在記憶體單元區201、耦合區202以及隔離區203、204和205中。隔離區203和204可以分別設置在記憶體單元區201的兩側。隔離區204和205可以分別設置在耦合區202的兩側。隔離區203和204可以延伸以圍繞記憶體單元區201的側壁，以及隔離區204和205可以延伸以圍繞耦合區202的側壁。因此，隔離區203、204和205可以基本上彼此連接。

第一P型井231和第二P型井232可以設置在N型深井212 的上部區域中以彼此間隔開。第一P型井231可以設置在記憶體單元區201中，第二P型井232可以設置在耦合區202中。第一N型井233可以設置在隔離區203中的N型深井212的上部區域中。第二N型井234可以設置在隔離區204中的N型深井212的上部區域中。第三N型井235可以設置在隔離區205中的N型深井212的上部區域中。第一N型井233和第二N型井234可以延伸以圍繞第一P型井231的側壁，以及第二N型井234和第三N型井235可以延伸以圍繞第二P型井232的側壁。因此，第一N型井233、第二N型井234和第三N型井235可以基本上彼此連接。

第一閘極絕緣層241和浮接閘極251可以順序地層疊在第一P型井231的一部分上，以及第一閘極絕緣層241和浮接閘極251可以延伸以覆蓋第二P型井232的一部分。第二閘極絕緣層242和選擇閘電極252可以順序地層疊在第一P型井231的另一部分上。第一閘極絕緣層241與浮接閘極251的層疊結構可以設置為同第二閘極絕緣層242與選擇閘電極252的層疊結構間隔開。在圖2中，第一P型井231上的浮接閘極251被圖示為與第二P型井232上的浮接閘極251間隔開。然而，第一P型井231上的浮接閘極251可以延伸以將浮接閘極251設置在第二P型井232上，如上所述。因此，第一P型井231上的浮接閘極251基本上連接至第二P型井232上的浮接閘極251。

N型井接觸區261可以設置在第一N型井233的上部區域中。N型源極區262、N型汲極區263和N型浮置接合區264可以沿第一P型井231的上部區域彼此間隔開。N型源極區262和N型浮置接合區264可以分別與浮接閘極251的兩個側壁對準。N型汲極區263和N型浮置接 合區264可以分別與選擇閘電極252的兩個側壁對準。因此，N型浮置接合區264可以在第一P型井231上的浮接閘極251與選擇閘電極252之間的空間區域之下設置在第一P型井231中。第一P型井接觸區265可以設置在第一P型井231的上部區域中以與N型源極區262間隔開。第二P型井接觸區266和N型接觸區267可以沿第二P型井232的上部區域彼此間隔開。第二P型井接觸區266和N型接觸區267可以分別與第二P型井232上的浮接閘極251的兩個側壁對準。

N型井接觸區261可以通過第一接觸插塞271電連接至第一互連圖案281。第一互連圖案281可以連接至井偏壓線WBL。被施加至井偏壓線WBL的偏壓可以具有適合將第一P型井231與第二P型井232電隔離的電位位準，以及可以通過第一N型井233、第二N型井234和第三N型井235而被供應至N型深井212。第一P型井接觸區265和N型源極區262可以分別通過第二接觸插塞272和第三接觸插塞273而電連接至第二互連圖案282。第二互連圖案282可以連接至源極線SL。選擇閘電極252可以通過第四接觸插塞274電連接至第三互連圖案283。第三互連圖案283可以連接至字元線WL。N型汲極區263可以通過第五接觸插塞275電連接至第四互連圖案284。第四互連圖案284可以連接至位元線BL。第二P型井接觸區266和N型接觸區267可以分別通過第六接觸插塞276和第七接觸插塞277連接至第五互連圖案285。第五互連圖案285可以連接至偏壓端CG。第二P型井232、在第二P型井232上層疊的第一閘極絕緣層241以及在第二P型井232之上層疊的浮接閘極251可以組成耦合電容器116。

設置在記憶體單元區201中的第一P型井231、N型源極區 262、N型浮置接合區264、第一閘極絕緣層241和浮接閘極251可以組成參照圖1描述的記憶體單元110的單元電晶體112。設置在記憶體單元區201中的第一P型井231、N型汲極區263、N型浮置接合區264、第二閘極絕緣層242和選擇閘電極252可以組成參照圖1描述的記憶體單元110的選擇電晶體114。N型浮置接合區264可以用作單元電晶體(圖1的112)的汲極區，還可以用作選擇電晶體(圖1的114)的源極區。設置在耦合區202中的第二P型井232、第一閘極絕緣層241和浮接閘極251可以組成參照圖1描述的記憶體單元110的耦合電容器116。

為了執行記憶體單元110的程式化操作，可以將閘極導通電壓施加至字元線WL，以及可以將正程式化電壓施加至偏壓端CG。另外，當執行程式化操作來程式化記憶體單元110時，可以將正位元線電壓施加至位元線BL，以及可以將接地電壓施加至連接至第一P型井231的源極線SL。被施加至偏壓端CG的正程式化電壓可以被提供至第二P型井232。在該情形下，可以通過被施加至第二P型井232的正程式化電壓而在浮接閘極251處誘發耦合程式化電壓。被施加至字元線WL的閘極導通電壓可以使選擇電晶體(圖1的114)導通。因此，連接至選擇電晶體的單元電晶體(圖2的112)可以被選中。當選擇電晶體導通時，通道反轉層可以形成在N型汲極區263與N型浮置接合區264之間，以及被施加至位元線BL的正位元線電壓可以被提供至N型浮置接合區264。同時，在浮接閘極251處誘發的耦合程式化電壓可以使單元電晶體導通。即，通道反轉層可以形成在N型源極區262與N型浮置接合區264之間。因此，如果耦合程式化電壓在浮接閘極251處被誘發並且第一P型井231接地，則可以在浮接閘極251與通 道反轉層之間產生與耦合程式化電壓相對應的電壓差。因此，通道反轉層中的電子可以通過福勒-諾德海姆(Fowler-Nordheim，F-N)穿隧原理而經由第一閘

極絕緣層241注入至浮接閘極251中。結果，單元電晶體可以通過F-N穿隧原理被程式化。如果被注入至浮接閘極251中的熱電子的數量在程式化操作期間增加，則在浮接閘極251處誘發的耦合程式化電壓可以降低，以減少從N型汲極區263經由N型浮置接合區264而流向N型源極區262的電流(即，從位元線BL流向源極線SL的電流)。

圖3是圖示根據本公開的實施例的非揮發性記憶體裝置的程式化操作的電路圖。例如，圖2的非揮發性記憶體裝置可以是圖1中所示的非揮發性記憶體裝置100。在圖3中，在圖1中所使用的相同的參考標記或參考符號表示相同的元件。因此，在下文中將省略如參照圖1所描述的相同元件的詳細描述以避免不必要的重複。

參照圖3，為了執行單元電晶體112的程式化操作，可以將閘極導通電壓+VG施加至連接至選擇電晶體114的閘極端子G2的字元線WL，以及可以將程式化位元線電壓+VBL1施加至位元線BL。因此，選擇電晶體114可以導通以選擇單元電晶體112。此外，當開關元件122接通以將偏壓端CG電連接至耦合電容器116時，可以將正程式化電壓+VPP1施加至偏壓端CG。在以上偏壓條件下，通過耦合電容器116產生的耦合電壓可以在單元電晶體112的浮接閘極FG處被誘發。正程式化電壓+VPP1可以具有足夠的電位位準以在單元電晶體112中引起F-N穿隧現象。在一些實施例中，如果包括耦合電容器116和單元電晶體112的結構被設計為具有大約 90%或更高的耦合比，則正程式化電壓+VPP1可以被設置為大約16伏。在程式化單元電晶體112被執行的期間，接地器140的N通道MOSFET142可以截止。

在程式化操作期間，通道反轉層可以形成在單元電晶體112的汲極端子D1與源極端子S1之間，通道反轉層還可以形成在選擇電晶體114的汲極端子D2與源極端子S2之間。單元電晶體112的通道反轉層中的電子可以被注入至單元電晶體112的浮接閘極FG中，使得單元電晶體112的臨界電壓增大以達到目標臨界電壓。當通道反轉層中的電子被注入至單元電晶體112的浮接閘極FG中時，單元電流Ip可以從位元線BL經由選擇電晶體114和單元電晶體112流入比較器132的第一輸入端子。如果單元電晶體112的臨界電壓在程式化操作期間變化，則單元電流Ip的量也可以變化。例如，如果被注入至單元電晶體112的浮接閘極FG中的電子的數量在程式化操作期間增加，則單元電晶體112的臨界電壓可以增大以減小單元電流Ip。

比較器132可以將流入第一輸入端子的單元電流Ip與從定電流源134流入第二輸入端子的參考電流Iref進行比較。參考電流Iref可以被設置為與包括單元電晶體112的多個單元電晶體在程式化操作之後可獲得的臨界電壓之中的目標臨界電壓相對應的位準。如果單元電流Ip大於參考電流Iref，則單元電晶體112的臨界電壓可以低於目標臨界電壓。如果單元電流Ip可以等於參考電流Iref，則單元電晶體112的臨界電壓可以等於目標臨界電壓。如果單元電流Ip小於參考電流Iref，則單元電晶體112的臨界電壓可以高於目標臨界電壓。

當單元電流Ip大於參考電流Iref時，比較器132可以產生具有邏輯“高”位準的輸出信號OUT。相反地，當單元電流Ip小於參考電流Iref時，比較器132可以產生具有“低”邏輯位準的輸出信號OUT。具有邏輯“高”位準的輸出信號OUT可以使開關元件122接通以將偏壓端CG電連接至耦合電容器116。因此，在單元電晶體112的浮接閘極FG處可以持續地誘發耦合電壓以仍執行用於程式化單元電晶體112的程式化操作。如果單元電晶體112的臨界電壓達到目標臨界電壓，則輸出信號OUT可以被產生為具有“低”邏輯位準。在該情形下，開關元件122可以回應於具有“低”邏輯位準的輸出信號OUT而斷開。因此，偏壓端CG可以與耦合電容器116斷開電連接。因此，在單元電晶體112的浮接閘極FG處可以不再誘發耦合電壓，以終止用於程式化單元電晶體112的程式化操作。輸出信號OUT的邏輯位準可以根據實施例而設置為不同。例如，在一些實施例中，當單元電流Ip大於參考電流Iref時，輸出信號OUT可以被產生為具有“低”邏輯位準，以及當單元電流Ip小於參考電流Iref時，輸出信號OUT可以被產生為具有“高”邏輯位準。在該情形下，開關元件122可以回應於具有“低”邏輯位準的輸出信號OUT而接通，以及開關元件122可以回應于具有“高”邏輯位準的輸出信號OUT而斷開。

圖4圖示根據本公開的實施例的比較包括在非揮發性記憶體裝置中的多個單元電晶體的程式化特性的圖表。例如，圖4的多個單元電晶體可以包括在圖1中所示的非揮發性記憶體裝置100中。

在圖4中，由參考符號“CELL A”表示的第一單元電晶體和由參考符號“CELL B”表示的第二單元電晶體中的每個可以具有與參照 圖1、圖2和圖3描述的記憶體單元110相同的配置和相同的等效電路。然而，第一單元電晶體“CELL A”和第二單元電晶體“CELL B”可以因被應用至晶片的製造製程的不一致而顯示不同的特性(例如，不同的單元電流Ip)，如圖4中所示。例如，第一單元電晶體“CELL A”的單元電流Ip與第二單元電晶體“CELL B”的單元電流Ip之間的這種差異可以是由於閘極絕緣層的厚度的偏差而導致的和/或是由於井的摻雜濃度和結區的摻雜濃度的偏差而導致的。

參照圖3和圖4，第一單元電晶體“CELL A”和第二單元電晶體“CELL B”二者可以在時間點“T1”通過選擇第一單元電晶體“CELL A”和第二單元電晶體“CELL B”來同時程式化。在第一單元電晶體“CELL A”和第二單元電晶體“CELL B”的程式化操作中，當流過第一單元電晶體“CELL A”的單元電流Ip大於參考電流Iref時，連接至第一單元電晶體“CELL A”的比較器132可以產生具有“高”邏輯位準的輸出信號OUT1。因此，當流過第一單元電晶體“CELL A”的單元電流Ip大於參考電流Iref時，第一單元電晶體“CELL A”可以被程式化。類似地，當流過第二單元電晶體“CELL B”的單元電流Ip大於參考電流Iref時，連接至第二單元電晶體“CELL B”的比較器132可以產生具有“高”邏輯位準的輸出信號OUT2。因此，當流過第二單元電晶體“CELL B”的單元電流Ip大於參考電流Iref時，第二單元電晶體“CELL B”可以被程式化。

如上所述，第一單元電晶體“CELL A”和第二單元電晶體“CELL B”可以顯示不同的特性。因此，在用於程式化第一單元電晶體“CELL A”和第二單元電晶體“CELL B”的相同的偏壓條件下，第一單元 電晶體“CELL A”的臨界電壓達到目標臨界電壓的時間點可以與第二單元電晶體“CELL B”的臨界電壓達到目標臨界電壓的時間點不同。然而，如果第一單元電晶體“CELL A”和第二單元電晶體“CELL B”在同一時段被程式化，則被程式化第一單元電晶體“CELL A”的臨界電壓和被程式化第二單元電晶體“CELL B”的臨界電壓之間的差異可以增大，從而在用於讀出被程式化第一單元電晶體“CELL A”和被程式化第二單元電晶體“CELL B”的資料的讀取操作期間引起故障。

根據本實施例，在第一單元電晶體“CELL A”的單元電流Ip變為小於參考電流Iref的時間點“T2”，連接至第一單元電晶體“CELL A”的比較器132的輸出信號OUT1的邏輯位準可以從“高”邏輯位準變為“低”邏輯位準以解決上述問題。結果，開關元件122可以在時間點“T2”斷開以終止第一單元電晶體“CELL A”的程式化操作。在時間點“T2”，第二單元電晶體“CELL B”的單元電流Ip可以仍大於參考電流Iref。因此，連接至第二單元電晶體“CELL B”的比較器132的輸出信號OUT2可以具有“高”邏輯位準，以持續地執行第二單元電晶體“CELL B”的程式化操作。在第二單元電晶體“CELL B”的單元電流Ip變為小於參考電流Iref的時間點“T3”，連接至第二單元電晶體“CELL B”的比較器132的輸出信號OUT2的邏輯位準可以從“高”邏輯位準變為“低”邏輯位準。結果，開關元件122可以在時間點“T3”斷開以終止第二單元電晶體“CELL B”的程式化操作。因此，即使第一單元電晶體“CELL A”和第二單元電晶體“CELL B”因製造製程的不一致而具有不同的特性，第一單元電晶體“CELL A”和第二單元電晶體“CELL B”也可以在以上程式化操作終止 的時間點“T3”之後顯示相同的臨界電壓。

圖5是圖示根據本公開的另一個實施例的非揮發性記憶體裝置300的電路圖。

參照圖5，非揮發性記憶體裝置300可以被配置為包括記憶體單元310、開關單元320、電流傳輸單元330、比較單元340和接地器350。記憶體單元310可以包括單元電晶體312、選擇電晶體314和耦合電容器316。在一些實施例中，單元電晶體312和選擇電晶體314中的每個可以是N通道MOSFET。單元電晶體312可以具有浮接閘極FG，選擇電晶體314可以具有閘極端子G2。單元電晶體312的汲極端子D1可以連接至選擇電晶體314的源極端子S2。選擇電晶體314的閘極端子G2和汲極端子D2可以分別連接至字元線W和位元線BL。單元電晶體312的源極端子S1可以連接至源極線SL。單元電晶體312的浮接閘極FG可以連接至耦合電容器316。在一些實施例中，耦合電容器316可以被實施為具有MOS電容器結構。記憶體單元310可以被實施為具有與參照圖2描述的記憶體單元110相同的剖面結構。

開關單元320可以耦接在耦合電容器316與偏壓端CG之間。開關單元320可以包括開關元件322，開關元件322將偏壓端CG電連接至耦合電容器316或者將偏壓端CG與耦合電容器316斷開連接。在一些實施例中，開關元件322可以使用MOSFET來實施。然而，MOSFET僅是適當的開關元件322的示例。即，可以採用具有三個端子的任何開關元件作為開關元件322。當開關元件322接通以將耦合電容器316電連接至偏壓端CG時，可以通過被施加至偏壓端CG的偏壓而在單元電晶體312的浮接 閘極FG處誘發耦合電壓。在單元電晶體312的浮接閘極FG處誘發的耦合電壓可以通過耦合比來確定，耦合比表示為耦合電容器316的電容值與單元電晶體312的電容值的函數。當開關元件322斷開以將耦合電容器316與偏壓端CG斷開電連接時，在單元電晶體312的浮接閘極FG處不會誘發耦合電壓。

電流傳輸單元330可以將流過記憶體單元310的電流傳輸至比較單元340。電流傳輸單元330可以使用電流鏡電路來實施，電流鏡電路被配置為包括第一MOSFET332和第二MOSFET334。電流鏡電路可以具有產生穩定的輸出電流而不管電流鏡電路上的負載如何的優點。第一MOSFET332的閘極端子G4可以連接至第二MOSFET334的閘極端子G5。第一MOSFET332的源極端子S4和第二MOSFET334的源極端子S5可以共同連接至接地端子GND。第一MOSFET332的汲極端子D4可以連接至單元電晶體312的源極端子S1和第一MOSFET332的閘極端子G4。第二MOSFET334的汲極端子D5可以連接至比較單元340。從第二MOSFET334的汲極端子D5流向第二MOSFET334的源極端子S5的電流(圖6的Ipb)可以等於從第一MOSFET332的汲極端子D4流向第一MOSFET332的源極端子S4的單元電流(圖6的Ipa)的量。

比較單元340可以被配置為包括比較器342和產生參考電流(圖6的Iref)的定電流源344。比較器342可以使用電流比較器來實施，電流比較器具有第一輸入端子、第二輸入端子以及輸出端子。比較器342的第一輸入端子可以連接至電流傳輸單元330的第二MOSFET334的汲極端子D5。比較器342的第二輸入端子可以連接至產生參考電流Iref的定電流 源344。比較器342的輸出端子可以連接至開關單元320。從定電流源344產生的參考電流Iref可以被設置為具有這樣的電流值，即，該電流值與從包括記憶體單元310的多個記憶體單元(即，包括單元電晶體312的多個單元電晶體)可在程式化操作之後獲得的各種臨界電壓中選擇的任意臨界電壓(即，目標臨界電壓)相對應。在一些實施例中，如果流過記憶體單元310的單元電流Ipa(即，Ipb)大於參考電流Iref，則比較器342可以產生具有“高”邏輯位準的輸出信號OUT，以及如果流過記憶體單元310的單元電流Ipa(即，Ipb)小於參考電流Iref，則比較器342可以產生具有“低”邏輯位準的輸出信號OUT。

開關單元320的開關元件322可以根據比較器342的輸出信號OUT的邏輯位準而接通或斷開。在一些實施例中，如果流過記憶體單元310的單元電流Ipa(即，Ipb)大於參考電流，則比較器342的輸出信號OUT可以被產生為具有“高”邏輯位準，並且開關元件322可以回應於具有邏輯“高”位準的輸出信號OUT而接通。因此，當流過記憶體單元310的單元電流Ipa(即，Ipb)大於參考電流Iref時，被施加至偏壓端CG的偏壓可以被提供至耦合電容器316。相反地，如果流過記憶體單元310的單元電流Ipa(即，Ipb)小於參考電流Iref，則比較器342的輸出信號OUT可以產生為具有“低”邏輯電平，並且開關元件322可以回應於具有“低”邏輯位準的輸出信號OUT而斷開。因此，當流過記憶體單元310的單元電流Ipa(即，Ipb)小於參考電流Iref時，被施加至偏壓端CG的偏壓不會被提供至耦合電容器316。

接地器350可以耦接在記憶體單元310與接地端子GND之 間。接地器350可以使用N通道MOSFET352來實施。N通道MOSFET352可以具有閘極端子G3、汲極端子D3和源極端子S3。N通道MOSFET352的閘極端子G3可以接收閘極控制信號，N通道MOSFET352可以根據閘極控制信號的位準而導通或截止。N通道MOSFET352的汲極端子D3可以通過源極線SL連接至單元電晶體312的源極端子S1。N通道MOSFET352的源極端子S3可以連接至接地端子GND。如果N通道MOSFET352可以導通，則連接至單元電晶體312的源極端子S1的源極線SL可以接地。因此，單元電晶體312的源極端子S1也可以接地。在讀取操作期間，N通道MOSFET352可以被導通為使源極線SL接地。相反地，N通道MOSFET352可以在程式化操作期間截止。在該情形下，流過源極線SL的單元電流(圖6中的Ipa)可以引起流過電流傳輸單元330的第二MOSFET334的電流(圖6中的Ipb)，以及比較器342可以將電流Ipb與參考電流Iref進行比較以產生輸出信號OUT。因此，N通道MOSFET 352可以在程式化操作期間截止，以在程式化操作之後獲得單元電晶體312的一致的臨界電壓。

圖6是圖示根據本公開的另一個實施例的非揮發性記憶體裝置的程式化操作的電路圖。例如，圖6的非揮發性記憶體裝置可以是圖5中所示的非揮發性記憶體裝置300。在圖6中，圖5中使用的相同的參考標記或參考符號表示相同的元件。因此，在下文中將省略如參照圖5所描述的相同元件的詳細描述以避免不必要的重複。

參照圖6，為了執行單元電晶體312的程式化操作，可以將閘極導通電壓+VG施加至連接至選擇電晶體314的閘極端子G2的字元線WL，以及可以將程式化位元線電壓+VBL1施加至位元線BL。因此，選擇 電晶體314可以導通以選擇單元電晶體312。此外，當開關元件322接通以將偏壓端CG電連接至耦合電容器316時，可以將正程式化電壓+VPP1施加至偏壓端CG。在以上偏壓條件下，可以在單元電晶體312的浮接閘極FG處誘發通過耦合電容器316產生的耦合電壓。正程式化電壓+VPP1可以具有足夠的電位位準以在單元晶體管312中引起F-N穿隧現象。在一些實施例中，如果包括耦合電容器316和單元晶體管312的結構被設計為具有大約90%或更高的耦合比，則正程式化電壓+VPP1可以被設置為大約16伏。在程式化單元電晶體312被執行的期間，接地器350的N通道MOSFET 352可以截止。

在程式化操作期間，通道反轉層可以形成在單元電晶體312的汲極端子D1與源極端子S1之間，以及通道反轉層還可以形成在選擇電晶體314的汲極端子D2與源極端子S2之間。單元電晶體312的通道反轉層中的電子可以被注入至單元電晶體312的浮接閘極FG中，使得單元電晶體312的臨界電壓增大以達到目標臨界電壓。當通道反轉層中的電子被注入至單元電晶體312的浮接閘極FG中時，單元電流Ipa可以從位元線BL經由選擇晶體管314和單元電晶體312流入源極線SL。如果單元電流Ipa從位元線BL流入源極線SL，則與單元電流Ipa相等的電流Ipb可以流過組成電流傳輸單元330的電流鏡電路的第二MOSFET334。如果單元電晶體312的臨界電壓在程式化操作期間變化，則單元電流Ipa可以變化，從而電流Ipb也可以變化。例如，如果注入至單元電晶體312的浮接閘極FG中的電子的數量在程式化操作期間增加，則單元電晶體312的臨界電壓可以增大以減小單元電流Ipa(即，電流Ipb)。

比較器342可以將流過連接至第一輸入端子的源極線SL的電流Ipb與從連接至第二輸入端子的定電流源344產生的參考電流Iref進行比較。參考電流Iref可以被設置為與包括單元電晶體312的多個單元電晶體在程式化操作之後可獲得的臨界電壓之中的目標臨界電壓相對應的位準。如果單元電流Ipa(即，Ipb)大於參考電流Iref，則單元電晶體312的臨界電壓可以低於目標臨界電壓。如果單元電流Ipa(即，Ipb)可以等於參考電流Iref，則單元電晶體312的臨界電壓可以等於目標臨界電壓。如果單元電流Ipa(即，Ipb)小於參考電流Iref，則單元電晶體312的臨界電壓可以高於目標臨界電壓。

當單元電流Ipa(即，Ipb)大於參考電流Iref時，比較器342可以產生具有“高”邏輯位準的輸出信號OUT。相反地，當單元電流Ipa(即，Ipb)小於參考電流Iref時，比較器342可以產生具有“低”邏輯位準的輸出信號OUT。具有“高”邏輯位準的輸出信號OUT可以使開關元件322接通以將偏壓端CG電連接至耦合電容器316。因此，在單元電晶體312的浮接閘極FG處可以持續地誘發耦合電壓，以仍執行用於程式化單元晶體管312的程式化操作。如果單元電晶體312的臨界電壓達到目標臨界電壓，則輸出信號OUT的位準可以從“高”邏輯位準變為“低”邏輯位準。在該情形下，開關元件322可以響應於具有“低”邏輯位準的輸出信號OUT而斷開。因此，偏壓端CG可以與耦合電容器316斷開電連接。因此，在單元電晶體312的浮接閘極FG處可以不再誘發耦合電壓，以終止用於程式化單元電晶體312的程式化操作。輸出信號OUT的邏輯位準可以根據不同的實施例而設置為不同。例如，在一些實施例中，當單元電流Ipa大於參考電流 Iref時，輸出信號OUT可以被產生為具有“低”邏輯位準，以及當單元電流Ipa小於參考電流Iref時，輸出信號OUT可以被產生為具有“高”邏輯位準。在該情形下，開關元件322可以回應於具有“低”邏輯位準的輸出信號OUT而接通，以及開關元件322可以回應於具有邏輯“高”位準的輸出信號OUT而斷開。

圖7是圖示根據本公開的又一個實施例的非揮發性記憶體裝置400的電路圖。

參照圖7，非揮發性記憶體裝置400可以被配置為包括記憶體單元410、開關單元420、比較單元430和接地器440。記憶體單元410可以包括單元電晶體412、選擇電晶體414、耦合電容器415和穿隧電容器416。在一些實施例中，單元電晶體412和選擇電晶體414中的每個可以是N通道MOSFET。單元電晶體412可以具有浮接閘極FG，選擇電晶體414可以具有閘極端子G2。單元電晶體412的汲極端子D1可以連接至選擇電晶體414的源極端子S2。選擇電晶體414的閘極端子G2和汲極端子D2可以分別連接至字元線WL和位元線BL。單元電晶體412的源極端子S1可以連接至源極線SL。單元電晶體412的浮接閘極FG可以連接至耦合電容器415與穿隧電容器416之間的公共節點。耦合電容器415和穿隧電容器416可以並聯連接至單元電晶體412的浮接閘極FG。在一些實施例中，耦合電容器415和穿隧電容器416中的每個可以被實施為具有MOS電容器結構。

開關單元420可以耦接在記憶體單元410與第一偏壓端CG之間以及記憶體單元410與第二偏壓端TG之間。開關單元420可以包括第一開關元件421和第二開關元件422。第一開關元件421可以耦接在第一偏 壓端CG與耦合電容器415之間，以將第一偏壓端CG電連接至耦合電容器415，或者將第一偏壓端CG與耦合電容器415斷開電連接。第二開關元件422可以耦接在第二偏壓端TG與穿隧電容器416之間，以將第二偏壓端TG電連接至穿隧電容器416，或者將第二偏壓端TG與穿隧電容器416斷開電連接。在一些實施例中，第一開關元件421和第二開關元件422中的每個可以是MOSFET。然而，MOSFET僅是適當的第一開關元件421和第二開關元件422的示例。即，可以採用具有三個端子的任何適當的開關元件作為第一開關元件421和第二開關元件422。當第一開關元件421接通以將耦合電容器415電連接至第一偏壓端CG時，可以通過被施加至第一偏壓端CG的偏壓而在單元電晶體412的浮接閘極FG處誘發耦合電壓。當第二開關元件422接通以將穿隧電容器416電連接至第二偏壓端TG時，可以通過被施加至第二偏壓端TG的偏壓而在單元電晶體412的浮接閘極FG處誘發耦合電壓。在單元電晶體412的浮接閘極FG處誘發的耦合電壓可以通過耦合比來確定，耦合比表示為耦合電容器415的電容值、穿隧電容器416的電容值以及單元電晶體412的電容值的函數。當第一開關元件421和第二開關元件422分別斷開以將耦合電容器415和穿隧電容器416與第一偏壓端CG和第二偏壓端TG斷開電連接時，在單元電晶體412的浮接閘極FG處不會誘發耦合電壓。在程式化操作期間，第一開關元件421和第二開關元件422二者可以接通或斷開。

比較單元430可以被配置為包括比較器432和產生參考電流的定電流源434。比較器432可以使用電流比較器來實施，電流比較器具有接收流過記憶體單元410的電流的第一輸入端子、接收來自定電流源434 的參考電流的第二輸入端子以及輸出端子。從定電流源434產生的參考電流可以被設置為具有這樣的電流值，即，該電流值與從包括記憶體單元410的多個記憶體單元(即，包括單元電晶體412的多個單元電晶體)可在程式化操作之後獲得的各種臨界電壓中選擇的目標臨界電壓相對應。在一些實施例中，如果流過記憶體單元410的單元電流大於參考電流，則比較器432可以產生具有“高”邏輯位準的輸出信號OUT，以及如果流過記憶體單元410的單元電流小於參考電流，則比較器432可以產生具有“低”邏輯位準的輸出信號OUT。

第一開關元件421和第二開關元件422可以根據比較器432的輸出信號OUT的邏輯位準而接通或斷開，在一些實施例中，如果流過記憶體單元410的單元電流大於參考電流，則比較器432的輸出信號OUT可以被產生為具有“高”邏輯位準，以及第一開關元件421和第二開關元件422可以回應於具有邏輯“高”位準的輸出信號OUT而接通。因此，當流過記憶體單元410的單元電流大於參考電流時，則被施加至第一偏壓端CG的第一偏壓可以被提供至耦合電容器415，以及被施加至第二偏壓端TG的第二偏壓可以被提供至穿隧電容器416。相反地，如果流過記憶體單元410的單元電流小於參考電流，則比較器432的輸出信號OUT可以被產生為具有“低”邏輯位準，以及第一開關元件421和第二開關元件422可以回應於具有“低”邏輯位準的輸出信號OUT而斷開。因此，當流過記憶體單元410的單元電流小於參考電流時，偏壓不會被提供至耦合電容器415和穿隧電容器416。

接地器440可以耦接在記憶體單元410與接地端子GND之 間。接地器440可以使用N通道MOSFET442來實施。N通道MOSFET442可以具有閘極端子G3、汲極端子D3和源極端子S3。N通道MOSFET442的閘極端子G3可以接收閘極控制信號，N通道MOSFET442可以根據閘極控制信號的位準而導通或截止。例如，N通道MOSFET442可以在程式化操作期間截止以及可以在讀取操作期間導通。N通道MOSFET442的汲極端子D3可以通過源極線SL連接至單元電晶體412的源極端子S1。另外，N通道MOSFET442的汲極端子D3可以連接至比較器432的第一輸入端子。N通道MOSFET442的源極端子S3可以連接至接地端子GND。如果N通道MOSFET442導通，則單元電晶體412的源極端子S1可以通過源極線SL連接至接地端子GND。因此，單元電晶體412的源極端子S1可以接地。即，在讀取操作期間，N通道MOSFET442可以導通使得源極線SL接地。相反地，如果N通道MOSFET442截止，則流過源極線SL的電流可以被供應至比較器432的第一輸入端子。即，如果N通道MOSFET442截止，則流過單元晶體管412的電流可以被供應至比較器432的第一輸入端子。因此，由於N通道MOSFET442在程式化操作期間截止，所以比較器432可以將單元電晶體412的單元電流與參考電流進行比較，以提供被程式化單元電晶體412的一致的臨界電壓。

圖8是圖示根據本公開的又一個實施例的非揮發性記憶體裝置的記憶體單元的剖面圖。例如，圖8的記憶體單元可以是圖7中所示的非揮發性記憶體裝置400的記憶體單元410。

參照圖8，記憶體單元410可以是單層多晶矽閘極記憶體單元。具體地，N型深井512可以設置在基板510的上部區域中。基板510可 以具有P型導電性。基板510可以具有穿隧區501、記憶體單元區502、耦合區503以及隔離區504、505、506和507。N型深井512可以設置在穿隧區501、記憶體單元區502、耦合區503以及隔離區504、505、506和507中。隔離區504和505可以分別設置在穿隧區501的兩側。隔離區505和506可以分別設置在記憶體單元區502的兩側。隔離區506和507可以分別設置在耦合區503的兩側。隔離區504和505可以延伸以圍繞穿隧區501的側壁，隔離區505和506可以延伸以圍繞記憶體單元區502的側壁。另外，隔離區506和507可以延伸以圍繞耦合區503的側壁。因此，隔離區504、505、506和507可以基本上彼此連接。

第一P型井531、第二P型井532和第三P型井533可以沿N型深井512的上部區域彼此間隔開。第一P型井531和第二P型井532可以分別設置在記憶體單元區502和隧穿區501中。另外，第三P型井533可以設置在耦合區503中。第一N型井534可以設置在隔離區504中的N型深井512的上部區域中。第二N型井535可以設置在隔離區505中的N型深井512的上部區域中。第三N型井536可以設置在隔離區506中的N型深井512的上部區域中。第四N型井537可以設置在隔離區507中的N型深井512的上部區域中。第一N型井534和第二N型井535可以延伸以圍繞第二P型井532的側壁。第二N型井535和第三N型井536可以延伸以圍繞第一P型井531的側壁。第三N型井536和第四N型井537可以延伸以圍繞第三P型井533的側壁。因此，第一N型井至第四N型井534、535、536和537可以基本上彼此連接。

第一閘極絕緣層541和浮接閘極551可以順序地層疊在第一 P型井531的一部分上。第一閘極絕緣層541和浮接閘極551可以延伸以覆蓋第二P型井532的一部分以及第三P型井533的一部分。第二閘極絕緣層542和選擇閘電極552可以順序地層疊在第一P型井531的另一部分上。第一閘極絕緣層541與浮接閘極551的層疊結構可以設置為與第二閘極絕緣層542與選擇閘電極552的層疊結構間隔開。在圖8中，第一P型井531上的浮接閘極551被圖示為與第二P型井532上的浮接閘極551間隔開，以及第三P型井533上的浮接閘極551被圖示為與第二P型井532上的浮接閘極551間隔開。然而，第一P型井531上的浮接閘極551可以延伸以提供在第二P型井532上的浮接閘極551以及在第三P型井533上的浮接閘極551，如上所述。因此，第一P型井531上的浮接閘極551、第二P型井532上的浮接閘極551和第三P型井533上的浮接閘極551可以基本上彼此連接。

N型井接觸區561可以設置在第一N型井534的上部區域中。第一P型井接觸區562和第一N型接觸區563可以沿第二P型井532的上部區域彼此間隔開。第一P型井接觸區562和第一N型接觸區563可以分別與第二P型井532上的浮接閘極551的兩個側壁對準。N型源極區564、N型汲極區565和N型浮置接合區566可以設置在第一P型井531的上部區域中以彼此間隔開。N型源極區564和N型浮置接合區566可以分別與第一P型井531上的浮接閘極551的兩個側壁對準。N型汲極區565和N型浮置接合區566可以分別與選擇閘電極552的兩個側壁對準。因此，N型浮置接合區566可以在第一P型井531上的浮接閘極551與選擇閘電極552之間的空間區域之下設置在第一P型井531中。第二P型井接觸區567可以設置在第一P型井531的上部區域中以與N型源極區564間隔開。第 三P型井接觸區568和第二N型接觸區569可以設置在第三P型井533的上部區域中以彼此間隔開。第三P型井接觸區568和第二N型接觸區569可以分別與第三P型井533上的浮接閘極551的兩個側壁對準。

N型井接觸區561可以通過第一接觸插塞571電連接至第一互連圖案581。第一互連圖案581可以連接至井偏壓線WBL。被施加至井偏壓線WBL的偏壓可以具有適合將第一P型井531、第二P型井532和第三P型井533彼此電隔離的電位位準。被施加至井偏壓線WBL的偏壓可以通過第一N型井至第四N型井534、535、536和537而被供應至N型深井512。第一P型井接觸區562和第一N型接觸區563可以分別通過第二接觸插塞572和第三接觸插塞573電連接至第二互連圖案582。第二互連圖案582可以連接至第二偏壓端TG。第二P型井接觸區567和N型源極區564可以分別通過第四接觸插塞574和第五接觸插塞575電連接至第三互連圖案583。第三互連圖案583可以連接至源極線SL。選擇閘電極552可以通過第六接觸插塞576電連接至第四互連圖案584。

第四互連圖案584可以連接至字元線WL。N型汲極區565可以通過第七接觸插塞577連接至第五互連圖案585。第五互連圖案585可以連接至位元線BL。第三P型井接觸區568和第二N型接觸區569可以分別通過第八接觸插塞578和第九接觸插塞579連接至第六互連圖案586。第六互連圖案586可以連接至第一偏壓端CG。第三P型井533、在第三P型井533上層疊的第一閘極絕緣層541以及在第三P型井533之上層疊的浮接閘極551可以組成耦合電容器415。第二P型井532、在第二P型井532上層疊的第一閘極絕緣層541以及在第二P型井532之上層疊的浮接閘極551 可以組成穿隧電容器416。

設置在記憶體單元區502中的第一P型井531、N型源極區564、N型浮置接合區566、第一閘極絕緣層541和浮接閘極551可以組成參照圖7描述的記憶體單元410的單元電晶體412。設置在記憶體單元區502中的第一P型井531、N型汲極區565、N型浮置接合區566、第二閘極絕緣層542和選擇閘電極552可以組成參照圖7描述的記憶體單元410的選擇晶體管414。N型浮置接合區566可以用作單元電晶體(圖7的412)的汲極區，還可以用作選擇電晶體(圖7的414)的源極區。設置在耦合區503中的第三P型井533、第一閘極絕緣層541和浮接閘極551可以組成參照圖7描述的記憶體單元410的耦合電容器415。設置在穿隧區501中的第二P型井532、第一閘極絕緣層541和浮接閘極551可以組成參照圖7描述的記憶體單元410的穿隧電容器416。

為了執行記憶體單元410的程式化操作，可以將閘極導通電壓施加至字元線WL，以及可以將正程式化電壓施加至第一偏壓端CG。另外，在程式化記憶體單元410的期間，可以將負程式化電壓施加至第二偏壓端TG，以及可以將正位元線電壓施加至位元線BL。此外，可以將接地電壓施加至連接至第一P型井531的源極線SL。被施加至第一偏壓端CG的正程式化電壓可以被提供至第三P型井533。在該情形下，可以通過被施加至第三P型井533的正程式化電壓而在浮接閘極551處誘發耦合程式化電壓。由於在浮接閘極551處可以誘發耦合程式化電壓，因此通道轉換層可以形成在穿隧區501中的第一P型井接觸區562與第一N型接觸區563之間。因為在浮接閘極551處誘發耦合程式化電壓並且負程式化電壓被施加 至第二P型井532，所以由於耦合程式化電壓與負程式化電壓之間的電壓差，電場可以穿過第一閘極絕緣層541而建立。在該情形下，通道反轉層中的載流子(即，電子)可以通過福勒-諾德海姆(Fowler-Nordheim，F-N)穿隧原理而經由第一閘極絕緣層541注入至浮接閘極551中。結果，記憶體單元410可以被程式化。

此外，可以將閘極導通電壓施加至字元線WL，選擇電晶體可以導通。因此，連接至選擇電晶體的單元電晶體可以被選中。當選擇電晶體導通時，通道反轉層可以形成在N型汲極區565與N型浮置接合區566之間，以及被施加至位元線BL的正位元線電壓可以被提供至N型浮置接合區566。在浮接閘極551處誘發的耦合程式化電壓可以使單元電晶體導通。即，通道反轉層可以形成在N型源極區564與N型浮置接合區566之間。因此，在位元線BL與源極線SL之間可以建立電流路徑。當在穿隧區501中發生F-N穿隧現象時，在浮接閘極551處誘發的耦合程式化電壓可以降低以減少流過位元線BL和源極線SL的電流。

圖9是圖示根據本公開的又一個實施例的非揮發性記憶體裝置的程式化操作的電路圖。例如，圖9的非揮發性記憶體裝置可以是圖7中所示的非揮發性記憶體裝置400。在圖9中，在圖7中所使用的相同的參考標記或參考符號表示相同的元件。因此，在下文中將省略如參照圖7所描述的相同元件的詳細描述以避免不必要的重複。

參照圖9，為了執行單元電晶體412的程式化操作，可以將閘極導通電壓+VG施加至連接至選擇電晶體414的閘極端子G2的字元線WL，以及可以將程式化位元線電壓+VBL2施加至位元線BL。因此，選擇 電晶體414可以導通以選擇單元電晶體412。此外，當第一開關元件421接通以將第一偏壓端CG電連接至耦合電容器415時，可以將正程式化電壓+VPP2施加至第一偏壓端CG。另外，當第二開關元件422接通以將第二偏壓端TG電連接至穿隧電容器416時，可以將負程式化電壓-VPP2施加至第二偏壓端TG。在以上偏壓條件下，可以通過被施加至耦合電容器415的正程式化電壓+VPP2以及被施加至穿隧電容器416的負程式化電壓-VPP2而在單元電晶體412的浮接閘極FG處誘發耦合電壓。正程式化電壓+VPP2可以具有與負程式化電壓-VPP2的絕對值相同的電位位準。在一些實施例中，耦合電容器415的電容值可以大於穿隧電容器416的電容值。如果單元電晶體412被設計為具有與參照圖1至圖6描述的單元電晶體112和312相同的配置，則即使正程式化電壓+VPP2和負程式化電壓-VPP2的絕對值可以被設置為參照圖3和圖6描述的正程式化電壓+VPP1一半的位準，在穿隧電容器416中也可以發生F-N穿隧現象以程式化單元晶體管412。例如，如果包括耦合電容器415、穿隧電容器416和單元電晶體412的結構被設計為具有大約90%或更高的耦合比，則正程式化電壓+VPP2可以被設置為大約8伏。在程式化單元電晶體412期間，接地器440的N通道MOSFET442可以截止。

在程式化操作期間，通道反轉層可以形成在單元電晶體412的汲極端子D1與源極端子S1之間，以及通道反轉層還可以形成在選擇電晶體414的汲極端子D2與源極端子S2之間。單元電晶體412的通道反轉層中的電子可以被注入至單元電晶體412的浮接閘極FG中，使得單元電晶體412的臨界電壓可以增大以達到目標臨界電壓。當電子可以注入至單元電晶體412的浮接閘極FG中時，單元電流Ip可以從位元線BL經由選擇電 晶體414和單元電晶體412流入比較器432的第一輸入端子。在程式化操作期間，如果單元電晶體412的臨界電壓變化，則電流Ip也可以變化。例如，如果被注入至單元電晶體412的浮接閘極FG中的電子的數量在程式化操作期間增加，則單元電晶體412的臨界電壓可以增大以減小單元電流Ip。

比較器432可以將流入第一輸入端子的單元電流Ip與從定電流源434流入第二輸入端子的參考電流Iref進行比較。參考電流Iref可以被設置為與包括單元電晶體412的多個單元電晶體在程式化操作之後可獲得的臨界電壓之中的目標臨界電壓相對應的位準。如果單元電流Ip大於參考電流Iref，則單元電晶體412的臨界電壓可以低於目標臨界電壓。如果單元電流Ip可以等於參考電流Iref，則單元電晶體412的臨界電壓可以等於目標臨界電壓。如果單元電流Ip小於參考電流Iref，則單元電晶體412的臨界電壓可以高於目標臨界電壓。

當單元電流Ip大於參考電流Iref時，比較器432可以產生具有“高”邏輯位準的輸出信號OUT。相反地，當單元電流Ip小於參考電流Iref時，比較器432可以產生具有“低”邏輯位準的輸出信號OUT。具有“高”邏輯位準的輸出信號OUT可以使第一開關元件421和第二開關元件422接通。因此，在單元電晶體412的浮接閘極FG處可以持續地誘發正耦合電壓，以及負程式化電壓-VPP2可以被持續地施加至穿隧電容器416的與單元電晶體412的浮接閘極FG相反的端子。因此，單元電晶體412可以被持續地程式化。如果單元電晶體412的臨界電壓達到目標臨界電壓，則比較器432的輸出信號OUT可以被產生為具有“低”邏輯位準。在該情形下，第一開關元件421和第二開關元件422可以回應於具有“低”邏輯位準 的輸出信號OUT而斷開。因此，第一偏壓端CG可以與耦合電容器415斷開電連接，以及第二偏壓端TG也可以與穿隧電容器416斷開電連接。因此，在單元電晶體412的浮接閘極FG處可以不再誘發耦合電壓，以終止用於程式化單元電晶體412的程式化操作。輸出信號OUT的邏輯位準可以根據不同的實施例而設置為不同。例如，在一些實施例中，當單元電流Ip大於參考電流Iref時，輸出信號OUT可以被產生為具有“低”邏輯位準，以及當單元電流Ip小於參考電流Iref時，輸出信號OUT可以被產生為具有“高”邏輯位準。在該情形下，第一開關元件421和第二開關元件422可以回應於具有“低”邏輯位準的輸出信號OUT而接通，以及第一開關元件421和第二開關元件422可以回應于具有“高”邏輯位準的輸出信號OUT而斷開。

圖10是圖示根據本公開的再一個實施例的非揮發性記憶體裝置600的電路圖。

參照圖10，非揮發性記憶體裝置600可以被配置為包括記憶體單元610、開關單元620、電流傳輸單元630、比較單元640和接地器650。記憶體單元610可以包括單元電晶體612、選擇電晶體614、耦合電容器615和穿隧電容器616。在一些實施例中，單元電晶體612和選擇電晶體614中的每個可以是N通道MOSFET。單元電晶體612可以具有浮接閘極FG，選擇電晶體614可以具有閘極端子G2。單元電晶體612的汲極端子D1可以連接至選擇電晶體614的源極端子S2。選擇電晶體614的閘極端子G2和汲極端子D2可以分別連接至字元線WL和位元線BL。單元電晶體612的源極端子S1可以連接至源極線SL。單元電晶體612的浮接閘極FG可以連接至耦合電容器615與穿隧電容器616之間的公共節點。耦合電容器615 和穿隧電容器616可以並聯連接至單元電晶體612的浮接閘極FG。在一些實施例中，耦合電容器615和穿隧電容器616中的每個可以被實施為具有MOS電容器結構。

開關單元620可以耦接在記憶體單元610與第一偏壓端CG之間以及記憶體單元610與第二偏壓端TG之間。開關單元620可以包括第一開關元件621和第二開關元件622。第一開關元件621可以耦接在第一偏壓端CG與耦合電容器615的另一端之間，以將第一偏壓端CG電連接至耦合電容器615，或者將第一偏壓端CG與耦合電容器615斷開電連接。第二開關元件622可以耦接在第二偏壓端TG與穿隧電容器616的另一端之間，以將第二偏壓端TG電連接至穿隧電容器616，或者將第二偏壓端TG與隧穿電容器616斷開電連接。在一些實施例中，第一開關元件621和第二開關元件622中的每個可以使用MOSFET來實施。然而，MOSFET僅是用於第一開關元件621和第二開關元件622中的每個的適當的開關元件的示例。即，可以採用具有三個端子的任何開關元件作為第一開關元件621和第二開關元件622。當第一開關元件621接通以將耦合電容器615電連接至第一偏壓端CG時，可以通過被施加至第一偏壓端CG的偏壓而在單元電晶體612的浮接閘極FG處誘發耦合電壓。當第二開關元件622接通以將穿隧電容器616電連接至第二偏壓端TG時，可以通過被施加至第二偏壓端TG的偏壓而在單元電晶體612的浮接閘極FG處誘發耦合電壓。在單元電晶體612的浮接閘極FG處誘發的耦合電壓可以通過耦合比來確定，耦合比表示為耦合電容器615的電容值、穿隧電容器616的電容值以及單元電晶體612的電容值的函數。當第一開關元件621和第二開關元件622分別斷開以將耦合電容 器615和穿隧電容器616與第一偏壓端CG和第二偏壓端TG斷開電連接時，在單元電晶體612的浮接閘極FG處不會誘發耦合電壓。

電流傳輸單元630可以將流過記憶體單元610的電流傳輸至比較單元640。電流傳輸單元630可以使用電流鏡電路來實施，電流鏡電路被配置為包括第一MOSFET632和第二MOSFET634。第一MOSFET632的閘極端子G4可以連接至第二MOSFET634的閘極端子G5。第一MOSFET632的源極端子S4和第二MOSFET634的源極端子S5可以共同連接至接地端子GND。第一MOSFET632的汲極端子D4可以連接至單元電晶體612的源極端子S1和第一MOSFET632的閘極端子G4。第二MOSFET634的汲極端子D5可以連接至比較單元640。從第二MOSFET634的汲極端子D5流向第二MOSFET634的源極端子S5的電流(圖11的Ipb)可以等於從第一MOSFET632的汲極端子D4流向第一MOSFET632的源極端子S4的電流(圖11的Ipa)。

比較單元640可以被配置為包括比較器642和產生參考電流(圖11的Iref)的定電流源644。比較器642可以使用電流比較器來實施，電流比較器具有第一輸入端子、第二輸入端子以及輸出端子。比較器652的第一輸入端子可以連接至電流傳輸單元630的第二MOSFET634的汲極端子D5。比較器642的第二輸入端子可以連接至產生參考電流Iref的定電流源644。比較器642的輸出端子可以連接至開關單元620。從定電流源644產生的參考電流Iref可以被設置為具有這樣的電流值，即，該電流值與從包括記憶體單元610的多個記憶體單元(即，包括單元電晶體612的多個單元電晶體)可在程式化操作之後獲得的各種臨界電壓中選擇的任意臨界電壓(即，目標臨界電壓)相對應。在一些實施例中，如果流過記憶體單元610 的單元電流Ipa(即，Ipb)大於參考電流Iref，則比較器642可以產生具有“高”邏輯位準的輸出信號OUT，以及如果流過記憶體單元610的單元電流Ipa(即，Ipb)小於參考電流Iref，則比較器642可以產生具有“低”邏輯位準的輸出信號OUT。

第一開關元件621和第二開關元件622可以根據比較器632的輸出信號OUT的邏輯位準而接通或斷開。在一些實施例中，如果流過記憶體單元610的單元電流Ipa(即，Ipb)大於參考電流Iref，則比較器632的輸出信號OUT可以被產生為具有“高”邏輯位準，以及第一開關元件621和第二開關元件622可以回應於具有邏輯“高”位準的輸出信號OUT而接通。因此，當流過記憶體單元610的單元電流Ipa大於參考電流Iref時，被施加至第一偏壓端CG的正程式化電壓可以被提供至耦合電容器615，以及被施加至第二偏壓端TG的負程式化電壓可以被提供至穿隧電容器616。相反地，如果流過記憶體單元610的單元電流Ipa小於參考電流Iref，則比較器642的輸出信號OUT可以被產生為具有“低”邏輯位準，以及第一開關元件621和第二開關元件622可以回應於具有“低”邏輯位準的輸出信號OUT而斷開。因此，當流過記憶體單元610的單元電流Ipa小於參考電流Iref時，偏壓不會被提供至耦合電容器615和穿隧電容器616。

接地器650可以耦接在記憶體單元610與接地端子GND之間。接地器650可以使用N通道MOSFET652來實施。N通道MOSFET652可以具有閘極端子G3、汲極端子D3和源極端子S3。N通道MOSFET652的閘極端子G3可以接收閘極控制信號，N通道MOSFET652可以根據閘極控制信號的位準而導通或截止。例如，N通道MOSFET652可以在程式化操 作期間截止，以及可以在讀取操作期間導通。N通道MOSFET652的汲極端子D3可以通過源極線SL連接至單元電晶體612的源極端子S1。N通道MOSFET652的源極端子S3可以連接至接地端子GND。如果N通道MOSFET652導通，則單元晶體管612的源極端子S1可以通過源極線SL連接至接地端子GND。因此，單元電晶體612的源極端子S1可以接地。即，在讀取操作期間，N通道MOSFET652可以導通使得源極線SL接地。相反地，如果N通道MOSFET652截止，則流過源極線SL的單元電流Ipa可以被供應至比較器642的第一輸入端子。即，如果N通道MOSFET652截止，則流過單元電晶體612的單元電流Ipa可以被供應至比較器642的第一輸入端子。因此，由於N通道MOSFET652在程式化操作期間截止，所以比較器642可以將單元電晶體612的單元電流Ipa與參考電流Iref進行比較，以提供被編成單元電晶體612的一致的臨界電壓。

圖11是圖示根據本公開的再一個實施例的非揮發性記憶體裝置的程式化操作的電路圖。例如，圖11的非揮發性記憶體裝置可以是圖10中所示的非揮發性記憶體裝置600。在圖11中，圖10中使用的相同的參考標記或相同的參考符號表示相同的元件。因此，在下文中將省略如參照圖10所描述的相同元件的詳細描述以避免不必要的重複。

參照圖11，為了執行單元電晶體612的程式化操作，可以將閘極導通電壓+VG施加至連接至選擇電晶體614的閘極端子G2的字元線WL，以及可以將程式化位元線電壓+VBL2施加至位元線BL。因此，選擇電晶體614可以導通以選擇單元電晶體612。此外，當第一開關元件621接通以將第一偏壓端CG電連接至耦合電容器615時，可以將正程式化電壓 +VPP2施加至第一偏壓端CG。另外，當第二開關元件622接通以將第二偏壓端TG電連接至穿隧電容器616時，可以將負程式化電壓-VPP2施加至第二偏壓端TG。在以上偏壓條件下，可以通過被施加至耦合電容器615的正程式化電壓+VPP2以及被施加至穿隧電容器616的負程式化電壓-VPP2而在單元電晶體612的浮接閘極FG處誘發耦合電壓。正程式化電壓+VPP2可以具有與負程式化電壓-VPP2的絕對值相同的電位位準。在一些實施例中，耦合電容器615的電容值可以大於穿隧電容器616的電容值。如果單元電晶體612被設計為具有與參照圖1至圖6描述的單元電晶體112和312相同的配置，則即使正程式化電壓+VPP2和負程式化電壓-VPP2的絕對值被設置為具有參照圖3和圖6描述的正程式化電壓+VPP1一半的位準，在穿隧電容器616中也可以發生F-N穿隧現象以程式化單元晶體管612。例如，如果包括耦合電容器615、穿隧電容器616和單元電晶體612的結構被設計為具有大約90%或更高的耦合比，則正程式化電壓+VPP2可以被設置為大約8伏。在程式化單元電晶體612被執行的期間，接地器650的N通道MOSFET652可以截止。

在程式化操作期間，通道反轉層可以形成在單元電晶體612的汲極端子D1與源極端子S1之間，以及通道反轉層還可以形成在選擇電晶體614的汲極端子D2與源極端子S2之間。單元電晶體612的通道反轉層中的電子可以被注入至單元電晶體612的浮接閘極FG中，使得單元電晶體612的臨界電壓增大以達到目標臨界電壓。當電子被注入至單元晶體管612的浮接閘極FG中時，單元電流Ipa可以從位元線BL經由選擇電晶體614和單元晶體管612流入比較器642的第一輸入端子。如果單元電晶體612 的臨界電壓在程式化操作期間變化，則單元電流Ipa的量也可以變化。例如，如果注入至單元電晶體612的浮接閘極FG中的電子的數量在程式化操作期間增加，則單元電晶體612的臨界電壓可以增大以減小單元電流Ipa。

比較器642可以將流入第一輸入端子的單元電流Ipa(即，Ipb)與從定電流源644流入第二輸入端子的參考電流Iref進行比較。參考電流Iref可以被設置為與從包括單元晶體管612的多個單元電晶體在程式化操作之後可獲得的各種臨界電壓中選擇的任意臨界電壓(即，目標臨界電壓)相對應的位準。如果單元電流Ipa(即，Ipb)大於參考電流Iref，則單元電晶體612的臨界電壓可以低於目標臨界電壓。如果單元電流Ipa可以等於參考電流Iref，則單元電晶體612的臨界電壓可以等於目標臨界電壓。如果單元電流Ipa小於參考電流Iref，則單元電晶體612的臨界電壓可以高於目標臨界電壓。

當單元電流Ipa大於參考電流Iref時，比較器642可以產生具有邏輯“高”位準的輸出信號OUT。相反地，當單元電流Ipa小於參考電流Iref時，比較器642可以產生具有“低”邏輯位準的輸出信號OUT。具有邏輯“高”位準的輸出信號OUT可以使第一開關元件621和第二開關元件622接通。因此，在單元電晶體612的浮接閘極FG處可以持續地誘發正耦合電壓，負程式化電壓-VPP2可以被持續地施加至穿隧電容器616的與單元電晶體612的浮接閘極FG相反的端子。因此，單元電晶體612可以被持續地程式化。如果單元電晶體612的臨界電壓達到目標臨界電壓，則比較器632的輸出信號OUT可以被產生為具有“低”邏輯位準。在該情形下，第一開關元件621和第二開關元件622可以響應於具有“低”邏輯位準的輸 出信號OUT而斷開。因此，第一偏壓端CG可以與耦合電容器615斷開電連接，以及第二偏壓端TG也可以與穿隧電容器616斷開電連接。因此，在單元電晶體管612的浮接閘極FG處可以不再誘發耦合電壓以終止用於程式化單元晶體管612的程式化操作。輸出信號OUT的邏輯位準可以根據不同的實施例而不同。例如，在一些實施例中，當單元電流Ipa大於參考電流Iref時，輸出信號OUT可以被產生為具有“低”邏輯位準，以及當單元電流Ipa小於參考電流Iref時，輸出信號OUT可以被產生為具有“高”邏輯位準。在該情形下，第一開關元件621和第二開關元件622可以回應於具有“低”邏輯位準的輸出信號OUT而接通，以及第一開關元件621和第二開關元件622可以回應於具有邏輯“高”位準的輸出信號OUT而斷開。

以上已經出於說明的目的而公開了所描述的實施例。本領域技術人員將理解的是，在不脫離如所附申請專利範圍中公開的本公開的精神和範疇的情況下，可以進行各種變形、添加和替換。

100‧‧‧非揮發性記憶體裝置

110‧‧‧記憶體單元

112‧‧‧單元電晶體

114‧‧‧選擇電晶體

116‧‧‧耦合電容器

120‧‧‧開關單元

122‧‧‧開關元件

130‧‧‧比較單元

132‧‧‧比較器

134‧‧‧定電流源

140‧‧‧接地器

142‧‧‧N通道MOSFET

Claims (19)

1. 一種非揮發性記憶體裝置，包括：記憶體單元，包括具有浮接閘極的單元電晶體和連接至所述浮接閘極的耦合電容器；以及開關單元，所述開關單元包含耦接到所述耦合電容器的第一端以及耦接到偏壓端的第二端，並且在用於程式化記憶體單元的程式化操作期間基於流過記憶體單元的單元電流與參考電流之間的比較結果而使所述耦合電容器和所述偏壓端之間接通或斷開，並且其中，所述參考電流具有與包括所述記憶體單元的多個記憶體單元在程式化操作之後所具有的各種臨界電壓之中的目標臨界電壓相對應的電流值。
2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，還包括：比較單元，適用於在用於程式化記憶體單元的程式化操作期間將流過記憶體單元的單元電流與參考電流進行比較以產生輸出信號，其中，開關單元回應於比較單元的輸出信號而被接通或斷開。
3. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中，記憶體單元還包括選擇電晶體，選擇電晶體具有閘極端子、連接至單元電晶體的汲極端子的源極端子以及汲極端子；以及其中，選擇電晶體的所述閘極端子和汲極端子分別連接至字元線和位元線。
4. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中，所述開關單元包括回應於比較單元的輸出信號而接通或斷開的至少一個開關元 件。
5. 如申請專利範圍第1項所述的非揮發性記憶體裝置，還包括：定電流源，適用於產生參考電流；以及電流比較器，適用於將所述單元電流與所述參考電流進行比較以產生比較結果。
6. 如申請專利範圍第5項所述的非揮發性記憶體裝置，其中，輸出信號包括第一輸出信號和第二輸出信號；其中，如果所述單元電流大於所述參考電流，則所述電流比較器產生用於使所述開關單元接通的第一輸出信號；以及其中，如果所述單元電流小於所述參考電流，則所述電流比較器產生用於使所述開關單元斷開的第二輸出信號。
7. 如申請專利範圍第1項所述的非揮發性記憶體裝置，還包括：接地器，耦接在記憶體單元與接地端子之間，以根據操作模式來改變單元電晶體的源極端子的電位，其中，所述操作模式包括程式化操作和讀取操作中的一個。
8. 如申請專利範圍第7項所述的非揮發性記憶體裝置，其中，接地器包括MOSFET，所述MOSFET具有閘極端子、連接至單元電晶體的源極端子和比較單元的汲極端子以及連接至接地端子的源極端子。
9. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中，所述MOSFET在用於程式化記憶體單元的程式化操作期間截止；以及其中，所述MOSFET在用於讀出記憶體單元的資料的讀取操作期間導 通。
10. 如申請專利範圍第2項所述的非揮發性記憶體裝置，還包括：電流傳輸單元，適用於將所述單元電流傳輸至所述比較單元。
11. 如申請專利範圍第10項所述的非揮發性記憶體裝置，其中，所述電流傳輸單元包括第一MOSFET和第二MOSFET，第一MOSFET的閘極端子和第二MOSFET的閘極端子彼此連接；其中，所述第一MOSFET的源極端子和第二MOSFET的源極端子連接至接地端子；其中，所述第一MOSFET的汲極端子連接至所述單元電晶體的源極端子和所述第一MOSFET的閘極端子；以及其中，所述第二MOSFET的汲極端子連接至所述比較單元。
12. 如申請專利範圍第11項所述的非揮發性記憶體裝置，其中，所述比較單元包括：定電流源，適用於產生所述參考電流；以及電流比較器，具有連接至所述第二MOSFET的汲極端子的第一輸入端子、連接至所述定電流源的第二輸入端子以及輸出端子。
13. 如申請專利範圍第11項所述的非揮發性記憶體裝置，還包括：接地器，耦接在所述記憶體單元與所述接地端子之間，以根據操作模式來改變單元電晶體的源極端子的電位，其中，所述操作模式包括程式化操作和讀取操作中的一個，其中，所述接地器包括MOSFET，其中，所述MOSFET具有閘極端子、連接至單元電晶體的源極端子和 第一MOSFET的汲極端子的汲極端子以及連接至接地端子的源極端子，其中，所述MOSFET在用於程式化記憶體單元的程式化操作期間截止，以及其中，所述MOSFET在用於讀出記憶體單元的資料的讀取操作期間導通。
14. 如申請專利範圍第2項所述的非揮發性記憶體裝置，其中，所述記憶體單元還包括連接至所述浮接閘極的穿隧電容器；以及其中，所述穿隧電容器和所述耦合電容器並聯連接至所述浮接閘極。
15. 如申請專利範圍第14項所述的非揮發性記憶體裝置，其中，所述偏壓端是第一偏壓端，其中，所述開關單元包括：第一開關元件，耦接在所述耦合電容器與所述第一偏壓端之間；以及第二開關元件，耦接在所述穿隧電容器與所述第二偏壓端之間，以及其中，所述第一開關元件和所述第二開關元件根據所述輸出信號而被接通或斷開。
16. 如申請專利範圍第14項所述的非揮發性記憶體裝置，還包括適用於將所述單元電流傳輸至所述比較單元的電流傳輸單元。
17. 如申請專利範圍第16項所述的非揮發性記憶體裝置，其中，所述電流傳輸單元包括第一MOSFET和第二MOSFET，所述第一MOSFET的閘極端子和所述第二MOSFET的閘極端子彼此連接；其中，所述第一MOSFET的源極端子和所述第二MOSFET的源極端子 連接至接地端子；其中，所述第一MOSFET的汲極端子連接至所述單元電晶體的源極端子和所述第一MOSFET的閘極端子；以及其中，所述第二MOSFET的汲極端子連接至所述比較單元。
18. 如申請專利範圍第16項所述的非揮發性記憶體裝置，其中，比較單元包括：定電流源，適用於產生所述參考電流；以及電流比較器，具有連接至所述第二MOSFET的汲極端子的第一輸入端子、連接至所述定電流源的第二輸入端子以及輸出端子。
19. 如申請專利範圍第17項所述的非揮發性記憶體裝置，還包括：接地器，耦接在所述記憶體單元與所述接地端子之間，以根據操作模式來改變單元電晶體的源極端子的電位，其中，所述操作模式包括程式化操作和讀取操作中的一個，其中，所述接地器包括MOSFET，其中，所述MOSFET具有閘極端子、連接至所述單元電晶體的源極端子和所述第一MOSFET的汲極端子的汲極端子以及連接至所述接地端子的源極端子，其中，所述MOSFET在用於程式化記憶體單元的程式化操作期間截止，以及其中，所述MOSFET在用於讀出記憶體單元的資料的讀取操作期間導通。

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