TWI705440B - 單多晶非揮發性記憶單元 - Google Patents

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TWI705440B TW105128065A TW105128065A TWI705440B TW I705440 B TWI705440 B TW I705440B TW 105128065 A TW105128065 A TW 105128065A TW 105128065 A TW105128065 A TW 105128065A TW I705440 B TWI705440 B TW I705440B
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金南潤
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Abstract

一種單多晶非揮發性記憶單元包括耦合電容器、單元電晶體和選擇電晶體。單元電晶體具有浮閘、第一源極和第一汲極。浮閘經由耦合電容器耦接到陣列控制閘極/源極線。第一源極耦接到陣列控制閘極/源極線。選擇電晶體具有選擇閘極、第二源極和第二汲極。選擇閘極耦接到字線。第二源極耦接到第一汲極。第二汲極耦接到位元線。

Description

單多晶非揮發性記憶單元
本公開的各種實施例涉及非揮發性記憶體裝置，更具體地，涉及單多晶(single-poly)非揮發性記憶單元。
相關申請的交叉引用
本申請要求2016年2月17日提交的申請號為10-2016-0018201的韓國申請的優先權，其通過引用整體合併於此。
眾所周知的是，非揮發性記憶體裝置可以被用作晶片上系統(SoC)嵌入式記憶體。然而，常規的記憶體裝置通過使用雙多晶(double-poly)工藝而非使用標準互補金屬氧化物半導體(CMOS)工藝來製造。因此，在應用於具有嵌入式記憶體的常規非揮發性記憶體裝置時存在限制。此外，當非揮發性記憶體裝置以層疊結構形成時，製造工藝變得複雜，因為分開執行多晶矽沉積工藝和蝕刻工藝以形成浮閘和控制閘極。另外，由於浮閘和控制閘極以層疊結構形成，因此在製造工藝中(尤其是在蝕刻工藝中)很可能出現對不準，從而降低產品合格率。相應地，提出了可以通過標準CMOS工藝來製造的單多晶非揮發性記憶體裝置。
根據一個實施例，一種單多晶非揮發性記憶單元包括耦合電 容器、單元電晶體和選擇電晶體。單元電晶體具有浮閘、第一源極和第一汲極。浮閘經由耦合電容器來耦接到陣列控制閘極/源極線。第一源極耦接到陣列控制閘極/源極線。選擇電晶體具有選擇閘極、第二源極和第二汲極。選擇閘極耦接到字線。第二源極耦接到第一汲極。第二汲極耦接到位元線。
根據一個實施例，一種單多晶非揮發性記憶單元包括：第一P型井區和第二P型井區，第一P型井區和第二P型井區設置在N型半導體區中且彼此間隔開，其中，第一主動區、第二主動區和第三主動區形成在第一P型井區中且彼此間隔開，其中，第四主動區形成在第二P型井區中；第一N+型接面區和第二N+型接面區，第一N+型接面區和第二N+型接面區設置在第一主動區中且通過耦合/通道區來彼此間隔開；第三N+型接面區和第四N+型接面區，第三N+型接面區和第四N+型接面區設置在第二主動區中且通過通道區來彼此間隔開；第一P+接觸區，設置在第三主動區中；第二P+接觸區，耦接到第四主動區中的穿隧區；讀取選擇閘極層，設置在通道區之上；浮閘層，設置在耦合/通道區之上且延伸至穿隧區之上；以及互連，將第二N+型接面區連接到第三N+型接面區。
100‧‧‧單多晶非揮發性記憶單元
110‧‧‧單元電晶體
120‧‧‧選擇電晶體
130‧‧‧耦合電容器
200‧‧‧單多晶非揮發性記憶單元
202‧‧‧基板
204‧‧‧深的N井區
206‧‧‧溝槽隔離層
211‧‧‧第一P型井區
212‧‧‧第二P型井區
231‧‧‧第一主動區
232‧‧‧第二主動區
233‧‧‧第三主動區
234‧‧‧第四主動區
251‧‧‧第一N+型接面區
252‧‧‧第二N+型接面區
253‧‧‧第三N+型接面區
754‧‧‧第四N+型接面區
261‧‧‧第一P+型接觸區
262‧‧‧第二P+型接觸區
281‧‧‧第一閘極絕緣層
282‧‧‧浮閘層
291‧‧‧第二閘極絕緣層
292‧‧‧讀取選擇閘極層
301‧‧‧耦合/通道區
302‧‧‧通道區
303‧‧‧穿隧區
310‧‧‧互連
410‧‧‧讀取單元電晶體
420‧‧‧讀取選擇電晶體
430‧‧‧耦合電容器
440‧‧‧穿隧電容器
502‧‧‧反轉層
基於附圖和所附詳細描述，本發明構思的各種實施例將變得更加明顯，其中：圖1是圖示根據一個實施例的單多晶非揮發性記憶單元的等效電路圖；圖2是圖示圖1的單多晶非揮發性記憶單元的程式化(program)操作的電路圖； 圖3是圖示圖1的單多晶非揮發性記憶單元的擦除操作的電路圖；圖4是圖示圖1的單多晶非揮發性記憶單元的讀取操作的電路圖；圖5是圖示根據一個實施例的單多晶非揮發性記憶單元的佈局圖；圖6是沿圖5的線I-I’截取的剖視圖，且圖示了圖5的單多晶非揮發性記憶單元的耦合電容器和讀取單元電晶體；圖7是沿圖5的線II-II’截取的剖視圖，且圖示了圖5的單多晶非揮發性記憶單元的讀取選擇電晶體；圖8是沿圖5的線III-III’截取的剖視圖，且圖示了圖5的單多晶非揮發性記憶單元的穿隧電容器；圖9至圖11是圖示圖5的單多晶非揮發性記憶單元的程式化操作的剖視圖；圖12至圖14是圖示圖5的單多晶非揮發性記憶單元的擦除操作的剖視圖；圖15和圖16是圖示圖5的程式化了的單多晶非揮發性記憶單元的讀取操作的剖視圖；以及圖17是圖示圖5的擦除了的單多晶非揮發性記憶單元的讀取操作的剖視圖。
在下面的對實施例的描述中，將理解的是，術語“第一”和 “第二”意在識別元件，而非用來限定僅該元件自身或者意味著特定順序。此外，當元件被稱作位於另一元件“上”、“之上”、“以上”、“之下”或“下面”時，其意在指相對位置關係，而非用來限制特定的情形，在這些情形中，該元件直接接觸另一元件，或者在其間存在至少一個中間元件。因此，諸如“上”、“之上”、“以上”、“之下”或“下面”、“以下”等的術語在本文中僅用於描述特定實施例的目的，而非意在限制本公開的範圍。此外，當元件被稱作“連接”或“耦接”到另一元件時，該元件可以電氣地或機械地直接連接或耦接到另一元件，或者可以通過在其間放置另一元件而形成連接關係或耦接關係。
圖1是根據一個實施例的單多晶非揮發性記憶單元100的等效電路圖。參加圖1，單多晶非揮發性記憶單元100包括單元電晶體110、選擇電晶體120和耦合電容器130。
單元電晶體110具有浮閘FG、第一源極S1和第一汲極D1。浮閘FG經由耦合電容器130耦接到陣列控制閘極/源極線ACG/SL。陣列控制閘極/源極線ACG/SL直接耦接到第一源極S1。單元電晶體110的塊體耦接到穿隧線TUN。
選擇電晶體120具有選擇閘極SG、第二源極S2和第二汲極D2。選擇閘極SG耦接到字線WL。第二源極S2耦接到單元電晶體110的第一汲極D1。第二汲極D2耦接到位元線BL。單元電晶體110和選擇電晶體120可以由N通道型MOS電晶體組成。
圖2是圖示根據一個實施例的單多晶非揮發性記憶單元100的程式化操作的電路圖。與圖1中所使用的相同的元件符號表示相同的元 件。參加圖2，為了對單多晶非揮發性記憶單元100進行程式化，分別給陣列控制閘極/源極線ACG/SL和給穿隧線TUN施加正程式化電壓+Vpp和負程式化電壓-Vpp。正程式化電壓+Vpp與負程式化電壓-Vpp可以具有相同的值和相反的極性。在另一實施例中，正程式化電壓+Vpp與負程式化電壓-Vpp可以具有彼此不同的值。正程式化電壓+Vpp和負程式化電壓-VPP具有這樣的值或水準，該值或水準使得塊體中的電子因負程式化電壓-Vpp與通過正程式化電壓+Vpp耦接到浮閘FG的耦合電壓之間的電位差而通過福勒-諾得海姆(Fowler-Nordheim，F-N)穿隧機制而被隧穿到浮閘FG。在一個實施例中，正程式化電壓+Vpp和負程式化電壓-Vpp可以分別為大約+5V或大約-5V。施加接地電壓(例如，0V)給字線WL和位元線BL。相應地，在程式化操作期間選擇電晶體120關斷。
正程式化耦合電壓+Vcp被誘發給單元電晶體100的浮閘FG。正程式化耦合電壓+Vcp可以通過耦合電容器130的耦合操作和經由陣列控制閘極/源極線ACG/SL而施加的正程式化電壓+Vpp來誘發。正程式化耦合電壓+Vcp與負程式化電壓-Vpp之間的電位差產生在單元電晶體110的浮閘FG與塊體之間。塊體中的電子通過該電位差而被F-N隧穿至浮閘FG中。由於電子注入至浮閘FG中，因此單元電晶體110的閾值電壓上升，從而單多晶非揮發性記憶單元100可以具有截止單元態的程式化態。
圖3是圖示根據一個實施例的單多晶非揮發性記憶單元100的擦除操作的電路圖。與圖1中所使用的相同的元件符號表示相同的元件。參加圖3，為了擦除單多晶非揮發性記憶單元100，分別給陣列控制閘極/源極線ACG/SL和給穿隧線TUN施加負擦除電壓-Vee和正擦除電壓+Vee。
負擦除電壓-Vee與正擦除電壓+Vee可以具有相同的值和相反的極性。在另一實施例中，負擦除電壓-Vee和正擦除電壓+Vee可以具有彼此不同的值。負擦除電壓-Vee和正擦除電壓+Vee可以具有這樣的值：該值使得注入至浮閘FG中的電子通過正擦除電壓+Vee與負擦除電壓-Vee耦接到浮閘FG的耦合電壓之間的電位差而被F-N隧穿到塊體，此外，使得塊體中的電洞被F-N隧穿到浮閘FG，以及使得具有負閾值電壓。在一個實施例中，負擦除電壓-Vee和正擦除電壓+Vee可以分別為大約-5V和大約+5V。將接地電壓(例如，0V)施加給字線WL和位元線BL。相應地，在擦除操作期間選擇電晶體120關斷。
負擦除耦合電壓-Vce被誘發給單元電晶體110的浮閘FG。負擦除耦合電壓-Vce可以通過耦合電容器130的耦合操作和經由陣列控制閘極/源極線ACG/SL而施加的負擦除電壓-Vee來誘發。負擦除耦合電壓-Vce與正擦除電壓+Vee之間的電位差產生於單元電晶體110的浮閘FG與塊體之間，且注入至浮閘FG中的電子通過該電位差而被F-N隧穿至塊體中。塊體中的電洞被額外地F-N隧穿至浮閘FG中，使得單元電晶體110具有負閾值電壓。由於單元電晶體110具有負閾值電壓，因此單多晶非揮發性記憶單元100可以具有導通單元態的擦除態。
圖4是圖示根據一個實施例的單多晶非揮發性記憶單元100的讀取操作的電路圖。與圖1中所使用的相同的元件符號表示相同的元件。參見圖4，為了讀取單多晶非揮發性記憶單元100，施加接地電壓(例如，0V)給陣列控制閘極/源極線SL和穿隧線TUN。分別給字線WL和給位元線BL施加正讀取選擇電壓+Vrs和負讀取位元線電壓+Vrb。
正讀取選擇電壓+Vrs具有能夠使選擇電晶體120導通的值。在一個實施例中，正讀取選擇電壓+Vrs可以為大約+3.3V。正讀取位元線電壓+Vrb具有這樣的值：當單元電晶體110和選擇電晶體120二者都導通時，該值使得電流在單元電晶體110的第一源極S1與選擇電晶體120的第二汲極D2之間流動。在一個實施例中，正讀取位元線電壓+Vrb可以為大約+1V。
0V的電壓被誘發給單元電晶體110的浮閘FG。選擇電晶體120導通，且在第二源極S2與第二汲極D2之間形成電流路徑。相應地，在陣列控制閘極/源極線ACG/SL與位元線BL之間是否有電流流動通過單元電晶體110的狀態來判斷。
在一個實施例中，當單元電晶體110處於程式化態(即，處於截止單元態)時，單元電晶體110維持關斷狀態，且在陣列控制閘極/源極線ACG/SL與位元線BL之間電流不流動。在一個實施例中，當單元電晶體110處於擦除態(即，處於導通單元態)時，單元電晶體110維持導通態，且在陣列控制閘極/源極線ACG/SL與位元線BL之間電流流動。這樣，可以根據在陣列控制閘極/源極線ACG/SL與位元線BL之間電流是否流動來讀取單多晶非揮發性記憶單元100的狀態。
圖5是圖示根據一個實施例的單多晶非揮發性記憶單元200的平面結構的佈局圖。參見圖5，單多晶非揮發性記憶單元200包括設置在N型半導體區(例如，深的N井區204)中的第一P型井區211和第二P型井區212。在一個實施例中，第一P型井區211可以具有箱形的平面形狀。在一個實施例中，第二P型井區212可以具有沿第一方向延長的線條形狀 的平面形狀。
第一P型井區211與第二P型井區212沿與第一方向交叉的第二方向彼此間隔開。耦合電容器、讀取單元電晶體和讀取選擇電晶體設置在第一P型井區211中。穿隧電容器設置在第二P型井區212中。讀取單元電晶體執行單多晶非揮發性記憶單元200的讀取操作。穿隧電容器執行單多晶非揮發性記憶單元200的程式化操作和讀取操作。
在第一P型井區211中，第一主動區231、第二主動區232和第三主動區233彼此間隔開。第一主動區231至第三主動區233可以分別通過溝槽隔離層來限定。
第一N+型接面區251和第二N+型接面區252設置在第一主動區231中。第一N+型接面區251與第二N+型接面區252彼此間隔開。第一N+型接面區251圍繞第二N+型接面區252。第一N+接面區251與第二N+接面區252之間的區域可以被定義為耦合/通道區。
在程式化操作中以及擦除操作中，耦合/通道區用作耦合電容器的電極之一。在讀取操作中，耦合/通道區用作讀取單元電晶體的通道區。在讀取操作中，第一N+型接面區251和第二N+型接面區252分別用作單元電晶體的源極區和汲極區。第一N+型接面區251可以耦合到陣列控制閘極/源極線ACG/SL。
第三N+型接面區253和第四N+型接面區254設置在第二主動區232中。在一個實施例中，第三N+型接面區253和第四N+型接面區254可以分別為讀取選擇電晶體的源極區和汲極區。在第二主動區232的兩個邊沿區中，第三N+型接面區253和第四N+型接面區254彼此間隔開。第 三N+型接面區253和第四N+型接面區254之間的區域可以被定義為通道區。
在讀取操作中，通道區用作讀取選擇電晶體的通道區。讀取選擇閘極層292設置在通道區之上。雖然未示出，但是絕緣層可以設置在通道區與讀取選擇閘極層292之間。讀取選擇閘極層292耦接到字線WL。第四N+型接面區254耦接到位元線BL。第三N+型接面區253經由互連310而直接耦接到第一主動區231中的第二N+型接面區252。
第一P+型接觸區261設置在第三主動區233中。第一P+型接觸區261耦接到陣列控制閘極/源極線ACG/SL。即，第一P+型接觸區261共同耦接到第一N+型接面區251和陣列控制閘極/源極線ACG/SL。相應地，經由陣列控制閘極/源極線ACG/SL而施加的偏置經由第三主動區233中的第一P+型接觸區261而被施加給第一P型井區211，且該偏置也被施加給第一主動區231中的第一N+型接面區251。
浮閘層282設置在第一主動區231中的第一N+型接面區251與第二N+型接面區252之間的區域(即，耦合/通道區)之上。雖然未示出，但是絕緣層可以設置在耦合/通道區與浮閘層282之間。
浮閘層282被設置成處於浮置狀態，且不直接耦接到任何偏置供應線。浮閘層282通過第一P型井區211，並延伸到第二P型井區212。浮閘層282與設置在第二P型井區212中的第四主動區234相交。第二P+型接觸區262和穿隧區設置在第四主動區234中。浮閘層282沿垂直方向與穿隧區交疊。第二P+型接觸區262可以耦接到穿隧線TUN。
這樣，在根據該實施例的單多晶非揮發性記憶單元200中， 耦合電容器、讀取單元電晶體和讀取選擇電晶體共同設置在第一P型井區211中。相應地，與其中耦合電容器設置在一個P型井區中而讀取單元電晶體和讀取選擇電晶體分開設置在不同的P型井區中的情況相比，可以減小單多晶非揮發性記憶單元200的面積。
圖6是沿圖5的線I-I’截取的剖視圖，且圖示了根據一個實施例的單多晶非揮發性記憶單元的耦合電容器430和讀取單元電晶體410的剖面結構。與圖5中所使用的相同的元件符號表示相同的元件。
參見圖6，N型半導體區(例如，深的N井區204)設置在基板202上。第一P型井區211設置在深的N井區204的上部區域中。在第一P型井區211的上部區域中，第一主動區231與第三主動區233沿第二方向彼此間隔開。第一主動區231和第三主動區233通過溝槽隔離層206來限定。
第一N+型接面區251和第二N+型接面區252設置在第一主動區231的上部區域中。如參照圖5所述，第一N+型接面區251圍繞第二N+型接面區252。第一N+型接面區251與第二N+型接面區252通過耦合/通道區301而彼此間隔開。第一閘極絕緣層281和浮閘層282設置在耦合/通道區301之上。第一P+型接觸區261設置在第三主動區233之上。第一主動區231中的第一N+型接面區251和第三主動區233中的第一P+型接觸區261共同耦接到陣列控制閘極/源極線ACG/SL。
耦合/通道區301、第一閘極絕緣層281和浮閘層282的層疊結構構成MOS電容器結構的耦合電容器430。耦合/通道區301和浮閘層282分別構成耦合電容器430的第一電極和第二電極。在單多晶非揮發性記憶 單元的程式化操作和擦除操作中，施加給陣列控制閘極/源極線ACG/SL的偏置電壓經由第一P+型接觸區261而被誘發給耦合/通道區301。通過耦合電容器430的耦合操作，耦合到該偏置電壓的耦合電壓可以被誘發給浮閘層282。
第一N+型接面區251、第二N+型接面區252、耦合/通道區301、第一閘極絕緣層281和浮閘層282構成N通道型MOS電晶體的讀取單元電晶體410。第一N+型接面區251和第二N+型接面區252可以分別為讀取單元電晶體410的源極區和汲極區。如圖中的虛線所示，第二N+型接面區252直接耦接到第三N+型接面區253。
當在第一N+型接面區251與第二N+型接面區252之間產生了具有預定值的電位差，且讀取電壓(例如，0V的耦合電壓)被誘發給浮閘層282時，根據耦合/通道區301處的閾值電壓的極性，電流在陣列控制閘極/源極線ACG/SL與互連310之間流動或者不流動。
在一個實施例中，當單多晶非揮發性記憶單元處於程式化態時，即，當耦合/通道區301的閾值電壓具有正極性且0V的耦合電壓被誘發給浮閘層282時，在陣列控制閘極/源極線ACG/SL與互連310之間電流不流動。然而，當單多晶非揮發性記憶單元處於擦除態時，即，當耦合/通道區301的閾值電壓具有負的極性且0V的耦合電壓被誘發給浮閘層282時，在陣列控制閘極/源極線ACG/SL與互連310之間電流流動。這樣，單多晶非揮發性記憶單元的狀態可以通過讀取單元電晶體410的操作來讀取。
圖7是沿圖5的線II-II’截取的剖視圖，且圖示了根據一個實施例的單多晶非揮發性記憶單元的讀取選擇電晶體420的剖面結構。與 圖5和圖6相同的元件符號表示相同的元件。可以省略對一些元件的重複描述。
參見圖7，第三N+型接面區253和第四N+型接面區254設置在第一P型井區211的上部區域中的第二主動區232中。第三N+型接面區253與第四N+型接面區254通過通道區302而彼此間隔開。第二閘極絕緣層291和讀取選擇閘極層292設置在通道區302之上。讀取選擇閘極層292耦接到字線WL。第四N+型接面區254耦接到位元線BL。第三N+型接面區253、第四N+型接面區254、通道區302、第二閘極絕緣層291和讀取選擇閘極層292構成N通道型MOS電晶體的讀取選擇電晶體420。第三N+型接面區253和第四N+型接面區254可以分別為讀取選擇電晶體420的源極區和汲極區。如圖中的虛線所示，第三N+型接面區253經由互連310直接耦接到第二N+型接面區252。
根據讀取選擇電晶體420的狀態可以執行或者可以不執行單多晶非揮發性記憶單元的讀取操作。例如，當比通道區302的閾值電壓大的偏置電壓經由字線WL而被施加給讀取選擇閘極層292且預定位元線電壓經由位元線BL而被施加給第四N+型接面區254時，讀取選擇電晶體420導通。在通道區302中形成反轉層，且在第三N+型接面區253與第四N+型接面區254之間形成電流路徑。當載子(例如電子)從第二N+型接面區252被供應給第三N+型接面區253時，電流在讀取選擇電晶體420中流動。然而，當電子未從第二N+型接面區252被供應給第三N+型接面區253時，電流不在讀取選擇電晶體420中流動。
圖8是沿圖5的線III-III’截取的剖視圖，且圖示了根據一 個實施例的單多晶非揮發性記憶單元的穿隧電容器440的剖面結構。與圖5至圖7中所使用的相同的元件符號表示相同的元件。可以省略對一些元件的重複描述。
參見圖8，第二P+型接觸區262設置在第四主動區234的第二P型井區212的上部區域中。第二P+型接觸區262耦接到穿隧線TUN。穿隧區303設置在第四主動區234的上部區域中。穿隧區303鄰近於第二P+型接觸區262。穿隧區303、穿隧區303之上的第一閘極絕緣層281以及浮閘層282構成穿隧電容器440。電子或電洞可以通過被誘發給浮閘層282的耦合電壓與經由第二P+型接觸區262而從穿隧線TUN施加給穿隧區303的電壓之間的電位差而被注入至浮閘層282中。
設置在單元電晶體110的浮閘與圖1中所示的陣列控制閘極/源極線ACG/SL之間的耦合電容器130可以被實施成圖6中所示的MOS電容器結構的耦合電容器430。
在執行程式化操作、擦除操作和讀取操作時，耦合電壓通過圖6中所示的耦合電容器430而被誘發給浮閘層292。分別在圖6和圖8中示出的讀取單元電晶體410和穿隧電容器440構成圖1中所示的單元電晶體110。圖1中所示的單元電晶體110在程式化操作和擦除操作中起到圖8中所示的穿隧電容器440的作用，以及在讀取操作中起到圖6的讀取單元電晶體410的作用。圖7的讀取選擇電晶體420構成圖1中所示的選擇電晶體120。
圖9至圖11是圖示圖5的單多晶非揮發性記憶單元的程式化操作的剖視圖。與圖5至圖8中所使用的相同的元件符號表示相同的元 件。
參見圖9至圖11，為了對單多晶非揮發性記憶單元進行程式化，施加正的第一程式化電壓+Vpp1給陣列控制閘極/源極線ACG/SL。施加接地電壓(例如，0V)給字線WL和位元線BL。施加負的第二程式化電壓-Vpp2給穿隧線TUN。在一個實施例中，正的第一程式化電壓+Vpp1和負的第二程式化電壓-Vpp2可以分別大約為+5V和大約為-5V。
如圖9中所示，施加給陣列控制閘極/源極線ACG/SL的正的第一程式化電壓+Vpp1經由第一P+型接觸區261而被施加給第一P型井區211(即，耦合/通道區301)。通過耦合電容器301的耦合操作以及正的第一程式化電壓+Vpp1，正的第一耦合電壓+Vc1被誘發且被施加給浮閘層282。正的第一耦合電壓+Vc1的值可以通過耦合電容器301的耦合比例來確定。
如圖11中所示，施加給穿隧線TUN的負的第二程式化電壓-Vpp2經由第二P+型接觸區262而被傳送給第二P型井區212(即，穿隧區303)。相應地，在穿隧電容器440的浮閘層282與穿隧區303之間產生與正的第一耦合電壓+Vc1與負的第二程式化電壓-Vpp2之差相對應的電位差+Vc1-(-Vpp2)。
電子通過該電位差而從穿隧區303被F-N隧穿到浮閘層282。相應地，單多晶非揮發性記憶單元處於截止單元態的程式化態，且具有比例如0V高的閾值電壓。如圖10中所示，當0V的電壓被施加給字線WL和位元線BL時，讀取選擇電晶體420關斷。相應地，讀取選擇電晶體420不影響記憶單元的程式化操作。
圖12至圖14是圖示圖5的單多晶非揮發性記憶單元的擦除操作的剖視圖。與圖5至圖8中所使用的相同的元件符號表示相同的元件。
參見圖12至圖14，為了擦除單多晶非揮發性記憶單元，施加負的第一擦除電壓-Vee1給陣列控制閘極/源極線ACG/SL。施加接地電壓(例如，0V)給字線WL和位元線BL。施加正的第二擦除電壓+Vee2給穿隧線TUN。在一個實施例中，負的第一擦除電壓-Vee1和正的第二擦除電壓+Vee2分別可以大約為-5V和大約為+5V。如圖12中所示，施加給陣列控制閘極/源極線ACG/SL的負的第一擦除電壓-Vee1經由第一P+型接觸區261而被傳送給第一P型井區211(即，耦合/通道區301)。負的第二耦合電壓-Vc2通過耦合電容器301的耦合操作以及負的第一擦除電壓-Vee1而被誘發給浮閘層282。負的第二耦合電壓-Vc2的值可以通過耦合電容器301的耦合比例來確定。
如圖14中所示，施加給穿隧線TUN的正的第二擦除電壓+Vee2經由第二P+型接觸區262而被傳送給第二P型井區212(即，穿隧區303)。相應地，在穿隧電容器440的浮閘層282與穿隧區303之間產生與負的第二耦合電壓-Vc2與正的第二擦除電壓+Vee2之差相對應的電位差-Vc2-(+Vee2)。電洞通過該電位差而從穿隧區303被F-N隧穿到浮閘層282。此外，浮閘層282中的電子通過該電位差而被額外地F-N隧穿到穿隧區303。這與穿隧區303中的電洞被注入至浮閘層282中時表現出相同的效果。相應地，單多晶非揮發性記憶單元處於導通單元態的擦除態，且具有比例如0V低的閾值電壓。
如圖13中所示，當0V的電壓被施加給字線WL和位元線 BL時，讀取選擇電晶體420關斷。相應地，讀取選擇電晶體420不影響記憶單元的程式化操作。
圖15和圖16是圖示圖5的單多晶非揮發性記憶單元的讀取操作的剖視圖。與圖5至圖8中所使用的相同的元件符號表示相同的元件。
參見圖15和圖16，施加接地電壓(例如，0V)給陣列控制閘極/源極線ACG/SL來讀取程式化態(即，截止單元態)的單多晶非揮發性記憶單元。雖然未示出，但0V也被施加給穿隧線TUN。分別施加正的讀取閘極電壓+Vrg和正的讀取位元線電壓+Vrb給字線WL和位元線BL。在一個實施例中，正的讀取閘極電壓+Vrg和正的讀取位元線電壓+Vrb分別可以大約為3.3V和大約為+1V。如圖15中所示，0V的耦合電壓通過施加給陣列控制閘極/源極線ACG/SL的0V的電壓而被誘發給浮閘層282。
如圖16中所示，當正的讀取閘極電壓+Vrg被施加給字線WL時，讀取選擇電晶體420導通。在讀取選擇電晶體420的通道區302中形成反轉層502，且施加給位元線BL的正的讀取位元線電壓+Vrb被傳送給第三N+型接面區253。由於第三N+型接面區253直接耦接到第二N+型接面區252，如圖15中所示，因此正的讀取位元線電壓+Vrb被傳送給第二N+型接面區252。相應地，經由第二N+型接面區252、第三N+型接面區253和第四N+型接面區254而形成電流移動路徑。
然而，由於單多晶非揮發性記憶單元處於程式化態，即，處於關斷態，因此當0V被施加給浮閘282時在耦合/通道區301中不形成反轉層。相應地，即使讀取選擇電晶體420導通，讀取單元電晶體410也維持關斷態，且在陣列控制閘極/源極線ACG/SL與位元線BL之間電流不流動。
圖17是圖示處於導通單元態的被擦除了的單多晶非揮發性記憶單元的讀取操作的剖視圖。與圖15中所使用的相同的元件符號表示相同的元件。
參見圖17，施加接地電壓(例如，0V)給陣列控制閘極/源極線ACG/SL來讀取擦除態(即，導通單元態)的單多晶非揮發性記憶單元。雖然未示出，但0V也被施加給穿隧線TUN。如參照圖16所述，分別施加正的讀取閘極電壓+Vrg和正的讀取位元線電壓+Vrb給字線WL和位元線BL。如圖17中所述，0V的耦合電壓通過施加給陣列控制閘極/源極線ACG/SL的0V的電壓而被誘發給浮閘層282。
如參照圖16所述，當正的讀取閘極電壓+Vrg被施加給字線WL時，讀取選擇電晶體420導通。此外，施加給位元線BL的正的讀取位元線電壓+Vrb被傳送給第二N+型接面區252。相應地，經由第二N+型接面區252、第三N+型接面區253和第四N+型接面區254而形成電流路徑。由於單多晶非揮發性記憶單元為擦除態，即，導通態，因此當0V的電壓被施加給浮閘282時讀取單元電晶體410維持導通態。相應地，在陣列控制閘極/源極線ACG/SL與位元線BL之間電流流動。
此外，由於第一N+型接面區251圍繞第二N+型接面區252，因此從第一N+型接面區251至第二N+型接面區252的電流移動路徑關於第二N+型接面區252的所有側來構成。相應地，電流的量可以增大，且其可以補償由第二N+型接面區252與第三N+型接面區253之間的互連(圖5的310)產生的損失。
以上已經出於說明的目的而描述了本發明構思的實施例。本 領域技術人員將認識到，在不脫離所附申請專利範圍中所公開的本發明構思的範圍和精神的情況下，各種修改、添加和替代是可能的。
100‧‧‧單多晶非揮發性記憶單元
110‧‧‧單元電晶體
120‧‧‧選擇電晶體
130‧‧‧耦合電容器

Claims (12)

  1. 一種單多晶非揮發性記憶單元，包括：第一P型井區和第二P型井區，所述第一P型井區和所述第二P型井區設置在N型半導體區中且彼此間隔開，其中，第一主動區、第二主動區和第三主動區形成在所述第一P型井區中且彼此間隔開，其中，第四主動區形成在所述第二P型井區中；第一N+型接面區和第二N+型接面區，所述第一N+型接面區和所述第二N+型接面區設置在所述第一主動區中且透過耦合/通道區而彼此間隔開；第三N+型接面區和第四N+型接面區，所述第三N+型接面區和所述第四N+型接面區設置在所述第二主動區中且透過通道區而彼此間隔開；第一P+接觸區，設置在所述第三主動區中；第二P+接觸區，耦接到所述第四主動區中的穿隧區；讀取選擇閘極層，設置在所述通道區之上；浮閘層，設置在所述耦合/通道區之上且延伸至所述穿隧區之上；以及互連，將所述第二N+型接面區連接到所述第三N+型接面區。
  2. 如申請專利範圍第1項所述的單多晶非揮發性記憶單元，其中，所述第一N+型接面區圍繞所述第二N+型接面區。
  3. 如申請專利範圍第1項所述的單多晶非揮發性記憶單元，還包括：第一閘極絕緣層，設置在所述耦合/通道區與所述浮閘層之間；以及第二閘極絕緣層，設置在所述通道區與所述讀取選擇閘極層之間。
  4. 如申請專利範圍第3項所述的單多晶非揮發性記憶單元，其中，所述耦合/通道區、所述第一閘極絕緣層和所述浮閘層的層疊結 構構成MOS電容器結構的耦合電容器。
  5. 如申請專利範圍第3項所述的單多晶非揮發性記憶單元，其中，所述第一N+型接面區、所述第二N+型接面區、所述耦合/通道區、所述第一閘極絕緣層和所述浮閘層構成N通道型MOS電晶體的讀取單元電晶體。
  6. 如申請專利範圍第3項所述的單多晶非揮發性記憶單元，其中，所述第三N+型接面區、所述第四N+型接面區、所述通道區、所述第二閘極絕緣層和所述讀取選擇閘極層構成N通道型MOS電晶體的讀取選擇電晶體。
  7. 如申請專利範圍第3項所述的單多晶非揮發性記憶單元，其中，所述第一閘極絕緣層還在所述第四主動區中的所述穿隧區與所述浮閘層之間延伸，以及其中，所述第四主動區中的所述穿隧區以及在所述穿隧區上的所述第一閘極絕緣層和所述浮閘層構成MOS電容器結構的穿隧電容器。
  8. 如申請專利範圍第1項所述的單多晶非揮發性記憶單元，還包括：陣列控制閘極/源極線，共同耦接到所述第二N+型接面區和所述第一P+型接觸區；字線，耦接到所述讀取選擇閘極層；位元線，耦接到所述第四N+型接面區；以及穿隧線，耦接到所述第二p+型接觸區。
  9. 如申請專利範圍第8項所述的單多晶非揮發性記憶單元，其中，程式化操作透過分別施加正的第一程式化電壓和負的第二程式 化電壓給所述陣列控制閘極/源極線和所述穿隧線並施加接地電壓給所述字線和所述位元線來執行。
  10. 如申請專利範圍第9項所述的單多晶非揮發性記憶單元，其中，擦除操作透過分別施加負的第一擦除電壓和正的第二擦除電壓給所述陣列控制閘極/源極線和所述穿隧線並施加接地電壓給所述字線和所述位元線來執行。
  11. 如申請專利範圍第10項所述的單多晶非揮發性記憶單元，其中，所述耦合/通道區和所述穿隧區中的每個在所述程式化操作中具有正的閾值電壓，以及其中，所述耦合/通道區和所述穿隧區中的每個在所述擦除操作中具有負的閾值電壓。
  12. 如申請專利範圍第11項所述的單多晶非揮發性記憶單元，其中，讀取操作透過施加接地電壓給所述陣列控制閘極/源極線和所述穿隧線並分別施加正的讀取閘極電壓和正的讀取位元線電壓給所述字線和所述位元線來執行。
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