CN107093456B - 单层多晶硅非易失性存储单元 - Google Patents

单层多晶硅非易失性存储单元 Download PDF

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Abstract

一种单层多晶硅非易失性存储单元包括耦合电容器、单元晶体管和选择晶体管。单元晶体管具有浮栅、第一源极和第一漏极。浮栅经由耦合电容器耦接到阵列控制栅极/源极线。第一源极耦接到阵列控制栅极/源极线。选择晶体管具有选择栅极、第二源极和第二漏极。选择栅极耦接到字线。第二源极耦接到第一漏极。第二漏极耦接到位线。

Description

单层多晶硅非易失性存储单元
相关申请的交叉引用
本申请要求2016年2月17日提交的申请号为10-2016-0018201的韩国申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例涉及非易失性存储器件，更具体地，涉及单层多晶硅(single-poly)非易失性存储单元。
背景技术
众所周知的是，非易失性存储器件可以被用作片上系统(SoC)嵌入式存储器。然而，常规的存储器件通过使用双层多晶硅工艺而非使用标准互补金属氧化物半导体(CMOS)工艺来制造。因此，在应用于具有嵌入式存储器的常规非易失性存储器件时存在限制。此外，当非易失性存储器件以层叠结构形成时，制造工艺变得复杂，因为分开执行多晶硅沉积工艺和刻蚀工艺以形成浮栅和控制栅极。另外，由于浮栅和控制栅极以层叠结构形成，因此在制造工艺中(尤其是在刻蚀工艺中)很可能出现对不准，从而降低产品合格率。相应地，提出了可以通过标准CMOS工艺来制造的单层多晶硅非易失性存储器件。
发明内容
根据一个实施例，一种单层多晶硅非易失性存储单元包括耦合电容器、单元晶体管和选择晶体管。单元晶体管具有浮栅、第一源极和第一漏极。浮栅经由耦合电容器来耦接到阵列控制栅极/源极线。第一源极耦接到阵列控制栅极/源极线。选择晶体管具有选择栅极、第二源极和第二漏极。选择栅极耦接到字线。第二源极耦接到第一漏极。第二漏极耦接到位线。
根据一个实施例，一种单层多晶硅非易失性存储单元包括：第一P型阱区和第二P型阱区，第一P型阱区和第二P型阱区设置在N型半导体区中且彼此间隔开，其中，第一有源区、第二有源区和第三有源区形成在第一P型阱区中且彼此间隔开，其中，第四有源区形成在第二P型阱区中；第一N+型结区和第二N+型结区，第一N+型结区和第二N+型结区设置在第一有源区中且通过耦合/沟道区来彼此间隔开；第三N+型结区和第四N+型结区，第三N+型结区和第四N+型结区设置在第二有源区中且通过沟道区来彼此间隔开；第一P+接触区，设置在第三有源区中；第二P+接触区，耦接到第四有源区中的隧道区；读取选择栅极层，设置在沟道区之上；浮栅层，设置在耦合/沟道区之上且延伸至隧道区之上；以及互连，将第二N+型结区连接到第三N+型结区。
附图说明
基于附图和所附详细描述，本发明构思的各种实施例将变得更加明显，其中：
图1是图示根据一个实施例的单层多晶硅非易失性存储单元的等效电路图；
图2是图示图1的单层多晶硅非易失性存储单元的编程操作的电路图；
图3是图示图1的单层多晶硅非易失性存储单元的擦除操作的电路图；
图4是图示图1的单层多晶硅非易失性存储单元的读取操作的电路图；
图5是图示根据一个实施例的单层多晶硅非易失性存储单元的布局图；
图6是沿图5的I-I’线截取的剖视图，且图示了图5的单层多晶硅非易失性存储单元的耦合电容器和读取单元晶体管；
图7是沿图5的II-II’线截取的剖视图，且图示了图5的单层多晶硅非易失性存储单元的读取选择晶体管；
图8是沿图5的III-III’线截取的剖视图，且图示了图5的单层多晶硅非易失性存储单元的隧道电容器；
图9至图11是图示图5的单层多晶硅非易失性存储单元的编程操作的剖视图；
图12至图14是图示图5的单层多晶硅非易失性存储单元的擦除操作的剖视图；
图15和图16是图示图5的编程了的单层多晶硅非易失性存储单元的读取操作的剖视图；以及
图17是图示图5的擦除了的单层多晶硅非易失性存储单元的读取操作的剖视图。
具体实施方式
在下面的对实施例的描述中，将理解的是，术语“第一”和“第二”意在识别元件，而非用来限定仅该元件自身或者意味着特定顺序。此外，当元件被称作位于另一元件“上”、“之上”、“以上”、“之下”或“下面”时，其意在指相对位置关系，而非用来限制特定的情形，在这些情形中，该元件直接接触另一元件，或者在其间存在至少一个中间元件。因此，诸如“上”、“之上”、“以上”、“之下”或“下面”、“以下”等的术语在本文中仅用于描述特定实施例的目的，而非意在限制本公开的范围。此外，当元件被称作“连接”或“耦接”到另一元件时，该元件可以电气地或机械地直接连接或耦接到另一元件，或者可以通过在其间放置另一元件而形成连接关系或耦接关系。
图1是根据一个实施例的单层多晶硅非易失性存储单元100的等效电路图。参加图1，单层多晶硅非易失性存储单元100包括单元晶体管110、选择晶体管120和耦合电容器130。
单元晶体管110具有浮栅FG、第一源极S1和第一漏极D1。浮栅FG经由耦合电容器130耦接到阵列控制栅极/源极线ACG/SL。阵列控制栅极/源极线ACG/SL直接耦接到第一源极S1。单元晶体管110的块体耦接到隧道线TUN。
选择晶体管120具有选择栅极SG、第二源极S2和第二漏极D2。选择栅极SG耦接到字线WL。第二源极S2耦接到单元晶体管110的第一漏极D1。第二漏极D2耦接到位线BL。单元晶体管110和选择晶体管120可以由N沟道型MOS晶体管组成。
图2是图示根据一个实施例的单层多晶硅非易失性存储单元100的编程操作的电路图。与图1中所使用的相同的附图标记表示相同的元件。参加图2，为了对单层多晶硅非易失性存储单元100进行编程，分别给阵列控制栅极/源极线ACG/SL和给隧道线TUN施加正编程电压+Vpp和负编程电压-Vpp。正编程电压+Vpp与负编程电压-Vpp可以具有相同的值和相反的极性。在另一实施例中，正编程电压+Vpp与负编程电压-Vpp可以具有彼此不同的值。正编程电压+Vpp和负编程电压-VPP具有这样的值或水平，该值或水平使得块体中的电子因负编程电压-Vpp与通过正编程电压+Vpp耦接到浮栅FG的耦合电压之间的电势差而通过福勒-诺得海姆(Fowler-Nordheim，F-N)隧道机制而被隧穿到浮栅FG。在一个实施例中，正编程电压+Vpp和负编程电压-Vpp可以分别为大约+5V或大约-5V。施加地电压(例如，0V)给字线WL和位线BL。相应地，在编程操作期间选择晶体管120关断。
正编程耦合电压+Vcp被诱生给单元晶体管100的浮栅FG。正编程耦合电压+Vcp可以通过耦合电容器130的耦合操作和经由阵列控制栅极/源极线ACG/SL而施加的正编程电压+Vpp来诱生。正编程耦合电压+Vcp与负编程电压-Vpp之间的电势差产生在单元晶体管110的浮栅FG与块体之间。块体中的电子通过该电势差而被F-N隧穿至浮栅FG中。由于电子注入至浮栅FG中，因此单元晶体管110的阈值电压上升，从而单层多晶硅非易失性存储单元100可以具有截止单元态的编程态。
图3是图示根据一个实施例的单层多晶硅非易失性存储单元100的擦除操作的电路图。与图1中所使用的相同的附图标记表示相同的元件。参加图3，为了擦除单层多晶硅非易失性存储单元100，分别给阵列控制栅极/源极线ACG/SL和给隧道线TUN施加负擦除电压-Vee和正擦除电压+Vee。
负擦除电压-Vee与正擦除电压+Vee可以具有相同的值和相反的极性。在另一实施例中，负擦除电压-Vee和正擦除电压+Vee可以具有彼此不同的值。负擦除电压-Vee和正擦除电压+Vee可以具有这样的值：该值使得注入至浮栅FG中的电子通过正擦除电压+Vee与负擦除电压-Vee耦接到浮栅FG的耦合电压之间的电势差而被F-N隧穿到块体，此外，使得块体中的空穴被F-N隧穿到浮栅FG，以及使得具有负阈值电压。在一个实施例中，负擦除电压-Vee和正擦除电压+Vee可以分别为大约-5V和大约+5V。将地电压(例如，0V)施加给字线WL和位线BL。相应地，在擦除操作期间选择晶体管120关断。
负擦除耦合电压-Vce被诱生给单元晶体管110的浮栅FG。负擦除耦合电压-Vce可以通过耦合电容器130的耦合操作和经由阵列控制栅极/源极线ACG/SL而施加的负擦除电压-Vee来诱生。负擦除耦合电压-Vce与正擦除电压+Vee之间的电势差产生于单元晶体管110的浮栅FG与块体之间，且注入至浮栅FG中的电子通过该电势差而被F-N隧穿至块体中。块体中的空穴被额外地F-N隧穿至浮栅FG中，使得单元晶体管110具有负阈值电压。由于单元晶体管110具有负阈值电压，因此单层多晶硅非易失性存储单元100可以具有导通单元态的擦除态。
图4是图示根据一个实施例的单层多晶硅非易失性存储单元100的读取操作的电路图。与图1中所使用的相同的附图标记表示相同的元件。参见图4，为了读取单层多晶硅非易失性存储单元100，施加地电压(例如，0V)给阵列控制栅极/源极线SL和隧道线TUN。分别给字线WL和给位线BL施加正读取选择电压+Vrs和正读取位线电压+Vrb。
正读取选择电压+Vrs具有能够使选择晶体管120导通的值。在一个实施例中，正读取选择电压+Vrs可以为大约+3.3V。正读取位线电压+Vrb具有这样的值：当单元晶体管110和选择晶体管120二者都导通时，该值使得电流在单元晶体管110的第一源极S1与选择晶体管120的第二漏极D2之间流动。在一个实施例中，正读取位线电压+Vrb可以为大约+1V。
0V的电压被诱生给单元晶体管110的浮栅FG。选择晶体管120导通，且在第二源极S2与第二漏极D2之间形成电流路径。相应地，在阵列控制栅极/源极线ACG/SL与位线BL之间是否有电流流动通过单元晶体管110的状态来判断。
在一个实施例中，当单元晶体管110处于编程态(即，处于截止单元态)时，单元晶体管110维持关断状态，且在阵列控制栅极/源极线ACG/SL与位线BL之间电流不流动。在一个实施例中，当单元晶体管110处于擦除态(即，处于导通单元态)时，单元晶体管110维持导通态，且在阵列控制栅极/源极线ACG/SL与位线BL之间电流流动。这样，可以根据在阵列控制栅极/源极线ACG/SL与位线BL之间电流是否流动来读取单层多晶硅非易失性存储单元100的状态。
图5是图示根据一个实施例的单层多晶硅非易失性存储单元200的平面结构的布局图。参见图5，单层多晶硅非易失性存储单元200包括设置在N型半导体区(例如，深的N阱区204)中的第一P型阱区211和第二P型阱区212。在一个实施例中，第一P型阱区211可以具有箱形的平面形状。在一个实施例中，第二P型阱区212可以具有沿第一方向延长的线条形状的平面形状。
第一P型阱区211与第二P型阱区212沿与第一方向交叉的第二方向彼此间隔开。耦合电容器、读取单元晶体管和读取选择晶体管设置在第一P型阱区211中。隧道电容器设置在第二P型阱区212中。读取单元晶体管执行单层多晶硅非易失性存储单元200的读取操作。隧道电容器执行单层多晶硅非易失性存储单元200的编程操作和读取操作。
在第一P型阱区211中，第一有源区231、第二有源区232和第三有源区233彼此间隔开。第一有源区231至第三有源区233可以分别通过沟槽隔离层来限定。
第一N+型结区251和第二N+型结区252设置在第一有源区231中。第一N+型结区251与第二N+型结区252彼此间隔开。第一N+型结区251围绕第二N+型结区252。第一N+结区251与第二N+结区252之间的区域可以被定义为耦合/沟道区。
在编程操作中以及擦除操作中，耦合/沟道区用作耦合电容器的电极之一。在读取操作中，耦合/沟道区用作读取单元晶体管的沟道区。在读取操作中，第一N+型结区251和第二N+型结区252分别用作单元晶体管的源极区和漏极区。第一N+型结区251可以耦合到阵列控制栅极/源极线ACG/SL。
第三N+型结区253和第四N+型结区254设置在第二有源区232中。在一个实施例中，第三N+型结区253和第四N+型结区254可以分别为读取选择晶体管的源极区和漏极区。在第二有源区232的两个边沿区中，第三N+型结区253和第四N+型结区254彼此间隔开。第三N+型结区253和第四N+型结区254之间的区域可以被定义为沟道区。
在读取操作中，沟道区用作读取选择晶体管的沟道区。读取选择栅极层292设置在沟道区之上。虽然未示出，但是绝缘层可以设置在沟道区与读取选择栅极层292之间。读取选择栅极层292耦接到字线WL。第四N+型结区254耦接到位线BL。第三N+型结区253经由互连310而直接耦接到第一有源区231中的第二N+型结区252。
第一P+型接触区261设置在第三有源区233中。第一P+型接触区261耦接到阵列控制栅极/源极线ACG/SL。即，第一P+型接触区261共同耦接到第一N+型结区251和阵列控制栅极/源极线ACG/SL。相应地，经由阵列控制栅极/源极线ACG/SL而施加的偏置经由第三有源区233中的第一P+型接触区261而被施加给第一P型阱区211，且该偏置也被施加给第一有源区231中的第一N+型结区251。
浮栅层282设置在第一有源区231中的第一N+型结区251与第二N+型结区252之间的区域(即，耦合/沟道区)之上。虽然未示出，但是绝缘层可以设置在耦合/沟道区与浮栅层282之间。
浮栅层282被设置成处于浮置状态，且不直接耦接到任何偏置供应线。浮栅层282通过第一P型阱区211，并延伸到第二P型阱区212。浮栅层282与设置在第二P型阱区212中的第四有源区234相交。第二P+型接触区262和隧道区设置在第四有源区234中。浮栅层282沿垂直方向与隧道区交叠。第二P+型接触区262可以耦接到隧道线TUN。
这样，在根据该实施例的单层多晶硅非易失性存储单元200中，耦合电容器、读取单元晶体管和读取选择晶体管共同设置在第一P型阱区211中。相应地，与其中耦合电容器设置在一个P型阱区中而读取单元晶体管和读取选择晶体管分开设置在不同的P型阱区中的情况相比，可以减小单层多晶硅非易失性存储单元200的面积。
图6是沿图5的I-I’线截取的剖视图，且图示了根据一个实施例的单层多晶硅非易失性存储单元的耦合电容器430和读取单元晶体管410的剖面结构。与图5中所使用的相同的附图标记表示相同的元件。
参见图6，N型半导体区(例如，深的N阱区204)设置在衬底202上。第一P型阱区211设置在深的N阱区204的上部区域中。在第一P型阱区211的上部区域中，第一有源区231与第三有源区233沿第二方向彼此间隔开。第一有源区231和第三有源区233通过沟槽隔离层206来限定。
第一N+型结区251和第二N+型结区252设置在第一有源区231的上部区域中。如参照图5所述，第一N+型结区251围绕第二N+型结区252。第一N+型结区251与第二N+型结区252通过耦合/沟道区301而彼此间隔开。第一栅极绝缘层281和浮栅层282设置在耦合/沟道区301之上。第一P+型接触区261设置在第三有源区233之上。第一有源区231中的第一N+型结区251和第三有源区233中的第一P+型接触区261共同耦接到阵列控制栅极/源极线ACG/SL。
耦合/沟道区301、第一栅极绝缘层281和浮栅层282的层叠结构构成MOS电容器结构的耦合电容器430。耦合/沟道区301和浮栅层282分别构成耦合电容器430的第一电极和第二电极。在单层多晶硅非易失性存储单元的编程操作和擦除操作中，施加给阵列控制栅极/源极线ACG/SL的偏置电压经由第一P+型接触区261而被诱生给耦合/沟道区301。通过耦合电容器430的耦合操作，耦合到该偏置电压的耦合电压可以被诱生给浮栅层282。
第一N+型结区251、第二N+型结区252、耦合/沟道区301、第一栅极绝缘层281和浮栅层282构成N沟道型MOS晶体管的读取单元晶体管410。第一N+型结区251和第二N+型结区252可以分别为读取单元晶体管410的源极区和漏极区。如图中的虚线所示，第二N+型结区252直接耦接到第三N+型结区253。
当在第一N+型结区251与第二N+型结区252之间产生了具有预定值的电势差，且读取电压(例如，0V的耦合电压)被诱生给浮栅层282时，根据耦合/沟道区301处的阈值电压的极性，电流在阵列控制栅极/源极线ACG/SL与互连310之间流动或者不流动。
在一个实施例中，当单层多晶硅非易失性存储单元处于编程态时，即，当耦合/沟道区301的阈值电压具有正极性且0V的耦合电压被诱生给浮栅层282时，在阵列控制栅极/源极线ACG/SL与互连310之间电流不流动。然而，当单层多晶硅非易失性存储单元处于擦除态时，即，当耦合/沟道区301的阈值电压具有负的极性且0V的耦合电压被诱生给浮栅层282时，在阵列控制栅极/源极线ACG/SL与互连310之间电流流动。这样，单层多晶硅非易失性存储单元的状态可以通过读取单元晶体管410的操作来读取。
图7是沿图5的II-II’线截取的剖视图，且图示了根据一个实施例的单层多晶硅非易失性存储单元的读取选择晶体管420的剖面结构。与图5和图6相同的附图标记表示相同的元件。可以省略对一些元件的重复描述。
参见图7，第三N+型结区253和第四N+型结区254设置在第一P型阱区211的上部区域中的第二有源区232中。第三N+型结区253与第四N+型结区254通过沟道区302而彼此间隔开。第二栅极绝缘层291和读取选择栅极层292设置在沟道区302之上。读取选择栅极层292耦接到字线WL。第四N+型结区254耦接到位线BL。第三N+型结区253、第四N+型结区254、沟道区302、第二栅极绝缘层291和读取选择栅极层292构成N沟道型MOS晶体管的读取选择晶体管420。第三N+型结区253和第四N+型结区254可以分别为读取选择晶体管420的源极区和漏极区。如图中的虚线所示，第三N+型结区253经由互连310直接耦接到第二N+型结区252。
根据读取选择晶体管420的状态可以执行或者可以不执行单层多晶硅非易失性存储单元的读取操作。例如，当比沟道区302的阈值电压大的偏置电压经由字线WL而被施加给读取选择栅极层292且预定位线电压经由位线BL而被施加给第四N+型结区254时，读取选择晶体管420导通。在沟道区302中形成反型层，且在第三N+型结区253与第四N+型结区254之间形成电流路径。当载流子(例如电子)从第二N+型结区252被供应给第三N+型结区253时，电流在读取选择晶体管420中流动。然而，当电子未从第二N+型结区252被供应给第三N+型结区253时，电流不在读取选择晶体管420中流动。
图8是沿图5的III-III’线截取的剖视图，且图示了根据一个实施例的单层多晶硅非易失性存储单元的隧道电容器440的剖面结构。与图5至图7中所使用的相同的附图标记表示相同的元件。可以省略对一些元件的重复描述。
参见图8，第二P+型接触区262设置在第四有源区234的第二P型阱区212的上部区域中。第二P+型接触区262耦接到隧道线TUN。隧道区303设置在第四有源区234的上部区域中。隧道区303邻近于第二P+型接触区262。隧道区303、隧道区303之上的第一栅极绝缘层281以及浮栅层282构成隧道电容器440。电子或空穴可以通过被诱生给浮栅层282的耦合电压与经由第二P+型接触区262而从隧道线TUN施加给隧道区303的电压之间的电势差而被注入至浮栅层282中。
设置在单元晶体管110的浮栅与图1中所示的阵列控制栅极/源极线ACG/SL之间的耦合电容器130可以被实施成图6中所示的MOS电容器结构的耦合电容器430。
在执行编程操作、擦除操作和读取操作时，耦合电压通过图6中所示的耦合电容器430而被诱生给浮栅层292。分别在图6和图8中示出的读取单元晶体管410和隧道电容器440构成图1中所示的单元晶体管110。图1中所示的单元晶体管110在编程操作和擦除操作中起到图8中所示的隧道电容器440的作用，以及在读取操作中起到图6的读取单元晶体管410的作用。图7的读取选择晶体管420构成图1中所示的选择晶体管120。
图9至图11是图示图5的单层多晶硅非易失性存储单元的编程操作的剖视图。与图5至图8中所使用的相同的附图标记表示相同的元件。
参见图9至图11，为了对单层多晶硅非易失性存储单元进行编程，施加正的第一编程电压+Vpp1给阵列控制栅极/源极线ACG/SL。施加地电压(例如，0V)给字线WL和位线BL。施加负的第二编程电压-Vpp2给隧道线TUN。在一个实施例中，正的第一编程电压+Vpp1和负的第二编程电压-Vpp2可以分别大约为+5V和大约为-5V。
如图9中所示，施加给阵列控制栅极/源极线ACG/SL的正的第一编程电压+Vpp1经由第一P+型接触区261而被施加给第一P型阱区211(即，耦合/沟道区301)。通过耦合电容器301的耦合操作以及正的第一编程电压+Vpp1，正的第一耦合电压+Vc1被诱生且被施加给浮栅层282。正的第一耦合电压+Vc1的值可以通过耦合电容器301的耦合比例来确定。
如图11中所示，施加给隧道线TUN的负的第二编程电压-Vpp2经由第二P+型接触区262而被传送给第二P型阱区212(即，隧道区303)。相应地，在隧道电容器440的浮栅层282与隧道区303之间产生与正的第一耦合电压+Vc1与负的第二编程电压-Vpp2之差相对应的电势差+Vc1-(-Vpp2)。
电子通过该电势差而从隧道区303被F-N隧穿到浮栅层282。相应地，单层多晶硅非易失性存储单元处于截止单元态的编程态，且具有比例如0V高的阈值电压。如图10中所示，当0V的电压被施加给字线WL和位线BL时，读取选择晶体管420关断。相应地，读取选择晶体管420不影响存储单元的编程操作。
图12至图14是图示图5的单层多晶硅非易失性存储单元的擦除操作的剖视图。与图5至图8中所使用的相同的附图标记表示相同的元件。
参见图12至图14，为了擦除单层多晶硅非易失性存储单元，施加负的第一擦除电压-Vee1给阵列控制栅极/源极线ACG/SL。施加地电压(例如，0V)给字线WL和位线BL。施加正的第二擦除电压+Vee2给隧道线TUN。在一个实施例中，负的第一擦除电压-Vee1和正的第二擦除电压+Vee2分别可以大约为-5V和大约为+5V。如图12中所示，施加给阵列控制栅极/源极线ACG/SL的负的第一擦除电压-Vee1经由第一P+型接触区261而被传送给第一P型阱区211(即，耦合/沟道区301)。负的第二耦合电压-Vc2通过耦合电容器301的耦合操作以及负的第一擦除电压-Vee1而被诱生给浮栅层282。负的第二耦合电压-Vc2的值可以通过耦合电容器301的耦合比例来确定。
如图14中所示，施加给隧道线TUN的正的第二擦除电压+Vee2经由第二P+型接触区262而被传送给第二P型阱区212(即，隧道区303)。相应地，在隧道电容器440的浮栅层282与隧道区303之间产生与负的第二耦合电压-Vc2与正的第二擦除电压+Vee2之差相对应的电势差-Vc2-(+Vee2)。空穴通过该电势差而从隧道区303被F-N隧穿到浮栅层282。此外，浮栅层282中的电子通过该电势差而被额外地F-N隧穿到隧道区303。这与隧道区303中的空穴被注入至浮栅层282中时表现出相同的效果。相应地，单层多晶硅非易失性存储单元处于导通单元态的擦除态，且具有比例如0V低的阈值电压。
如图13中所示，当0V的电压被施加给字线WL和位线BL时，读取选择晶体管420关断。相应地，读取选择晶体管420不影响存储单元的编程操作。
图15和图16是图示图5的单层多晶硅非易失性存储单元的读取操作的剖视图。与图5至图8中所使用的相同的附图标记表示相同的元件。
参见图15和图16，施加地电压(例如，0V)给阵列控制栅极/源极线ACG/SL来读取编程态(即，截止单元态)的单层多晶硅非易失性存储单元。虽然未示出，但0V也被施加给隧道线TUN。分别施加正的读取栅极电压+Vrg和正的读取位线电压+Vrb给字线WL和位线BL。在一个实施例中，正的读取栅极电压+Vrg和正的读取位线电压+Vrb分别可以大约为3.3V和大约为+1V。如图15中所示，0V的耦合电压通过施加给阵列控制栅极/源极线ACG/SL的0V的电压而被诱生给浮栅层282。
如图16中所示，当正的读取栅极电压+Vrg被施加给字线WL时，读取选择晶体管420导通。在读取选择晶体管420的沟道区302中形成反型层502，且施加给位线BL的正的读取位线电压+Vrb被传送给第三N+型结区253。由于第三N+型结区253直接耦接到第二N+型结区252，如图15中所示，因此正的读取位线电压+Vrb被传送给第二N+型结区252。相应地，经由第二N+型结区252、第三N+型结区253和第四N+型结区254而形成电流移动路径。
然而，由于单层多晶硅非易失性存储单元处于编程态，即，处于关断态，因此当0V被施加给浮栅282时在耦合/沟道区301中不形成反型层。相应地，即使读取选择晶体管420导通，读取单元晶体管410也维持关断态，且在阵列控制栅极/源极线ACG/SL与位线BL之间电流不流动。
图17是图示处于导通单元态的被擦除了的单层多晶硅非易失性存储单元的读取操作的剖视图。与图15中所使用的相同的附图标记表示相同的元件。
参见图17，施加地电压(例如，0V)给阵列控制栅极/源极线ACG/SL来读取擦除态(即，导通单元态)的单层多晶硅非易失性存储单元。虽然未示出，但0V也被施加给隧道线TUN。如参照图16所述，分别施加正的读取栅极电压+Vrg和正的读取位线电压+Vrb给字线WL和位线BL。如图17中所述，0V的耦合电压通过施加给阵列控制栅极/源极线ACG/SL的0V的电压而被诱生给浮栅层282。
如参照图16所述，当正的读取栅极电压+Vrg被施加给字线WL时，读取选择晶体管420导通。此外，施加给位线BL的正的读取位线电压+Vrb被传送给第二N+型结区252。相应地，经由第二N+型结区252、第三N+型结区253和第四N+型结区254而形成电流路径。由于单层多晶硅非易失性存储单元为擦除态，即，导通态，因此当0V的电压被施加给浮栅282时读取单元晶体管410维持导通态。相应地，在阵列控制栅极/源极线ACG/SL与位线BL之间电流流动。
此外，由于第一N+型结区251围绕第二N+型结区252，因此从第一N+型结区251至第二N+型结区252的电流移动路径关于第二N+型结区252的所有侧来构成。相应地，电流的量可以增大，且其可以补偿由第二N+型结区252与第三N+型结区253之间的互连(图5的310)产生的损失。
以上已经出于说明的目的而描述了本发明构思的实施例。本领域技术人员将认识到，在不脱离所附权利要求中所公开的本发明构思的范围和精神的情况下，各种修改、添加和替代是可能的。

Claims (12)

1.一种单层多晶硅非易失性存储单元，包括：
第一P型阱区和第二P型阱区，所述第一P型阱区和所述第二P型阱区设置在N型半导体区中且彼此间隔开，其中，第一有源区、第二有源区和第三有源区形成在第一P型阱区中且彼此间隔开，其中，第四有源区形成在第二P型阱区中；
第一N+型结区和第二N+型结区，所述第一N+型结区和所述第二N+型结区设置在第一有源区中且通过耦合/沟道区而彼此间隔开；
第三N+型结区和第四N+型结区，所述第三N+型结区和所述第四N+型结区设置在第二有源区中且通过沟道区而彼此间隔开；
第一P+接触区，设置在第三有源区中；
第二P+接触区，耦接到第四有源区中的隧道区；
读取选择栅极层，设置在沟道区之上；
浮栅层，设置在耦合/沟道区之上且延伸至隧道区之上；以及
互连，将第二N+型结区连接到第三N+型结区。
2.如权利要求1所述的单层多晶硅非易失性存储单元，
其中，第一N+型结区围绕第二N+型结区。
3.如权利要求1所述的单层多晶硅非易失性存储单元，还包括：
第一栅极绝缘层，设置在耦合/沟道区与浮栅层之间；以及
第二栅极绝缘层，设置在沟道区与读取选择栅极层之间。
4.如权利要求3所述的单层多晶硅非易失性存储单元，
其中，耦合/沟道区、第一栅极绝缘层和浮栅层的层叠结构构成MOS电容器结构的耦合电容器。
5.如权利要求3所述的单层多晶硅非易失性存储单元，
其中，第一N+型结区、第二N+型结区、耦合/沟道区、第一栅极绝缘层和浮栅层构成N沟道型MOS晶体管的读取单元晶体管。
6.如权利要求3所述的单层多晶硅非易失性存储单元，
其中，第三N+型结区、第四N+型结区、沟道区、第二栅极绝缘层和读取选择栅极层构成N沟道型MOS晶体管的读取选择晶体管。
7.如权利要求3所述的单层多晶硅非易失性存储单元，
其中，第一栅极绝缘层还在第四有源区中的隧道区与浮栅层之间延伸，以及
其中，第四有源区中的隧道区以及在所述隧道区上的第一栅极绝缘层和浮栅层构成MOS电容器结构的隧道电容器。
8.如权利要求1所述的单层多晶硅非易失性存储单元，还包括：
阵列控制栅极/源极线，共同耦接到第二N+型结区和第一P+型接触区；
字线，耦接到读取选择栅极层；
位线，耦接到第四N+型结区；以及
隧道线，耦接到第二P+型接触区。
9.如权利要求8所述的单层多晶硅非易失性存储单元，
其中，编程操作通过分别施加正的第一编程电压和负的第二编程电压给阵列控制栅极/源极线和隧道线并施加地电压给字线和位线来执行。
10.如权利要求9所述的单层多晶硅非易失性存储单元，
其中，擦除操作通过分别施加负的第一擦除电压和正的第二擦除电压给阵列控制栅极/源极线和隧道线、并施加地电压给字线和位线来执行。
11.如权利要求10所述的单层多晶硅非易失性存储单元，
其中，耦合/沟道区和隧道区中的每个在编程操作中具有正的阈值电压，以及
其中，耦合/沟道区和隧道区中的每个在擦除操作中具有负的阈值电压。
12.如权利要求11所述的单层多晶硅非易失性存储单元，
其中，读取操作通过施加地电压给阵列控制栅极/源极线和隧道线、并分别施加正的读取栅极电压和正的读取位线电压给字线和位线来执行。
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