KR102359372B1 - 싱글-폴리 불휘발성 메모리 셀 - Google Patents

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Abstract

싱글-폴리 불휘발성 메모리 셀은, 커플링 커패시터, 셀트랜지스터, 및 선택트랜지스터를 포함한다. 셀트랜지스터는, 커플링 커패시터를 통해 어레이컨트롤게이트/소스라인에 결합되는 플로팅게이트와, 어레이컨트롤게이트/소스라인에 직접 결합되는 제1 소스와, 제1 드레인을 갖는다. 선택트랜지스터는, 워드라인에 결합되는 선택게이트와, 제1 드레인에 결합되는 제2 소스와, 그리고 비트라인에 결합되는 제2 드레인을 갖는다.

Description

싱글-폴리 불휘발성 메모리 셀{Single-poly nonvolatile memory cell}
본 개시의 여러 실시예들은 일반적으로 불휘발성 메모리소자에 관한 것으로서, 특히 싱글-폴리 불휘발성 메모리 셀에 관한 것이다.
최근 불휘발성 메모리 소자가 시스템온칩 임베디드 메모리(SOC embedded memory)로 각광받고 있다는 점은 잘 알려져 있다. 그러나 일반적인 불휘발성 메모리 소자는 표준 시모스(CMOS; Complementary Metal Oxide Semiconductor) 공정인 아닌 더블-폴리(double-poly) 공정을 사용하여 제조되기 때문에, 아직까지 임베디드 메모리로의 적용이 제한적으로 이루어지고 있다. 또한 적층된 구조로 형성되므로, 플로팅게이트 및 컨트롤게이트를 형성하기 위하여, 폴리실리콘 증착 공정과 식각 공정이 각각 실시되어야 하므로 공정이 복잡해진다. 또한 플로팅게이트와 컨트롤게이트가 적층된 구조를 갖도록 형성되므로, 제조 과정, 특히 식각 공정에서 오정렬(misalign)이 발생될 가능성이 높기 때문에 수율이 저하되는 원인이 될 수 있다. 이에 따라 최근에는 표준적인 시모스 공정을 이용해서 제조할 수 있는 싱글 폴리 불휘발성 메모리 소자가 각광받고 있다.
본 출원이 해결하고자 하는 과제는, 플로팅게이트의 커플링전압 인가를 위한 어레이 컨트롤 게이트(ACG) 영역과 리드 동작을 수행하는 리드 영역을 하나의 웰영역 내에 배치시킴으로써 메모리셀의 면적을 줄일 수 있는 싱글-폴리 불휘발성 메모리 셀을 제공하는 것이다.
본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀은, 커플링 커패시터, 셀트랜지스터, 및 선택트랜지스터를 포함한다. 셀트랜지스터는, 커플링 커패시터를 통해 어레이컨트롤게이트/소스라인에 결합되는 플로팅게이트와, 어레이컨트롤게이트/소스라인에 직접 결합되는 제1 소스와, 제1 드레인을 갖는다. 선택트랜지스터는, 워드라인에 결합되는 선택게이트와, 제1 드레인에 결합되는 제2 소스와, 그리고 비트라인에 결합되는 제2 드레인을 갖는다.
본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀은, N형 반도체영역 내에서 상호 이격되도록 배치되는 제1 P형 웰영역 및 제2 P형 웰영역과, 제1 P형 웰영역 내의 제1 액티브영역에서 커플링/채널영역에 의해 상호 이격되도록 배치되는 제1 N+형 접합영역 및 제2 N+형 접합영역과, 제1 P형 웰영역 내의 제2 액티브영역에서 채널영역에 의해 상호 이격되도록 배치되는 제3 N+형 접합영역 및 제4 N+형 접합영역과, 제1 P형 웰영역 내의 제3 액티브영역에 배치되는 제1 P+형 컨택영역과, 제2 P형 웰영역 내의 제4 액티브영역에서 터널링영역에 접하도록 배치되는 제2 P+형 컨택영역과, 채널영역 위에 배치되는 리드 선택게이트층과, 커플링/채널영역 위에 배치되며 터널링영역 위로 연장되는 플로팅게이트층과, 그리고 제2 N+형 접합영역 및 제3 N+형 접합영역을 직접 연결하는 연결배선을 포함한다.
여러 실시예들에 따르면, 플로팅게이트의 커플링전압 인가를 위한 어레이 컨트롤 게이트(ACG) 영역과 리드 동작을 수행하는 리드 영역을 하나의 웰영역 내에 배치시킴으로써 메모리셀의 면적을 줄일 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀을 나타내 보인 등가회로도이다.
도 2는 도 1의 싱글-폴리 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 3은 도 1의 싱글-폴리 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 4는 도 1의 싱글-폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 5는 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀의 레이아웃도이다.
도 6은 도 5의 선 I-I'를 따라 절단하여 싱글-폴리 불휘발성 메모리 셀의 커플링 커패시터 및 리드 셀트랜지스터의 단면 구조를 나타내 보인 단면도이다.
도 7은 도 5의 선 II-II'를 따라 절단하여 싱글-폴리 불휘발성 메모리 셀의 리드 선택트랜지스터의 단면 구조를 나타내 보인 단면도이다.
도 8은 도 5의 선 III-III'를 따라 절단하여 싱글-폴리 불휘발성 메모리 셀의 터널링 커패시터의 단면 구조를 나타내 보인 단면도이다.
도 9 내지 도 11은 도 5의 싱글-폴리 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도들이다.
도 12 내지 도 14는 도 5의 싱글-폴리 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도들이다.
도 15 및 도 16은 프로그램된 도 5의 싱글-폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도들이다.
도 17은 이레이즈된 도 5의 싱글-폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀(100)을 나타내 보인 등가회로도이다. 도 1을 참조하면, 싱글-폴리 불휘발성 메모리 셀(100)은, 셀트랜지스터(110), 선택트랜지스터(120), 및 커플링 커패시터(130)를 포함하여 구성된다. 셀트랜지스터(110)는, 플로팅게이트(FG)와, 제1 소스(S1)와, 그리고 제1 드레인(D1)을 갖는다. 플로팅게이트(FG)는 커플링 커패시터(130)를 통해 어레이컨트롤게이트/소스라인(ACG/SL)에 결합된다. 어레이컨트롤게이트/소스라인(ACG/SL)은 제1 소스(S1)에 직접 결합된다. 셀트랜지스터(110)의 벌크(bulk)는 터널링라인(TUN)에 결합된다. 선택트랜지스터(120)는, 선택게이트(SG)와, 제2 소스(S2)와, 그리고 제2 드레인(D2)을 갖는다. 선택게이트(SG)는 워드라인(WL)에 결합된다. 제2 소스(S2)는 셀트랜지스터(110)의 제1 드레인(D1)에 결합된다. 제2 드레인(D2)은 비트라인(BL)에 결합된다. 셀트랜지스터(110) 및 선택트랜지스터(120)는 N채널형 모스트랜지스터로 구성될 수 있다.
도 2는 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀(100)의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 2를 참조하면, 싱글-폴리 불휘발성 메모리 셀(100)을 프로그램하기 위해, 어레이컨트롤게이트/소스라인(ACG/SL) 및 터널링라인(TUN)에 각각 포지티브 프로그램전압(+Vpp) 및 네가티브 프로그램전압(-Vpp)을 인가한다. 포지티브 프로그램전압(+Vpp) 및 네가티브 프로그램전압(-Vpp)은 극성만 반대일 뿐 동일한 크기를 갖는다. 다른 예에서 포지티브 프로그램전압(+Vpp) 및 네가티브 프로그램전압(-Vpp)은 서로 다른 크기를 가질 수도 있다. 포지티브 프로그램전압(+Vpp) 및 네가티브 프로그램전압(-Vpp)은, 포지티브 프로그램전압(+Vpp)에 의해 플로팅게이트(FG)에 커플링되는 커플링전압과 네가티브 프로그램전압(-Vpp) 사이의 전위차에 의해 벌크에서 전자들이 F-N 터널링(Fowler-Nordheim tunneling) 메커니즘에 의해 플로팅게이트(FG)로 터널링될 수 있도록 하는 크기를 갖는다. 일 예에서, 포지티브 프로그램전압(+Vpp) 및 네가티브 프로그램전압(-Vpp)은, 각각 +5V 및 -5V일 수 있다. 워드라인(WL) 및 비트라인(BL)에는 그라운드전압, 예컨대 0V를 인가한다. 따라서 프로그램 동작이 이루어지는 동안, 선택트랜지스터(120)는 턴 오프된다.
셀트랜지스터(110)의 플로팅게이트(FG)에는 포지티브 프로그램커플링전압(+Vcp)이 유도된다. 포지티브 프로그램커플링전압(+Vcp)은, 어레이컨트롤게이트/소스라인(ACG/SL)을 통해 인가되는 포지티브 프로그램전압(+Vpp)에 대한 커플링 커패시터(130)의 커플링동작에 의해 유도될 수 있다. 셀트랜지스터(110)의 플로팅게이트(FG)와 벌크 사이에 포지티브 프로그램커플링전압(+Vcp)과 네가티브 프로그램전압(-Vpp)의 차이만큼의 전위차가 발생되고, 이 전위차에 의해 벌크 내의 전자들은 플로팅게이트(FG)로 F-N 터널링된다. 플로팅게이트(FG)에 전자들이 주입됨에 따라, 셀트랜지스터(110)의 문턱전압은 상승하며, 이에 따라 싱글-폴리 불휘발성 메모리 셀(100)은 오프 셀(off cell) 상태인 프로그램 상태가 된다.
도 3은 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀(100)의 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 3에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 3을 참조하면, 싱글-폴리 불휘발성 메모리 셀(100)을 이레이즈하기 위해, 어레이컨트롤게이트/소스라인(ACG/SL) 및 터널링라인(TUN)에 각각 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈전압(+Vee)을 인가한다. 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈전압(+Vee)은 극성만 반대일 뿐 동일한 크기를 갖는다. 다른 예에서 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈전압(+Vee)은 서로 다른 크기를 가질 수도 있다. 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈전압(+Vee)은, 네가티브 이레이즈전압(-Vee)에 의해 플로팅게이트(FG)에 커플링되는 커플링전압과 포지티브 이레이즈전압(+Vee) 사이의 전위차에 의해 플로팅게이트(FG)에 주입되었던 전자들이 벌크로 F-N 터널링되고, 추가적으로 벌크 내의 홀들이 플로팅게이트(FG)로 F-N 터널링되어 네가티브 문턱전압을 가질 수 있도록 하는 크기를 갖는다. 일 예에서, 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈전압(+Vee)은, 각각 -5V 및 +5V일 수 있다. 워드라인(WL) 및 비트라인(BL)에는 그라운드전압, 예컨대 0V를 인가한다. 따라서 이레이즈 동작이 이루어지는 동안, 선택트랜지스터(120)는 턴 오프된다.
셀트랜지스터(110)의 플로팅게이트(FG)에는 네가티브 이레이즈커플링전압(-Vce)이 유도된다. 네가티브 이레이즈커플링전압(-Vce)은, 어레이컨트롤게이트/소스라인(ACG/SL)을 통해 인가되는 네가티브 이레이즈전압(-Vee)에 대한 커플링 커패시터(130)의 커플링동작에 의해 유도될 수 있다. 셀트랜지스터(110)의 플로팅게이트(FG)와 벌크 사이에 네가티브 이레이즈커플링전압(-Vce)과 포지티브 이레이즈전압(+Vee)의 차이만큼의 전위차가 발생되고, 이 전위차에 의해, 플로팅게이트(FG)에 주입되었던 전자들은 벌크로 F-N 터널링되며, 셀트랜지스터(110)가 네가티브 문턱전압을 갖도록 추가적으로 벌크 내의 홀들이 플로팅게이트(FG)로 F-N 터널링된다. 셀트랜지스터(110)가 네가티브 문턱전압을 가짐에 따라 싱글-폴리 불휘발성 메모리 셀(100)은 온 셀(on cell) 상태인 이레이즈 상태가 된다.
도 4는 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀(100)의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 4에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 4를 참조하면, 싱글-폴리 불휘발성 메모리 셀(100)을 리드하기 위해, 어레이컨트롤게이트/소스라인(ACG/SL) 및 터널링라인(TUN)에 각각 그라운드전압, 예컨대 0V를 인가한다. 워드라인(WL) 및 비트라인(BL)에는 각각 포지티브 리드선택전압(+Vrs) 및 포지티브 리드비트라인전압(+Vrb)을 인가한다. 포지티브 리드선택전압(+Vrs)은 선택트랜지스터(120)를 턴 온 시킬 정도의 크기를 갖는다. 일 예에서 포지티브 리드선택전압(+Vrs)은 대략 +3.3V일 수 있다. 포지티브 리드비트라인전압(+Vrb)은, 셀트랜지스터(110)와 선택트랜지스터(120)가 모두 턴 온시에 셀트랜지스터(110)의 제1 소스(S1)와 선택트랜지스터(120)의 제2 드레인(D2) 사이로 전류가 흐를 수 있을 정도의 크기를 갖는다. 일 예에서 포지티브 리드비트라인전압(+Vrb)은 대략 +1V일 수 있다.
셀트랜지스터(110)의 플로팅게이트(FG)에는 0V가 유도된다. 선택트랜지스터(120)는 턴 온 되어 제2 소스(S2) 및 제2 드레인(D2) 사이의 전류이동경로가 형성된다. 따라서 어레이컨트롤게이트/소스라인(ACG/SL)과 비트라인(BL) 사이에서의 전류 흐름 여부는 셀트랜지스터(110)의 상태에 의해 결정된다. 일 예에서 셀트랜지스터(110)가 프로그램된 상태, 즉 오프 셀 상태인 경우 셀트랜지스터(110)는 턴 오프 상태를 유지하며, 어레이컨트롤게이트/소스라인(ACG/SL)과 비트라인(BL) 사이로 전류가 흐르지 않는다. 일 예에서 셀트랜지스터(110)가 이레이즈된 상태, 즉 온 셀 상태인 경우 셀트랜지스터(110)는 턴 온 상태를 유지하며, 어레이컨트롤게이트/소스라인(ACG/SL)과 비트라인(BL) 사이로 전류가 흐른다. 이와 같이 어레이컨트롤게이트/소스라인(ACG/SL)과 비트라인(BL) 사이로의 전류 흐름 여부에 따라 싱글-폴리 불휘발성 메모리 셀(100)의 상태를 판독할 수 있다.
도 5는 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀의 평면 구조를 나타내 보인 레이아웃도이다. 도 5를 참조하면, 싱글-폴리 불휘발성 메모리 셀(200)은, N형 반도체영역, 예컨대 N형 딥웰영역(204) 내에 배치되는 제1 P형 웰영역(211) 및 제2 P형 웰영역(212)을 포함하여 구성된다. 일 예에서 제1 P형 웰영역(211)은 박스(box) 형태의 평면 형상을 가질 수 있다. 일 예에서 제2 P형 웰영역(212)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 가질 수 있다. 제1 P형 웰영역(211) 및 제2 P형 웰영역(212)은, 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치된다. 제1 P형 웰영역(211) 내에는 커플링 커패시터, 리드 셀트랜지스터, 및 리드 선택트랜지스터가 배치된다. 제2 P형 웰영역(212) 내에는 터널링 커패시터가 배치된다. 리드 셀트랜지스터는, 싱글-폴리 불휘발성 메모리 셀(200)의 리드 동작을 수행한다. 터널링 커패시터는 싱글-폴리 불휘발성 메모리 셀(200)의 프로그램 동작 및 이레이즈 동작을 수행한다.
제1 P형 웰영역(211) 내에는 제1 액티브영역(231), 제2 액티브영역(232), 및 제3 액티브영역(233)이 상호 이격되도록 배치된다. 제1 액티브영역(231), 제2 액티브영역(232), 및 제3 액티브영역(233)은, 각각 트랜치 소자분리층에 의해 한정될 수 있다. 제1 액티브영역(231) 내에는 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252)이 배치된다. 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252)은 상호 이격되도록 배치된다. 제1 N+형 접합영역(251)은 제2 N+형 접합영역(252) 둘레를 감싸도록 배치된다. 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252) 사이의 영역은 커플링/채널영역으로 정의될 수 있다. 프로그램동작 및 이레이즈 동작시 커플링/채널영역은, 커플링 커패시터의 하나의 전극으로 작용한다. 리드 동작시 커플링/채널영역은, 리드 셀트랜지스터의 채널영역으로 작용한다. 리드 동작시 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252)은, 각각 리드 셀트랜지스터의 소스영역 및 드레인영역으로 작용한다. 제1 N+형 접합영역(251)은 어레이컨트롤게이트/소스라인(ACG/SL)에 결합될 수 있다.
제2 액티브영역(232) 내에는 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254)이 배치된다. 일 예에서 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254)은, 각각 리드 선택트랜지스터의 소스영역 및 드레인영역일 수 있다. 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254)은, 각각 제2 액티브영역(232)의 양 가장자리 영역에서 상호 이격되도록 배치될 수 있다. 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254) 사이의 영역은 채널영역으로 정의될 수 있다. 리드 동작시 채널영역은, 리드 선택트랜지스터의 채널영역으로 작용한다. 채널영역 위에는 리드 선택게이트층(292)이 배치된다. 도면에 나타내지는 않았지만, 채널영역과 리드 선택게이트층(292) 사이에는 절연층이 배치된다. 리드 선택게이트층(292)은 워드라인(WL)에 결합된다. 제4 N+형 접합영역(254)은 비트라인(BL)에 결합된다. 제3 N+형 접합영역(253)은, 제1 액티브영역(231) 내의 제2 N+형 접합영역(252)과 연결배선(310)을 통해 직접 결합된다.
제3 액티브영역(233) 내에는 제1 P+형 컨택영역(261)이 배치된다. 제1 P+형 컨택영역(261)은, 어레이컨트롤게이트/소스라인(ACG/SL)에 결합될 수 있다. 즉 제1 P+형 컨택영역(261)은, 제1 액티브영역(231) 내의 제1 N+형 접합영역(251)과 공통으로 어레이컨트롤게이트/소스라인(ACG/SL)에 결합된다. 따라서 어레이컨트롤게이트/소스라인(ACG/SL)을 통해 인가되는 바이어스는, 제3 액티브영역(233) 내의 제1 P+형 컨택영역(261)을 통해 제1 P형 웰영역(211)에 인가되며, 또한 제1 액티브영역(231) 내의 제1 N+형 접합영역(251)에도 인가된다.
제1 액티브영역(231) 내에서 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252) 사이의 영역, 즉 커플링/채널영역 위에는 플로팅게이트층(282)이 배치된다. 도면에 나타내지는 않았지만, 커플링/채널영역과 플로팅게이트층(282) 사이에는 절연층이 배치된다. 플로팅게이트층(282)은 어떤 바이어스 인가라인과도 직접 결합되지 않는 플로팅 상태로 배치된다. 플로팅게이트층(282)은, 제1 P형 웰영역(211) 위를 통해 제2 P형 웰영역(212) 내까지 연장된다. 플로팅게이트층(282)은, 제2 P형 웰영역(212) 내에서 제2 P형 웰영역(212) 내에 배치되는 제4 액티브영역(234)과 교차한다. 제4 액티브영역(234) 내에는 제2 P+형 컨택영역(262) 및 터널링영역이 배치된다. 플로팅게이트층(282)은 터널링영역과 수직방향으로 중첩된다. 제2 P+형 컨택영역(262)은 터널링라인(TUN)과 결합될 수 있다.
이와 같이, 본 예에 따른 싱글-폴리 불휘발성 메모리 셀(200)에 있어서, 커플링 커패시터, 리드 셀트랜지스터, 리드 선택트랜지스터가 제1 P형 웰영역(211) 내에 함께 배치된다. 따라서 커플링 커패시터가 하나의 P형 웰영역 내에 배치되고, 리드 셀트랜지스터 및 리드 선택트랜지스터가 별개의 다른 P형 웰영역 내에 배치되는 경우에 비하여, 싱글-폴리 불휘발성 메모리 셀(200)의 면적을 감소시킬 수 있다.
도 6은 도 5의 선 I-I'를 따라 절단하여 나타내 보인 단면도로서, 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀의 커플링 커패시터(430) 및 리드 셀트랜지스터(410)의 단면 구조가 도시되어 있다. 도 6에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 6을 참조하면, 기판(202) 위에 N형 반도체영역, 예컨대 N형 딥웰영역(204)이 배치된다. N형 딥웰영역(204) 상부의 제1 영역에는 제1 P형 웰영역(211)이 배치된다. 제1 P형 웰영역(211) 상부영역에는 제1 액티브영역(231) 및 제3 액티브영역(233)이 제2 방향을 따라 상호 이격되도록 배치된다. 제1 액티브영역(231) 및 제3 액티브영역(233)은 트랜치 소자분리층(206)에 의해 한정된다. 제1 액티브영역(231) 상부영역에는 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252)이 배치된다. 도 5를 참조하여 설명한 바와 같이, 제1 N+형 접합영역(251)은 제2 N+형 접합영역(252)을 둘러싸도록 배치된다. 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252)은 커플링/채널영역(301)에 의해 상호 이격된다. 커플링/채널영역(301) 위에는 제1 게이트절연층(281) 및 플로팅게이트층(282)이 배치된다. 제3 액티브영역(233) 상부에는 제1 P+형 컨택영역(261)이 배치된다. 제1 액티브영역(231) 내의 제1 N+형 접합영역(251)과 제3 액티브영역(233) 내의 제1 P+형 컨택영역(261)은 어레이컨트롤게이트/소스라인(ACG/SL)에 공통으로 결합된다.
커플링/채널영역(301)과, 제1 게이트절연층(281)과, 그리고 플로팅게이트층(282)의 적층구조는 모스 커패시터(MOS capacitor) 구조의 커플링 커패시터(430)를 구성한다. 커플링/채널영역(301) 및 플로팅게이트층(282)은, 각각 커플링 커패시터(430)의 제1 전극 및 제2 전극을 구성한다. 싱글-폴리 불휘발성 메모리 셀의 프로그램 동작 및 이레이즈 동작시, 어레이컨트롤게이트/소스라인(ACG/SL)에 인가되는 바이어스 전압은 제1 P+형 컨택영역(261)을 통해 커플링/채널영역(301)으로 유도된다. 커플링 커패시터(430)의 커플링동작에 의해, 플로팅게이트층(282)에는 바이어스 전압에 커플링된 커플링전압이 유도될 수 있다.
제1 N+형 접합영역(251), 제2 N+형 접합영역(252), 커플링/채널영역(301), 제1 게이트절연층(281), 및 플로팅게이트층(282)은, N채널형 모스트랜지스터 구조의 리드 셀트랜지스터(410)를 구성한다. 제1 N+형 접합영역(251) 및 제2 N+형 접합영역(252)은, 각각 리드 셀트랜지스터(410)의 소스영역 및 드레인영역일 수 있다. 도면에서 점선으로 나타낸 바와 같이, 제2 N+형 접합영역(252)은 연결배선(310)을 통해 제3 N+형 접합영역(253)에 직접 결합된다. 제1 N+형 접합영역(251)과 제2 N+형 접합영역(252) 사이에 일정 크기의 전위차가 발생되고, 플로팅게이트층(282)에 리드 전압, 예컨대 0V의 커플링전압이 유도되면, 커플링/채널영역(301)에서의 문턱전압의 극성에 따라 어레이컨트롤게이트/소스라인(SL)과 연결배선(310) 사이에는 전류가 흐르거나 흐르지 않는다. 일 예로, 싱글-폴리 불휘발성 메모리 셀이 프로그램된 상태, 즉 커플링/채널영역(301)에서의 문턱전압이 포지티브 극성을 갖는 경우, 플로팅게이트층(282)에 0V의 커플링전압이 유도되더라도 어레이컨트롤게이트/소스라인(SL)과 연결배선(310) 사이로 전류가 흐르지 않는다. 반면에 싱글-폴리 불휘발성 메모리 셀이 이레이즈된 상태, 즉 커플링/채널영역(301)에서의 문턱전압이 네가티브 극성을 갖는 경우, 플로팅게이트층(282)에 0V의 커플링전압이 유도되면 어레이컨트롤게이트/소스라인(SL)과 연결배선(310) 사이로 전류가 흐른다. 이와 같이 리드 셀트랜지스터(410-1)의 동작에 의해 싱글-폴리 불휘발성 메모리 셀의 상태가 리드될 수 있다.
도 7은 도 5의 선 II-II'를 따라 절단하여 나타내 보인 단면도로서, 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀의 리드 선택트랜지스터(420)의 단면 구조가 도시되어 있다. 도 7에서 도 5 및 도 6과 동일한 참조부호는 동일한 구성요소를 나타낸다. 일부 구성요소에 대한 중복된 설명은 생략될 수 있다. 도 7을 참조하면, 제1 P형 웰영역(211) 상부영역의 제2 액티브영역(232) 상부에는 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254)이 배치된다. 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254)은 채널영역(302)에 의해 상호 이격된다. 채널영역(302) 위에는 제2 게이트절연층(291) 및 리드 선택게이트층(292)이 배치된다. 리드 선택게이트층(292)은 워드라인(WL)에 결합된다. 제4 N+형 접합영역(254)은 비트라인(BL)에 결합된다. 제3 N+형 접합영역(253), 제4 N+형 접합영역(254), 채널영역(302), 제2 게이트절연층(291), 및 리드 선택게이트층(292)은, N채널형 모스트랜지스터 구조의 리드 선택트랜지스터(420)를 구성한다. 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254)은, 각각 리드 선택트랜지스터(420)의 소스영역 및 드레인영역일 수 있다. 도면에서 점선으로 나타낸 바와 같이, 제3 N+형 접합영역(253)은 연결배선(310)을 통해 제2 N+형 접합영역(252)에 직접 결합된다.
리드 선택트랜지스터(420)의 상태에 따라 싱글-폴리 불휘발성 메모리 셀에 대한 리드 동작이 수행되거나, 수행되지 않을 수 있다. 예컨대 워드라인(WL)을 통해 리드 선택게이트층(292)에 일정 크기, 예컨대 채널영역(302)의 문턱전압보다 큰 바이어스 전압이 인가되고, 비트라인(BL)을 통해 제4 N+형 접합영역(254)에 일정 크기의 비트라인전압이 인가되면, 리드 선택트랜지스터(420)는 턴 온(turn on) 된다. 채널영역(302)에는 반전층이 형성되어 제3 N+형 접합영역(253) 및 제4 N+형 접합영역(254) 사이에는 전류 이동 경로가 형성된다. 제2 N+형 접합영역(252)로부터 캐리어, 예컨대 전자들이 제3 N+형 접합영역(253)으로 공급되는 경우, 리드 선택트랜지스터(420)에는 전류가 흐른다. 반면에 제2 N+형 접합영역(252)으로부터 전자들이 제3 N+형 접합영역(253)으로 공급되지 않는 경우, 리드 선택트랜지스터(420)에는 전류가 흐르지 않는다.
도 8은 도 5의 선 III-III'를 따라 절단하여 나타내 보인 단면도로서, 본 개시의 일 예에 따른 싱글-폴리 불휘발성 메모리 셀의 터널링 커패시터(440)의 단면 구조가 도시되어 있다. 도 8에서 도 5 내지 도 7과 동일한 참조부호는 동일한 구성요소를 나타낸다. 일부 구성요소에 대한 중복된 설명은 생략될 수 있다. 도 8을 참조하면, 제2 P형 웰영역(212) 상부영역의 제4 액티브영역(234) 상부에는 제2 P+형 컨택영역(262)이 배치된다. 제2 P+형 컨택영역(262)은 터널링라인(TUN)에 결합된다. 제2 P+형 컨택영역(262)에 접하는 제4 액티브영역(234) 상부에는 터널링영역(303)이 배치된다. 터널링영역(303)과, 터널링영역(303) 위의 제1 게이트절연층(281) 및 플로팅게이트층(282)은 터널링 커패시터(440)를 구성한다. 플로팅게이트층(282)에 유도되는 커플링전압과, 터널링라인(TUN)으로부터 제2 P+형 컨택영역(262)을 통해 터널링영역(303)에 인가되는 전압 사이의 전위차에 의해 플로팅게이트층(282)으로 전자들이 주입되거나, 홀들이 주입될 수 있다.
도 1의 등가회로에서 셀트랜지스터(110)의 플로팅게이트(FG)와 어레이컨트롤게이트/소스라인(ACG/SL) 사이에 배치되는 커플링 커패시터(130)는, 도 6에 나타낸 모스 커패시터 구조의 커플링 커패시터(430)로 구현될 수 있다. 도 6에 나타낸 커플링 커패시터(430)는 프로그램 동작, 이레이즈 동작, 및 리드 동작시에 플로팅게이트층(292)에 커플링전압이 유도되도록 한다. 도 6 및 도 8에 각각 나타낸 리드 셀트랜지스터(410) 및 터널링 커패시터(440)는, 도 1의 등가회로의 셀트랜지스터(110)를 구성한다. 도 1의 등가회로에서의 셀트랜지스터(110)는, 프로그램 동작 및 이레이즈 동작시 도 8의 터널링 커패시터(440)로 동작하고, 리드 동작시에는 도 6의 리드 셀트랜지스터(410)로 동작한다. 도 7의 리드 선택트랜지스터(420)는 도 1의 등가회로에서의 선택트랜지스터(120)를 구성한다.
도 9 내지 도 11은 도 5의 싱글-폴리 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도들이다. 도 9 내지 도 11에서 도 5 내지 도 8과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 9 내지 도 11을 참조하면, 싱글-폴리 불휘발성 메모리 셀의 프로그램을 위해, 어레이컨트롤게이트/소스라인(ACG/SL)에 포지티브 제1 프로그램전압(+Vpp1)을 인가한다. 워드라인(WL) 및 비트라인(BL)에 각각 그라운드전압, 예컨대 0V를 인가한다. 터널링라인(TUN)에는 네가티브 제2 프로그램전압(-Vpp2)을 인가한다. 일 예에서 포지티브 제1 프로그램전압(+Vpp1) 및 네가티브 제2 프로그램전압(-Vpp2)은, 각각 +5V 및 -5V일 수 있다. 도 9에 나타낸 바와 같이, 어레이컨트롤게이트/소스라인(ACG/SL)에 인가되는 포지티브 제1 프로그램전압(+Vpp1)은 제1 P+형 컨택영역(261)을 통해 제1 P형 웰영역(211), 즉 커플링/채널영역(301)에 인가된다. 포지티브 제1 프로그램전압(+Vpp1)에 대한 커플링 커패시터(301)의 커플링 동작에 의해 플로팅게이트층(282)에는 포지티브 제1 커플링전압(+Vc1)이 유도된다. 포지티브 제1 커플링전압(+Vc1)의 크기는 커플링 커패시터(301)가 갖는 커플링 비(coupling ratio)에 의해 결정될 수 있다.
도 11에 나타낸 바와 같이, 터널링라인(TUN)에 인가되는 네가티브 제2 프로그램전압(-Vpp2)은 제2 P+형 컨택영역(262)을 통해 제2 P형 웰영역(212), 즉 터널링영역(303)에 인가된다. 이에 따라 터널링 커패시터(440)의 플로팅게이트층(282)과 터널링영역(303) 사이에는 포지티브 제1 커플링전압(+Vc1)과 네가티브 제2 프로그램전압(-Vpp2)의 차이에 해당하는 전위차(+Vc1-(-Vpp2))가 발생된다. 이 전위차에 의해 터널링영역(303)으로부터 전자들이 플로팅게이트층(282)으로 F-N 터널링(Fowler-Nordheim tunneling)된다. 이에 따라 싱글-폴리 불휘발성 메모리 셀은, 예컨대 0V보다 높은 문턱전압을 갖는 오프 셀 상태의 프로그램 상태가 된다. 도 10에 나타낸 바와 같이, 워드라인(WL) 및 비트라인(BL)에 0V가 인가됨에 따라, 리드 선택트랜지스터(420)는 턴 오프된다. 따라서 리드 선택트랜지스터(420)는 메모리 셀의 프로그램 동작에 영향을 주지 않는다.
도 12 내지 도 14는 도 5의 싱글-폴리 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도들이다. 도 12 내지 도 14에서 도 5 내지 도 8과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 12 내지 도 14를 참조하면, 싱글-폴리 불휘발성 메모리 셀의 프로그램을 위해, 어레이컨트롤게이트/소스라인(ACG/SL)에 네가티브 제1 이레이즈전압(-Vee1)을 인가한다. 워드라인(WL) 및 비트라인(BL)에 각각 그라운드전압, 예컨대 0V를 인가한다. 터널링라인(TUN)에는 포지티브 제2 이레이즈전압(+Vee2)을 인가한다. 일 예에서 네가티브 제1 이레이즈전압(-Vee1) 및 포지티브 제2 이레이즈전압(+Vee2)은, 각각 -5V 및 +5V일 수 있다. 도 9에 나타낸 바와 같이, 어레이컨트롤게이트/소스라인(ACG/SL)에 인가되는 네가티브 제1 이레이즈전압(-Vee1)은 제1 P+형 컨택영역(261)을 통해 제1 P형 웰영역(211), 즉 커플링/채널영역(301)에 인가된다. 네가티브 제1 이레이즈전압(-Vee1)에 대한 커플링 커패시터(301)의 커플링 동작에 의해 플로팅게이트층(282)에는 네가티브 제2 커플링전압(-Vc2)이 유도된다. 네가티브 제2 커플링전압(-Vc2)의 크기는 커플링 커패시터(301)가 갖는 커플링 비에 의해 결정될 수 있다.
도 14에 나타낸 바와 같이, 터널링라인(TUN)에 인가되는 포지티브 제2 이레이즈전압(+Vee2)은 제2 P+형 컨택영역(262)을 통해 제2 P형 웰영역(212), 즉 터널링영역(303)에 인가된다. 이에 따라 터널링 커패시터(440)의 플로팅게이트층(282)과 터널링영역(303) 사이에는 네가티브 제2 커플링전압(-Vc2)과 포지티브 제2 이레이즈전압(+Vee2)의 차이에 해당하는 전위차(-Vc2-(+Vee2))가 발생된다. 이 전위차에 의해 플로팅게이트층(282)으로부터 전자들이 터널링영역(303)으로 F-N 터널링된다. 더욱이 위 전위차에 의해 플로팅게이트층(282) 내의 전자들이 추가적으로 터널링영역(303)으로 F-N 터널링된다. 이는 터널링영역(303) 내의 홀들(holes)이 플로팅게이트층(282)으로 주입되는 것과 동일한 효과를 나타낸다. 따라서 싱글-폴리 불휘발성 메모리 셀은, 예컨대 0V보다 낮은 문턱전압을 갖는 온 셀 상태의 이레이즈 상태가 된다. 도 13에 나타낸 바와 같이, 워드라인(WL) 및 비트라인(BL)에 0V가 인가됨에 따라, 리드 선택트랜지스터(420)는 턴 오프된다. 따라서 리드 선택트랜지스터(420)는 메모리 셀의 프로그램 동작에 영향을 주지 않는다.
도 15 및 도 16은 프로그램된 도 5의 싱글-폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도들이다. 도 15 및 도 16 도 5 내지 도 8과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 15 및 도 16을 참조하면, 프로그램 상태, 즉 오프 셀 상태의 싱글-폴리 불휘발성 메모리 셀을 리드하기 위해, 어레이컨트롤게이트/소스라인(ACG/SL)에 그라운드전압, 예컨대 0V를 인가한다. 도면에 나타내지는 않았지만, 터널링라인(TUN)에도 0V를 인가한다. 워드라인(WL) 및 비트라인(BL)에 각각 포지티브 리드게이트전압(+Vrg) 및 포지티브 리드비트라인전압(+Vrb)을 인가한다. 일 예에서 포지티브 리드게이트전압(+Vrg) 및 포지티브 리드비트라인전압(+Vrb)은, 각각 +3.3V 및 +1V일 수 있다. 도 15에 나타낸 바와 같이, 어레이컨트롤게이트/소스라인(ACG/SL)에 인가되는 0V에 의해 플로팅게이트층(282)에는 0V의 커플링전압이 유도된다.
도 16에 나타낸 바와 같이, 워드라인(WL)에 포지티브 리드게이트전압(+Vrg)이 인가됨에 따라, 리드 선택 트랜지스터(420)는 턴 온 된다. 리드 선택 트랜지스터(420)의 채널영역(302)에는 반전층(502)이 형성되며, 제3 N+형 접합영역(253)에는 비트라인(BL)에 인가되는 포지티브 리드비트라인전압(+Vrb)이 전달된다. 제3 N+형 접합영역(253)은 제2 N+형 접합영역(252)과 직접 결합됨에 따라, 도 15에 나타낸 바와 같이, 제2 N+형 접합영역(252)에도 포지티브 리드비트라인전압(+Vrb)이 전달된다. 따라서 제2 N+형 접합영역(252), 제3 N+형 접합영역(253), 및 제4 N+형 접합영역을 통하는 전류이동경로가 형성된다. 그러나 싱글-폴리 불휘발성 메모리 셀이 프로그램 상태, 즉 오프 상태이므로, 플로팅게이트층(282)에 0V가 인가될 때 커플링/채널영역(301)에는 반전층이 형성되지 않는다. 따라서 리드 선택트랜지스터(420)가 턴 온 되더라도, 리드 셀트랜지스터(410)가 턴 오프 상태를 유지함에 따라, 어레이컨트롤게이트/소스라인(ACG/SL)과 비트라인(BL) 사이에는 전류가 흐르지 않는다.
도 17은 이레이즈된 도 5의 싱글-폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다. 도 17에서 도 15와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 17을 참조하면, 이레이즈 상태, 즉 온 셀 상태의 싱글-폴리 불휘발성 메모리 셀을 리드하기 위해, 어레이컨트롤게이트/소스라인(ACG/SL)에 그라운드전압, 예컨대 0V를 인가한다. 도면에 나타내지는 않았지만, 터널링라인(TUN)에도 0V를 인가한다. 또한 도 16을 참조하여 설명한 바와 같이, 워드라인(WL) 및 비트라인(BL)에 각각 포지티브 리드게이트전압(+Vrg) 및 포지티브 리드비트라인전압(+Vrb)을 인가한다. 도 17에 나타낸 바와 같이, 어레이컨트롤게이트/소스라인(ACG/SL)에 인가되는 0V에 의해 플로팅게이트층(282)에는 0V의 커플링전압이 유도된다. 도 16을 참조하여 설명한 바와 같이, 워드라인(WL)에 포지티브 리드게이트전압(+Vrg)이 인가됨에 따라, 리드 선택 트랜지스터(420)는 턴 온 된다. 그리고 제2 N+형 접합영역(252)에 포지티브 리드비트라인전압(+Vrb)이 전달된다. 따라서 제2 N+형 접합영역(252), 제3 N+형 접합영역(253), 및 제4 N+형 접합영역을 통하는 전류이동경로가 형성된다. 싱글-폴리 불휘발성 메모리 셀이 이레이즈 상태, 즉 온 상태이므로, 플로팅게이트층(282)에 0V가 인가될 때 리드 셀트랜지스터(410)는 턴 온 상태를 유지한다. 따라서 어레이컨트롤게이트/소스라인(ACG/SL)과 비트라인(BL) 사이에는 전류가 흐른다.
한편 이 과정에서 제1 N+형 접합영역(251)이 제2 N+형 접합영역(252)을 둘러싸도록 배치됨에 따라, 제1 N+형 접합영역(251)으로부터 제2 N+형 접합영역(252)으로의 전류 이동 경로는 제2 N+형 접합영역(252)의 모든 면들에 대해 구성된다. 따라서 전류 이동량을 증대시킬 수 있으며, 이는 제2 N+형 접합영역(252)과 제3 N+형 접합영역(253)을 연결하는 연결배선(도 5의 310)에 의한 손실을 보상할 수 있도록 해 준다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...싱글-폴리 불휘발성 메모리 셀
110...셀트랜지스터 120...선택트랜지스터
130...커플링 커패시터 WL...워드라인
BL...비트라인 TUN...터널링라인
ACG/SL...어레이컨트롤게이트/소스라인

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  8. N형 반도체영역 내에서 상호 이격되도록 배치되는 제1 P형 웰영역 및 제2 P형 웰영역;
    상기 제1 P형 웰영역 내의 제1 액티브영역에서 커플링/채널영역에 의해 상호 이격되도록 배치되는 제1 N+형 접합영역 및 제2 N+형 접합영역;
    상기 제1 P형 웰영역 내의 제2 액티브영역에서 채널영역에 의해 상호 이격되도록 배치되는 제3 N+형 접합영역 및 제4 N+형 접합영역;
    상기 제1 P형 웰영역 내의 제3 액티브영역에 배치되는 제1 P+형 컨택영역;
    상기 제2 P형 웰영역 내의 제4 액티브영역에서 터널링영역에 접하도록 배치되는 제2 P+형 컨택영역;
    상기 채널영역 위에 배치되는 리드 선택게이트층;
    상기 커플링/채널영역 위에 배치되며 상기 터널링영역 위로 연장되는 플로팅게이트층; 및
    상기 제2 N+형 접합영역 및 제3 N+형 접합영역을 직접 연결하는 연결배선을 포함하는 싱글-폴리 불휘발성 메모리 셀.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 N+형 접합영역은 상기 제2 N+형 접합영역 둘레를 감싸도록 배치되는 싱글-폴리 불휘발성 메모리 셀.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 액티브영역, 제2 액티브영역, 및 제3 액티브영역은, 상기 제1 P형 웰영역 내에서 상호 이격되도록 배치되는 싱글-폴리 불휘발성 메모리 셀.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 커플링/채널영역과 상기 플로팅게이트층 사이에 배치되는 제1 게이트절연층; 및
    상기 채널영역 및 상기 리드 선택게이트층 사이에 배치되는 제2 게이트절연층을 더 포함하는 싱글-폴리 불휘발성 메모리 셀.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 커플링/채널영역, 제1 게이트절연층, 및 플로팅게이트층의 적층 구조는 모스 커패시터 구조의 커플링 커패시터를 구성하는 싱글-폴리 불휘발성 메모리 셀.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 N+형 접합영역, 제2 N+형 접합영역, 커플링/채널영역, 제1 게이트절연층, 및 플로팅게이트층은, N채널형 모스트랜지스터 구조의 리드 셀트랜지스터를 구성하는 싱글-폴리 불휘발성 메모리 셀.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제3 N+형 접합영역, 제4 N+형 접합영역, 채널영역, 제2 게이트절연층, 및 리드 선택게이트층은, N채널형 모스트랜지스터 구조의 리드 선택트랜지스터를 구성하는 싱글-폴리 불휘발성 메모리 셀.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 터널링영역, 상기 터널링영역 위의 제1 게이트절연층 및 플로팅게이트층(282)은, 모스 커패시터 구조의 터널링 커패시터를 구성하는 싱글-폴리 불휘발성 메모리 셀.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2 N+형 접합영역 및 제1 P+형 컨택영역에 공통으로 결합되는 어레이컨트롤게이트/소스라인;
    상기 리드 선택게이트층에 결합되는 워드라인;
    상기 제4 N+형 접합영역에 결합되는 비트라인; 및
    상기 제2 P+형 컨택영역에 결합되는 터널링라인을 포함하는 싱글-폴리 불휘발성 메모리 셀.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 어레이컨트롤게이트/소스라인 및 터널링라인에 각각 포지티브 제1 프로그램전압 및 네가티브 제2 프로그램전압을 인가하고, 상기 워드라인 및 비트라인에 그라운드전압을 인가하여 프로그램 동작을 수행하는 싱글-폴리 불휘발성 메모리 셀.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 어레이컨트롤게이트/소스라인 및 터널링라인에 각각 네가티브 제1 이레이즈전압 및 포지티브 제2 이레이즈전압을 인가하고, 상기 워드라인 및 비트라인에 그라운드전압을 인가하여 이레이즈 동작을 수행하는 싱글-폴리 불휘발성 메모리 셀.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 프로그램 동작에 의해 상기 커플링/채널영역 및 터널링영역은 포지티브 문턱전압값을 갖고, 상기 이레이즈 동작에 의해 상기 커플링/채널영역 및 터널링영역은 네가티브 문턱전압값을 갖는 싱글-폴리 불휘발성 메모리 셀.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 어레이컨트롤게이트/소스라인 및 터널링라인에 그라운드전압을 인가하고, 상기 워드라인 및 비트라인에 각각 포지티브 리드게이트전압 및 포지티브 리드비트라인전압을 인가하여 리드 동작을 수행하는 싱글-폴리 불휘발성 메모리 셀.
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TW105128065A TWI705440B (zh) 2016-02-17 2016-08-31 單多晶非揮發性記憶單元
CN201610829102.3A CN107093456B (zh) 2016-02-17 2016-09-18 单层多晶硅非易失性存储单元

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
CN109887536A (zh) * 2019-02-13 2019-06-14 上海新储集成电路有限公司 一种非易失性存储单元结构
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
US11450364B2 (en) * 2020-08-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Computing-in-memory architecture
CN117558321B (zh) * 2024-01-11 2024-04-05 威顿智存科技(上海)有限公司 可电擦写的非易失性半导体存储装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150287438A1 (en) 2014-04-02 2015-10-08 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646288B1 (en) 1992-06-19 1998-12-16 Lattice Semiconductor Corporation Single polysilicon layer flash e?2 prom cell
US5892709A (en) * 1997-05-09 1999-04-06 Motorola, Inc. Single level gate nonvolatile memory device and method for accessing the same
EP1436815B1 (en) * 2001-09-18 2010-03-03 Kilopass Technology, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US7144775B2 (en) * 2004-05-18 2006-12-05 Atmel Corporation Low-voltage single-layer polysilicon eeprom memory cell
US7515478B2 (en) * 2007-08-20 2009-04-07 Nantronics Semiconductor, Inc. CMOS logic compatible non-volatile memory cell structure, operation, and array configuration
US8472251B2 (en) * 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US9042174B2 (en) * 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
KR101357847B1 (ko) 2012-09-07 2014-02-05 창원대학교 산학협력단 싱글 폴리 이이피롬 메모리
KR20140119578A (ko) * 2013-04-01 2014-10-10 에스케이하이닉스 주식회사 싱글 폴리형 이이피롬의 셀 구조, 셀 어레이, 및 그 동작방법
KR20140139874A (ko) * 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 싱글 폴리형 이이피롬의 셀 구조 및 그 동작방법
US9312014B2 (en) * 2013-04-01 2016-04-12 SK Hynix Inc. Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
FR3018952B1 (fr) * 2014-03-21 2016-04-15 Stmicroelectronics Rousset Structure integree comportant des transistors mos voisins
KR102166525B1 (ko) * 2014-04-18 2020-10-15 에스케이하이닉스 주식회사 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이
CN105261618B (zh) * 2014-05-30 2018-07-27 力旺电子股份有限公司 非挥发性存储器单元
US9281312B2 (en) * 2014-07-08 2016-03-08 Yield Microelectronics Corp. Non-volatile memory with a single gate-source common terminal and operation method thereof
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150287438A1 (en) 2014-04-02 2015-10-08 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory

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