KR102554495B1 - 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이 - Google Patents
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Abstract
불휘발성 메모리 셀은, 워드라인에 결합되는 선택게이트단자와, 소스라인에 결합되는 소스단자를 갖는 선택트랜지스터와, 플로팅게이트와, 비트라인에 결합되는 드레인단자를 가지며, 선택트랜지스터와 접합단자를 공유하는 셀트랜지스터와, 워드라인과 플로팅게이트 사이의 제1 연결라인에 배치되는 제1 커플링커패시터와, 그리고 워드라인과 플로팅게이트 사이의 제2 연결라인에 배치되는 PN 다이오드 및 제2 커플링커패시터를 포함한다. PN 다이오드의 애노드 및 캐소드는, 각각 제2 커플링커패시터 및 워드라인에 결합한다.
Description
본 개시의 여러 실시예들은 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이에 관한 것으로서, 특히 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이에 관한 것이다.
전원공급이 중단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리 소자 중 데이터를 전기적으로 프로그램 및 소거할 수 있는 불휘발성 메모리소자에 대한 다양한 구조가 제안되었다. 불휘발성 메모리소자의 단위 메모리 셀 구조로서 종래에는 데이터를 저장하기 위한 플로팅게이트와, 유전막을 사이에 두고 플로팅게이트 위에 형성되는 컨트롤게이트가 순차적으로 적층되는 적층게이트(stacked gate) 구조가 주로 채택되었다. 최근 전자장치의 크기가 소형화되고 반도체소자의 제조기술이 발달함에 따라, 하나의 반도체칩 내에 여러가지 기능을 수행하는 다양한 반도체소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털제품의 핵심부품으로 떠오르고 있으며, 이에 따라 시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자(embedded non-volatile memory device)의 제조기술이 요구되고 있다.
내장형 불휘발성 메모리소자를 제조하기 위해서는 로직소자들과 불휘발성 메모리소자를 동일한 공정단계로 제조하게 된다. 로직소자들, 예컨대 모스(MOS) 소자들은 통상적으로 싱글 게이트 구조의 트랜지스터를 채용하며, 따라서 적층게이트 구조를 채용하는 불휘발성 메모리소자를 로직소자들과 함께 동일한 기판에 집적하는 경우 그 제조과정이 매우 복잡해지게 된다. 이와 같은 문제를 해결하기 이해 적층게이트 구조가 아닌 싱글 게이트 구조인 싱글 폴리 불휘발성 메모리소자가 내장형 불휘발성 메모리소자로서의 적용범위를 점점 넓히고 있는 실정이다. 싱글 폴리 불휘발성 메모리소자를 채용하면 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
본 출원이 해결하고자 하는 과제는, 프로그램 동작 및 리드 동작시에 선택게이트층과 플로팅게이트층 사이의 수평적 커플링 비와, 이레이즈 동작시의 수평적 커플링 비를 다르게 하여 소자의 동작 특성을 향상시킬 수 있는 수평적 커플링 구조를 갖는 불휘발성 메모리셀을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는 이와 같은 불휘발성 메모리셀을 이용한 메모리 셀 어레이를 제공하는 것이다.
본 개시의 일 예에 따른 불휘발성 메모리 셀은, 워드라인에 결합되는 선택게이트단자와, 소스라인에 결합되는 소스단자를 갖는 선택트랜지스터와, 플로팅게이트와, 비트라인에 결합되는 드레인단자를 가지며, 선택트랜지스터와 접합단자를 공유하는 셀트랜지스터와, 워드라인과 플로팅게이트 사이의 제1 연결라인에 배치되는 제1 커플링커패시터와, 그리고 워드라인과 플로팅게이트 사이의 제2 연결라인에 배치되는 PN 다이오드 및 제2 커플링커패시터를 포함한다. PN 다이오드의 애노드 및 캐소드는, 각각 제2 커플링커패시터 및 워드라인에 결합한다.
본 개시의 일 예에 따른 불휘발성 메모리 셀은, 제1 방향을 따라 길게 연장되게 배치되는 제1 액티브영역과, 제1 액티브영역 내에 배치되는 제1 도전형의 제1 접합영역, 제2 접합영역, 및 제3 접합영역과, 제1 액티브영역의 제1 영역과 교차하도록 제2 방향을 따라 길게 연장되도록 배치되는 플로팅게이트층과, 제1 액티브영역의 제2 영역과 교차하도록 제2 방향을 따라 길게 연장되도록 배치되는 선택게이트층과, 그리고 플로팅게이트층 및 선택게이트층 사이에 배치되는 유전체층을 포함하되, 선택게이트층은, 제1 도전형의 선택게이트층과, 제2 도전형의 선택게이트층의 접합 구조로 구성된다.
본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이는, 각각이 제1 방향을 따라 길게 연장되며, 제2 방향을 따라서는 상호 이격되도록 배치되는 복수개의 액티브영역들과, 각각이 액티브영역들과 교차하도록 제2 방향을 따라 길게 연장되며, 제1 방향을 따라서는 상호 이격되도록 배치되는 복수개의 선택게이트층들과, 각각이 선택게이트층들 각각과 나란하도록 배치되는 복수개의 플로팅게이트층들과, 그리고 각각이 선택게이트층들 각각과 플로팅게이트층들 각각의 사이에 배치되는 복수개의 유전체층을 포함하되, 선택게이트층들 각각은, 제1 도전형의 선택게이트층과 제2 도전형의 선택게이트층이 제2 방향을 따라 교대로 배치되어 구성된다.
본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이는, 비트라인들 및 소스라인들에 의해 구분되는 행들과, 워드라인들에 의해 구분되는 열들의 교차점들 각각에 단위셀이 배치되어 구성된다. 단위셀은, 워드라인에 결합되는 선택게이트단자와, 소스라인에 결합되는 소스단자를 갖는 선택트랜지스터와, 플로팅게이트와, 비트라인에 결합되는 드레인단자를 가지며, 선택트랜지스터와 접합단자를 공유하는 셀트랜지스터와, 워드라인과 플로팅게이트 사이의 제1 연결라인에 배치되는 제1 커플링커패시터와, 그리고 워드라인과 플로팅게이트 사이의 제2 연결라인에 배치되는 PN 다이오드 및 제2 커플링커패시터를 포함한다. PN 다이오드의 애노드 및 캐소드는, 각각 제2 커플링커패시터 및 워드라인에 결합한다.
본 개시의 다른 예에 따른 불휘발성 메모리 셀은, 프로그램 워드라인 및 리드/이레이즈 워드라인에 결합되는 선택게이트단자와, 소스라인에 결합되는 소스단자를 갖는 선택트랜지스터와, 플로팅게이트와, 비트라인에 결합되는 드레인단자를 가지며, 선택트랜지스터와 접합단자를 공유하는 셀트랜지스터와, 워드라인과 플로팅게이트 사이의 제1 연결라인에 배치되는 제1 커플링커패시터와, 그리고 워드라인과 플로팅게이트 사이의 제2 연결라인에 배치되는 PN 다이오드 및 제2 커플링커패시터를 포함한다. PN 다이오드의 애노드는 제2 커플링커패시터 및 프로그램 워드라인에 결합되고, PN 다이오드의 캐소드는, 선택게이트단자 및 리드/이레이즈 워드라인에 결합된다.
본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이는, 비트라인들 및 소스라인들에 의해 구분되는 행들과, 프로그램 워드라인들 및 리드/이레이즈 워드라인들에 의해 구분되는 열들의 교차점들 각각에 단위셀이 배치되어 구성된다. 단위셀은, 프로그램 워드라인들 및 리드/이레이즈 워드라인들에 결합되는 선택게이트단자와, 소스라인에 결합되는 소스단자를 갖는 선택트랜지스터와, 플로팅게이트와, 비트라인에 결합되는 드레인단자를 가지며, 선택트랜지스터와 접합단자를 공유하는 셀트랜지스터와, 리드/이레이즈 워드라인과 플로팅게이트 사이의 제1 연결라인에 배치되는 제1 커플링커패시터와, 프로그램 워드라인과 리드/이레이즈 워드라인 사이에 배치되는 PN 다이오드와, 그리고 프로그램 워드라인과 플로팅게이트 사이에서 PN 다이오드와 직렬로 연결되도록 배치되는 제2 커플링커패시터를 포함한다. PN 다이오드의 애노드는 제2 커플링커패시터 및 프로그램 워드라인에 결합되고, PN 다이오드의 캐소드는, 리드/이레이즈 워드라인 및 선택게이트단자에 결합된다.
여러 실시예들에 따르면, 프로그램 동작 및 리드 동작시에 선택게이트층과 플로팅게이트층 사이의 수평적 커플링 비와, 이레이즈 동작시의 수평적 커플링 비를 다르게 하여 소자의 동작 특성을 향상시킬 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 등가회로도이다.
도 2는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 레이아웃도이다.
도 3은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 2의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다.
도 7은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 8은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다.
도 9는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 10은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 11은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다.
도 12는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 13은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 14는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 15는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 16은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 등가회로도이다.
도 17은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 레이아웃도이다.
도 18은 도 16의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 19는 도 16의 선 V-V'를 따라 절단하여 나타내 보인 단면도이다.
도 20은 도 2의 선 VI-VI'를 따라 절단하여 나타내 보인 단면도이다.
도 21 및 도 22는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도들이다.
도 23은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 24는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다.
도 25는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 26은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 27은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 28은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다.
도 29는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 30은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 31은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 32는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 2는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 레이아웃도이다.
도 3은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 2의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다.
도 7은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 8은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다.
도 9는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 10은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 11은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다.
도 12는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 13은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 14는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 15는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 16은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 등가회로도이다.
도 17은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 레이아웃도이다.
도 18은 도 16의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 19는 도 16의 선 V-V'를 따라 절단하여 나타내 보인 단면도이다.
도 20은 도 2의 선 VI-VI'를 따라 절단하여 나타내 보인 단면도이다.
도 21 및 도 22는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도들이다.
도 23은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 24는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다.
도 25는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 26은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 27은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다.
도 28은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다.
도 29는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 30은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 31은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 32는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 등가회로도이다. 도 1을 참조하면, 불휘발성 메모리 셀의 등가회로(200)는, 셀트랜지스터(210)와 선택트랜지스터(220)로 구성된다. 일 예에서, 셀트랜지스터(210) 및 선택트랜지스터(220)는 모두 N채널형 모스트랜지스터 구조로 구성될 수 있다. 셀트랜지스터(210)는, 플로팅게이트(FG)와, 비트라인(BL)에 결합되는 드레인단자(D)를 갖는다. 선택트랜지스터(220)는, 워드라인(WL)에 결합되는 선택게이트단자(SG)와, 소스라인(SL)에 결합되는 소스단자(S)를 갖는다. 셀트랜지스터(210)와 선택트랜지스터(220)에 의해 공유되는 접합단자(J)는, 셀트랜지스터(210)의 소스단자 및 선택트랜지스터(220)의 드레인단자에 해당한다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제1 연결라인(231)에는 제1 커플링커패시터(Cn)가 배치된다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제2 연결라인(232)에는 PN 다이오드(D1) 및 제2 커플링커패시터(Cp)가 배치된다. 제1 연결라인(231) 및 제2 연결라인(232)은, 상호 병렬 연결 관계를 갖는다. 따라서 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)도 병렬 연결 관계를 갖는다. 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)는 서로 다른 크기의 커패시턴스를 가질 수 있다. 제1 커플링커패시터(Cn)는 제2 커플링커패시터(Cp)보다 상대적으로 큰 커패시턴스를 가질 수 있다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 제2 커플링커패시터(Cp) 및 워드라인(WL)에 결합된다.
워드라인(WL)을 통해 선택게이트단자(SG)에 일정 크기의 포지티브 바이어스가 인가되면, PN 다이오드(D1)에는 역방향 바이어스가 인가되어 워드라인(WL)과 제2 커플링커패시터(Cp) 사이에 개방회로(open circuit)가 제공된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 플로팅게이트(FG)에 유도되는 커플링 전압은, 제1 커플링커패시터(Cn)의 제1 커플링 비에 의해 영향을 받는다. 반면에, 워드라인(WL)을 통해 선택게이트단자(SG)에 일정 크기의 네가티브 바이어스가 인가되면, PN 다이오드(D1)에는 순방향 바이어스가 인가되어 워드라인(WL)과 제2 커플링커패시터(Cp) 사이에 단락회로(short circuit)가 제공된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작 외에도, 제2 커플링커패시터(Cp)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 커플링 바이어스의 크기는, 제1 커플링커패시터(Cn)의 제1 커플링 비와 제2 커플링커패시터(Cp)의 제2 커플링 비에 의해 영향을 받는다.
일반적으로 셀트랜지스터(210)의 문턱전압 변동분(△VT)는 아래와 같이 정의된다.
도 1은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 등가회로도이다. 도 1을 참조하면, 불휘발성 메모리 셀의 등가회로(200)는, 셀트랜지스터(210)와 선택트랜지스터(220)로 구성된다. 일 예에서, 셀트랜지스터(210) 및 선택트랜지스터(220)는 모두 N채널형 모스트랜지스터 구조로 구성될 수 있다. 셀트랜지스터(210)는, 플로팅게이트(FG)와, 비트라인(BL)에 결합되는 드레인단자(D)를 갖는다. 선택트랜지스터(220)는, 워드라인(WL)에 결합되는 선택게이트단자(SG)와, 소스라인(SL)에 결합되는 소스단자(S)를 갖는다. 셀트랜지스터(210)와 선택트랜지스터(220)에 의해 공유되는 접합단자(J)는, 셀트랜지스터(210)의 소스단자 및 선택트랜지스터(220)의 드레인단자에 해당한다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제1 연결라인(231)에는 제1 커플링커패시터(Cn)가 배치된다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제2 연결라인(232)에는 PN 다이오드(D1) 및 제2 커플링커패시터(Cp)가 배치된다. 제1 연결라인(231) 및 제2 연결라인(232)은, 상호 병렬 연결 관계를 갖는다. 따라서 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)도 병렬 연결 관계를 갖는다. 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)는 서로 다른 크기의 커패시턴스를 가질 수 있다. 제1 커플링커패시터(Cn)는 제2 커플링커패시터(Cp)보다 상대적으로 큰 커패시턴스를 가질 수 있다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 제2 커플링커패시터(Cp) 및 워드라인(WL)에 결합된다.
워드라인(WL)을 통해 선택게이트단자(SG)에 일정 크기의 포지티브 바이어스가 인가되면, PN 다이오드(D1)에는 역방향 바이어스가 인가되어 워드라인(WL)과 제2 커플링커패시터(Cp) 사이에 개방회로(open circuit)가 제공된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 플로팅게이트(FG)에 유도되는 커플링 전압은, 제1 커플링커패시터(Cn)의 제1 커플링 비에 의해 영향을 받는다. 반면에, 워드라인(WL)을 통해 선택게이트단자(SG)에 일정 크기의 네가티브 바이어스가 인가되면, PN 다이오드(D1)에는 순방향 바이어스가 인가되어 워드라인(WL)과 제2 커플링커패시터(Cp) 사이에 단락회로(short circuit)가 제공된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작 외에도, 제2 커플링커패시터(Cp)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 커플링 바이어스의 크기는, 제1 커플링커패시터(Cn)의 제1 커플링 비와 제2 커플링커패시터(Cp)의 제2 커플링 비에 의해 영향을 받는다.
일반적으로 셀트랜지스터(210)의 문턱전압 변동분(△VT)는 아래와 같이 정의된다.
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△VT=△Q/Ccoupling (식 1)
식 1에서 △Q는 셀트랜지스터(210)의 플로팅게이트(FG)에서의 전하 변동분을 나타내고, Ccoupling은 셀트랜지스터(210)의 플로팅게이트(FG)와 선택트랜지스터(220)의 선택게이트단자(SG) 사이의 커패시턴스를 나타낸다. 식 1에 나타낸 바와 같이, 플로팅게이트(FG)에서의 전하 변동분이 동일한 경우, 플로팅게이트(FG)와 선택게이트단자(SG) 사이의 커패시턴스가 커지면, 문턱전압 변동분(△VT)은 작아진다. 반면에 플로팅게이트(FG)와 선택게이트단자(SG) 사이의 커패시턴스가 작아지면, 문턱전압 변동분(△VT)은 커진다.
위에서 설명한 바와 같이, 본 예에 따른 불휘발성 메모리 셀에 있어서, 플로팅게이트(FG)에 유도되는 커플링 바이어스의 크기는, 워드라인(WL)에 인가되는 바이어스의 극성이 포지티브인지 네가티브인지에 따라서 서로 다른 커플링 비가 적용되어 결정된다. 셀트랜지스터(210) 및 선택트랜지스터(220)가 모두 N채널형 모스트랜지스터 구조로 구성됨에 따라, 프로그램 동작 및 리드 동작은, 워드라인(WL)에 포지티브 바이어스가 인가됨으로써 수행될 수 있다. 반면에, 이레이즈 동작은, 워드라인(WL)에 네가티브 바이어스가 인가됨으로써 수행될 수 있다. 따라서 프로그램 및 리드 동작시와, 이레이즈 동작시에 셀트랜지스터(210)의 플로팅게이트(FG)에 유도되는 커플링 바이어스의 크기는, 다른 커플링 비가 적용되어 결정된다. 특히 이레이즈 동작시 제1 커패시터(Cn) 및 제2 커패시터(Cp)의 커플링 동작이 함께 수행되므로, 높은 커플링 비가 적용된다. 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 메커니즘에 의해 수행되는데, 일반적으로 프로그램 동작시의 핫 일렉트론 인젝션(HEI; Hot Electron Injection) 메커니즘에 비하여, 동일한 전하변동분(△Q)을 유도하는데 더 많은 시간, 예컨대 프로그램 시간의 대략 100배가 더 소요된다. 그러나 본 예에서는 이레이즈 동작시 제2 커패시터(Cp)의 커플링 동작이 함께 이루어짐으로써, 위 식 1의 플로팅게이트(FG)와 선택게이트단자(SG) 사이의 커패시턴스(Ccoupling)를 크게 할 수 있으며, 이에 따라 동일한 문턱전압 변동분(△VT)을 나타내는데 소요되는 시간을 단축시킬 수 있다. 또한 리드 동작시에는 제1 커패시터(Cn)만으로 인한 커플링 동작에 따른 작은 커플링 비가 적용됨에 따라, 문턱전압 변동에 따른 리드 동작의 오차 범위를 감소시키고, 리드 디스터브(read disturb) 현상을 억제시킬 수 있다.
도 2는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 레이아웃도이다. 그리고 도 3 내지 도 5는 각각 도 2의 선 I-I', 선 II-II', 및 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 2 내지 도 5를 참조하면, 기판(102)의 상부영역에 P형 반도체영역, 예컨대 P형 웰영역(104)이 배치된다. 기판(102) 상부영역에는 제1 액티브영역(111) 및 제2 액티브영역(112)을 한정하는 트랜치 소자분리층(106)이 배치된다. 제1 액티브영역(111) 및 제2 액티브영역(112)은 모두 P형 웰영역(104) 내에 배치된다. 제1 액티브영역(111)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제2 액티브영역(112)은 박스 형태의 평면 형상을 가질 수 있다. 제2 액티브영역(112)은, 제1 방향을 따라 제1 액티브영역(111)과 일정 간격 이격되도록 배치된다.
제1 액티브영역(111)에는 N+형 제1 접합영역(131), N+형 제2 접합영역(132), 및 N+형 제3 접합영역(133)이 제1 방향을 따라 상호 이격되도록 배치된다. 일 예에서, N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은, 각각 드레인영역 및 소스영역일 수 있다. N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은 제1 액티브영역(111)의 양 가장자리 부분에 배치된다. N+형 제2 접합영역(132)은 N+형 제1 접합영역(131)과 N+형 제3 접합영역(133) 사이에 배치된다. N+형 제2 접합영역(132)은, 제1 방향을 따라 제1 채널영역(141)에 의해 N+형 제1 접합영역(131)과 이격된다. N+형 제2 접합영역(132)은, 제1 방향을 따라 제2 채널영역(142)에 의해 N+형 제3 접합영역(133)과 이격된다. 제2 액티브영역(112)에는 P+형 컨택영역(134)이 배치된다. N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은, 각각 비트라인(BL) 및 소스라인(SL)에 결합된다. P+형 컨택영역(134)은 그라운드에 결합된다.
플로팅게이트층(152) 및 선택게이트층(162)이 제1 액티브영역(111)과 교차하도록 배치된다. 플로팅게이트층(152) 및 선택게이트층(162)은, 각각 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 플로팅게이트층(152) 및 선택게이트층(162)은 제1 방향을 따라 일정 간격 이격된다. 플로팅게이트층(152)은 제1 액티브영역(111)의 제1 채널영역(141)과 중첩된다. 선택게이트층(162)은 제1 액티브영역(111)의 제2 채널영역(142)과 중첩된다. 플로팅게이트층(152) 하부에는 제1 게이트절연층(151)이 배치된다. 선택게이트층(162) 하부에는 제2 게이트절연층(161)이 배치된다. 플로팅게이트층(152)은 직접적인 전기적 결합 없이 고립된 플로팅 상태를 갖는다. 반면에 선택게이트층(162)은 워드라인(WL)에 결합된다. 플로팅게이트층(152) 및 선택게이트층(162)은, 단일층의 폴리실리콘층으로 구성되는 싱글 폴리 구조로 구성된다. 상호 대향하는 플로팅게이트층(152)의 일 측면 및 선택게이트층(162)의 일 측면 사이의 간격은, 제2 방향을 따라 실질적으로 일정할 수 있다. 플로팅게이트층(152) 및 선택게이트층(162) 사이에는 유전체층(170)이 배치된다.
선택게이트층(162)은, 제2 방향을 따라 구분되는 N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)을 포함할 수 있다. N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)의 경계는 제1 액티브영역(111)의 일 측면으로부터 일정 간격 이격된 트랜치 소자분리층(106) 위에 위치한다. 이 경계로부터 제1 액티브영역(111)과 중첩되는 영역에는 N+형 선택게이트층(162N)이 배치된다. 이 경계로부터 제1 액티브영역(111)과 중첩되지 않는 영역에는 P+형 선택게이트층(162P)이 배치된다. 도 5에 나타낸 바와 같이, 플로팅게이트층(152)과 중첩되는 제2 방향을 따라 측정되는 N+형 선택게이트층(162N)의 제1 길이(L1)는, 플로팅게이트층(152)과 중첩되는 제2 방향을 따라 측정되는 P+형 선택게이트층(162P)의 제2 길이(L2)보다 크다. N+형 선택게이트층(162N)은 워드라인(WL)에 결합된다. 따라서 P+형 선택게이트층(162P)은, N+형 선택게이트층(162N)을 통해서만 워드라인(WL)에 연결될 수 있다. N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)은 PN 다이오드(D1)를 구성한다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 P+형 선택게이트층(162P) 및 N+형 선택게이트층(162N)에 해당한다. 따라서 워드라인(WL)을 통해 포지티브 바이어스가 인가되면, 역방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(162P)에는 바이어스가 인가되지 않고, N+형 선택게이트층(162N)에만 바이어스가 인가된다. 반면에 워드라인(WL)을 통해 네가티브 바이어스가 인가되면, 순방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(162P) 및 N+형 선택게이트층(162P) 모두에 바이어스가 인가된다.
플로팅게이트층(152)위에서 설명한 바와 같이, 본 예에 따른 불휘발성 메모리 셀에 있어서, 플로팅게이트(FG)에 유도되는 커플링 전압의 계산에 사용되는 셀 커플링 비는, 워드라인(WL)에 인가되는 바이어스의 극에 따라서 다르다. 셀트랜지스터(210) 및 선택트랜지스터(220)가 모두 N채널형 모스트랜지스터 구조로 구성됨에 따라, 프로그램 동작 및 리드 동작은, 워드라인(WL)에 포지티브 바이어스가 인가됨으로써 수행될 수 있다. 반면에, 이레이즈 동작은, 워드라인(WL)에 네가티브 바이어스가 인가됨으로써 수행될 수 있다. 따라서 프로그램 또는 리드 동작시에 플로팅게이트(FG)에 유도되는 커플링 바이어스 전압을 구하기 위한 셀 커플링 비율은, 이레이즈 동작시에 플로팅게이트(FG)에 유도되는 커플링 바이어스 전압을 구하기 위한 셀 커플링 비율과 다를 수 있다. 특히 이레이즈 동작시 제1 커플링 커패시터(Cn) 및 제2 커플링 커패시터(Cp)의 커플링 동작이 함께 수행되므로, 높은 커플링 비가 적용된다. 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 메커니즘에 의해 수행되는데, 일반적으로 프로그램 동작시의 핫 일렉트론 인젝션(HEI; Hot Electron Injection) 메커니즘에 비하여, 동일한 전하변동분(△Q)을 유도하는데 더 많은 시간, 예컨대 프로그램 시간의 대략 100배가 더 소요된다. 그러나 본 예에서는 이레이즈 동작시 제2 커패시터(Cp)의 커플링 동작이 함께 이루어짐으로써, 위 수학식 1의 플로팅게이트(FG)와 선택게이트단자(SG) 사이의 커패시턴스(Ccoupling)를 크게 할 수 있으며, 이에 따라 동일한 문턱전압 변동분(△VT)을 얻는데 소요되는 이레이즈 시간을 단축시킬 수 있다. 또한 리드 동작시에는 제1 및 제2 커플링 커패시터들(Cn, Cp) 중 제1 커패시터(Cn)만이 커플링 동작에 영향을 끼쳐 셀 커플링 비율을 낮출 수 있다. 이에 따라 셀트랜지스터(210)의 문턱전압 변동에 따른 리드 동작의 오차 범위를 감소시키고, 리드 디스터브(read disturb) 현상을 억제시킬 수 있다.
도 2는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 레이아웃도이다. 그리고 도 3 내지 도 5는 각각 도 2의 선 I-I', 선 II-II', 및 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 2 내지 도 5를 참조하면, 기판(102)의 상부영역에 P형 반도체영역, 예컨대 P형 웰영역(104)이 배치된다. 기판(102) 상부영역에는 제1 액티브영역(111) 및 제2 액티브영역(112)을 한정하는 트랜치 소자분리층(106)이 배치된다. 제1 액티브영역(111) 및 제2 액티브영역(112)은 모두 P형 웰영역(104) 내에 배치된다. 제1 액티브영역(111)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제2 액티브영역(112)은 박스 형태의 평면 형상을 가질 수 있다. 제2 액티브영역(112)은, 제1 방향을 따라 제1 액티브영역(111)과 일정 간격 이격되도록 배치된다.
제1 액티브영역(111)에는 N+형 제1 접합영역(131), N+형 제2 접합영역(132), 및 N+형 제3 접합영역(133)이 제1 방향을 따라 상호 이격되도록 배치된다. 일 예에서, N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은, 각각 드레인영역 및 소스영역일 수 있다. N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은 제1 액티브영역(111)의 양 가장자리 부분에 배치된다. N+형 제2 접합영역(132)은 N+형 제1 접합영역(131)과 N+형 제3 접합영역(133) 사이에 배치된다. N+형 제2 접합영역(132)은, 제1 방향을 따라 제1 채널영역(141)에 의해 N+형 제1 접합영역(131)과 이격된다. N+형 제2 접합영역(132)은, 제1 방향을 따라 제2 채널영역(142)에 의해 N+형 제3 접합영역(133)과 이격된다. 제2 액티브영역(112)에는 P+형 컨택영역(134)이 배치된다. N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은, 각각 비트라인(BL) 및 소스라인(SL)에 결합된다. P+형 컨택영역(134)은 그라운드에 결합된다.
플로팅게이트층(152) 및 선택게이트층(162)이 제1 액티브영역(111)과 교차하도록 배치된다. 플로팅게이트층(152) 및 선택게이트층(162)은, 각각 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 플로팅게이트층(152) 및 선택게이트층(162)은 제1 방향을 따라 일정 간격 이격된다. 플로팅게이트층(152)은 제1 액티브영역(111)의 제1 채널영역(141)과 중첩된다. 선택게이트층(162)은 제1 액티브영역(111)의 제2 채널영역(142)과 중첩된다. 플로팅게이트층(152) 및 제1 채널영역(141) 사이에는 제1 게이트절연층(151)이 배치된다. 선택게이트층(162) 및 제2 채널영역(142) 사이에는 제2 게이트절연층(161)이 배치된다. 플로팅게이트층(152)은 직접적인 전기적 결합 없이 고립된 플로팅 상태를 갖는다. 반면에 선택게이트층(162)은 워드라인(WL)에 결합된다. 플로팅게이트층(152) 및 선택게이트층(162)은, 단일층의 폴리실리콘층으로 구성되는 싱글 폴리 구조로 구성된다. 플로팅게이트층(152) 및 선택게이트층(162) 사이의 간격은, 제2 방향을 따라 실질적으로 일정할 수 있다. 플로팅게이트층(152) 및 선택게이트층(162) 사이에는 유전체층(170)이 배치된다.
선택게이트층(162)은, 제2 방향을 따라 구분되는 N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)을 포함할 수 있다. N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)의 경계는 제1 액티브영역(111)으로부터 일정 간격 이격된 트랜치 소자분리층(106) 위에 위치한다. 이 경계로부터 제2 채널영역(142) 위로 연장하도록 N+형 선택게이트층(162N)이 배치된다. 이 경계로부터 N+형 선택게이트층(162N)의 반대편 방향으로 연장하도록 P+형 선택게이트층(162P)이 배치된다. 따라서, N+형 선택게이트층(162N)은 제1 액티브영역(111)을 교차하여 제2 채널영역(142)과 중첩하고, P+형 선택게이트층(162P)은 제1 액티브영역(111)과 중첩하지 않고 트랜치 소자분리층(106) 위에 위치한다. 도 5에 나타낸 바와 같이, 제2 방향으로의 N+형 선택게이트층(162N)의 제1 길이(L1)는, 제2 방향으로의 P+형 선택게이트층(162P)의 제2 길이(L2)보다 크다. N+형 선택게이트층(162N)은 워드라인(WL)에 결합된다. 따라서 P+형 선택게이트층(162P)은, N+형 선택게이트층(162N)을 통해서만 워드라인(WL)에 연결될 수 있다. N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)은 PN 다이오드(D1)를 구성한다. P+형 선택게이트층(162P) 및 N+형 선택게이트층(162N)은, 각각 PN 다이오드(D1)의 애노드 및 캐소드에 해당한다. 따라서 워드라인(WL)을 통해 포지티브 바이어스가 인가되면, 역방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(162P)에는 바이어스가 인가되지 않고, N+형 선택게이트층(162N)에만 바이어스가 인가된다. 반면에 워드라인(WL)을 통해 네가티브 바이어스가 인가되면, 순방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(162P) 및 N+형 선택게이트층(162P) 모두에 바이어스가 인가된다.
플로팅게이트층(152)은, 제1 플로팅게이트층(152A) 및 제2 플로팅게이트층(152B)을 포함할 수 있다. 유전체층(170)은, 제1 유전체층(170A) 및 제2 유전체층(170B)을 포함할 수 있다. 제1 플로팅게이트층(152A) 및 제1 유전체층(170A)은, N+형 선택게이트층(162N)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 제2 플로팅게이트층(152B) 및 제2 유전체층(170B)은, P+형 선택게이트층(162P)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 따라서 제1 플로팅게이트층(152A) 및 제2 플로팅게이트층(152B)의 경계선과, 제1 유전체층(170A) 및 제2 유전체층(170B)의 경계선은, N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)의 경계선으로부터 연장되는 선과 일치한다. 제1 플로팅게이트층(152A), 제1 유전체층(170A), 및 N+형 선택게이트층(162N)의 수평적 적층 구조는 제1 커플링커패시터(Cn)를 구성한다. 제2 플로팅게이트층(152B), 제2 유전체층(170B), 및 P+형 선택게이트층(162P)의 수평적 적층 구조는 제2 커플링커패시터(Cp)를 구성한다. 이에 따라 플로팅게이트층(152), 유전체층(170), 및 선택게이트층(162)의 수평적 적층 구조로 구성되는 전체 커패시터는, 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)로 구성된다.
본 예에 따른 불휘발성 메모리셀(100)은, 도 1의 등가회로(200)를 구현하기 위한 하나의 예일 수 있다. N+형 제1 접합영역(131), N+형 제2 접합영역(132), 제1 채널영역(141), 제1 게이트절연층(151), 및 플로팅게이트층(152)은, 도 1의 등가회로에서 셀트랜지스터(210)를 구성할 수 있다. N+형 제1 접합영역(131) 및 N+형 제2 접합영역(132)은, 각각 셀트랜지스터(210)의 드레인단자(D) 및 접합단자(J)에 대응될 수 있다. 플로팅게이트층(152)은, 도 1의 등가회로에서 셀트랜지스터(210)의 플로팅게이트(FG)에 대응될 수 있다. N+형 제2 접합영역(132), N+형 제3 접합영역(133), 제2 채널영역(142), 제2 게이트절연층(161), 및 선택게이트층(162)은, 도 1의 등가회로에서 선택트랜지스터(220)를 구성할 수 있다. N+형 제3 접합영역(133)은, 선택트랜지스터(220)의 소스단자(S)에 대응될 수 있다. 선택게이트층(162)은, 도 1의 등가회로에서 선택트랜지스터(220)의 선택게이트단자(SG)에 대응될 수 있다.
도 6은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다. 그리고 도 7은 도 6의 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 도 6에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 프로그램 동작은 핫 일렉트론 인젝션(HEI; Hot Electron Injection) 메커니즘에 의해 이루어질 수 있다. 먼저 도 6을 참조하면, 불휘발성 메모리 셀(도 2 내지 도 5의 100)에 대한 프로그램 동작을 위해, 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가하고, 비트라인(BL)에 포지티브 프로그램 비트라인전압(+Vpb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 일 예에서, 포지티브 프로그램전압(+Vpp) 및 포지티브 프로그램 비트라인전압(+Vpb)은, 각각 대략 +9V 및 +4.5V일 수 있다. 워드라인(WL)을 통해 인가되는 포지티브 프로그램전압(+Vpp)에 의해, 제2 N+형 접합영역(132) 및 제3 N+형 접합영역(133) 사이의 제2 채널영역(142)에는 반전층(182)이 형성되고, 선택트랜지스터(220)는 턴 온(turn on)된다. 이에 따라 제2 N+형 접합영역(132)에는 소스라인(SL)에 인가되는 0V가 유도된다.
도 7에 나타낸 바와 같이, 워드라인(WL)으로부터 포지티브 프로그램전압(+Vpp)이 N+형 선택게이트층(162N)에 인가됨에 따라, PN 다이오드(D1)는 역방향 바이어스가 인가되어 개방(open)된다. 따라서 워드라인(WL)으로부터의 포지티브 프로그램전압(+Vpp)은 N+형 선택게이트층(162N)에만 인가될 뿐, P+형 선택게이트층(162P)에는 인가되지 않는다. P+형 선택게이트층(162P)에 바이어스가 인가되지 않음에 따라, 제2 플로팅게이트층(152B), 제2 유전체층(170B), 및 P+형 선택게이트층(162P)으로 구성되는 제2 커플링커패시터(Cp)는 플로팅게이트층(152) 및 선택게이트층(162) 사이의 전기적인 커플링에 영향을 주지 않는다. 따라서 프로그램 동작 동안, 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 도면에서 박스(310)로 나타낸 바와 같이, 제1 플로팅게이트층(152A), 제1 유전체층(170A), 및 N+형 선택게이트층(162N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 즉, 플로팅게이트층(152)으로 유도되는 커플링 바이어스의 크기는, 포지티브 프로그램전압(+Vpp)의 크기와 제2 커플링커패시터(Cp)를 배제시킨 제1 커플링커패시터(Cn)와 관련한 셀 커플링 비율에 의해 정해진다.
다시 도 6을 참조하면, 프로그램 동작을 위한 비어어스 조건 하에서 플로팅게이트층(152)에 포지티브 커플링 프로그램전압(+Vc1)이 유도됨에 따라, 제1 N+형 접합영역(131) 및 제2 N+형 접합영역(132) 사이의 제1 채널영역(141)에는 반전층(181)이 형성된다. 이에 따라 제1 접합영역(131)에 인접하는 반전층(181) 내에 핫 일렉트론들(hot electrons)이 발생된다. 이 핫 일렉트론들은 포지티브 커플링 프로그램전압(+Vc1)에 의한 수직 전계에 의해 제1 게이트절연층(151)을 통과하여 플로팅게이트층(152)으로 주입된다. 플로팅게이트층(152)으로 핫 일렉트론들이 주입됨에 따라, 불휘발성 메모리 셀(100)은 프로그램 상태가 되며, 셀 트랜지스터(210)의 문턱전압값은 프로그램되기 전보다 높아진다.
도 8은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다. 그리고 도 9는 도 8에 도시된 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 도 8에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 메커니즘에 의해 이루어질 수 있다. 먼저 도 8을 참조하면, 불휘발성 메모리 셀(도 2 내지 도 5의 100)에 대한 이레이즈 동작을 위해, 워드라인(WL)에 네가티브 이레이즈전압(-Vee)을 인가하고, 비트라인(BL)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 일 예에서, 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈 비트라인전압(+Veb)은, 각각 대략 -9V 및 +6V일 수 있다. 워드라인(WL)을 통해 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 선택트랜지스터(220)는 턴 오프 상태를 유지한다. 따라서 제2 N+형 접합영역(132)은 플로팅 상태를 유지한다.
도 9에 나타낸 바와 같이, 워드라인(WL)으로부터 네가티브 이레이즈전압(-Vee)이 N+형 선택게이트층(162N)에 인가됨에 따라, PN 다이오드(D1)는 순방향 바이어스가 인가되어 단락(short)된다. 따라서 워드라인(WL)으로부터의 네가티브 이레이즈전압(-Vee)은 N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P) 모두에 인가된다. 따라서 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 도면에서 박스(310)로 나타낸 바와 같이, 제1 플로팅게이트층(152A), 제1 유전체층(170A), 및 N+형 선택게이트층(162N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 또한 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 도면에서 박스(320)로 나타낸 바와 같이, 제2 플로팅게이트층(152B), 제2 유전체층(170B), 및 P+형 선택게이트층(162P)으로 구성되는 제2 커플링커패시터(Cp)는 커플링 동작에 의해서도 이루어진다. 즉, 플로팅게이트층(152)으로 유도되는 커플링 바이어스의 크기는, 네가티브 이레이즈전압(-Vee)의 크기와 제1 커플링커패시터(Cn)의 커플링 비 및 제2 커플링커패시터(Cp)의 커플링 비에 의해 정해진다.
다시 도 8을 참조하면, 이레이즈 동작을 위한 바이어스 조건 하에서 플로팅게이트층(152)에 네가티브 커플링 이레이즈전압(-Vc2)이 유도됨에 따라 제1 채널영역(141)에는 반전층이 형성되지 않는다. 제1 N+형 접합영역(131)에 비트라인(BL)으로부터의 포지티브 이레이즈 비트라인전압(+Veb)이 인가됨에 따라, 제1 채널영역(141)과 N+형 제1 접합영역(131) 사이의 접합으로부터 디플리션이 발생된다. 이에 따라 에너지 밴드갭보다 큰 에너지 밴드 구부러짐(energy band bending)이 발생되어, 플로팅게이트층(152) 내의 전자들은 제1 게이트절연층(151)을 통과하여 제1 N+형 접합영역(131)으로 터널링된다. 플로팅게이트층(152) 내의 전자들이 터널링됨에 따라, 불휘발성 메모리 셀은 이레이즈 상태가 되며, 제1 채널영역(141)에서의 문턱전압값은 이레이즈되기 전보다 낮아진다.
도 10은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다. 도 10에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10을 참조하면, 불휘발성 메모리 셀에 대한 리드 동작을 위해, 워드라인(WL)에 포지티브 리드전압(+Vrr)을 인가하고, 비트라인(BL)에 포지티브 리드 비트라인전압(+Vrb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 포지티브 리드전압(+Vrr)은, 프로그램 상태에서 셀트랜지스터(210)의 제1 채널영역(141)에서의 문턱전압 크기와, 이레이즈 상태에서 셀트랜지스터(210)의 제1 채널영역(141)에서의 문턱전압 크기의 사이값을 갖는다. 일 예에서, 포지티브 리드전압(+Vrr) 및 포지티브 리드 비트라인전압(+Vrb)은, 각각 대략 +4V 및 +1V일 수 있다. 워드라인(WL)을 통해 인가되는 포지티브 리드전압(+Vrr)에 의해, 제2 N+형 접합영역(132) 및 제3 N+형 접합영역(133) 사이의 제2 채널영역(142)에는 반전층(182)이 형성되고, 선택트랜지스터(220)는 턴 온된다. 이에 따라 제2 N+형 접합영역(132)에는 소스라인(SL)에 인가되는 0V가 유도된다.
워드라인(WL)으로부터 포지티브 리드전압(+Vrr)이 N+형 선택게이트층(162N)에 인가됨에 따라, 도 7을 참조하여 설명한 바와 같이, 워드라인(WL)으로부터의 포지티브 리드전압(+Vrr)은 N+형 선택게이트층(162N)에만 인가된다. 따라서 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 즉, 플로팅게이트층(152)으로 유도되는 커플링 바이어스의 크기는, 포지티브 리드전압(+Vrr)의 크기와 제1 커플링커패시터(Cn)의 커플링 비에 의해 정해진다. 상기한 리드 동작을 위한 바이어스 조건 하에서 플로팅게이트층(152)에 포지티브 커플링 리드전압(+Vc3)이 유도되면, 제1 채널영역(141)이 갖는 문턱전압값에 따라 제1 채널영역(141)이 반전층이 생기거나, 또는 생기지 않는다. 예컨대 문턱전압값이 높아진 프로그램 상태에서, 플로팅게이트층(152)에 포지티브 커플링 리드전압(+Vc3)이 인가되더라도 제1 채널영역(141)에는 반전층이 형성되지 않는다. 따라서 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐르지 않는다. 반면에 문턱전압값이 낮아진 이레이즈 상태에서는, 플로팅게이트층(152)에 포지티브 커플링 리드전압(+Vc3)가 인가됨에 따라, 제1 채널영역(141)에는 반전층(181)이 형성된다. 따라서 포지티브 리드 비트라인전압(+Vrb) 및 0V 각각 인가되는 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐른다. 이와 같이 비트라인(BL)과 소스라인(SL) 사이의 전류 흐름을 센싱(sensing)함으로써 불휘발성 메모리 셀의 상태(status)를 판독할 수 있다.
도 11은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다. 본 예에 따른 불휘발성 메모리 셀 어레이(400)는, 단위셀들 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 도 11을 참조하면, P형 웰영역(404) 내에 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)이 배치된다. P형 웰영역(404)은 모든 단위셀들에 의해 공유될 수 있다. P형 웰영역(404)은 불휘발성 메모리 셀 어레이(400)의 프로그램 동작, 이레이즈 동작 및 리드 동작 동안 접지될 수 있다. 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)은, 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 배치된다. 비록 도면에 나타내지는 않았지만, 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)은 트랜치 소자분리층에 의해 한정될 수 있다. 제1 액티브영역(411-10)은, 제1 행을 구성하는 단위셀들에 의해 공유되며, 제2 액티브영역(411-20)은, 제2 행을 구성하는 단위셀들에 의해 공유된다.
복수개의 선택게이트층(462)들이, 제1 방향을 따라 상호 이격되도록 배치된다. 선택게이트층들(462)의 각각은, 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면구조를 갖는다. 이에 따라 선택게이트층들(462)의 각각은 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)과 교차한다. 선택게이트층들(462)의 각각은 어느 하나의 열들을 구성하는 단위셀들에 결합된다. 선택게이트층들(462)의 각각은, N+형으로 도핑된 N+형 선택게이트층(462N)들과 P+형으로 도핑된 P+형 선택게이트층(462P)이 제2 방향을 따라 교대로 배치되어 구성된다. N+형 선택게이트층(462N)들 중 하나는 제1 액티브영역(411-10)에 중첩되고, 다른 하나는 제2 액티브영역(411-20)과 중첩된다. 제1 액티브영역(411-10)에 중첩되는 N+형 선택게이트층들(462N)은,각각 제1 행을 구성하는 단위셀들에 결합된다. 이와 마찬가지로 제2 액티브영역(411-20)에 중첩되는 N+형 선택게이트층들(462N)은, 각각 제2 행을 구성하는 단위셀들에 결합된다. 각 선택게이트층(462)에 있어서, P+형 선택게이트층(462P)은, N+형 선택게이트층(462N)들 사이에 배치되며, 따라서 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)과 중첩되지 않는다. 각 열에 있어서, P+형 선택게이트층(462P)은 제1 행 내의 단위셀과 제2 행 내의 단위셀에 공통으로 결합된다. 각 선택게이트층(462)에 있어서, N+형 선택게이트층(462N) 및 P+형 선택게이트층(462P)은 PN 다이오드를 구성할 수 있다. 각 열 내에 배치된 N+형 선택게이트층(462N)들은 컨택들을 통해 워드라인들(WL1-WL4) 중 어느 하나에 공통으로 결합된다.
복수개의 제1 플로팅게이트층(452-1)이 제1 행 내에서 제1 방향으로 상호 이격되도록 배열되고 복수의 제2 플로팅게이트층(452-2)들이 제2 행 내에서 제1 방향을 따라 상호 이격되도록 배치된다. 각 열 내에 배치된 제1 플로팅게이트층(452-1)과 제2 플로팅게이트층(452-2)은, 제2 방향을 따라 상호 이격된다. 제1 플로팅게이트층(452-1)은 제1 액티브영역(411-10)과 교차하면서 선택게이트층(462)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제1 행에 배열된 단위셀들의 각각에 있어서, 제1 플로팅게이트층(452-1) 및 선택게이트층(462) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다. 제2 플로팅게이트층(452-2)은 제2 액티브영역(411-20)과 교차하면서 선택게이트층(462)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제2 행에 배열된 단위셀들의 각각에 있어서, 제2 플로팅게이트층(452-2) 및 선택게이트층(462) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다.
단위셀들의 각각은 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치된 제1 N+형 접합영역(431), 제2 N+형 접합영역(432), 및 제3 N+형 접합영역(433)을 포함한다. 제2 N+형 접합영역(432)은 선택게이트층(462) 및 제1 플로팅게이트층(452-1) (또는 제2 플로팅게이트층(452-2)) 사이의 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치된다. 제1 N+형 접합영역(431)은 제2 N+형 접합영역(432)의 반대편인 제1 플로팅게이트층(452-1) (또는 제2 플로팅게이트층(452-2))의 일 측면에 인접한 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치되고, 제3 N+형 접합영역(433)은 제2 N+형 접합영역(432)의 반대편인 선택게이트층(462)의 일 측면에 인접한 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치된다. 제1 액티브영역(411-10) 내의 제1 및 제3 N+형 접합영역들(431, 433)은 각각 제1 비트라인(BL1) 및 제1 소스라인(SL1)에 결합된다. 제2 액티브영역(411-20) 내의 제1 N+형 접합영역(431) 및 제3 N+형 접합영역(433)은 각각 제2 비트라인(BL2) 및 제2 소스라인(SL2)에 결합된다.
도 12는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다. 도 12를 참조하면, 본 예에 따른 불휘발성 메모리 셀 어레이의 등가회로(500)는, 단위셀(611-614, 621-624)들 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 행들은 비트라인들(BL1, BL2) 또는 소스라인들(SL1, SL2)에 의해 구분될 수 있다. 열들은 워드라인들(WL1-WL4)에 의해 구분될 수 있다. 복수개의 단위셀들(611-614, 621-624)은 동일한 구성을 갖는다. 예컨대 제1 행 및 제1 열의 단위셀(611)은, 셀트랜지스터(510-11) 및 선택트랜지스터(520-11)를 갖는다. 셀트랜지스터(510-11) 및 선택트랜지스터(520-11)는 N채널형 모스트랜지스터로 구성될 수 있다. 셀트랜지스터(510-11)는, 플로팅게이트(FG), 접합단자(J), 및 드레인단자(D)를 갖는다. 선택트랜지스터(520-11)는, 선택게이트단자(SG), 접합단자(J), 및 소스단자(S)를 갖는다. 소스단자(S) 및 드레인단자(D)는 각각 제1 소스라인(SL1) 및 제1 비트라인(BL1)에 결합된다. 접합단자(J)는 플로팅 상태를 갖는다. 선택게이트단자(SG)는 제1 워드라인(WL1)에 결합된다. 플로팅게이트(FG) 및 선택게이트단자(SG) 사이에는 제1 커플링커패시터(Cn)와 제2 커플링커패시터(Cp)가 병렬로 배치된다. 선택게이트단자(SG)와 제2 커플링커패시터(Cp) 사이에는 PN 다이오드(D1)가 배치된다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 제2 커플링커패시터(Cp) 및 선택게이트단자(SG)에 결합된다.
제1 행을 구성하는 단위셀들(611-614)의 소스단자들(S)은 제1 소스라인(SL1)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(611-614)의 드레인단자들(D)은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(621-624) 각각의 소스단자(S)는 제2 소스라인(SL2)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(621-624) 각각의 드레인단자(D)는 제2 비트라인(BL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(611, 621)의 선택게이트단자들(SG)은 제1 워드라인(WL1)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(612, 622)의 선택게이트단자들(SG)은 제2 워드라인(WL2)에 공통으로 결합된다. 제3 열을 구성하는 단위셀들(613, 623)의 선택게이트단자들(SG)은 제3 워드라인(WL3)에 공통으로 결합된다. 제4 열을 구성하는 단위셀들(614, 624)의 선택게이트단자들(SG)은 제4 워드라인(WL4)에 공통으로 결합된다.
도 13은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 13에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 13을 참조하면, 제1 행 및 제1 열의 선택단위셀(611)을 프로그램하기 위해, 선택단위셀(611)에 결합되는 제1 워드라인(WL1)에 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 워드라인들(WL2-WL4)에는 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(611)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 프로그램 비트라인전압(+Vpb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 워드라인(WL1)으로부터의 포지티브 프로그램전압(+Vpp)은 선택트랜지스터(520-11)의 선택게이트단자(SG)에 인가되어 선택트랜지스터(520-11)를 턴 온 시킨다. 선택트랜지스터(520-11)의 선택게이트단자(SG)에 인가된 포지티브 프로그램전압(+Vpp)은, 제1 워드라인(WL1) 및 플로팅게이트(FG) 사이의 제1 커플링커패시터(Cn)의 커플링 동작에 의해, 셀트랜지스터(510-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도되도록 한다. 이 경우, 선택단위셀(611)의 PN 다이오드(D1)는 역방향 바이어스가 인가됨에 따라 개방(open)된다. 이와 같은 바이어스 조건에서 셀트랜지스터(510-11)는 핫 일렉트론 인젝션(HEI) 메커니즘에 의해 프로그램된다.
선택단위셀(611)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(612)의 경우, 제2 워드라인(WL2)에 0V가 인가되어 선택트랜지스터(520-12)가 턴 오프 상태를 유지하고, 셀트랜지스터(510-12)의 플로팅게이트(FG)에는 대략 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 11을 참조하여 설명한 바와 같이 접지되기 때문이다. 따라서 비선택 단위셀(612)은 프로그램 금지된다. 선택단위셀(611)과 제1 워드라인(WL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(621)의 경우, 제1 워드라인(WL1)에 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, 셀트랜지스터(510-21)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. 이에 따라 셀트랜지스터(510-21) 및 선택트랜지스터(520-21) 모두 턴 온 된다. 그러나 제2 비트라인(BL2)과 제2 소스라인(SL2) 사이에 전위차가 없으므로 핫 일렉트론이 발생되지 않으며, 따라서 비선택 단위셀(621)은 프로그램 금지된다.
도 14는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 14에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 14를 참조하면, 제1 행 및 제1 열의 선택단위셀(611)을 이레이즈하기 위해, 선택단위셀(611)에 결합되는 제1 워드라인(WL1)에 네가티브 이레이즈전압(-Vee)을 인가하고, 나머지 워드라인들(WL2-WL4)에는 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(611)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 이레이즈 비트라인전압(+Veb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 워드라인(WL1)으로부터 선택트랜지스터(520-11)의 선택게이트단자(SG)로 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, PN 다이오드(D1)에는 순방향 바이어스가 인가되고, 이에 따라 단락(short)된다. 따라서 프로그램 동작과는 다르게 제1 커플링커패시터(Cn)의 커플링 동작 외에도 제2 커플링커패시터(Cp)의 커플링 동작이 함께 이루어져서, 셀트랜지스터(510-11)의 플로팅게이트(FG)에는 네가티브 커플링전압이 유도된다. 플로팅게이트(FG)의 네가티브 커플링전압과 제1 비트라인(BL1)에 인가되는 포지티브 이레이즈 비트라인전압(+Veb)의 전위차에 의해, 셀트랜지스터(510-11)는 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 이레이즈된다.
선택단위셀(611)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(612)의 경우, 제2 워드라인(WL2)에 0V가 인가되어 선택트랜지스터(520-12)가 턴 오프 상태를 유지한다. 따라서 셀트랜지스터(510-12)의 플로팅게이트(FG)에는 대략 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 11을 참조하여 설명된 바와 같이 접지되기 때문이다. 따라서 셀트랜지스터(510-12)의 플로팅게이트(FG)와 제1 비트라인(BL1) 사이에는 포지티브 이레이즈 비트라인전압(+Veb)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(510-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(612)은 이레이즈되지 않는다. 선택단위셀(611)과 제1 워드라인(WL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(621)의 경우, 제1 워드라인(WL1)에 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 셀트랜지스터(510-21)의 플로팅게이트(FG)에 네가티브 커플링전압이 유도된다. 그러나 제2 비트라인(BL2)에 0V가 인가됨에 따라, 셀트랜지스터(510-12)의 플로팅게이트(FG)와 제2 비트라인(BL2) 사이에는 네가티브 이레이즈전압(-Vee)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(510-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(621)은 이레이즈되지 않는다.
비록 본 예에서는 특정 단위셀, 예컨대 제1 행 및 제1 열의 단위셀(611)을 선택적으로 이레이즈시키는 것을 예로 들었지만, 필요한 경우 모든 단위셀들에 대해 일괄적으로 이레이즈 동작을 수행할 수 있다. 이를 위해, 모든 워드라인들(WL1-WL4)에 네가티브 이레이즈전압(-Vee)을 인가하고, 모든 비트라인들(BL1, BL2)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 모든 소스라인들(SL1, SL2)에는 그라운드 전압, 예컨대 0V를 인가한다. 이와 같은 바이어스 조건에 의해, 모든 단위셀들의 셀트랜지스터들은 위에서 설명한 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 일괄적으로 이레이즈될 수 있다.
도 15는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 15에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 15를 참조하면, 제1 행 및 제1 열의 선택단위셀(611)을 리드하기 위해, 선택단위셀(611)에 결합되는 제1 워드라인(WL1)에 포지티브 리드전압(+Vrr)을 인가하고, 나머지 워드라인들(WL2-WL4)에는 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(611)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 리드 비트라인전압(+Vrb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다.
제1 워드라인(WL1)에 포지티브 리드전압(+Vrr)이 인가됨에 따라, 선택트랜지스터(520-11)가 턴 온 되고, 제1 커플링커패시터(Cn)의 커플링 동작에 의해 셀트랜지스터(510-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. PN 다이오드(D1)는 역방향 바이어스가 인가됨에 따라 개방(open)되며, 제2 커플링커패시터(Cp)에 의한 커플링 동작은 수행되지 않는다. 셀트랜지스터(510-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도됨에 따라, 셀트랜지스터(510-11)가 갖는 문턱전압의 크기에 따라 셀트랜지스터(510-11)는 턴 온 되거나, 턴 오프 상태를 유지한다. 예컨대, 셀트랜지스터(510-11)가 프로그램된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(510-11)는 턴 오프 상태를 유지한다. 반면에 셀트랜지스터(510-11)가 이레이즈된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(510-11)는 턴 온 된다. 셀트랜지스터(510-11)는 턴 오프 상태를 유지하면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로(current path)가 형성되지 않는다. 반면에 셀트랜지스터(510-11)는 턴 온 되면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로가 형성된다. 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 포지티브 리드 비트라인전압(+Vrb)의 전위차가 있으므로, 전류 경로를 통해 전류가 흐른다. 이와 같이 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이의 전류를 센싱함으로써 선택단위셀(611)의 셀트랜지스터(510-11)의 상태를 판독할 수 있다.
선택단위셀(611)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(612)의 경우, 제2 워드라인(WL2)에 0V가 인가됨에 따라, 비선택 단위셀(612)의 셀트랜지스터(510-12) 및 선택트랜지스터(520-12)는 모두 턴 오프 상태를 유지한다. 따라서 비선택 단위셀(612)에 의한 제1 비트라인(BL1) 및 제1 소스라인(SL1) 사이의 전류 경로는 형성되지 않으며, 선택단위셀(611)의 리드 동작에 영향을 주지 않는다.
도 16은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 등가회로도이다. 도 16을 참조하면, 불휘발성 메모리 셀의 등가회로(2000)는, 셀트랜지스터(2100)와 선택트랜지스터(2200)로 구성된다. 일 예에서, 셀트랜지스터(2100) 및 선택트랜지스터(2200)는 모두 N채널형 모스트랜지스터 구조로 구성될 수 있다. 셀트랜지스터(2100)는, 플로팅게이트(FG)와, 비트라인(BL)에 결합되는 드레인단자(D)를 갖는다. 선택트랜지스터(2200)는, 리드/이레이즈 워드라인(WL_RE) 및 프로그램 워드라인(WL_P)에 결합되는 선택게이트단자(SG)와, 소스라인(SL)에 결합되는 소스단자(S)를 갖는다. 리드/이레이즈 워드라인(WL_RE)은 선택게이트단자(SG)에 직접 결합되지만, 프로그램 워드라인(WL_P)은 PN 다이오드(D1)을 통해 결합된다. 셀트랜지스터(2100)와 선택트랜지스터(2200)에 의해 공유되는 접합단자(J)는, 셀트랜지스터(2100)의 소스단자 및 선택트랜지스터(2200)의 드레인단자에 해당한다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제1 연결라인(2310)에는 제1 커플링커패시터(Cn)가 배치된다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제2 연결라인(2320)에는 PN 다이오드(D1) 및 제2 커플링커패시터(Cp)가 배치된다. 제1 연결라인(2310) 및 제2 연결라인(2320)은, 상호 병렬 연결 관계를 갖는다. 따라서 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)도 병렬 연결 관계를 갖는다. 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)는 서로 다른 크기의 커패시턴스를 가질 수 있다. 제1 커플링커패시터(Cn)는 제2 커플링커패시터(Cp)보다 상대적으로 큰 커패시턴스를 가질 수 있다. PN 다이오드(D1)의 애노드는 제2 커플링 커패시터(Cp) 및 프로그램 워드라인(WL_P)에 결합된다. PN 다이오드(D1)의 캐소드는, 리드/이레이즈 워드라인(WL_RE)에 결합된다.
리드/이레이즈 워드라인(WL_RE)을 통해 일정 크기의 포지티브 바이어스를 인가하면, PN 다이오드(D1)에는 역방향 바이어스가 인가되며, 제2 연결라인(2320)은 개방(open)된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 커플링 바이어스의 크기는, 제2 커플링커패시터(Cp)을 배제시키고 제1 커플링커패시터(Cn)와 관련한 제1 커플링 비에 의해 영향을 받는다. 반면에, 프로그램 워드라인(WL_P)을 통해 일정 크기의 포지티브 바이어스를 인가하거나, 또는 리드/이레이즈 워드라인(WL_RE)을 통해 일정 크기의 네가티브 바이어스를 인가하면, PN 다이오드(D1)에는 순방향 바이어스가 인가되며, 제2 연결라인(2320)은 단락(short)된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작 외에도, 제2 커플링커패시터(Cp)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 커플링 바이어스의 크기는, 제1 커플링커패시터(Cn)의 제1 커플링 비와 제2 커플링커패시터(Cp)의 제2 커플링 비에 의해 영향을 받는다.
본 예에 따른 불휘발성 메모리 셀에 있어서, 프로그램 및 이레이즈 동작시와 리드 동작시에 서로 다른 커플링 비가 적용된다. 셀트랜지스터(2100) 및 선택트랜지스터(2200)가 모두 N채널형 모스트랜지스터 구조로 구성됨에 따라, 프로그램 동작 및 리드 동작은, 각각 프로그램 워드라인(WL_P) 및 리드/이레이즈 워드라인(WL_RE)에 포지티브 바이어스가 인가됨으로써 수행된다. 반면에 이레이즈 동작은 리드/이레이즈 워드라인(WL_RE)에 네가티브 바이어스가 인가됨으로써 수행된다. 이와 같은 동작 과정에서 프로그램 및 이레이즈 동작시와, 리드 동작시에 셀트랜지스터(2100)의 플로팅게이트(FG)에 유도되는 커플링 바이어스의 크기는, 다른 커플링 비가 적용되어 결정된다. 특히 프로그램 동작 및 이레이즈 동작시 제1 커패시터(Cn) 및 제2 커패시터(Cp)의 커플링 동작이 함께 수행되므로, 셀 커플링 비율을 극대화시킬 수 있다. 반면에 리드 동작시에는 제1 커패시터(Cn)만으로 인한 커플링 동작에 따른 작은 커플링 비가 적용된다. 본 예에 따른 불휘발성 메모리 셀의 구성 및 여러 가지의 동작 설명은 아래에서 보다 상세하게 설명하기로 한다.
도 17은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 레이아웃도이다. 그리고 도 18 내지 도 20은 각각 도 17의 선 IV-IV', 선 V-V', 및 선 VI-VI'를 따라 절단하여 나타내 보인 단면도들이다. 도 17 내지 도 20을 참조하면, 기판(1020)의 상부영역에 P형 반도체영역, 예컨대 P형 웰영역(1040)이 배치된다. 기판(1020) 상부영역에는 제1 액티브영역(1110) 및 제2 액티브영역(1120)을 한정하는 트랜치 소자분리층(1060)이 배치된다. 제1 액티브영역(1110) 및 제2 액티브영역(1120)은 모두 P형 웰영역(1040) 내에 배치된다. 제1 액티브영역(1110)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제2 액티브영역(1120)은 박스 형태의 평면 형상을 가질 수 있다. 제2 액티브영역(1120)은, 제1 방향을 따라 제1 액티브영역(1110)과 일정 간격 이격되도록 배치된다.
제1 액티브영역(1110)에는 N+형 제1 접합영역(1310), N+형 제2 접합영역(1320), 및 N+형 제3 접합영역(1330)이 제1 방향을 따라 상호 이격되도록 배치된다. 일 예에서, N+형 제1 접합영역(1310) 및 N+형 제3 접합영역(1330)은, 각각 드레인영역 및 소스영역일 수 있다. N+형 제1 접합영역(1310) 및 N+형 제3 접합영역(1330)은 제1 액티브영역(1110)의 양 가장자리 부분에 배치된다. N+형 제2 접합영역(1320)은 N+형 제1 접합영역(1310)과 N+형 제3 접합영역(1330) 사이에 배치된다. N+형 제2 접합영역(1320)은, 제1 방향을 따라 제1 채널영역(1410)에 의해 N+형 제1 접합영역(1310)과 이격된다. N+형 제2 접합영역(1320)은, 제1 방향을 따라 제2 채널영역(1420)에 의해 N+형 제3 접합영역(1330)과 이격된다. 제2 액티브영역(1120)에는 P+형 컨택영역(1340)이 배치된다. N+형 제1 접합영역(1310) 및 N+형 제3 접합영역(1330)은, 각각 비트라인(BL) 및 소스라인(SL)에 결합된다. P+형 컨택영역(1340)은 그라운드에 결합된다.
플로팅게이트층(1520) 및 선택게이트층(1620)이 제1 액티브영역(1110)과 교차하도록 배치된다. 플로팅게이트층(1520) 및 선택게이트층(1620)은, 각각 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 플로팅게이트층(1520) 및 선택게이트층(1620)은 제1 방향을 따라 일정 간격 이격된다. 플로팅게이트층(1520)은 제1 액티브영역(1110)의 제1 채널영역(1410)과 중첩된다. 선택게이트층(1620)은 제1 액티브영역(1110)의 제2 채널영역(1420)과 중첩된다. 플로팅게이트층(1520) 하부에는 제1 게이트절연층(1510)이 배치된다. 선택게이트층(1620) 하부에는 제2 게이트절연층(1610)이 배치된다. 플로팅게이트층(1520)은 직접적인 전기적 결합 없이 고립된 플로팅 상태를 갖는다. 반면에 선택게이트층(1620)은 프로그램 워드라인(WL_P) 및 리드/이레이즈 워드라인(WL_RE)에 결합된다. 플로팅게이트층(1520) 및 선택게이트층(1620)은, 단일층의 폴리실리콘층으로 구성되는 싱글 폴리 구조로 구성된다. 상호 대향하는 플로팅게이트층(1520)의 일 측면 및 선택게이트층(1620)의 일 측면 사이의 간격은, 제2 방향을 따라 실질적으로 일정할 수 있다. 플로팅게이트층(1520) 및 선택게이트층(1620) 사이에는 유전체층(1700)이 배치된다.
선택게이트층(1620)은, 제2 방향을 따라 구분되는 N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P)을 포함할 수 있다. N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P)의 경계는 제1 액티브영역(1110)의 일 측면으로부터 일정 간격 이격된 트랜치 소자분리층(1060) 위에 위치한다. 이 경계로부터 제1 액티브영역(1110)과 중첩되는 영역에는 N+형 선택게이트층(1620N)이 배치된다. 이 경계로부터 제1 액티브영역(1110)과 중첩되지 않는 영역에는 P+형 선택게이트층(1620P)이 배치된다. 도 20에 나타낸 바와 같이, 플로팅게이트층(1520)과 중첩되는 제2 방향을 따라 측정되는 N+형 선택게이트층(1620N)의 제1 길이(L1)는, 플로팅게이트층(1520)과 중첩되는 제2 방향을 따라 측정되는 P+형 선택게이트층(1620P)의 제2 길이(L2)보다 크다. P+형 선택게이트층(1620P)은 프로그램 워드라인(WL_P)에 결합된다. N+형 선택게이트층(1620N)은 리드/이레이즈 워드라인(WL_RE)에 결합된다. P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620N)은 PN 다이오드(D1)를 구성한다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620N)에 해당한다. 이에 따라 P+형 선택게이트층(1620P)은 프로그램 워드라인(WL_P)으로부터 일정 크기의 바이어스를 직접 인가받고, N+형 선택게이트층(1620N)은 리드/이레이즈 워드라인(WL_RE)으로부터 일정 크기의 바이어스를 직접 인가받는다. 리드/이레이즈 워드라인(WL_RE)을 통해 포지티브 바이어스가 인가되면, 역방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(1620P)에는 바이어스가 인가되지 않고, N+형 선택게이트층(1620N)에만 바이어스가 인가된다. 반면에 프로그램 워드라인(WL_P)을 통해 포지티브 바이어스가 인가되거나, 또는 리드/이레이즈 워드라인(WL_RE)을 통해 네가티브 바이어스가 인가되면, 순방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620P) 모두에 바이어스가 인가된다.
플로팅게이트층(1520)은, 제1 플로팅게이트층(1520A) 및 제2 플로팅게이트층(1520B)을 포함할 수 있다. 유전체층(1700)은, 제1 유전체층(1700A) 및 제2 유전체층(1700B)을 포함할 수 있다. 제1 플로팅게이트층(1520A) 및 제1 유전체층(1700A)은, N+형 선택게이트층(1620N)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 제2 플로팅게이트층(1520B) 및 제2 유전체층(1700B)은, P+형 선택게이트층(1620P)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 따라서 제1 플로팅게이트층(1520A) 및 제2 플로팅게이트층(1520B)의 경계선과, 제1 유전체층(1700A) 및 제2 유전체층(1700B)의 경계선은, N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P)의 경계선으로부터 연장되는 선과 일치한다. 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)의 수평적 적층 구조는 제1 커플링커패시터(Cn)를 구성한다. 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)의 수평적 적층 구조는 제2 커플링커패시터(Cp)를 구성한다. 이에 따라 플로팅게이트층(1520), 유전체층(1700), 및 선택게이트층(1620)의 수평적 적층 구조로 구성되는 전체 커패시터는, 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)로 구성된다.
본 예에 따른 불휘발성 메모리 셀(1000)은, 도 16의 불휘발성 메모리소자의 등가회로(2000)를 구현하기 위한 하나의 예일 수 있다. N+형 제1 접합영역(1310), N+형 제2 접합영역(1320), 제1 채널영역(1410), 제1 게이트절연층(1510), 및 플로팅게이트층(1520)은, 도 16의 등가회로에서 셀트랜지스터(2100)를 구성할 수 있다. N+형 제1 접합영역(1310) 및 N+형 제2 접합영역(1320)은, 각각 셀트랜지스터(2100)의 드레인단자(D) 및 접합단자(J)에 대응될 수 있다. 플로팅게이트층(1520)은, 도 16의 등가회로에서 셀트랜지스터(2100)의 플로팅게이트(FG)에 대응될 수 있다. N+형 제2 접합영역(1320), N+형 제3 접합영역(1330), 제2 채널영역(1420), 제2 게이트절연층(1610), 및 선택게이트층(1620)은, 도 16의 등가회로에서 선택트랜지스터(2200)를 구성할 수 있다. N+형 제3 접합영역(1330)은, 선택트랜지스터(2200)의 소스단자(S)에 대응될 수 있다. 선택게이트층(1620)은, 도 16의 등가회로에서 선택트랜지스터(2200)의 선택게이트단자(SG)에 대응될 수 있다.
도 21 및 도 22는 각각 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 도 17의 선 IV-IV' 및 선 V-V'을 따라 절단하여 나타내 보인 단면도들이다. 그리고 도 23은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 본 예에 따른 프로그램 동작은 핫 일렉트론 인젝션(HEI; Hot Electron Injection) 메커니즘에 의해 이루어질 수 있다. 먼저 도 21 및 도 22를 참조하면, 불휘발성 메모리 셀에 대한 프로그램 동작을 위해, 프로그램 워드라인(WL_P)에 포지티브 프로그램전압(+Vpp)을 인가하고, 비트라인(BL)에 포지티브 프로그램 비트라인전압(+Vpb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 리드/이레이즈 워드라인(WL_RE)은 플로팅시킨다. 일 예에서, 포지티브 프로그램전압(+Vpp) 및 포지티브 프로그램 비트라인전압(+Vpb)은, 각각 대략 +8V 및 +4V일 수 있다. 프로그램 워드라인(WL_P)을 통해 인가되는 포지티브 프로그램전압(+Vpp)에 의해, 제2 N+형 접합영역(1320) 및 제3 N+형 접합영역(1330) 사이의 제2 채널영역(1420)에는 반전층(1820)이 형성되고, 선택트랜지스터(2200)는 턴 온(turn on)된다. 이에 따라 제2 N+형 접합영역(1320)에는 소스라인(SL)에 인가되는 0V가 유도된다.
도 23에 나타낸 바와 같이, 프로그램 워드라인(WL_P)으로부터 포지티브 프로그램전압(+Vpp)이 P+형 선택게이트층(1620P)에 인가되고, 리드/이레이즈 워드라인(WL_RE)이 플로팅됨에 따라, PN 다이오드(D1)는 순방향 바이어스가 인가되어 단락(short)된다. 따라서 프로그램 워드라인(WL_P)으로부터의 포지티브 프로그램전압(+Vpp)은 P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620N)에 모두 인가된다. 따라서 프로그램 동작 동안 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3100)로 나타낸 바와 같이, 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 또한 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3200)로 나타낸 바와 같이, 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)으로 구성되는 제2 커플링커패시터(Cp)는 커플링 동작에 의해서도 이루어진다. 즉, 플로팅게이트층(1520)으로 유도되는 커플링 바이어스의 크기는, 포지티브 프로그램전압(+Vpp)의 크기와 제1 커플링커패시터(Cn)의 커플링 비 및 제2 커플링커패시터(Cp)에 의한 커플링 비에 의해 정해진다.
다시 도 21 및 도 22를 참조하면, 프로그램 동작을 위한 상기 바이어스 조건 하에서 플로팅게이트층(1520)에 포지티브 커플링 프로그램전압(+Vc1)이 유도되고, 제1 N+형 접합영역(1310) 및 제2 N+형 접합영역(1320) 사이의 제1 채널영역(1410)에는 반전층(1810)이 형성된다. 이에 따라 제1 접합영역(1310)에 인접하는 반전층(1810) 내에 핫 일렉트론들(hot electrons)이 발생된다. 이 핫 일렉트론들은 포지티브 커플링 프로그램전압(+Vc1)에 의한 수직 전계에 의해 제1 게이트절연층(1510)을 통과하여 플로팅게이트층(1520)으로 주입된다. 플로팅게이트층(1520)으로 핫 일렉트론들이 주입됨에 따라, 불휘발성 메모리 셀(1000)은 프로그램 상태가 되며, 셀 트랜지스터(2100)의 문턱전압값은 프로그램되기 전보다 높아진다.
도 24는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 도 17의 선 IV-IV'을 따라 절단하여 나타내 보인 단면도이다. 그리고 도 25는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 본 예에 따른 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 메커니즘에 의해 이루어질 수 있다. 먼저 도 24를 참조하면, 불휘발성 메모리 셀에 대한 이레이즈 동작을 위해, 리드/이레이즈 워드라인(WL_RE)에 네가티브 이레이즈전압(-Vee)을 인가하고, 비트라인(BL)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 프로그램 워드라인(WL_P)은 플로팅시킨다. 일 예에서, 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈 비트라인전압(+Veb)은, 각각 대략 -8V 및 +5V일 수 있다. 리드/이레이즈 워드라인(WL_RE)을 통해 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 선택트랜지스터(2200)는 턴 오프 상태를 유지한다. 따라서 제2 N+형 접합영역(1320)은 플로팅 상태를 유지한다.
도 25에 나타낸 바와 같이, 리드/이레이즈 워드라인(WL_RE)으로부터 네가티브 이레이즈전압(-Vee)이 N+형 선택게이트층(1620N)에 인가되고, 프로그램 워드라인(WL_P)은 플로팅됨에 따라, PN 다이오드(D1)는 순방향 바이어스가 인가되어 단락(short)된다. 따라서 리드/이레이즈 워드라인(WL_RE)으로부터의 네가티브 이레이즈전압(-Vee)은 N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P) 모두에 인가된다. 따라서 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3100)로 나타낸 바와 같이, 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 또한 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3200)로 나타낸 바와 같이, 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)으로 구성되는 제2 커플링커패시터(Cp)의 커플링 동작에 의해서도 이루어진다. 즉, 플로팅게이트층(1520)으로 유도되는 커플링 바이어스의 크기는, 네가티브 이레이즈전압(-Vee)의 크기와 제1 커플링커패시터(Cn)의 커플링 비 및 제2 커플링커패시터(Cp)에 의한 커플링 비에 의해 정해진다.
다시 도 24를 참조하면, 플로팅게이트층(1520)에 네가티브 커플링 이레이즈전압(-Vc2)이 유도됨에 따라 제1 채널영역(1410)에는 반전층이 형성되지 않는다. 제1 N+형 접합영역(1310)에 비트라인(BL)으로부터의 포지티브 이레이즈 비트라인전압(+Veb)이 인가됨에 따라, 제1 채널영역(1410)과 N+형 제1 접합영역(1310) 사이의 접합으로부터 디플리션이 발생된다. 이에 따라 에너지 갭보다 큰 에너지 밴드 구부러짐(energy band bending)이 발생되어, 플로팅게이트층(1520) 내의 전자들은 제1 게이트절연층(1510)을 통과하여 제1 N+형 접합영역(1310)으로 터널링된다. 플로팅게이트층(1520) 내의 전자들이 터널링됨에 따라, 불휘발성 메모리 셀(1000)은 이레이즈 상태가 되며, 제1 채널영역(1410)에서의 문턱전압값은 이레이즈되기 전보다 낮아진다.
도 26은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 도 17의 선 IV-IV'을 따라 절단하여 나타내 보인 단면도이다. 그리고 도 27은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 먼저 도 26을 참조하면, 불휘발성 메모리 셀에 대한 리드 동작을 위해, 리드/이레이즈 워드라인(WL_RE)에 포지티브 리드전압(+Vrr)을 인가하고, 비트라인(BL)에 포지티브 리드 비트라인전압(+Vrb)을 인가한다. 프로그램 워드라인(WL_P)은 플로팅시킨다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 포지티브 리드전압(+Vrr)은, 프로그램 상태에서 셀트랜지스터(2100)의 제1 채널영역(1410)에서의 문턱전압 크기와, 이레이즈 상태에서 셀트랜지스터(2100)의 제1 채널영역(1410)에서의 문턱전압 크기의 사이값을 갖는다. 일 예에서, 포지티브 리드전압(+Vrr) 및 포지티브 리드 비트라인전압(+Vrb)은, 각각 대략 +3.3V 및 +1V일 수 있다. 리드/이레이즈 워드라인(WL_RE)을 통해 인가되는 포지티브 리드전압(+Vrr)에 의해, 제2 N+형 접합영역(1320) 및 제3 N+형 접합영역(1330) 사이의 제2 채널영역(1420)에는 반전층(1820)이 형성되고, 선택트랜지스터(2200)는 턴 온된다. 이에 따라 제2 N+형 접합영역(1320)에는 소스라인(SL)에 인가되는 0V가 유도된다.
도 27에 나타낸 바와 같이, 리드/이레이즈 워드라인(WL_RE)으로부터 포지티브 리드전압(+Vrr)이 N+형 선택게이트층(1620N)에 인가되고, 프로그램 워드라인(WL_P)은 플로팅됨에 따라, PN 다이오드(D1)는 역방향 바이어스가 인가되어 개방(open)된다. 따라서 리드/이레이즈 워드라인(WL_RE)으로부터의 포지티브 리드전압(+Vrr)은 N+형 선택게이트층(1620N)에만 인가될 뿐, P+형 선택게이트층(1620P)에는 인가되지 않는다. P+형 선택게이트층(1620P)에 바이어스가 인가되지 않음에 따라, 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)으로 구성되는 제2 커플링커패시터(Cp)는 커플링 동작을 수행하지 않는다. 따라서 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3100)로 나타낸 바와 같이, 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 즉, 플로팅게이트층(1520)으로 유도되는 커플링 바이어스의 크기는, 포지티브 리드전압(+Vrr)의 크기와 제1 커플링커패시터(Cn)에 의한 커플링 비에 의해 정해진다.
플로팅게이트층(1520)에 포지티브 커플링 리드전압(+Vc3)이 유도되면, 셀 트랜지스터(2100)의 문턱전압값에 따라 제1 채널영역(1410)이 반전층이 생기거나, 또는 생기지 않는다. 예컨대 문턱전압값이 높아진 프로그램 상태에서, 플로팅게이트층(1520)에 포지티브 커플링 리드전압(+Vc3)이 인가되더라도 제1 채널영역(1410)에는 반전층이 형성되지 않는다. 따라서 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐르지 않는다. 반면에 문턱전압값이 낮아진 이레이즈 상태에서는, 플로팅게이트층(1520)에 포지티브 커플링 리드전압(+Vc3)가 인가됨에 따라, 제1 채널영역(1310)에는 반전층(1410)이 형성된다. 따라서 포지티브 리드 비트라인전압(+Vrb) 및 0V 각각 인가되는 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐른다. 이와 같이 비트라인(BL)과 소스라인(SL) 사이의 전류 흐름을 센싱(sensing)함으로써 불휘발성 메모리 셀의 상태(status)를 판독할 수 있다.
도 28은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다. 본 예에 따른 불휘발성 메모리 셀 어레이(4000)는, 단위셀들 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 도 28을 참조하면, P형 웰영역(4040) 내에 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)이 배치된다. P형 웰영역(4040)은 모든 단위셀들에 의해 공유될 수 있다. P형 웰영역(4040)은 불휘발성 메모리 셀 어레이(4000)의 프로그램 동작, 이레이즈 동작 및 리드 동작 동안 접지될 수 있다. 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)은, 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 배치된다. 비록 도면에 나타내지는 않았지만, 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)은 트랜치 소자분리층에 의해 한정될 수 있다. 제1 액티브영역(4110-10)은, 제1 행을 구성하는 단위셀들에 의해 공유되며, 제2 액티브영역(4110-20)은, 제2 행을 구성하는 단위셀들에 의해 공유된다.
복수개의 선택게이트층(4620)들이, 제1 방향을 따라 상호 이격되도록 배치된다. 선택게이트층(4620)은, 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면구조를 갖는다. 이에 따라 선택게이트층(4620)은 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)과 교차한다. 선택게이트층(4620)은 어느 하나의 열들을 구성하는 단위셀들에 결합된다. 선택게이트층(4620)은, N+형으로 도핑된 N+형 선택게이트층(4620N)들과 P+형으로 도핑된 P+형 선택게이트층(4620P)이 제2 방향을 따라 교대로 배치되어 구성된다. N+형 선택게이트층(4620N)들 중 하나는 제1 액티브영역(4110-10)에 중첩되고, 다른 하나는 제2 액티브영역(4110-20)과 중첩된다. 제1 액티브영역(4110-10)에 중첩되는 N+형 선택게이트층들(4620N)은, 각각 제1 행을 구성하는 단위셀들에 결합된다. 이와 마찬가지로 제2 액티브영역(4110-20)에 중첩되는 N+형 선택게이트층들(4620N)은, 각각 제2 행을 구성하는 단위셀들에 결합된다. P+형 선택게이트층(4620P)은, N+형 선택게이트층(4620N)들 사이에 배치되며, 따라서 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)과 중첩되지 않는다. P+형 선택게이트층(4620P)은 제1 행을 구성하는 단위셀과 제2 행을 구성하는 단위셀에 공통으로 결합된다. N+형 선택게이트층(4620N) 및 P+형 선택게이트층(4620P)은 PN 다이오드를 구성할 수 있다. P+형 선택게이트층(4620P)은 컨택을 통해 프로그램 워드라인들(WL_P1-WL_P4) 중 하나의 프로그램 워드라인에 결합된다. N+형 선택게이트층(4620N)들 각각은 컨택을 통해 리드/이레이즈 워드라인들(WL_RE1-WL_RE4) 중 하나의 리드/이레이즈 워드라인에 공통으로 결합된다.
복수개의 제1 플로팅게이트층(4520-1)들 및 제2 플로팅게이트층(4520-2)들이 제1 방향을 따라 상호 이격되도록 배치된다. 제1 플로팅게이트층(4520-1)과 제2 플로팅게이트층(4520-2)은, 제2 방향을 따라 상호 이격된다. 제1 플로팅게이트층(4520-1)은 제1 액티브영역(4110-10)과 교차하면서 선택게이트층(4620)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제1 플로팅게이트층(4520-1) 및 선택게이트층(4620) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다. 제2 플로팅게이트층(4520-2)은 제2 액티브영역(4110-20)과 교차하면서 선택게이트층(4620)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제2 플로팅게이트층(4520-2) 및 선택게이트층(4620) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다.
단위셀들의 각각은 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치된 제1 N+형 접합영역(4310), 제2 N+형 접합영역(4320), 및 제3 N+형 접합영역(4330)을 포함한다. 제2 N+형 접합영역(4320)은 선택게이트층(4620) 및 제1 플로팅게이트층(4520-1) (또는 제2 플로팅게이트층(4520-2)) 사이의 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치된다. 제1 N+형 접합영역(4310)은 제2 N+형 접합영역(4320)의 반대편인 제1 플로팅게이트층(4520-1) (또는 제2 플로팅게이트층(4520-2))의 일 측면에 인접한 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치되고, 제3 N+형 접합영역(4330)은 제2 N+형 접합영역(4320)의 반대편인 선택게이트층(4620)의 일 측면에 인접한 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치된다. 제1 액티브영역(4110-10) 내의 제1 및 제3 N+형 접합영역들(4310, 4330)은 각각 제1 비트라인(BL1) 및 제1 소스라인(SL1)에 결합된다. 제2 액티브영역(4110-20) 내의 제1 N+형 접합영역(4310) 및 제3 N+형 접합영역(4330)은 각각 제2 비트라인(BL2) 및 제2 소스라인(SL2)에 결합된다.
도 29는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다. 도 29를 참조하면, 본 예에 따른 불휘발성 메모리 셀 어레이의 등가회로(5000)는, 단위셀들(6110-6140, 6210-6240) 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 행들은 비트라인들(BL1, BL2) 및 소스라인들(SL1, SL2)에 의해 구분될 수 있다. 열들은 프로그램 워드리인들(WL_P1-WL_P4) 및 리드/이레이즈 워드라인들(WL_RE1-WL_RE4)에 의해 구분될 수 있다. 복수개의 단위셀들(6110-6140, 6210-6240) 각각은 동일한 구성을 갖는다. 예컨대 제1 행 및 제1 열의 단위셀(6110)은, 셀트랜지스터(5100-11) 및 선택트랜지스터(5200-11)를 갖는다. 셀트랜지스터(5100-11) 및 선택트랜지스터(5200-11)는 N채널형 모스트랜지스터로 구성될 수 있다. 셀트랜지스터(5100-11)는, 플로팅게이트(FG), 접합단자(J), 및 드레인단자(D)를 갖는다. 선택트랜지스터(5200-11)는, 선택게이트단자(SG), 접합단자(J), 및 소스단자(S)를 갖는다. 소스단자(S) 및 드레인단자(D)는 각각 제1 소스라인(SL1) 및 제1 비트라인(BL1)에 결합된다. 접합단자(J)는 플로팅 상태를 갖는다. 선택게이트단자(SG)는 제1 리드/이레이즈 워드라인(WL_RE1) 및 제1 프로그램 워드라인(WL_P1)에 결합된다. 제1 리드/이레이즈 워드라인(WL_RE1)은 선택게이트단자(SG)에 직접 결합된다. 제1 프로그램 워드라인(WL_P1)은 PN 다이오드(D1)를 통해 선택게이트단자(SG)와 결합된다. 플로팅게이트(FG) 및 선택게이트단자(SG) 사이에는 제1 커플링커패시터(Cn)와 제2 커플링커패시터(Cp)가 병렬로 배치된다. 선택게이트단자(SG)와 제2 커플링커패시터(Cp) 사이에는 PN 다이오드(D1)가 배치된다. PN 다이오드(D1)의 애노드는 제1 프로그램 워드라인(WL_P1) 및 제2 커플링커패시터(Cp)에 결합된다. PN 다이오드(D1)의 캐소드는 선택게이트단자(SG) 및 제1 리드/이레이즈 워드라인(WL_RE1)에 결합된다.
제1 행을 구성하는 단위셀들(6110-6140) 각각의 소스단자(S)는 제1 소스라인(SL1)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(6110-6140) 각각의 드레인단자(D)는 제1 비트라인(BL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(6210-6240) 각각의 소스단자(S)는 제2 소스라인(SL2)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(6210-6240) 각각의 드레인단자(D)는 제2 비트라인(BL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(6110, 6210)의 선택게이트단자들(SG)은 제1 리드/이레이즈 워드라인(WL_RE1)에 공통으로 결합되고, 제1 프로그램 워드라인(WL_P1)에도 또한 공통으로 결합된다. 제2 열을 구성하는 단위셀들(6120, 6220)의 선택게이트단자들(SG)은 제2 리드/이레이즈 워드라인(WL_RE2)에 공통으로 결합되고, 제2 프로그램 워드라인(WL_P2)에도 또한 공통으로 결합된다. 제3 열을 구성하는 단위셀들(6130, 6230)의 선택게이트단자들(SG)은 제3 리드/이레이즈 워드라인(WL_RE3)에 공통으로 결합되고, 제3 프로그램 워드라인(WL_P3)에도 공통으로 결합된다. 제4 열을 구성하는 단위셀들(6140, 6240)의 선택게이트단자들(SG)은 제4 리드/이레이즈 워드라인(WL_RE4)에 공통으로 결합되고, 제4 프로그램 워드라인(WL_P4)에도 공통으로 결합된다.
도 30은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 30에서 도 29와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 30을 참조하면, 제1 행 및 제1 열의 선택단위셀(6110)을 프로그램하기 위해, 선택단위셀(6110)에 결합되는 제1 프로그램 워드라인(WL_P1)에 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 프로그램 워드라인들(WL_P2-WL_P4)에는 그라운드전압, 예컨대 0V를 인가한다. 모든 리드/이레이즈 워드라인들(WL_RE1-WL_RE4)은 플로팅시킨다. 선택단위셀(6110)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 프로그램 비트라인전압(+Vpb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 프로그램 워드라인(WL_P1)으로부터의 포지티브 프로그램전압(+Vpp)은 선택트랜지스터(5200-11)의 선택게이트단자(SG)에 인가되어 선택트랜지스터(5200-11)를 턴 온 시킨다. 선택트랜지스터(5200-11)의 선택게이트단자(SG)에 인가된 포지티브 프로그램전압(+Vpp)은, 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)의 커플링 동작에 의해, 셀트랜지스터(5100-11)의 플로팅게이트(FG)에 커플링전압이 유도되도록 한다. PN 다이오드(D1)는 순방향 바이어스가 인가됨에 따라 단락(short)된다. 이와 같은 바이어스 조건에서 셀트랜지스터(5100-11)는 핫 일렉트론 인젝션(HEI) 메커니즘에 의해 프로그램된다.
선택단위셀(6110)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(6120)의 경우, 제2 프로그램 워드라인(WL_P2)에 0V가 인가되어 선택트랜지스터(5200-12)가 턴 오프 상태를 유지한다. 따라서 셀트랜지스터(5100-12)의 플로팅게이트(FG)에는 대략 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 28을 참조하여 설명된 바와 같이 접지되기 때문이다. 따라서 비선택 단위셀(6120)은 프로그램 금지된다. 선택단위셀(6110)과 제1 프로그램 워드라인(WL_P1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(6210)의 경우, 제1 프로그램 워드라인(WL_P1)에 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, 셀트랜지스터(5100-21)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. 이에 따라 셀트랜지스터(5100-21) 및 선택트랜지스터(5200-21) 모두 턴 온 된다. 그러나 제2 비트라인(BL2)과 제2 소스라인(SL2) 사이에 전위차가 없으므로 핫 일렉트론이 발생되지 않으며, 따라서 비선택 단위셀(6210)은 프로그램 금지된다.
도 31은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 31에서 도 29와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 31을 참조하면, 제1 행 및 제1 열의 선택단위셀(6110)을 이레이즈하기 위해, 선택단위셀(6110)에 결합되는 제1 리드/이레이즈워드라인(WL_RE1)에 네가티브 이레이즈전압(-Vee)을 인가하고, 나머지 리드/이레이즈 워드라인들(WL_RE2-WL_RE4)에는 그라운드전압, 예컨대 0V를 인가한다. 모든 프로그램 워드라인들(WL_P1-WL_P4)은 플로팅시킨다. 선택단위셀(6110)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 이레이즈 비트라인전압(+Veb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 리드/이레이즈워드라인(WL_RE1)으로부터 선택트랜지스터(5200-11)의 선택게이트단자(SG)로 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, PN 다이오드(D1)에는 순방향 바이어스가 인가되고, 이에 따라 단락(short)된다. 따라서 프로그램 동작과 마찬가지로 제1 커플링커패시터(Cn)의 커플링 동작 외에도 제2 커플링커패시터(Cp)의 커플링 동작이 함께 이루어져서, 셀트랜지스터(5100-11)의 플로팅게이트(FG)에는 네가티브 커플링전압이 유도된다. 플로팅게이트(FG)의 네가티브 커플링전압과 제1 비트라인(BL1)에 인가되는 포지티브 이레이즈 비트라인전압(+Veb)의 전위차에 의해, 셀트랜지스터(5100-11)는 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 이레이즈된다.
선택단위셀(6110)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(6120)의 경우, 제2 리드/이레이즈워드라인(WL_RE2)에 0V가 인가되어 선택트랜지스터(5200-12)가 턴 오프 상태를 유지한다. 따라서 셀트랜지스터(5100-12)의 플로팅게이트(FG)에는 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 28을 참조하여 설명된 바와 같이 접지되기 때문이다. 따라서 셀트랜지스터(5100-12)의 플로팅게이트(FG)와 제1 비트라인(BL1) 사이에는 포지티브 이레이즈 비트라인전압(+Veb)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(5200-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(6120)은 이레이즈되지 않는다. 선택단위셀(6110)과 제1 리드/이레이즈워드라인(WL_RE1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(6210)의 경우, 제1 리드/이레이즈워드라인(WL_RE1)에 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 셀트랜지스터(5100-21)의 플로팅게이트(FG)에 네가티브 커플링전압이 유도된다. 그러나 제2 비트라인(BL2)에 0V가 인가됨에 따라, 셀트랜지스터(5100-12)의 플로팅게이트(FG)와 제2 비트라인(BL2) 사이에는 네가티브 이레이즈전압(-Vee)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(5100-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(6210)은 이레이즈되지 않는다.
비록 본 예에서는 특정 단위셀, 예컨대 제1 행 및 제1 열의 단위셀(6110)을 선택적으로 이레이즈시키는 것을 예로 들었지만, 필요한 경우 모든 단위셀들에 대해 일괄적으로 이레이즈 동작을 수행할 수 있다. 이를 위해, 모든 리드/이레이즈 워드라인들(WL_RE1-WL_RE4)에 네가티브 이레이즈전압(-Vee)을 인가하고, 모든 비트라인들(BL1, BL2)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 모든 소스라인들(SL1, SL2)에는 그라운드 전압, 예컨대 0V를 인가하고, 모든 프로그램 워드라인들(WL_P1-WL_P4)은 플로팅시킨다. 이와 같은 바이어스 조건에 의해, 모든 단위셀들의 셀트랜지스터들은 위에서 설명한 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 일괄적으로 이레이즈될 수 있다.
도 32는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 32에서 도 29와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 32를 참조하면, 제1 행 및 제1 열의 선택단위셀(6110)을 리드하기 위해, 선택단위셀(6110)에 결합되는 제1 리드/이레이즈 워드라인(WL_RE1)에 포지티브 리드전압(+Vrr)을 인가하고, 나머지 리드/이레이즈 워드라인들(WL_RE2-WL_RE4)에는 그라운드전압, 예컨대 0V를 인가한다. 모든 프로그램 워드라인들(WL_P1-WL_P4)은 플로팅시킨다. 선택단위셀(6110)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 리드 비트라인전압(+Vrb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다.
제1 리드/이레이즈 워드라인(WL_RE1)에 포지티브 리드전압(+Vrr)이 인가됨에 따라 선택트랜지스터(5200-11)가 턴 온 되고, 제1 리드/이레이즈 워드라인(WL_RE1) 및 플로팅게이트(FG) 사이의 제1 커플링커패시터(Cn)의 커플링 동작에 의해, 셀트랜지스터(5100-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. PN 다이오드(D1)는 역방향 바이어스가 인가됨에 따라 개방(open)되며, 제2 커플링커패시터(Cp)에 의한 커플링 동작은 수행되지 않는다. 셀트랜지스터(5100-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도됨에 따라, 셀트랜지스터(5100-11)가 갖는 문턱전압의 크기에 따라 셀트랜지스터(5100-11)는 턴 온 되거나, 턴 오프 상태를 유지한다. 예컨대 셀트랜지스터(5100-11)가 프로그램된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(5100-11)는 턴 오프 상태를 유지한다. 반면에 셀트랜지스터(5100-11)가 이레이즈된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(5100-11)는 턴 온 된다. 셀트랜지스터(5100-11)는 턴 오프 상태를 유지하면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로(current path)가 형성되지 않는다. 반면에 셀트랜지스터(5100-11)는 턴 온 되면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로가 형성된다. 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 포지티브 리드 비트라인전압(+Vrb)의 전위차가 있으므로, 전류 경로를 통해 전류가 흐른다. 이와 같이 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이의 전류를 센싱함으로써 선택단위셀(6110)의 셀트랜지스터(5100-11)의 상태를 판독할 수 있다.
선택단위셀(6110)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(6120)의 경우, 제2 리드/이레이즈 워드라인(WL_RE2)에 0V가 인가됨에 따라, 비선택 단위셀(6120)의 셀트랜지스터(5100-12) 및 선택트랜지스터(5200-12)는 모두 턴 오프 상태를 유지한다. 따라서 비선택 단위셀(6120)에 의한 제1 비트라인(BL1) 및 제1 소스라인(SL1) 사이의 전류 경로는 형성되지 않으며, 선택단위셀(6110)의 리드 동작에 영향을 주지 않는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
도 2는 본 개시의 일 예에 따른 불휘발성 메모리 셀의 레이아웃도이다. 그리고 도 3 내지 도 5는 각각 도 2의 선 I-I', 선 II-II', 및 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 2 내지 도 5를 참조하면, 기판(102)의 상부영역에 P형 반도체영역, 예컨대 P형 웰영역(104)이 배치된다. 기판(102) 상부영역에는 제1 액티브영역(111) 및 제2 액티브영역(112)을 한정하는 트랜치 소자분리층(106)이 배치된다. 제1 액티브영역(111) 및 제2 액티브영역(112)은 모두 P형 웰영역(104) 내에 배치된다. 제1 액티브영역(111)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제2 액티브영역(112)은 박스 형태의 평면 형상을 가질 수 있다. 제2 액티브영역(112)은, 제1 방향을 따라 제1 액티브영역(111)과 일정 간격 이격되도록 배치된다.
제1 액티브영역(111)에는 N+형 제1 접합영역(131), N+형 제2 접합영역(132), 및 N+형 제3 접합영역(133)이 제1 방향을 따라 상호 이격되도록 배치된다. 일 예에서, N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은, 각각 드레인영역 및 소스영역일 수 있다. N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은 제1 액티브영역(111)의 양 가장자리 부분에 배치된다. N+형 제2 접합영역(132)은 N+형 제1 접합영역(131)과 N+형 제3 접합영역(133) 사이에 배치된다. N+형 제2 접합영역(132)은, 제1 방향을 따라 제1 채널영역(141)에 의해 N+형 제1 접합영역(131)과 이격된다. N+형 제2 접합영역(132)은, 제1 방향을 따라 제2 채널영역(142)에 의해 N+형 제3 접합영역(133)과 이격된다. 제2 액티브영역(112)에는 P+형 컨택영역(134)이 배치된다. N+형 제1 접합영역(131) 및 N+형 제3 접합영역(133)은, 각각 비트라인(BL) 및 소스라인(SL)에 결합된다. P+형 컨택영역(134)은 그라운드에 결합된다.
플로팅게이트층(152) 및 선택게이트층(162)이 제1 액티브영역(111)과 교차하도록 배치된다. 플로팅게이트층(152) 및 선택게이트층(162)은, 각각 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 플로팅게이트층(152) 및 선택게이트층(162)은 제1 방향을 따라 일정 간격 이격된다. 플로팅게이트층(152)은 제1 액티브영역(111)의 제1 채널영역(141)과 중첩된다. 선택게이트층(162)은 제1 액티브영역(111)의 제2 채널영역(142)과 중첩된다. 플로팅게이트층(152) 및 제1 채널영역(141) 사이에는 제1 게이트절연층(151)이 배치된다. 선택게이트층(162) 및 제2 채널영역(142) 사이에는 제2 게이트절연층(161)이 배치된다. 플로팅게이트층(152)은 직접적인 전기적 결합 없이 고립된 플로팅 상태를 갖는다. 반면에 선택게이트층(162)은 워드라인(WL)에 결합된다. 플로팅게이트층(152) 및 선택게이트층(162)은, 단일층의 폴리실리콘층으로 구성되는 싱글 폴리 구조로 구성된다. 플로팅게이트층(152) 및 선택게이트층(162) 사이의 간격은, 제2 방향을 따라 실질적으로 일정할 수 있다. 플로팅게이트층(152) 및 선택게이트층(162) 사이에는 유전체층(170)이 배치된다.
선택게이트층(162)은, 제2 방향을 따라 구분되는 N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)을 포함할 수 있다. N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)의 경계는 제1 액티브영역(111)으로부터 일정 간격 이격된 트랜치 소자분리층(106) 위에 위치한다. 이 경계로부터 제2 채널영역(142) 위로 연장하도록 N+형 선택게이트층(162N)이 배치된다. 이 경계로부터 N+형 선택게이트층(162N)의 반대편 방향으로 연장하도록 P+형 선택게이트층(162P)이 배치된다. 따라서, N+형 선택게이트층(162N)은 제1 액티브영역(111)을 교차하여 제2 채널영역(142)과 중첩하고, P+형 선택게이트층(162P)은 제1 액티브영역(111)과 중첩하지 않고 트랜치 소자분리층(106) 위에 위치한다. 도 5에 나타낸 바와 같이, 제2 방향으로의 N+형 선택게이트층(162N)의 제1 길이(L1)는, 제2 방향으로의 P+형 선택게이트층(162P)의 제2 길이(L2)보다 크다. N+형 선택게이트층(162N)은 워드라인(WL)에 결합된다. 따라서 P+형 선택게이트층(162P)은, N+형 선택게이트층(162N)을 통해서만 워드라인(WL)에 연결될 수 있다. N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)은 PN 다이오드(D1)를 구성한다. P+형 선택게이트층(162P) 및 N+형 선택게이트층(162N)은, 각각 PN 다이오드(D1)의 애노드 및 캐소드에 해당한다. 따라서 워드라인(WL)을 통해 포지티브 바이어스가 인가되면, 역방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(162P)에는 바이어스가 인가되지 않고, N+형 선택게이트층(162N)에만 바이어스가 인가된다. 반면에 워드라인(WL)을 통해 네가티브 바이어스가 인가되면, 순방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(162P) 및 N+형 선택게이트층(162P) 모두에 바이어스가 인가된다.
플로팅게이트층(152)은, 제1 플로팅게이트층(152A) 및 제2 플로팅게이트층(152B)을 포함할 수 있다. 유전체층(170)은, 제1 유전체층(170A) 및 제2 유전체층(170B)을 포함할 수 있다. 제1 플로팅게이트층(152A) 및 제1 유전체층(170A)은, N+형 선택게이트층(162N)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 제2 플로팅게이트층(152B) 및 제2 유전체층(170B)은, P+형 선택게이트층(162P)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 따라서 제1 플로팅게이트층(152A) 및 제2 플로팅게이트층(152B)의 경계선과, 제1 유전체층(170A) 및 제2 유전체층(170B)의 경계선은, N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P)의 경계선으로부터 연장되는 선과 일치한다. 제1 플로팅게이트층(152A), 제1 유전체층(170A), 및 N+형 선택게이트층(162N)의 수평적 적층 구조는 제1 커플링커패시터(Cn)를 구성한다. 제2 플로팅게이트층(152B), 제2 유전체층(170B), 및 P+형 선택게이트층(162P)의 수평적 적층 구조는 제2 커플링커패시터(Cp)를 구성한다. 이에 따라 플로팅게이트층(152), 유전체층(170), 및 선택게이트층(162)의 수평적 적층 구조로 구성되는 전체 커패시터는, 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)로 구성된다.
본 예에 따른 불휘발성 메모리셀(100)은, 도 1의 등가회로(200)를 구현하기 위한 하나의 예일 수 있다. N+형 제1 접합영역(131), N+형 제2 접합영역(132), 제1 채널영역(141), 제1 게이트절연층(151), 및 플로팅게이트층(152)은, 도 1의 등가회로에서 셀트랜지스터(210)를 구성할 수 있다. N+형 제1 접합영역(131) 및 N+형 제2 접합영역(132)은, 각각 셀트랜지스터(210)의 드레인단자(D) 및 접합단자(J)에 대응될 수 있다. 플로팅게이트층(152)은, 도 1의 등가회로에서 셀트랜지스터(210)의 플로팅게이트(FG)에 대응될 수 있다. N+형 제2 접합영역(132), N+형 제3 접합영역(133), 제2 채널영역(142), 제2 게이트절연층(161), 및 선택게이트층(162)은, 도 1의 등가회로에서 선택트랜지스터(220)를 구성할 수 있다. N+형 제3 접합영역(133)은, 선택트랜지스터(220)의 소스단자(S)에 대응될 수 있다. 선택게이트층(162)은, 도 1의 등가회로에서 선택트랜지스터(220)의 선택게이트단자(SG)에 대응될 수 있다.
도 6은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다. 그리고 도 7은 도 6의 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 도 6에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 프로그램 동작은 핫 일렉트론 인젝션(HEI; Hot Electron Injection) 메커니즘에 의해 이루어질 수 있다. 먼저 도 6을 참조하면, 불휘발성 메모리 셀(도 2 내지 도 5의 100)에 대한 프로그램 동작을 위해, 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가하고, 비트라인(BL)에 포지티브 프로그램 비트라인전압(+Vpb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 일 예에서, 포지티브 프로그램전압(+Vpp) 및 포지티브 프로그램 비트라인전압(+Vpb)은, 각각 대략 +9V 및 +4.5V일 수 있다. 워드라인(WL)을 통해 인가되는 포지티브 프로그램전압(+Vpp)에 의해, 제2 N+형 접합영역(132) 및 제3 N+형 접합영역(133) 사이의 제2 채널영역(142)에는 반전층(182)이 형성되고, 선택트랜지스터(220)는 턴 온(turn on)된다. 이에 따라 제2 N+형 접합영역(132)에는 소스라인(SL)에 인가되는 0V가 유도된다.
도 7에 나타낸 바와 같이, 워드라인(WL)으로부터 포지티브 프로그램전압(+Vpp)이 N+형 선택게이트층(162N)에 인가됨에 따라, PN 다이오드(D1)는 역방향 바이어스가 인가되어 개방(open)된다. 따라서 워드라인(WL)으로부터의 포지티브 프로그램전압(+Vpp)은 N+형 선택게이트층(162N)에만 인가될 뿐, P+형 선택게이트층(162P)에는 인가되지 않는다. P+형 선택게이트층(162P)에 바이어스가 인가되지 않음에 따라, 제2 플로팅게이트층(152B), 제2 유전체층(170B), 및 P+형 선택게이트층(162P)으로 구성되는 제2 커플링커패시터(Cp)는 플로팅게이트층(152) 및 선택게이트층(162) 사이의 전기적인 커플링에 영향을 주지 않는다. 따라서 프로그램 동작 동안, 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 도면에서 박스(310)로 나타낸 바와 같이, 제1 플로팅게이트층(152A), 제1 유전체층(170A), 및 N+형 선택게이트층(162N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 즉, 플로팅게이트층(152)으로 유도되는 커플링 바이어스의 크기는, 포지티브 프로그램전압(+Vpp)의 크기와 제2 커플링커패시터(Cp)를 배제시킨 제1 커플링커패시터(Cn)와 관련한 셀 커플링 비율에 의해 정해진다.
다시 도 6을 참조하면, 프로그램 동작을 위한 비어어스 조건 하에서 플로팅게이트층(152)에 포지티브 커플링 프로그램전압(+Vc1)이 유도됨에 따라, 제1 N+형 접합영역(131) 및 제2 N+형 접합영역(132) 사이의 제1 채널영역(141)에는 반전층(181)이 형성된다. 이에 따라 제1 접합영역(131)에 인접하는 반전층(181) 내에 핫 일렉트론들(hot electrons)이 발생된다. 이 핫 일렉트론들은 포지티브 커플링 프로그램전압(+Vc1)에 의한 수직 전계에 의해 제1 게이트절연층(151)을 통과하여 플로팅게이트층(152)으로 주입된다. 플로팅게이트층(152)으로 핫 일렉트론들이 주입됨에 따라, 불휘발성 메모리 셀(100)은 프로그램 상태가 되며, 셀 트랜지스터(210)의 문턱전압값은 프로그램되기 전보다 높아진다.
도 8은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다. 그리고 도 9는 도 8에 도시된 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 도 8에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 메커니즘에 의해 이루어질 수 있다. 먼저 도 8을 참조하면, 불휘발성 메모리 셀(도 2 내지 도 5의 100)에 대한 이레이즈 동작을 위해, 워드라인(WL)에 네가티브 이레이즈전압(-Vee)을 인가하고, 비트라인(BL)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 일 예에서, 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈 비트라인전압(+Veb)은, 각각 대략 -9V 및 +6V일 수 있다. 워드라인(WL)을 통해 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 선택트랜지스터(220)는 턴 오프 상태를 유지한다. 따라서 제2 N+형 접합영역(132)은 플로팅 상태를 유지한다.
도 9에 나타낸 바와 같이, 워드라인(WL)으로부터 네가티브 이레이즈전압(-Vee)이 N+형 선택게이트층(162N)에 인가됨에 따라, PN 다이오드(D1)는 순방향 바이어스가 인가되어 단락(short)된다. 따라서 워드라인(WL)으로부터의 네가티브 이레이즈전압(-Vee)은 N+형 선택게이트층(162N) 및 P+형 선택게이트층(162P) 모두에 인가된다. 따라서 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 도면에서 박스(310)로 나타낸 바와 같이, 제1 플로팅게이트층(152A), 제1 유전체층(170A), 및 N+형 선택게이트층(162N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 또한 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 도면에서 박스(320)로 나타낸 바와 같이, 제2 플로팅게이트층(152B), 제2 유전체층(170B), 및 P+형 선택게이트층(162P)으로 구성되는 제2 커플링커패시터(Cp)는 커플링 동작에 의해서도 이루어진다. 즉, 플로팅게이트층(152)으로 유도되는 커플링 바이어스의 크기는, 네가티브 이레이즈전압(-Vee)의 크기와 제1 커플링커패시터(Cn)의 커플링 비 및 제2 커플링커패시터(Cp)의 커플링 비에 의해 정해진다.
다시 도 8을 참조하면, 이레이즈 동작을 위한 바이어스 조건 하에서 플로팅게이트층(152)에 네가티브 커플링 이레이즈전압(-Vc2)이 유도됨에 따라 제1 채널영역(141)에는 반전층이 형성되지 않는다. 제1 N+형 접합영역(131)에 비트라인(BL)으로부터의 포지티브 이레이즈 비트라인전압(+Veb)이 인가됨에 따라, 제1 채널영역(141)과 N+형 제1 접합영역(131) 사이의 접합으로부터 디플리션이 발생된다. 이에 따라 에너지 밴드갭보다 큰 에너지 밴드 구부러짐(energy band bending)이 발생되어, 플로팅게이트층(152) 내의 전자들은 제1 게이트절연층(151)을 통과하여 제1 N+형 접합영역(131)으로 터널링된다. 플로팅게이트층(152) 내의 전자들이 터널링됨에 따라, 불휘발성 메모리 셀은 이레이즈 상태가 되며, 제1 채널영역(141)에서의 문턱전압값은 이레이즈되기 전보다 낮아진다.
도 10은 본 개시의 일 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다. 도 10에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10을 참조하면, 불휘발성 메모리 셀에 대한 리드 동작을 위해, 워드라인(WL)에 포지티브 리드전압(+Vrr)을 인가하고, 비트라인(BL)에 포지티브 리드 비트라인전압(+Vrb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 포지티브 리드전압(+Vrr)은, 프로그램 상태에서 셀트랜지스터(210)의 제1 채널영역(141)에서의 문턱전압 크기와, 이레이즈 상태에서 셀트랜지스터(210)의 제1 채널영역(141)에서의 문턱전압 크기의 사이값을 갖는다. 일 예에서, 포지티브 리드전압(+Vrr) 및 포지티브 리드 비트라인전압(+Vrb)은, 각각 대략 +4V 및 +1V일 수 있다. 워드라인(WL)을 통해 인가되는 포지티브 리드전압(+Vrr)에 의해, 제2 N+형 접합영역(132) 및 제3 N+형 접합영역(133) 사이의 제2 채널영역(142)에는 반전층(182)이 형성되고, 선택트랜지스터(220)는 턴 온된다. 이에 따라 제2 N+형 접합영역(132)에는 소스라인(SL)에 인가되는 0V가 유도된다.
워드라인(WL)으로부터 포지티브 리드전압(+Vrr)이 N+형 선택게이트층(162N)에 인가됨에 따라, 도 7을 참조하여 설명한 바와 같이, 워드라인(WL)으로부터의 포지티브 리드전압(+Vrr)은 N+형 선택게이트층(162N)에만 인가된다. 따라서 플로팅게이트층(152)으로의 커플링 바이어스 유도는, 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 즉, 플로팅게이트층(152)으로 유도되는 커플링 바이어스의 크기는, 포지티브 리드전압(+Vrr)의 크기와 제1 커플링커패시터(Cn)의 커플링 비에 의해 정해진다. 상기한 리드 동작을 위한 바이어스 조건 하에서 플로팅게이트층(152)에 포지티브 커플링 리드전압(+Vc3)이 유도되면, 제1 채널영역(141)이 갖는 문턱전압값에 따라 제1 채널영역(141)이 반전층이 생기거나, 또는 생기지 않는다. 예컨대 문턱전압값이 높아진 프로그램 상태에서, 플로팅게이트층(152)에 포지티브 커플링 리드전압(+Vc3)이 인가되더라도 제1 채널영역(141)에는 반전층이 형성되지 않는다. 따라서 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐르지 않는다. 반면에 문턱전압값이 낮아진 이레이즈 상태에서는, 플로팅게이트층(152)에 포지티브 커플링 리드전압(+Vc3)가 인가됨에 따라, 제1 채널영역(141)에는 반전층(181)이 형성된다. 따라서 포지티브 리드 비트라인전압(+Vrb) 및 0V 각각 인가되는 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐른다. 이와 같이 비트라인(BL)과 소스라인(SL) 사이의 전류 흐름을 센싱(sensing)함으로써 불휘발성 메모리 셀의 상태(status)를 판독할 수 있다.
도 11은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다. 본 예에 따른 불휘발성 메모리 셀 어레이(400)는, 단위셀들 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 도 11을 참조하면, P형 웰영역(404) 내에 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)이 배치된다. P형 웰영역(404)은 모든 단위셀들에 의해 공유될 수 있다. P형 웰영역(404)은 불휘발성 메모리 셀 어레이(400)의 프로그램 동작, 이레이즈 동작 및 리드 동작 동안 접지될 수 있다. 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)은, 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 배치된다. 비록 도면에 나타내지는 않았지만, 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)은 트랜치 소자분리층에 의해 한정될 수 있다. 제1 액티브영역(411-10)은, 제1 행을 구성하는 단위셀들에 의해 공유되며, 제2 액티브영역(411-20)은, 제2 행을 구성하는 단위셀들에 의해 공유된다.
복수개의 선택게이트층(462)들이, 제1 방향을 따라 상호 이격되도록 배치된다. 선택게이트층들(462)의 각각은, 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면구조를 갖는다. 이에 따라 선택게이트층들(462)의 각각은 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)과 교차한다. 선택게이트층들(462)의 각각은 어느 하나의 열들을 구성하는 단위셀들에 결합된다. 선택게이트층들(462)의 각각은, N+형으로 도핑된 N+형 선택게이트층(462N)들과 P+형으로 도핑된 P+형 선택게이트층(462P)이 제2 방향을 따라 교대로 배치되어 구성된다. N+형 선택게이트층(462N)들 중 하나는 제1 액티브영역(411-10)에 중첩되고, 다른 하나는 제2 액티브영역(411-20)과 중첩된다. 제1 액티브영역(411-10)에 중첩되는 N+형 선택게이트층들(462N)은,각각 제1 행을 구성하는 단위셀들에 결합된다. 이와 마찬가지로 제2 액티브영역(411-20)에 중첩되는 N+형 선택게이트층들(462N)은, 각각 제2 행을 구성하는 단위셀들에 결합된다. 각 선택게이트층(462)에 있어서, P+형 선택게이트층(462P)은, N+형 선택게이트층(462N)들 사이에 배치되며, 따라서 제1 액티브영역(411-10) 및 제2 액티브영역(411-20)과 중첩되지 않는다. 각 열에 있어서, P+형 선택게이트층(462P)은 제1 행 내의 단위셀과 제2 행 내의 단위셀에 공통으로 결합된다. 각 선택게이트층(462)에 있어서, N+형 선택게이트층(462N) 및 P+형 선택게이트층(462P)은 PN 다이오드를 구성할 수 있다. 각 열 내에 배치된 N+형 선택게이트층(462N)들은 컨택들을 통해 워드라인들(WL1-WL4) 중 어느 하나에 공통으로 결합된다.
복수개의 제1 플로팅게이트층(452-1)이 제1 행 내에서 제1 방향으로 상호 이격되도록 배열되고 복수의 제2 플로팅게이트층(452-2)들이 제2 행 내에서 제1 방향을 따라 상호 이격되도록 배치된다. 각 열 내에 배치된 제1 플로팅게이트층(452-1)과 제2 플로팅게이트층(452-2)은, 제2 방향을 따라 상호 이격된다. 제1 플로팅게이트층(452-1)은 제1 액티브영역(411-10)과 교차하면서 선택게이트층(462)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제1 행에 배열된 단위셀들의 각각에 있어서, 제1 플로팅게이트층(452-1) 및 선택게이트층(462) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다. 제2 플로팅게이트층(452-2)은 제2 액티브영역(411-20)과 교차하면서 선택게이트층(462)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제2 행에 배열된 단위셀들의 각각에 있어서, 제2 플로팅게이트층(452-2) 및 선택게이트층(462) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다.
단위셀들의 각각은 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치된 제1 N+형 접합영역(431), 제2 N+형 접합영역(432), 및 제3 N+형 접합영역(433)을 포함한다. 제2 N+형 접합영역(432)은 선택게이트층(462) 및 제1 플로팅게이트층(452-1) (또는 제2 플로팅게이트층(452-2)) 사이의 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치된다. 제1 N+형 접합영역(431)은 제2 N+형 접합영역(432)의 반대편인 제1 플로팅게이트층(452-1) (또는 제2 플로팅게이트층(452-2))의 일 측면에 인접한 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치되고, 제3 N+형 접합영역(433)은 제2 N+형 접합영역(432)의 반대편인 선택게이트층(462)의 일 측면에 인접한 제1 액티브영역(411-10) (또는 제2 액티브영역(411-20)) 내에 배치된다. 제1 액티브영역(411-10) 내의 제1 및 제3 N+형 접합영역들(431, 433)은 각각 제1 비트라인(BL1) 및 제1 소스라인(SL1)에 결합된다. 제2 액티브영역(411-20) 내의 제1 N+형 접합영역(431) 및 제3 N+형 접합영역(433)은 각각 제2 비트라인(BL2) 및 제2 소스라인(SL2)에 결합된다.
도 12는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다. 도 12를 참조하면, 본 예에 따른 불휘발성 메모리 셀 어레이의 등가회로(500)는, 단위셀(611-614, 621-624)들 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 행들은 비트라인들(BL1, BL2) 또는 소스라인들(SL1, SL2)에 의해 구분될 수 있다. 열들은 워드라인들(WL1-WL4)에 의해 구분될 수 있다. 복수개의 단위셀들(611-614, 621-624)은 동일한 구성을 갖는다. 예컨대 제1 행 및 제1 열의 단위셀(611)은, 셀트랜지스터(510-11) 및 선택트랜지스터(520-11)를 갖는다. 셀트랜지스터(510-11) 및 선택트랜지스터(520-11)는 N채널형 모스트랜지스터로 구성될 수 있다. 셀트랜지스터(510-11)는, 플로팅게이트(FG), 접합단자(J), 및 드레인단자(D)를 갖는다. 선택트랜지스터(520-11)는, 선택게이트단자(SG), 접합단자(J), 및 소스단자(S)를 갖는다. 소스단자(S) 및 드레인단자(D)는 각각 제1 소스라인(SL1) 및 제1 비트라인(BL1)에 결합된다. 접합단자(J)는 플로팅 상태를 갖는다. 선택게이트단자(SG)는 제1 워드라인(WL1)에 결합된다. 플로팅게이트(FG) 및 선택게이트단자(SG) 사이에는 제1 커플링커패시터(Cn)와 제2 커플링커패시터(Cp)가 병렬로 배치된다. 선택게이트단자(SG)와 제2 커플링커패시터(Cp) 사이에는 PN 다이오드(D1)가 배치된다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 제2 커플링커패시터(Cp) 및 선택게이트단자(SG)에 결합된다.
제1 행을 구성하는 단위셀들(611-614)의 소스단자들(S)은 제1 소스라인(SL1)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(611-614)의 드레인단자들(D)은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(621-624) 각각의 소스단자(S)는 제2 소스라인(SL2)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(621-624) 각각의 드레인단자(D)는 제2 비트라인(BL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(611, 621)의 선택게이트단자들(SG)은 제1 워드라인(WL1)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(612, 622)의 선택게이트단자들(SG)은 제2 워드라인(WL2)에 공통으로 결합된다. 제3 열을 구성하는 단위셀들(613, 623)의 선택게이트단자들(SG)은 제3 워드라인(WL3)에 공통으로 결합된다. 제4 열을 구성하는 단위셀들(614, 624)의 선택게이트단자들(SG)은 제4 워드라인(WL4)에 공통으로 결합된다.
도 13은 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 13에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 13을 참조하면, 제1 행 및 제1 열의 선택단위셀(611)을 프로그램하기 위해, 선택단위셀(611)에 결합되는 제1 워드라인(WL1)에 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 워드라인들(WL2-WL4)에는 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(611)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 프로그램 비트라인전압(+Vpb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 워드라인(WL1)으로부터의 포지티브 프로그램전압(+Vpp)은 선택트랜지스터(520-11)의 선택게이트단자(SG)에 인가되어 선택트랜지스터(520-11)를 턴 온 시킨다. 선택트랜지스터(520-11)의 선택게이트단자(SG)에 인가된 포지티브 프로그램전압(+Vpp)은, 제1 워드라인(WL1) 및 플로팅게이트(FG) 사이의 제1 커플링커패시터(Cn)의 커플링 동작에 의해, 셀트랜지스터(510-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도되도록 한다. 이 경우, 선택단위셀(611)의 PN 다이오드(D1)는 역방향 바이어스가 인가됨에 따라 개방(open)된다. 이와 같은 바이어스 조건에서 셀트랜지스터(510-11)는 핫 일렉트론 인젝션(HEI) 메커니즘에 의해 프로그램된다.
선택단위셀(611)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(612)의 경우, 제2 워드라인(WL2)에 0V가 인가되어 선택트랜지스터(520-12)가 턴 오프 상태를 유지하고, 셀트랜지스터(510-12)의 플로팅게이트(FG)에는 대략 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 11을 참조하여 설명한 바와 같이 접지되기 때문이다. 따라서 비선택 단위셀(612)은 프로그램 금지된다. 선택단위셀(611)과 제1 워드라인(WL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(621)의 경우, 제1 워드라인(WL1)에 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, 셀트랜지스터(510-21)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. 이에 따라 셀트랜지스터(510-21) 및 선택트랜지스터(520-21) 모두 턴 온 된다. 그러나 제2 비트라인(BL2)과 제2 소스라인(SL2) 사이에 전위차가 없으므로 핫 일렉트론이 발생되지 않으며, 따라서 비선택 단위셀(621)은 프로그램 금지된다.
도 14는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 14에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 14를 참조하면, 제1 행 및 제1 열의 선택단위셀(611)을 이레이즈하기 위해, 선택단위셀(611)에 결합되는 제1 워드라인(WL1)에 네가티브 이레이즈전압(-Vee)을 인가하고, 나머지 워드라인들(WL2-WL4)에는 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(611)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 이레이즈 비트라인전압(+Veb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 워드라인(WL1)으로부터 선택트랜지스터(520-11)의 선택게이트단자(SG)로 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, PN 다이오드(D1)에는 순방향 바이어스가 인가되고, 이에 따라 단락(short)된다. 따라서 프로그램 동작과는 다르게 제1 커플링커패시터(Cn)의 커플링 동작 외에도 제2 커플링커패시터(Cp)의 커플링 동작이 함께 이루어져서, 셀트랜지스터(510-11)의 플로팅게이트(FG)에는 네가티브 커플링전압이 유도된다. 플로팅게이트(FG)의 네가티브 커플링전압과 제1 비트라인(BL1)에 인가되는 포지티브 이레이즈 비트라인전압(+Veb)의 전위차에 의해, 셀트랜지스터(510-11)는 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 이레이즈된다.
선택단위셀(611)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(612)의 경우, 제2 워드라인(WL2)에 0V가 인가되어 선택트랜지스터(520-12)가 턴 오프 상태를 유지한다. 따라서 셀트랜지스터(510-12)의 플로팅게이트(FG)에는 대략 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 11을 참조하여 설명된 바와 같이 접지되기 때문이다. 따라서 셀트랜지스터(510-12)의 플로팅게이트(FG)와 제1 비트라인(BL1) 사이에는 포지티브 이레이즈 비트라인전압(+Veb)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(510-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(612)은 이레이즈되지 않는다. 선택단위셀(611)과 제1 워드라인(WL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(621)의 경우, 제1 워드라인(WL1)에 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 셀트랜지스터(510-21)의 플로팅게이트(FG)에 네가티브 커플링전압이 유도된다. 그러나 제2 비트라인(BL2)에 0V가 인가됨에 따라, 셀트랜지스터(510-12)의 플로팅게이트(FG)와 제2 비트라인(BL2) 사이에는 네가티브 이레이즈전압(-Vee)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(510-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(621)은 이레이즈되지 않는다.
비록 본 예에서는 특정 단위셀, 예컨대 제1 행 및 제1 열의 단위셀(611)을 선택적으로 이레이즈시키는 것을 예로 들었지만, 필요한 경우 모든 단위셀들에 대해 일괄적으로 이레이즈 동작을 수행할 수 있다. 이를 위해, 모든 워드라인들(WL1-WL4)에 네가티브 이레이즈전압(-Vee)을 인가하고, 모든 비트라인들(BL1, BL2)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 모든 소스라인들(SL1, SL2)에는 그라운드 전압, 예컨대 0V를 인가한다. 이와 같은 바이어스 조건에 의해, 모든 단위셀들의 셀트랜지스터들은 위에서 설명한 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 일괄적으로 이레이즈될 수 있다.
도 15는 본 개시의 일 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 15에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 15를 참조하면, 제1 행 및 제1 열의 선택단위셀(611)을 리드하기 위해, 선택단위셀(611)에 결합되는 제1 워드라인(WL1)에 포지티브 리드전압(+Vrr)을 인가하고, 나머지 워드라인들(WL2-WL4)에는 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(611)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 리드 비트라인전압(+Vrb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다.
제1 워드라인(WL1)에 포지티브 리드전압(+Vrr)이 인가됨에 따라, 선택트랜지스터(520-11)가 턴 온 되고, 제1 커플링커패시터(Cn)의 커플링 동작에 의해 셀트랜지스터(510-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. PN 다이오드(D1)는 역방향 바이어스가 인가됨에 따라 개방(open)되며, 제2 커플링커패시터(Cp)에 의한 커플링 동작은 수행되지 않는다. 셀트랜지스터(510-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도됨에 따라, 셀트랜지스터(510-11)가 갖는 문턱전압의 크기에 따라 셀트랜지스터(510-11)는 턴 온 되거나, 턴 오프 상태를 유지한다. 예컨대, 셀트랜지스터(510-11)가 프로그램된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(510-11)는 턴 오프 상태를 유지한다. 반면에 셀트랜지스터(510-11)가 이레이즈된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(510-11)는 턴 온 된다. 셀트랜지스터(510-11)는 턴 오프 상태를 유지하면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로(current path)가 형성되지 않는다. 반면에 셀트랜지스터(510-11)는 턴 온 되면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로가 형성된다. 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 포지티브 리드 비트라인전압(+Vrb)의 전위차가 있으므로, 전류 경로를 통해 전류가 흐른다. 이와 같이 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이의 전류를 센싱함으로써 선택단위셀(611)의 셀트랜지스터(510-11)의 상태를 판독할 수 있다.
선택단위셀(611)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(612)의 경우, 제2 워드라인(WL2)에 0V가 인가됨에 따라, 비선택 단위셀(612)의 셀트랜지스터(510-12) 및 선택트랜지스터(520-12)는 모두 턴 오프 상태를 유지한다. 따라서 비선택 단위셀(612)에 의한 제1 비트라인(BL1) 및 제1 소스라인(SL1) 사이의 전류 경로는 형성되지 않으며, 선택단위셀(611)의 리드 동작에 영향을 주지 않는다.
도 16은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 등가회로도이다. 도 16을 참조하면, 불휘발성 메모리 셀의 등가회로(2000)는, 셀트랜지스터(2100)와 선택트랜지스터(2200)로 구성된다. 일 예에서, 셀트랜지스터(2100) 및 선택트랜지스터(2200)는 모두 N채널형 모스트랜지스터 구조로 구성될 수 있다. 셀트랜지스터(2100)는, 플로팅게이트(FG)와, 비트라인(BL)에 결합되는 드레인단자(D)를 갖는다. 선택트랜지스터(2200)는, 리드/이레이즈 워드라인(WL_RE) 및 프로그램 워드라인(WL_P)에 결합되는 선택게이트단자(SG)와, 소스라인(SL)에 결합되는 소스단자(S)를 갖는다. 리드/이레이즈 워드라인(WL_RE)은 선택게이트단자(SG)에 직접 결합되지만, 프로그램 워드라인(WL_P)은 PN 다이오드(D1)을 통해 결합된다. 셀트랜지스터(2100)와 선택트랜지스터(2200)에 의해 공유되는 접합단자(J)는, 셀트랜지스터(2100)의 소스단자 및 선택트랜지스터(2200)의 드레인단자에 해당한다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제1 연결라인(2310)에는 제1 커플링커패시터(Cn)가 배치된다. 선택게이트단자(SG)와 플로팅게이트(FG) 사이의 제2 연결라인(2320)에는 PN 다이오드(D1) 및 제2 커플링커패시터(Cp)가 배치된다. 제1 연결라인(2310) 및 제2 연결라인(2320)은, 상호 병렬 연결 관계를 갖는다. 따라서 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)도 병렬 연결 관계를 갖는다. 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)는 서로 다른 크기의 커패시턴스를 가질 수 있다. 제1 커플링커패시터(Cn)는 제2 커플링커패시터(Cp)보다 상대적으로 큰 커패시턴스를 가질 수 있다. PN 다이오드(D1)의 애노드는 제2 커플링 커패시터(Cp) 및 프로그램 워드라인(WL_P)에 결합된다. PN 다이오드(D1)의 캐소드는, 리드/이레이즈 워드라인(WL_RE)에 결합된다.
리드/이레이즈 워드라인(WL_RE)을 통해 일정 크기의 포지티브 바이어스를 인가하면, PN 다이오드(D1)에는 역방향 바이어스가 인가되며, 제2 연결라인(2320)은 개방(open)된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 커플링 바이어스의 크기는, 제2 커플링커패시터(Cp)을 배제시키고 제1 커플링커패시터(Cn)와 관련한 제1 커플링 비에 의해 영향을 받는다. 반면에, 프로그램 워드라인(WL_P)을 통해 일정 크기의 포지티브 바이어스를 인가하거나, 또는 리드/이레이즈 워드라인(WL_RE)을 통해 일정 크기의 네가티브 바이어스를 인가하면, PN 다이오드(D1)에는 순방향 바이어스가 인가되며, 제2 연결라인(2320)은 단락(short)된다. 따라서 플로팅게이트(FG)에는 제1 커플링커패시터(Cn)의 커플링 동작 외에도, 제2 커플링커패시터(Cp)의 커플링 동작에 의한 일정 크기의 커플링 바이어스가 유도된다. 이때 커플링 바이어스의 크기는, 제1 커플링커패시터(Cn)의 제1 커플링 비와 제2 커플링커패시터(Cp)의 제2 커플링 비에 의해 영향을 받는다.
본 예에 따른 불휘발성 메모리 셀에 있어서, 프로그램 및 이레이즈 동작시와 리드 동작시에 서로 다른 커플링 비가 적용된다. 셀트랜지스터(2100) 및 선택트랜지스터(2200)가 모두 N채널형 모스트랜지스터 구조로 구성됨에 따라, 프로그램 동작 및 리드 동작은, 각각 프로그램 워드라인(WL_P) 및 리드/이레이즈 워드라인(WL_RE)에 포지티브 바이어스가 인가됨으로써 수행된다. 반면에 이레이즈 동작은 리드/이레이즈 워드라인(WL_RE)에 네가티브 바이어스가 인가됨으로써 수행된다. 이와 같은 동작 과정에서 프로그램 및 이레이즈 동작시와, 리드 동작시에 셀트랜지스터(2100)의 플로팅게이트(FG)에 유도되는 커플링 바이어스의 크기는, 다른 커플링 비가 적용되어 결정된다. 특히 프로그램 동작 및 이레이즈 동작시 제1 커패시터(Cn) 및 제2 커패시터(Cp)의 커플링 동작이 함께 수행되므로, 셀 커플링 비율을 극대화시킬 수 있다. 반면에 리드 동작시에는 제1 커패시터(Cn)만으로 인한 커플링 동작에 따른 작은 커플링 비가 적용된다. 본 예에 따른 불휘발성 메모리 셀의 구성 및 여러 가지의 동작 설명은 아래에서 보다 상세하게 설명하기로 한다.
도 17은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 레이아웃도이다. 그리고 도 18 내지 도 20은 각각 도 17의 선 IV-IV', 선 V-V', 및 선 VI-VI'를 따라 절단하여 나타내 보인 단면도들이다. 도 17 내지 도 20을 참조하면, 기판(1020)의 상부영역에 P형 반도체영역, 예컨대 P형 웰영역(1040)이 배치된다. 기판(1020) 상부영역에는 제1 액티브영역(1110) 및 제2 액티브영역(1120)을 한정하는 트랜치 소자분리층(1060)이 배치된다. 제1 액티브영역(1110) 및 제2 액티브영역(1120)은 모두 P형 웰영역(1040) 내에 배치된다. 제1 액티브영역(1110)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제2 액티브영역(1120)은 박스 형태의 평면 형상을 가질 수 있다. 제2 액티브영역(1120)은, 제1 방향을 따라 제1 액티브영역(1110)과 일정 간격 이격되도록 배치된다.
제1 액티브영역(1110)에는 N+형 제1 접합영역(1310), N+형 제2 접합영역(1320), 및 N+형 제3 접합영역(1330)이 제1 방향을 따라 상호 이격되도록 배치된다. 일 예에서, N+형 제1 접합영역(1310) 및 N+형 제3 접합영역(1330)은, 각각 드레인영역 및 소스영역일 수 있다. N+형 제1 접합영역(1310) 및 N+형 제3 접합영역(1330)은 제1 액티브영역(1110)의 양 가장자리 부분에 배치된다. N+형 제2 접합영역(1320)은 N+형 제1 접합영역(1310)과 N+형 제3 접합영역(1330) 사이에 배치된다. N+형 제2 접합영역(1320)은, 제1 방향을 따라 제1 채널영역(1410)에 의해 N+형 제1 접합영역(1310)과 이격된다. N+형 제2 접합영역(1320)은, 제1 방향을 따라 제2 채널영역(1420)에 의해 N+형 제3 접합영역(1330)과 이격된다. 제2 액티브영역(1120)에는 P+형 컨택영역(1340)이 배치된다. N+형 제1 접합영역(1310) 및 N+형 제3 접합영역(1330)은, 각각 비트라인(BL) 및 소스라인(SL)에 결합된다. P+형 컨택영역(1340)은 그라운드에 결합된다.
플로팅게이트층(1520) 및 선택게이트층(1620)이 제1 액티브영역(1110)과 교차하도록 배치된다. 플로팅게이트층(1520) 및 선택게이트층(1620)은, 각각 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 플로팅게이트층(1520) 및 선택게이트층(1620)은 제1 방향을 따라 일정 간격 이격된다. 플로팅게이트층(1520)은 제1 액티브영역(1110)의 제1 채널영역(1410)과 중첩된다. 선택게이트층(1620)은 제1 액티브영역(1110)의 제2 채널영역(1420)과 중첩된다. 플로팅게이트층(1520) 하부에는 제1 게이트절연층(1510)이 배치된다. 선택게이트층(1620) 하부에는 제2 게이트절연층(1610)이 배치된다. 플로팅게이트층(1520)은 직접적인 전기적 결합 없이 고립된 플로팅 상태를 갖는다. 반면에 선택게이트층(1620)은 프로그램 워드라인(WL_P) 및 리드/이레이즈 워드라인(WL_RE)에 결합된다. 플로팅게이트층(1520) 및 선택게이트층(1620)은, 단일층의 폴리실리콘층으로 구성되는 싱글 폴리 구조로 구성된다. 상호 대향하는 플로팅게이트층(1520)의 일 측면 및 선택게이트층(1620)의 일 측면 사이의 간격은, 제2 방향을 따라 실질적으로 일정할 수 있다. 플로팅게이트층(1520) 및 선택게이트층(1620) 사이에는 유전체층(1700)이 배치된다.
선택게이트층(1620)은, 제2 방향을 따라 구분되는 N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P)을 포함할 수 있다. N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P)의 경계는 제1 액티브영역(1110)의 일 측면으로부터 일정 간격 이격된 트랜치 소자분리층(1060) 위에 위치한다. 이 경계로부터 제1 액티브영역(1110)과 중첩되는 영역에는 N+형 선택게이트층(1620N)이 배치된다. 이 경계로부터 제1 액티브영역(1110)과 중첩되지 않는 영역에는 P+형 선택게이트층(1620P)이 배치된다. 도 20에 나타낸 바와 같이, 플로팅게이트층(1520)과 중첩되는 제2 방향을 따라 측정되는 N+형 선택게이트층(1620N)의 제1 길이(L1)는, 플로팅게이트층(1520)과 중첩되는 제2 방향을 따라 측정되는 P+형 선택게이트층(1620P)의 제2 길이(L2)보다 크다. P+형 선택게이트층(1620P)은 프로그램 워드라인(WL_P)에 결합된다. N+형 선택게이트층(1620N)은 리드/이레이즈 워드라인(WL_RE)에 결합된다. P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620N)은 PN 다이오드(D1)를 구성한다. PN 다이오드(D1)의 애노드 및 캐소드는, 각각 P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620N)에 해당한다. 이에 따라 P+형 선택게이트층(1620P)은 프로그램 워드라인(WL_P)으로부터 일정 크기의 바이어스를 직접 인가받고, N+형 선택게이트층(1620N)은 리드/이레이즈 워드라인(WL_RE)으로부터 일정 크기의 바이어스를 직접 인가받는다. 리드/이레이즈 워드라인(WL_RE)을 통해 포지티브 바이어스가 인가되면, 역방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(1620P)에는 바이어스가 인가되지 않고, N+형 선택게이트층(1620N)에만 바이어스가 인가된다. 반면에 프로그램 워드라인(WL_P)을 통해 포지티브 바이어스가 인가되거나, 또는 리드/이레이즈 워드라인(WL_RE)을 통해 네가티브 바이어스가 인가되면, 순방향 바이어스 인가되는 PN 다이오드(D1)에 의해 P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620P) 모두에 바이어스가 인가된다.
플로팅게이트층(1520)은, 제1 플로팅게이트층(1520A) 및 제2 플로팅게이트층(1520B)을 포함할 수 있다. 유전체층(1700)은, 제1 유전체층(1700A) 및 제2 유전체층(1700B)을 포함할 수 있다. 제1 플로팅게이트층(1520A) 및 제1 유전체층(1700A)은, N+형 선택게이트층(1620N)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 제2 플로팅게이트층(1520B) 및 제2 유전체층(1700B)은, P+형 선택게이트층(1620P)과 제1 방향을 따라 중첩되는 부분으로 정의될 수 있다. 따라서 제1 플로팅게이트층(1520A) 및 제2 플로팅게이트층(1520B)의 경계선과, 제1 유전체층(1700A) 및 제2 유전체층(1700B)의 경계선은, N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P)의 경계선으로부터 연장되는 선과 일치한다. 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)의 수평적 적층 구조는 제1 커플링커패시터(Cn)를 구성한다. 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)의 수평적 적층 구조는 제2 커플링커패시터(Cp)를 구성한다. 이에 따라 플로팅게이트층(1520), 유전체층(1700), 및 선택게이트층(1620)의 수평적 적층 구조로 구성되는 전체 커패시터는, 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)로 구성된다.
본 예에 따른 불휘발성 메모리 셀(1000)은, 도 16의 불휘발성 메모리소자의 등가회로(2000)를 구현하기 위한 하나의 예일 수 있다. N+형 제1 접합영역(1310), N+형 제2 접합영역(1320), 제1 채널영역(1410), 제1 게이트절연층(1510), 및 플로팅게이트층(1520)은, 도 16의 등가회로에서 셀트랜지스터(2100)를 구성할 수 있다. N+형 제1 접합영역(1310) 및 N+형 제2 접합영역(1320)은, 각각 셀트랜지스터(2100)의 드레인단자(D) 및 접합단자(J)에 대응될 수 있다. 플로팅게이트층(1520)은, 도 16의 등가회로에서 셀트랜지스터(2100)의 플로팅게이트(FG)에 대응될 수 있다. N+형 제2 접합영역(1320), N+형 제3 접합영역(1330), 제2 채널영역(1420), 제2 게이트절연층(1610), 및 선택게이트층(1620)은, 도 16의 등가회로에서 선택트랜지스터(2200)를 구성할 수 있다. N+형 제3 접합영역(1330)은, 선택트랜지스터(2200)의 소스단자(S)에 대응될 수 있다. 선택게이트층(1620)은, 도 16의 등가회로에서 선택트랜지스터(2200)의 선택게이트단자(SG)에 대응될 수 있다.
도 21 및 도 22는 각각 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 도 17의 선 IV-IV' 및 선 V-V'을 따라 절단하여 나타내 보인 단면도들이다. 그리고 도 23은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 프로그램 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 본 예에 따른 프로그램 동작은 핫 일렉트론 인젝션(HEI; Hot Electron Injection) 메커니즘에 의해 이루어질 수 있다. 먼저 도 21 및 도 22를 참조하면, 불휘발성 메모리 셀에 대한 프로그램 동작을 위해, 프로그램 워드라인(WL_P)에 포지티브 프로그램전압(+Vpp)을 인가하고, 비트라인(BL)에 포지티브 프로그램 비트라인전압(+Vpb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 리드/이레이즈 워드라인(WL_RE)은 플로팅시킨다. 일 예에서, 포지티브 프로그램전압(+Vpp) 및 포지티브 프로그램 비트라인전압(+Vpb)은, 각각 대략 +8V 및 +4V일 수 있다. 프로그램 워드라인(WL_P)을 통해 인가되는 포지티브 프로그램전압(+Vpp)에 의해, 제2 N+형 접합영역(1320) 및 제3 N+형 접합영역(1330) 사이의 제2 채널영역(1420)에는 반전층(1820)이 형성되고, 선택트랜지스터(2200)는 턴 온(turn on)된다. 이에 따라 제2 N+형 접합영역(1320)에는 소스라인(SL)에 인가되는 0V가 유도된다.
도 23에 나타낸 바와 같이, 프로그램 워드라인(WL_P)으로부터 포지티브 프로그램전압(+Vpp)이 P+형 선택게이트층(1620P)에 인가되고, 리드/이레이즈 워드라인(WL_RE)이 플로팅됨에 따라, PN 다이오드(D1)는 순방향 바이어스가 인가되어 단락(short)된다. 따라서 프로그램 워드라인(WL_P)으로부터의 포지티브 프로그램전압(+Vpp)은 P+형 선택게이트층(1620P) 및 N+형 선택게이트층(1620N)에 모두 인가된다. 따라서 프로그램 동작 동안 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3100)로 나타낸 바와 같이, 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 또한 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3200)로 나타낸 바와 같이, 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)으로 구성되는 제2 커플링커패시터(Cp)는 커플링 동작에 의해서도 이루어진다. 즉, 플로팅게이트층(1520)으로 유도되는 커플링 바이어스의 크기는, 포지티브 프로그램전압(+Vpp)의 크기와 제1 커플링커패시터(Cn)의 커플링 비 및 제2 커플링커패시터(Cp)에 의한 커플링 비에 의해 정해진다.
다시 도 21 및 도 22를 참조하면, 프로그램 동작을 위한 상기 바이어스 조건 하에서 플로팅게이트층(1520)에 포지티브 커플링 프로그램전압(+Vc1)이 유도되고, 제1 N+형 접합영역(1310) 및 제2 N+형 접합영역(1320) 사이의 제1 채널영역(1410)에는 반전층(1810)이 형성된다. 이에 따라 제1 접합영역(1310)에 인접하는 반전층(1810) 내에 핫 일렉트론들(hot electrons)이 발생된다. 이 핫 일렉트론들은 포지티브 커플링 프로그램전압(+Vc1)에 의한 수직 전계에 의해 제1 게이트절연층(1510)을 통과하여 플로팅게이트층(1520)으로 주입된다. 플로팅게이트층(1520)으로 핫 일렉트론들이 주입됨에 따라, 불휘발성 메모리 셀(1000)은 프로그램 상태가 되며, 셀 트랜지스터(2100)의 문턱전압값은 프로그램되기 전보다 높아진다.
도 24는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 도 17의 선 IV-IV'을 따라 절단하여 나타내 보인 단면도이다. 그리고 도 25는 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 이레이즈 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 본 예에 따른 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 메커니즘에 의해 이루어질 수 있다. 먼저 도 24를 참조하면, 불휘발성 메모리 셀에 대한 이레이즈 동작을 위해, 리드/이레이즈 워드라인(WL_RE)에 네가티브 이레이즈전압(-Vee)을 인가하고, 비트라인(BL)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 프로그램 워드라인(WL_P)은 플로팅시킨다. 일 예에서, 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈 비트라인전압(+Veb)은, 각각 대략 -8V 및 +5V일 수 있다. 리드/이레이즈 워드라인(WL_RE)을 통해 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 선택트랜지스터(2200)는 턴 오프 상태를 유지한다. 따라서 제2 N+형 접합영역(1320)은 플로팅 상태를 유지한다.
도 25에 나타낸 바와 같이, 리드/이레이즈 워드라인(WL_RE)으로부터 네가티브 이레이즈전압(-Vee)이 N+형 선택게이트층(1620N)에 인가되고, 프로그램 워드라인(WL_P)은 플로팅됨에 따라, PN 다이오드(D1)는 순방향 바이어스가 인가되어 단락(short)된다. 따라서 리드/이레이즈 워드라인(WL_RE)으로부터의 네가티브 이레이즈전압(-Vee)은 N+형 선택게이트층(1620N) 및 P+형 선택게이트층(1620P) 모두에 인가된다. 따라서 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3100)로 나타낸 바와 같이, 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 또한 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3200)로 나타낸 바와 같이, 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)으로 구성되는 제2 커플링커패시터(Cp)의 커플링 동작에 의해서도 이루어진다. 즉, 플로팅게이트층(1520)으로 유도되는 커플링 바이어스의 크기는, 네가티브 이레이즈전압(-Vee)의 크기와 제1 커플링커패시터(Cn)의 커플링 비 및 제2 커플링커패시터(Cp)에 의한 커플링 비에 의해 정해진다.
다시 도 24를 참조하면, 플로팅게이트층(1520)에 네가티브 커플링 이레이즈전압(-Vc2)이 유도됨에 따라 제1 채널영역(1410)에는 반전층이 형성되지 않는다. 제1 N+형 접합영역(1310)에 비트라인(BL)으로부터의 포지티브 이레이즈 비트라인전압(+Veb)이 인가됨에 따라, 제1 채널영역(1410)과 N+형 제1 접합영역(1310) 사이의 접합으로부터 디플리션이 발생된다. 이에 따라 에너지 갭보다 큰 에너지 밴드 구부러짐(energy band bending)이 발생되어, 플로팅게이트층(1520) 내의 전자들은 제1 게이트절연층(1510)을 통과하여 제1 N+형 접합영역(1310)으로 터널링된다. 플로팅게이트층(1520) 내의 전자들이 터널링됨에 따라, 불휘발성 메모리 셀(1000)은 이레이즈 상태가 되며, 제1 채널영역(1410)에서의 문턱전압값은 이레이즈되기 전보다 낮아진다.
도 26은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 도 17의 선 IV-IV'을 따라 절단하여 나타내 보인 단면도이다. 그리고 도 27은 본 개시의 다른 예에 따른 불휘발성 메모리 셀의 리드 동작시 선택게이트층과 플로팅게이트층 사이의 커플링 메커니즘을 설명하기 위해 나타내 보인 평면도이다. 먼저 도 26을 참조하면, 불휘발성 메모리 셀에 대한 리드 동작을 위해, 리드/이레이즈 워드라인(WL_RE)에 포지티브 리드전압(+Vrr)을 인가하고, 비트라인(BL)에 포지티브 리드 비트라인전압(+Vrb)을 인가한다. 프로그램 워드라인(WL_P)은 플로팅시킨다. 소스라인(SL)에는 그라운드전압, 예컨대 0V를 인가한다. 포지티브 리드전압(+Vrr)은, 프로그램 상태에서 셀트랜지스터(2100)의 제1 채널영역(1410)에서의 문턱전압 크기와, 이레이즈 상태에서 셀트랜지스터(2100)의 제1 채널영역(1410)에서의 문턱전압 크기의 사이값을 갖는다. 일 예에서, 포지티브 리드전압(+Vrr) 및 포지티브 리드 비트라인전압(+Vrb)은, 각각 대략 +3.3V 및 +1V일 수 있다. 리드/이레이즈 워드라인(WL_RE)을 통해 인가되는 포지티브 리드전압(+Vrr)에 의해, 제2 N+형 접합영역(1320) 및 제3 N+형 접합영역(1330) 사이의 제2 채널영역(1420)에는 반전층(1820)이 형성되고, 선택트랜지스터(2200)는 턴 온된다. 이에 따라 제2 N+형 접합영역(1320)에는 소스라인(SL)에 인가되는 0V가 유도된다.
도 27에 나타낸 바와 같이, 리드/이레이즈 워드라인(WL_RE)으로부터 포지티브 리드전압(+Vrr)이 N+형 선택게이트층(1620N)에 인가되고, 프로그램 워드라인(WL_P)은 플로팅됨에 따라, PN 다이오드(D1)는 역방향 바이어스가 인가되어 개방(open)된다. 따라서 리드/이레이즈 워드라인(WL_RE)으로부터의 포지티브 리드전압(+Vrr)은 N+형 선택게이트층(1620N)에만 인가될 뿐, P+형 선택게이트층(1620P)에는 인가되지 않는다. P+형 선택게이트층(1620P)에 바이어스가 인가되지 않음에 따라, 제2 플로팅게이트층(1520B), 제2 유전체층(1700B), 및 P+형 선택게이트층(1620P)으로 구성되는 제2 커플링커패시터(Cp)는 커플링 동작을 수행하지 않는다. 따라서 플로팅게이트층(1520)으로의 커플링 바이어스 유도는, 도면에서 박스(3100)로 나타낸 바와 같이, 제1 플로팅게이트층(1520A), 제1 유전체층(1700A), 및 N+형 선택게이트층(1620N)으로 구성되는 제1 커플링커패시터(Cn)의 커플링 동작에 의해서 이루어진다. 즉, 플로팅게이트층(1520)으로 유도되는 커플링 바이어스의 크기는, 포지티브 리드전압(+Vrr)의 크기와 제1 커플링커패시터(Cn)에 의한 커플링 비에 의해 정해진다.
플로팅게이트층(1520)에 포지티브 커플링 리드전압(+Vc3)이 유도되면, 셀 트랜지스터(2100)의 문턱전압값에 따라 제1 채널영역(1410)이 반전층이 생기거나, 또는 생기지 않는다. 예컨대 문턱전압값이 높아진 프로그램 상태에서, 플로팅게이트층(1520)에 포지티브 커플링 리드전압(+Vc3)이 인가되더라도 제1 채널영역(1410)에는 반전층이 형성되지 않는다. 따라서 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐르지 않는다. 반면에 문턱전압값이 낮아진 이레이즈 상태에서는, 플로팅게이트층(1520)에 포지티브 커플링 리드전압(+Vc3)가 인가됨에 따라, 제1 채널영역(1310)에는 반전층(1410)이 형성된다. 따라서 포지티브 리드 비트라인전압(+Vrb) 및 0V 각각 인가되는 비트라인(BL)과 소스라인(SL) 사이에는 전류가 흐른다. 이와 같이 비트라인(BL)과 소스라인(SL) 사이의 전류 흐름을 센싱(sensing)함으로써 불휘발성 메모리 셀의 상태(status)를 판독할 수 있다.
도 28은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 레이아웃도이다. 본 예에 따른 불휘발성 메모리 셀 어레이(4000)는, 단위셀들 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 도 28을 참조하면, P형 웰영역(4040) 내에 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)이 배치된다. P형 웰영역(4040)은 모든 단위셀들에 의해 공유될 수 있다. P형 웰영역(4040)은 불휘발성 메모리 셀 어레이(4000)의 프로그램 동작, 이레이즈 동작 및 리드 동작 동안 접지될 수 있다. 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)은, 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 배치된다. 비록 도면에 나타내지는 않았지만, 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)은 트랜치 소자분리층에 의해 한정될 수 있다. 제1 액티브영역(4110-10)은, 제1 행을 구성하는 단위셀들에 의해 공유되며, 제2 액티브영역(4110-20)은, 제2 행을 구성하는 단위셀들에 의해 공유된다.
복수개의 선택게이트층(4620)들이, 제1 방향을 따라 상호 이격되도록 배치된다. 선택게이트층(4620)은, 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면구조를 갖는다. 이에 따라 선택게이트층(4620)은 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)과 교차한다. 선택게이트층(4620)은 어느 하나의 열들을 구성하는 단위셀들에 결합된다. 선택게이트층(4620)은, N+형으로 도핑된 N+형 선택게이트층(4620N)들과 P+형으로 도핑된 P+형 선택게이트층(4620P)이 제2 방향을 따라 교대로 배치되어 구성된다. N+형 선택게이트층(4620N)들 중 하나는 제1 액티브영역(4110-10)에 중첩되고, 다른 하나는 제2 액티브영역(4110-20)과 중첩된다. 제1 액티브영역(4110-10)에 중첩되는 N+형 선택게이트층들(4620N)은, 각각 제1 행을 구성하는 단위셀들에 결합된다. 이와 마찬가지로 제2 액티브영역(4110-20)에 중첩되는 N+형 선택게이트층들(4620N)은, 각각 제2 행을 구성하는 단위셀들에 결합된다. P+형 선택게이트층(4620P)은, N+형 선택게이트층(4620N)들 사이에 배치되며, 따라서 제1 액티브영역(4110-10) 및 제2 액티브영역(4110-20)과 중첩되지 않는다. P+형 선택게이트층(4620P)은 제1 행을 구성하는 단위셀과 제2 행을 구성하는 단위셀에 공통으로 결합된다. N+형 선택게이트층(4620N) 및 P+형 선택게이트층(4620P)은 PN 다이오드를 구성할 수 있다. P+형 선택게이트층(4620P)은 컨택을 통해 프로그램 워드라인들(WL_P1-WL_P4) 중 하나의 프로그램 워드라인에 결합된다. N+형 선택게이트층(4620N)들 각각은 컨택을 통해 리드/이레이즈 워드라인들(WL_RE1-WL_RE4) 중 하나의 리드/이레이즈 워드라인에 공통으로 결합된다.
복수개의 제1 플로팅게이트층(4520-1)들 및 제2 플로팅게이트층(4520-2)들이 제1 방향을 따라 상호 이격되도록 배치된다. 제1 플로팅게이트층(4520-1)과 제2 플로팅게이트층(4520-2)은, 제2 방향을 따라 상호 이격된다. 제1 플로팅게이트층(4520-1)은 제1 액티브영역(4110-10)과 교차하면서 선택게이트층(4620)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제1 플로팅게이트층(4520-1) 및 선택게이트층(4620) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다. 제2 플로팅게이트층(4520-2)은 제2 액티브영역(4110-20)과 교차하면서 선택게이트층(4620)과 나란하게 배치된다. 도면에 나타내지는 않았지만, 제2 플로팅게이트층(4520-2) 및 선택게이트층(4620) 사이에는 유전체층이 배치되어 커플링 커패시터가 구성된다.
단위셀들의 각각은 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치된 제1 N+형 접합영역(4310), 제2 N+형 접합영역(4320), 및 제3 N+형 접합영역(4330)을 포함한다. 제2 N+형 접합영역(4320)은 선택게이트층(4620) 및 제1 플로팅게이트층(4520-1) (또는 제2 플로팅게이트층(4520-2)) 사이의 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치된다. 제1 N+형 접합영역(4310)은 제2 N+형 접합영역(4320)의 반대편인 제1 플로팅게이트층(4520-1) (또는 제2 플로팅게이트층(4520-2))의 일 측면에 인접한 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치되고, 제3 N+형 접합영역(4330)은 제2 N+형 접합영역(4320)의 반대편인 선택게이트층(4620)의 일 측면에 인접한 제1 액티브영역(4110-10) (또는 제2 액티브영역(4110-20)) 내에 배치된다. 제1 액티브영역(4110-10) 내의 제1 및 제3 N+형 접합영역들(4310, 4330)은 각각 제1 비트라인(BL1) 및 제1 소스라인(SL1)에 결합된다. 제2 액티브영역(4110-20) 내의 제1 N+형 접합영역(4310) 및 제3 N+형 접합영역(4330)은 각각 제2 비트라인(BL2) 및 제2 소스라인(SL2)에 결합된다.
도 29는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 등가회로도이다. 도 29를 참조하면, 본 예에 따른 불휘발성 메모리 셀 어레이의 등가회로(5000)는, 단위셀들(6110-6140, 6210-6240) 각각이 2개의 행들 및 4개의 열들의 교차점들 각각에 배치되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 2개보다 많은 행들 및 4개보다 많은 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 행들은 비트라인들(BL1, BL2) 및 소스라인들(SL1, SL2)에 의해 구분될 수 있다. 열들은 프로그램 워드리인들(WL_P1-WL_P4) 및 리드/이레이즈 워드라인들(WL_RE1-WL_RE4)에 의해 구분될 수 있다. 복수개의 단위셀들(6110-6140, 6210-6240) 각각은 동일한 구성을 갖는다. 예컨대 제1 행 및 제1 열의 단위셀(6110)은, 셀트랜지스터(5100-11) 및 선택트랜지스터(5200-11)를 갖는다. 셀트랜지스터(5100-11) 및 선택트랜지스터(5200-11)는 N채널형 모스트랜지스터로 구성될 수 있다. 셀트랜지스터(5100-11)는, 플로팅게이트(FG), 접합단자(J), 및 드레인단자(D)를 갖는다. 선택트랜지스터(5200-11)는, 선택게이트단자(SG), 접합단자(J), 및 소스단자(S)를 갖는다. 소스단자(S) 및 드레인단자(D)는 각각 제1 소스라인(SL1) 및 제1 비트라인(BL1)에 결합된다. 접합단자(J)는 플로팅 상태를 갖는다. 선택게이트단자(SG)는 제1 리드/이레이즈 워드라인(WL_RE1) 및 제1 프로그램 워드라인(WL_P1)에 결합된다. 제1 리드/이레이즈 워드라인(WL_RE1)은 선택게이트단자(SG)에 직접 결합된다. 제1 프로그램 워드라인(WL_P1)은 PN 다이오드(D1)를 통해 선택게이트단자(SG)와 결합된다. 플로팅게이트(FG) 및 선택게이트단자(SG) 사이에는 제1 커플링커패시터(Cn)와 제2 커플링커패시터(Cp)가 병렬로 배치된다. 선택게이트단자(SG)와 제2 커플링커패시터(Cp) 사이에는 PN 다이오드(D1)가 배치된다. PN 다이오드(D1)의 애노드는 제1 프로그램 워드라인(WL_P1) 및 제2 커플링커패시터(Cp)에 결합된다. PN 다이오드(D1)의 캐소드는 선택게이트단자(SG) 및 제1 리드/이레이즈 워드라인(WL_RE1)에 결합된다.
제1 행을 구성하는 단위셀들(6110-6140) 각각의 소스단자(S)는 제1 소스라인(SL1)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(6110-6140) 각각의 드레인단자(D)는 제1 비트라인(BL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(6210-6240) 각각의 소스단자(S)는 제2 소스라인(SL2)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(6210-6240) 각각의 드레인단자(D)는 제2 비트라인(BL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(6110, 6210)의 선택게이트단자들(SG)은 제1 리드/이레이즈 워드라인(WL_RE1)에 공통으로 결합되고, 제1 프로그램 워드라인(WL_P1)에도 또한 공통으로 결합된다. 제2 열을 구성하는 단위셀들(6120, 6220)의 선택게이트단자들(SG)은 제2 리드/이레이즈 워드라인(WL_RE2)에 공통으로 결합되고, 제2 프로그램 워드라인(WL_P2)에도 또한 공통으로 결합된다. 제3 열을 구성하는 단위셀들(6130, 6230)의 선택게이트단자들(SG)은 제3 리드/이레이즈 워드라인(WL_RE3)에 공통으로 결합되고, 제3 프로그램 워드라인(WL_P3)에도 공통으로 결합된다. 제4 열을 구성하는 단위셀들(6140, 6240)의 선택게이트단자들(SG)은 제4 리드/이레이즈 워드라인(WL_RE4)에 공통으로 결합되고, 제4 프로그램 워드라인(WL_P4)에도 공통으로 결합된다.
도 30은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 30에서 도 29와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 30을 참조하면, 제1 행 및 제1 열의 선택단위셀(6110)을 프로그램하기 위해, 선택단위셀(6110)에 결합되는 제1 프로그램 워드라인(WL_P1)에 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 프로그램 워드라인들(WL_P2-WL_P4)에는 그라운드전압, 예컨대 0V를 인가한다. 모든 리드/이레이즈 워드라인들(WL_RE1-WL_RE4)은 플로팅시킨다. 선택단위셀(6110)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 프로그램 비트라인전압(+Vpb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 프로그램 워드라인(WL_P1)으로부터의 포지티브 프로그램전압(+Vpp)은 선택트랜지스터(5200-11)의 선택게이트단자(SG)에 인가되어 선택트랜지스터(5200-11)를 턴 온 시킨다. 선택트랜지스터(5200-11)의 선택게이트단자(SG)에 인가된 포지티브 프로그램전압(+Vpp)은, 제1 커플링커패시터(Cn) 및 제2 커플링커패시터(Cp)의 커플링 동작에 의해, 셀트랜지스터(5100-11)의 플로팅게이트(FG)에 커플링전압이 유도되도록 한다. PN 다이오드(D1)는 순방향 바이어스가 인가됨에 따라 단락(short)된다. 이와 같은 바이어스 조건에서 셀트랜지스터(5100-11)는 핫 일렉트론 인젝션(HEI) 메커니즘에 의해 프로그램된다.
선택단위셀(6110)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(6120)의 경우, 제2 프로그램 워드라인(WL_P2)에 0V가 인가되어 선택트랜지스터(5200-12)가 턴 오프 상태를 유지한다. 따라서 셀트랜지스터(5100-12)의 플로팅게이트(FG)에는 대략 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 28을 참조하여 설명된 바와 같이 접지되기 때문이다. 따라서 비선택 단위셀(6120)은 프로그램 금지된다. 선택단위셀(6110)과 제1 프로그램 워드라인(WL_P1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(6210)의 경우, 제1 프로그램 워드라인(WL_P1)에 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, 셀트랜지스터(5100-21)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. 이에 따라 셀트랜지스터(5100-21) 및 선택트랜지스터(5200-21) 모두 턴 온 된다. 그러나 제2 비트라인(BL2)과 제2 소스라인(SL2) 사이에 전위차가 없으므로 핫 일렉트론이 발생되지 않으며, 따라서 비선택 단위셀(6210)은 프로그램 금지된다.
도 31은 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 31에서 도 29와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 31을 참조하면, 제1 행 및 제1 열의 선택단위셀(6110)을 이레이즈하기 위해, 선택단위셀(6110)에 결합되는 제1 리드/이레이즈워드라인(WL_RE1)에 네가티브 이레이즈전압(-Vee)을 인가하고, 나머지 리드/이레이즈 워드라인들(WL_RE2-WL_RE4)에는 그라운드전압, 예컨대 0V를 인가한다. 모든 프로그램 워드라인들(WL_P1-WL_P4)은 플로팅시킨다. 선택단위셀(6110)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 이레이즈 비트라인전압(+Veb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다. 제1 리드/이레이즈워드라인(WL_RE1)으로부터 선택트랜지스터(5200-11)의 선택게이트단자(SG)로 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, PN 다이오드(D1)에는 순방향 바이어스가 인가되고, 이에 따라 단락(short)된다. 따라서 프로그램 동작과 마찬가지로 제1 커플링커패시터(Cn)의 커플링 동작 외에도 제2 커플링커패시터(Cp)의 커플링 동작이 함께 이루어져서, 셀트랜지스터(5100-11)의 플로팅게이트(FG)에는 네가티브 커플링전압이 유도된다. 플로팅게이트(FG)의 네가티브 커플링전압과 제1 비트라인(BL1)에 인가되는 포지티브 이레이즈 비트라인전압(+Veb)의 전위차에 의해, 셀트랜지스터(5100-11)는 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 이레이즈된다.
선택단위셀(6110)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(6120)의 경우, 제2 리드/이레이즈워드라인(WL_RE2)에 0V가 인가되어 선택트랜지스터(5200-12)가 턴 오프 상태를 유지한다. 따라서 셀트랜지스터(5100-12)의 플로팅게이트(FG)에는 접지전압에 해당하는 커플링전압이 유도된다. 이는 모든 셀트랜지스터들의 벌크 영역에 해당하는 P형 웰영역이 도 28을 참조하여 설명된 바와 같이 접지되기 때문이다. 따라서 셀트랜지스터(5100-12)의 플로팅게이트(FG)와 제1 비트라인(BL1) 사이에는 포지티브 이레이즈 비트라인전압(+Veb)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(5200-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(6120)은 이레이즈되지 않는다. 선택단위셀(6110)과 제1 리드/이레이즈워드라인(WL_RE1)을 공유하는 다른 비선택 단위셀들, 예컨대 제2 행 및 제1 열의 비선택 단위셀(6210)의 경우, 제1 리드/이레이즈워드라인(WL_RE1)에 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 셀트랜지스터(5100-21)의 플로팅게이트(FG)에 네가티브 커플링전압이 유도된다. 그러나 제2 비트라인(BL2)에 0V가 인가됨에 따라, 셀트랜지스터(5100-12)의 플로팅게이트(FG)와 제2 비트라인(BL2) 사이에는 네가티브 이레이즈전압(-Vee)만큼의 전위차가 발생될 뿐이다. 이 전위차는 셀트랜지스터(5100-12)에 밴드-투-밴드 터널링(BTBT)을 발생시키지 않으며, 이에 따라 비선택 단위셀(6210)은 이레이즈되지 않는다.
비록 본 예에서는 특정 단위셀, 예컨대 제1 행 및 제1 열의 단위셀(6110)을 선택적으로 이레이즈시키는 것을 예로 들었지만, 필요한 경우 모든 단위셀들에 대해 일괄적으로 이레이즈 동작을 수행할 수 있다. 이를 위해, 모든 리드/이레이즈 워드라인들(WL_RE1-WL_RE4)에 네가티브 이레이즈전압(-Vee)을 인가하고, 모든 비트라인들(BL1, BL2)에 포지티브 이레이즈 비트라인전압(+Veb)을 인가한다. 모든 소스라인들(SL1, SL2)에는 그라운드 전압, 예컨대 0V를 인가하고, 모든 프로그램 워드라인들(WL_P1-WL_P4)은 플로팅시킨다. 이와 같은 바이어스 조건에 의해, 모든 단위셀들의 셀트랜지스터들은 위에서 설명한 밴드-투-밴드 터널링(BTBT) 메커니즘에 의해 일괄적으로 이레이즈될 수 있다.
도 32는 본 개시의 다른 예에 따른 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 32에서 도 29와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 32를 참조하면, 제1 행 및 제1 열의 선택단위셀(6110)을 리드하기 위해, 선택단위셀(6110)에 결합되는 제1 리드/이레이즈 워드라인(WL_RE1)에 포지티브 리드전압(+Vrr)을 인가하고, 나머지 리드/이레이즈 워드라인들(WL_RE2-WL_RE4)에는 그라운드전압, 예컨대 0V를 인가한다. 모든 프로그램 워드라인들(WL_P1-WL_P4)은 플로팅시킨다. 선택단위셀(6110)에 결합되는 제1 비트라인(BL1) 및 제1 소스라인(SL1)에는 각각 포지티브 리드 비트라인전압(+Vrb) 및 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제2 소스라인(SL2)에는 모두 0V를 인가한다.
제1 리드/이레이즈 워드라인(WL_RE1)에 포지티브 리드전압(+Vrr)이 인가됨에 따라 선택트랜지스터(5200-11)가 턴 온 되고, 제1 리드/이레이즈 워드라인(WL_RE1) 및 플로팅게이트(FG) 사이의 제1 커플링커패시터(Cn)의 커플링 동작에 의해, 셀트랜지스터(5100-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도된다. PN 다이오드(D1)는 역방향 바이어스가 인가됨에 따라 개방(open)되며, 제2 커플링커패시터(Cp)에 의한 커플링 동작은 수행되지 않는다. 셀트랜지스터(5100-11)의 플로팅게이트(FG)에 포지티브 커플링전압이 유도됨에 따라, 셀트랜지스터(5100-11)가 갖는 문턱전압의 크기에 따라 셀트랜지스터(5100-11)는 턴 온 되거나, 턴 오프 상태를 유지한다. 예컨대 셀트랜지스터(5100-11)가 프로그램된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(5100-11)는 턴 오프 상태를 유지한다. 반면에 셀트랜지스터(5100-11)가 이레이즈된 상태면, 위의 리드 바이어스 조건 하에서 셀트랜지스터(5100-11)는 턴 온 된다. 셀트랜지스터(5100-11)는 턴 오프 상태를 유지하면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로(current path)가 형성되지 않는다. 반면에 셀트랜지스터(5100-11)는 턴 온 되면, 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 전류 경로가 형성된다. 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이에 포지티브 리드 비트라인전압(+Vrb)의 전위차가 있으므로, 전류 경로를 통해 전류가 흐른다. 이와 같이 제1 비트라인(BL1)과 제1 소스라인(SL1) 사이의 전류를 센싱함으로써 선택단위셀(6110)의 셀트랜지스터(5100-11)의 상태를 판독할 수 있다.
선택단위셀(6110)과 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 비선택 단위셀(6120)의 경우, 제2 리드/이레이즈 워드라인(WL_RE2)에 0V가 인가됨에 따라, 비선택 단위셀(6120)의 셀트랜지스터(5100-12) 및 선택트랜지스터(5200-12)는 모두 턴 오프 상태를 유지한다. 따라서 비선택 단위셀(6120)에 의한 제1 비트라인(BL1) 및 제1 소스라인(SL1) 사이의 전류 경로는 형성되지 않으며, 선택단위셀(6110)의 리드 동작에 영향을 주지 않는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
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100...불휘발성 메모리 셀 104...P형 웰영역
111...제1 액티브영역 112...제2 액티브영역
131...제1 N+형 접합영역 132...제2 N+형 접합영역
133...제3 N+형 접합영역 134...P+형 컨택영역
152...플로팅게이트층 152A...제1 플로팅게이트층
152B...제2 플로팅게이트층 162...선택게이트층
162N...N+형 선택게이트층 162P...P+형 선택게이트층
170...유전체층 Cn...제1 커플링커패시터
Cp...제2 커플링커패시터 D1...PN 다이오드
111...제1 액티브영역 112...제2 액티브영역
131...제1 N+형 접합영역 132...제2 N+형 접합영역
133...제3 N+형 접합영역 134...P+형 컨택영역
152...플로팅게이트층 152A...제1 플로팅게이트층
152B...제2 플로팅게이트층 162...선택게이트층
162N...N+형 선택게이트층 162P...P+형 선택게이트층
170...유전체층 Cn...제1 커플링커패시터
Cp...제2 커플링커패시터 D1...PN 다이오드
Claims (35)
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- 제1 방향을 따라 길게 연장되게 배치되는 제1 액티브영역;
상기 제1 액티브영역 내에 배치되는 제1 도전형의 제1 접합영역, 제2 접합영역, 및 제3 접합영역;
상기 제1 액티브영역의 제1 영역과 교차하면서 제2 방향을 따라 길게 연장되도록 배치되는 플로팅게이트층;
상기 제1 액티브영역의 제2 영역과 교차하도록 상기 제2 방향을 따라 길게 연장되도록 배치되는 선택게이트층; 및
상기 플로팅게이트층 및 선택게이트층 사이에 배치되는 유전체층을 포함하되,
상기 선택게이트층은, 상기 제1 도전형의 제1 선택게이트층과, 제2 도전형의 제2 선택게이트층이 상기 제2 방향을 따라 접합되어 PN 다이오드를 구성하고,
상기 PN 다이오드의 애노드는, 상기 제2 선택게이트층, 상기 유전체층, 및 상기 플로팅게이트층으로 구성되는 커플링커패시터에 결합되며, 그리고
상기 PN 다이오드의 캐소드는, 상기 제1 선택게이트층에 연결되는 워드라인에 결합되는 불휘발성 메모리 셀. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 불휘발성 메모리 셀. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1 액티브영역의 상기 제1 영역은, 상기 제1 접합영역 및 상기 제2 접합영역 사이의 제1 채널영역이고,
상기 제1 액티브영역의 상기 제2 영역은, 상기 제2 접합영역 및 상기 제3 접합영역 사이의 제2 채널영역인 불휘발성 메모리 셀. - 삭제
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1 선택게이트층은 상기 제1 액티브영역의 상기 제1 영역과 중첩되도록 위치하고, 상기 제2 선택게이트층은 상기 제1 액티브영역과 중첩되지 않도록 위치하는 불휘발성 메모리 셀. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 제1 선택게이트층의 상기 제2 방향으로의 길이는, 상기 제2 선택게이트층의 상기 제2 방향으로의 길이보다 긴 불휘발성 메모리 셀. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 제1 접합영역에 결합되는 비트라인; 및
상기 제3 접합영역에 결합되는 소스라인을 더 포함하는 불휘발성 메모리 셀. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 제1 선택게이트층에 결합되는 리드/이레이즈 워드라인;
상기 제2 선택게이트층에 결합되는 프로그램 워드라인;
상기 제1 접합영역에 결합되는 비트라인; 및
상기 제3 접합영역에 결합되는 소스라인을 더 포함하는 불휘발성 메모리 셀. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 플로팅게이트층 및 상기 제1 액티브영역의 상기 제1 영역 사이에 배치되는 제1 게이트절연층; 및
상기 선택게이트층 및 상기 제1 액티브영역의 상기 제2 영역 사이에 배치되는 제2 게이트절연층을 더 포함하는 불휘발성 메모리 셀. - 제1 방향을 따라 길게 연장되며, 제2 방향을 따라서는 상호 이격되도록 배치되는 복수의 액티브영역들;
상기 제2 방향을 따라 길게 연장되며 상기 제1 방향을 따라서는 상호 이격되도록 배치되되, 각각이 상기 복수의 액티브영역들과 교차하도록 배치되는 복수의 선택게이트층들;
상기 복수의 선택게이트층들과 평행하도록 배치되되, 각각이 상기 복수의 액티브영역들중 어느 하나와만 교차하도록 배치되는 복수의 플로팅게이트층들; 및
상기 플로팅게이트들의 각각과 그에 인접한 상기 선택게이트층 사이에 배치되는 유전체층을 포함하되,
상기 선택게이트층들 각각은, 제1 도전형의 제1 선택게이트층들과 제2 도전형의 제2 선택게이트층들이 상기 제2 방향을 따라 교대로 배치되어 PN 다이오드를 구성하고,
상기 PN 다이오드의 애노드는, 상기 PN 다이오드를 구성하는 제2 선택게이트층, 상기 유전체층, 및 상기 제2 선택게이트층에 인접하는 플로팅게이트층으로 구성되는 커플링커패시터에 결합되며, 그리고
상기 PN 다이오드의 캐소드는, 상기 PN 다이오드를 구성하는 제1 선택게이트층에 연결되는 워드라인에 결합되는 불휘발성 메모리 셀 어레이. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 제1 선택게이트층들 각각은 상기 액티브영역들 중 어느 하나와 중첩되도록 위치하고, 상기 제2 선택게이트층은 상기 액티브영역들과 중첩되지 않도록 위치하는 불휘발성 메모리 셀 어레이. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 액티브영역들 각각은, 상기 제1 도전형의 제1 접합영역들, 제2 접합영역들, 및 제3 접합영역들을 포함하는 불휘발성 메모리 셀 어레이. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 불휘발성 메모리 셀 어레이. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
각각이 상기 액티브영역들 중 어느 하나에 배치된 상기 제1 접합영역들에 결합되는 복수의 비트라인들; 및
각각이 상기 액티브영역들 중 어느 하나에 배치된 상기 제3 접합영역들에 복수의 소스라인을 더 포함하는 불휘발성 메모리 셀 어레이. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
각각이 상기 액티브영역들 중 어느 하나에 배치된 상기 제1 접합영역들에 결합되는 복수의 비트라인들;
각각이 상기 액티브영들 중 어느 하나에 배치된 상기 제3 접합영역들에 결합되는 복수의 소스라인들;
각각이 상기 선택게이트층들 중 어느 하나에 포함된 상기 제1 선택게이트층들에 결합되는 복수의 리드/이레이즈 워드라인들; 및
각각이 상기 선택게이트층들 중 어느 하나에 포함된 상기 제2 선택게이트층에 결합되는 복수의 프로그램 워드라인들을 더 포함하는 불휘발성 메모리 셀 어레이. - 삭제
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157092A1 (en) * | 2006-12-22 | 2008-07-03 | Fumitaka Arai | Nonvolatile semiconductor memory |
| US20090146701A1 (en) * | 2007-12-07 | 2009-06-11 | Mitsuhiro Noguchi | Semiconductor device including memory cell having charge accumulation layer |
| US20150131387A1 (en) * | 2013-11-11 | 2015-05-14 | Changmin Jeon | Logic embedded nonvolatile memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100706233B1 (ko) * | 2004-10-08 | 2007-04-11 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조방법 |
| KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
| KR102185079B1 (ko) * | 2014-04-21 | 2020-12-01 | 에스케이하이닉스 주식회사 | 불휘발성 메모리소자 및 그 동작방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157092A1 (en) * | 2006-12-22 | 2008-07-03 | Fumitaka Arai | Nonvolatile semiconductor memory |
| US20090146701A1 (en) * | 2007-12-07 | 2009-06-11 | Mitsuhiro Noguchi | Semiconductor device including memory cell having charge accumulation layer |
| US20150131387A1 (en) * | 2013-11-11 | 2015-05-14 | Changmin Jeon | Logic embedded nonvolatile memory device |
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