TWI613655B - 非揮發性記憶單元和相關操作方法 - Google Patents

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Abstract

非揮發性記憶單元包含一基板、一選擇閘極、一浮動閘極，以及一輔助控制閘極。基板包含一第一擴散區、一第二擴散區、一第三擴散區，以及一第四擴散區。選擇閘極形成於一多晶矽層內，且位於第一擴散區和第二擴散區之上。浮動閘極形成於多晶矽層內，且位於第二擴散區、第三擴散區和第四擴散區之上。輔助控制閘極形成於一金屬層內，且位於浮動閘極之上，其中輔助控制閘極之一部分面積至少覆蓋浮動閘極之一半面積。

Description

非揮發性記憶單元和相關操作方法
本發明相關於一種非揮發性記憶單元和相關操作方法，尤指一種能提升程式/抹除效率之非揮發性記憶單元和相關操作方法。
非揮發性記憶體(non-volatile memory,NVM)可在沒有供電的情況下保存內存之資料，常見應用包含磁性裝置、光碟，和快閃記憶體等。非揮發性記憶體可區分為電性存取系統(例如唯讀記憶體)和機械性存取系統(例如硬碟、光碟、磁帶、全像記憶體等)。由於不需要週期性地充電(refresh)動作來保存資料，非揮發性記憶體常作為輔助儲存體(secondary storage)或長期儲存(long-term consistent storage)。
NVM裝置包含一記憶陣列，其包含複數個記憶單元(memory cell)。每一非揮發性記憶單元通常包含一浮動閘極(floating gate)，位於一半導體基板中一通道(channel)區域之上，但和通道區域電性分離。浮動閘極設置在一源極(source)區域和一汲極(drain)區域之間，其上設有一控制閘極，因此所形成之電晶體其臨界電壓(threshold voltage)Vth是由浮動閘極上所保存的電荷量來決定。也就是說，至少必須在控制 閘極上施加臨界電壓Vth才能開啟電晶體，以在源極區域和汲極區域之間產生導通的通道。有些非揮發性記憶單元會針對浮動閘極另實作一儲存元件，進而儲存兩種電荷範圍。亦即，非揮發性記憶單元可在程式狀態(programmed state)或抹除狀態(erased state)下運作。
隨著科技發展，針對高資料量之需求發展出高密度和高容量的非揮發性記憶單元，因此需要大面積的電壓電路來驅動非揮發性記憶單元以在程式狀態或抹除狀態下運作。然而，能提供程式/抹除運作所需之高電壓的大面積電壓電路可能無法設置在晶片上最合適的位置，因此會降低單元密度、設計彈性或系統效能。
因此，需要一種能提升程式/抹除效率但不會降低單元密度之非揮發性記憶體。
本發明提供一種非揮發性記憶單元，其包含一基板、一選擇閘極、一浮動閘極，以及一輔助控制閘極。該基板包含一第一擴散區、一第二擴散區、一第三擴散區，以及一第四擴散區。該選擇閘極形成於一多晶矽層內，且位於該第一擴散區和該第二擴散區之上。該浮動閘極形成於該多晶矽層內，且位於該第二擴散區、該第三擴散區和該第四擴散區之上。該輔助控制閘極形成於一金屬層內，且位於該浮動閘極之上，其中該輔助控制閘極之一部分面積至少覆蓋該浮動閘極之一半面積。
本發明另提供一種操作一非揮發性記憶單元之方法，該非揮發性記憶單元包含一基板、一選擇閘極、一浮動閘極，以及一輔助控制閘極。該基板包含一第一擴散區、一第二擴散區、一第三擴散區，以及一第四擴散區。該選擇閘極形成於一多晶矽層內，且位於該第一擴散區和該第二擴散區之上。該浮動閘極形成於該多晶矽層內，且位於該第二擴散區、該第三擴散區和該第四擴散區之上。該輔助控制閘極形成於一金屬層內，且位於該浮動閘極之上，其中該輔助控制閘極之一部分面積至少覆蓋該浮動閘極之一半面積。該方法包含施加一第一電壓至該第四擴散區和施加一第二電壓至該輔助控制閘極，以在一程式模式運作期間將電子帶至該浮動閘極上；施加一第三電壓至該第四擴散區和施加一第四電壓至該輔助控制閘極，以在一抹除模式運作期間將電子從該浮動閘極上驅離。其中，該第一電壓和該第二電壓之值在0和一第一正數之間，該第三電壓之值在0和一第二正數之間，且該第四電壓之值在0和一第一負數之間。
本發明提供一種單晶矽-雙電晶體-雙電容架構之非揮發性記憶單元，其能改善程式/抹除效率，並相容於現有的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor, CMOS)技術。
第1圖至第3圖為本發明實施例中非揮發性記憶單元101〜103之上視圖。每一非揮發性記憶單元101〜103可製作在包含4個摻雜擴散區之一基板上。選擇閘極(select gate)SG形成於基板之第一擴散區10和第二擴散區20之上。浮動閘極FG形成於基板之第二擴散區20、第三擴散區30和第四擴散區40之上。輔助控制閘極(assistant control gate)ACG形成於浮動閘極FG之上，其中輔助控制閘極ACG之一部分面積至少覆蓋浮動閘極FG之一半面積。
在本發明中，浮動閘極FG和選擇閘極SG可形成於CMOS製程所提供之單一多晶矽(polysilicon)層內。在一實施例中，輔助控制閘極ACG可形成於CMOS製程所提供之M1金屬層。在另一實施例中，輔助控制閘極ACG可形成於CMOS製程所提供之M2金屬層或任一導電金屬繞線。
在本發明中，在浮動閘極FG和第四擴散區40的覆蓋面積上會形成一抹除閘極(erase gate)區域EG，其作為浮動閘極FG之一耦合端點。此外，由於輔助控制閘極ACG之一部分面積至少覆蓋浮動閘極FG之一半面積，彼此重疊的覆蓋面積亦會在浮動閘極FG提供一額外耦合端點。在第1圖所示之實施例中，金屬層輔助控制閘極ACG之一部分面積至少覆蓋多晶矽層浮動閘極FG之80%面積。在第2圖和第3圖所示之實施例中，金屬層輔助控制閘極ACG之一部分面積覆蓋多晶矽層浮動閘極FG之100%面積。
在本發明中，第一擴散區10、第二擴散區20、第三擴散區30和第四擴散區40的摻雜類型可由非揮發性記憶單元101〜103的種類來決定。在第1圖至第3圖所示之實施例中，非揮發性記憶單元101〜103可實作成CMOS記憶單元，其中第一擴散區10、第二擴散區20和第三擴散區30為基板60之N型井(N-type well, NW)中的P型摻雜區域，而第四擴散區40為基板60之P型井(P-type well, PW)中的N型摻雜區域。然而，擴散區之摻雜類型並不限定本發明之範疇。
第4圖為本發明實施例中非揮發性記憶單元101〜103之等效電路示意圖。當施加合適電壓於選擇閘極SG時，會在第一擴散區10和第二擴散區20之間感應出一第一通道(未顯示)，因此第一通道、第一擴散區10和第二擴散區20可形成一選擇閘極電晶體SGT，其中選擇閘極SG為選擇閘極電晶體SGT之控制端。當施加合適電壓於浮動閘極FG時，會在第二擴散區20和第三擴散區30之間感應出一第二通道(未顯示)，第二通道、第二擴散區20和第三擴散區30可形成一浮動閘極電晶體FGT，其中浮動閘極FG為浮動閘極電晶體FGT之控制端。依據選擇閘極電晶體SGT和浮動閘極電晶體FGT被實作成NMOS或PMOS電晶體，相對應之擴散區可為選擇閘極電晶體SGT和浮動閘極電晶體FGT之汲極端或源極端。
第一擴散區10耦接於一源端線(source line)。第三擴散區30耦接於一位元線(bit line)。選擇閘極SG耦接於一字元線(word line)。第四擴散區40耦接於一抹除線(erase line)。電容C1代表抹除閘極區域EG所感應的電容值，而電容C2代表輔助控制閘極ACG所感應的電容值。
在一實施例中，輔助控制閘極ACG較佳地耦接於源端線，或是耦接於位元線、字元線和基板60之NW其中之一。在另一實施例中，輔助控制閘極ACG可耦接於任何訊號線，其中在同一運作模式下，該訊號線之電位相等於位元線、字元線、源端線或基板60之NW的偏壓準位。第4圖顯示了輔助控制閘極ACG耦接於一訊號線CL時之實施例，然而並不限定本發明之範疇。
選擇閘極電晶體SGT包含一第一端、一第二端，和一控制端，其中選擇閘極電晶體SGT之第二端耦接於源端線以接收一源端線訊號SL，而選擇閘極電晶體SGT之控制端耦接於字元線以接收一選擇閘極訊號SGS。浮動閘極電晶體FGT包含一第一端、一第二端，和一浮動閘極，其中浮動閘極電晶體FGT之第一端耦接於位元線以接收一位元線訊號BL，浮動閘極電晶體FGT之第二端耦接於選擇閘極電晶體SGT之第一端，而浮動閘極上並未施加任何偏壓。
在本發明中，非揮發性記憶單元101〜103可利用兩種機制來進行程式或抹除運作:熱電子注射(hot electron injection)或傅勒-諾得翰穿隧(Fowler-Nordheim tunneling)。在熱電子注射機制中，在汲極上施加高電壓可讓電子加速通過基板的通道區域。同一時間耦合於浮動閘極之高電壓可將電子吸引至浮動閘極上。在傅勒-諾得翰穿隧機制中，施加電壓使得浮動閘極和汲極/源極之間產生會足夠高的電壓差，以強迫產生一股從基板通道流至浮動閘極之電流，以針對程式運作將電子吸引至浮動閘極之上；或是強迫產生一股從浮動閘極流至基板通道之電流，以針對抹除運作將電子從浮動閘極上驅離。
為了說明目的，假設第一擴散區10、第二擴散區20和第三擴散區30為基板60之N型井中的P型摻雜區域，而第四擴散區40為基板60之P型井中的N型摻雜區域。同時假設非揮發性記憶單元101〜103是依據熱電子注射機制來進行程式運作，且依據傅勒-諾得翰穿隧機制來進行抹除運作。下列圖表一顯示了非揮發性記憶單元101〜103在一程式模式、一抹除模式、一負抹除模式，以及一讀取模式下之運作。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td></td><td> SL </td><td> SGS </td><td> BL </td><td> NW </td><td> EL </td><td> PW </td><td> ACG </td></tr><tr><td> 程式模式 </td><td> VPP </td><td> 0~VDD </td><td> 0 </td><td> VPP </td><td> 0~VPP </td><td> 0 </td><td> 0~VPP </td></tr><tr><td> 抹除模式 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0~VEE </td><td> 0 </td><td> 0~-VEE </td></tr><tr><td> 負抹除模式 </td><td> VBB </td><td> 0~-VEE </td><td> VBB </td><td> 0 </td><td> 0~VEE </td><td> 0 </td><td> 0~-VEE </td></tr><tr><td> 讀取模式 </td><td> V<sub>READ</sub></td><td> 0 </td><td> 0 </td><td> V<sub>READ</sub></td><td> 0 </td><td> 0 </td><td> 0~ V<sub>READ</sub></td></tr></TBODY></TABLE>圖表一
當非揮發性記憶單元101〜103在程式模式下運作時，位元線訊號BL會被偏壓至0，源端線訊號SL會被偏壓至VPP，選擇閘極訊號SGS會被偏壓至0〜VDD，基板60之N型井會被偏壓至VPP，而基板60之P型井會被偏壓至0，其中0＜VDD＜VPP。抹除線EL和輔助控制閘極ACG會被偏壓至0〜VPP，進而以通道熱電子對浮動閘極充電。在一較佳實施例中，抹除線EL會被偏壓至在0和VPP之間的一第一電壓，輔助控制閘極ACG會被偏壓至在0和VPP之間的一第二電壓，其中第二電壓之值大於第一電壓之值。除了抹除閘極區域EG(電容C1)之外，輔助控制閘極ACG可另提供一額外電容C2，進而加速熱電子對浮動閘極充電的過程。因此，本發明可改善非揮發性記憶單元101〜103之程式效率。
當非揮發性記憶單元101〜103在抹除模式下運作時，源端線訊號SL、選擇閘極訊號SGS、位元線訊號BL、基板60之N型井，以及基板60之P型井會被偏壓至0。抹除線EL會被偏壓至0〜VEE，而輔助控制閘極ACG會被偏壓至0〜-VEE，其中VEE＞0。如此一來，浮動閘極內存之電子可被驅離以達成抹除運作。除了抹除閘極區域EG之外，輔助控制閘極ACG可另提供一額外耦合節點，進而加速電子被驅離(eject)浮動閘極的過程。因此，本發明可改善非揮發性記憶單元101〜103之抹除效率。
當非揮發性記憶單元101〜103在負抹除模式下運作時，源端線訊號SL和位元線訊號BL會被偏壓至VBB，選擇閘極訊號SGS會被偏壓至0〜-VEE，而基板60之N型井和P型井會被偏壓至0。抹除線EL會被偏壓至0〜VEE，而輔助控制閘極ACG會被偏壓至0〜-VEE，其中-VEE＜VBB＜0。透過負偏壓之源端線訊號SL、選擇閘極訊號SGS和位元線訊號BL，浮動閘極內存之電子可更快地被驅離以達成抹除運作。除了抹除閘極區域EG之外，輔助控制閘極ACG可另提供一額外耦合節點，進而加速電子被驅離浮動閘極的過程。因此，本發明可改善非揮發性記憶單元101〜103之抹除效率。
當非揮發性記憶單元101〜103在讀取模式下運作時，源端線訊號SL、基板60之N型井，以及輔助控制閘極ACG會被偏壓至V READ，其中V READ＜VDD。選擇閘極訊號SGS、位元線訊號BL、抹除線EL，以及基板60之P型井會被偏壓至0。
在本發明中，輔助控制閘極ACG所提供的等效電容值C2是由浮動閘極之面積來決定，也由浮動閘極和輔助控制閘極ACG之覆蓋面積來決定。舉例來說，在第1圖和第2圖所示之實施例中浮動閘極面積相等，此時第2圖中覆蓋面積比率為100%之輔助控制閘極ACG所提供之等效電容值C2大於第1圖中覆蓋面積比率為80%之輔助控制閘極ACG所提供之等效電容值C2。在第2圖和第3圖所示之實施例中覆蓋面積比率皆為100%，此時第3圖中面積較大之浮動閘極所提供之等效電容值C2大於第2圖中面積較小之浮動閘極所提供之等效電容值C2。然而，浮動閘極FG和輔助控制閘極ACG之形狀並不限定本發明之範疇。
在本發明中，金屬層輔助控制閘極會形成於多晶矽層浮動閘極之上，且彼此覆蓋的區域大於浮動閘極一半的面積。因此，輔助控制閘極和浮動閘極之間所形成的金屬-多晶矽電容可作為浮動閘極之額外耦合節點，進而改善非揮發性記憶單元之讀取效率和抹除效率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧第一擴散區
20‧‧‧第二擴散區
30‧‧‧第三擴散區
40‧‧‧第四擴散區
60‧‧‧基板
101〜103‧‧‧非揮發性記憶單元
ACG‧‧‧輔助控制閘極
FG‧‧‧浮動閘極
FGT‧‧‧浮動閘極電晶體
SG‧‧‧選擇閘極
SGT‧‧‧選擇閘極電晶體
EL‧‧‧抹除線
EG‧‧‧抹除閘極區域
C1 、C2‧‧‧電容
NW‧‧‧N型井
PW‧‧‧P型井
SL‧‧‧源端線訊號
BL‧‧‧位元線訊號
SGS‧‧‧選擇閘極訊號
第1圖至第3圖為本發明實施例中非揮發性記憶單元之上視圖。 第4圖為本發明實施例中非揮發性記憶單元之等效電路示意圖。
10‧‧‧第一擴散區
20‧‧‧第二擴散區
30‧‧‧第三擴散區
40‧‧‧第四擴散區
60‧‧‧基板
101‧‧‧非揮發性記憶單元
ACG‧‧‧輔助控制閘極
FG‧‧‧浮動閘極
SG‧‧‧選擇閘極
EL‧‧‧抹除線
EG‧‧‧抹除閘極區域
NW‧‧‧N型井
PW‧‧‧P型井
SL‧‧‧源端線訊號
BL‧‧‧位元線訊號

Claims (11)

  1. 一種非揮發性記憶單元(non-volatile memory cell)，其包含：一基板，其包含一第一擴散區、一第二擴散區、一第三擴散區，以及一第四擴散區；一選擇閘極(select gate)，形成於一多晶矽層內，且位於該第一擴散區和該第二擴散區之上；一浮動閘極(floating gate)，形成於該多晶矽層內，且位於該第二擴散區、該第三擴散區和該第四擴散區之上；以及一輔助控制閘極，形成於一金屬層內，且位於該浮動閘極之上，其中該輔助控制閘極之一部分面積至少覆蓋該浮動閘極之一半面積，其中：該第一擴散區耦接於一源端線(source line)；該第三擴散區耦接於一位元線(bit line)；該選擇閘極耦接於一字元線(word line)；而該輔助控制閘極耦接於該源端線、該位元線和該基板之一N型井(N-type well)中其中之一。
  2. 如請求項1所述之非揮發性記憶單元，其中在該浮動閘極和該第四擴散區的一覆蓋面積上形成一抹除閘極(erase gate)，其作為該浮動閘極之一耦合端點。
  3. 如請求項1所述之非揮發性記憶單元，其中該金屬層為在一互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)製程中所提供的一M1金屬層。
  4. 如請求項1所述之非揮發性記憶單元，其中該金屬層為在一互補式金屬氧化物半導體製程中所提供的一M2金屬層或任一導電金屬繞線。
  5. 如請求項1所述之非揮發性記憶單元，其中該浮動閘極和該選擇閘極係形成於一互補式金屬氧化物半導體製程中所提供之該多晶矽層內。
  6. 如請求項1所述之非揮發性記憶單元，其中：該第一擴散區、該第二擴散區和該第三擴散區具有一第一類型摻雜(doping)；該第四擴散區具有一第二類型摻雜；而該第一類型摻雜和該第二類型摻雜彼此互補。
  7. 一種操作一非揮發性記憶單元之方法，該非揮發性記憶單元包含：一基板，其包含一第一擴散區、一第二擴散區、一第三擴散區，以及一第四擴散區；一選擇閘極，形成於一多晶矽層內，且位於該第一擴散區和該第二擴散區之上；一浮動閘極，形成於該多晶矽層內，且位於該第二擴散區、該第三擴散區和該第四擴散區之上；以及一輔助控制閘極，形成於一金屬層內，且位於該浮動閘極之上， 其中該輔助控制閘極之一部分面積至少覆蓋該浮動閘極之一半面積；該方法包含：施加一第一電壓至該第四擴散區和施加一第二電壓至該輔助控制閘極，以在一程式模式(program mode)運作期間將電子帶至該浮動閘極上；施加一第三電壓至該第四擴散區和施加一第四電壓至該輔助控制閘極，以在一抹除模式(erase mode)運作期間將電子從該浮動閘極上驅離；其中：該第一電壓和該第二電壓之值在0和一第一正數之間；該第三電壓之值在0和一第二正數之間；且該第四電壓之值在0和一第一負數之間。
  8. 如請求項7所述之方法，其另包含：在該程式模式運作期間施加一第五電壓至該第一擴散區、施加一第六電壓至該第三擴散區，以及施加一第七電壓至該選擇閘極；其中：該第五電壓之值和該第一正數相等；該第六電壓之值為0；該第七電壓之值在0和一第三正數之間；且該第三正數之值小於該第一正數之值。
  9. 如請求項7所述之方法，其另包含：在該抹除模式運作期間施加一第八電壓至該第一擴散區、該選擇 閘極和該第三擴散區；其中該第八電壓之值為0。
  10. 如請求項7所述之方法，其另包含：在該抹除模式運作期間施加一第八電壓至該第一擴散區和該第三擴散區，以及施加一第九電壓至該選擇閘極；其中：該第八電壓之值和一第二負數相等；而該第九電壓之值在0和該第一負數之間。
  11. 如請求項7所述之方法，其中該第二電壓之值大於該第一電壓之值。
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