TWI826258B - 電晶體元件及其製造方法 - Google Patents

Abstract

一種電晶體元件，包括基底、閘極、閘介電層、輕摻雜汲極區、第一摻雜區、第二摻雜區、第一間隙壁結構與第二間隙壁結構。閘極位在基底上。閘極具有彼此相對的第一側壁與第二側壁。閘介電層位在閘極與基底之間。輕摻雜汲極區位在閘極的一側的基底中。第一摻雜區與第二摻雜區位在閘極的兩側的基底中。輕摻雜汲極區位在第一摻雜區與閘極之間。第一間隙壁結構位在第一側壁上。輕摻雜汲極區位在第一間隙壁結構的正下方的基底中。第二間隙壁結構位在第二側壁上。在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區。

Description

電晶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種電晶體元件及其製造方法。

電晶體元件為積體電路中的重要元件。然而，如何進一步地降低電晶體元件的電阻，以提升電晶體元件的電性效能(electrical performance)為目前持續努力的目標。

本發明提供一種電晶體元件及其製造方法，其可降低電晶體元件的電阻，進而提升電晶體元件的電性效能。

本發明提出一種電晶體元件，包括基底、閘極、閘介電層、輕摻雜汲極(lightly doped drain，LDD)區、第一摻雜區、第二摻雜區、第一間隙壁結構與第二間隙壁結構。閘極位在基底上。閘極具有彼此相對的第一側壁與第二側壁。閘介電層位在閘極與基底之間。輕摻雜汲極區位在閘極的一側的基底中。第一摻雜區與第二摻雜區位在閘極的兩側的基底中。輕摻雜汲極區位在第一摻雜區與閘極之間。第一間隙壁結構位在第一側壁上。輕摻雜汲極區位在第一間隙壁結構的正下方的基底中。第二間隙壁結構位在第二側壁上。在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區。

依照本發明的一實施例所述，在上述電晶體元件中，第一間隙壁結構的寬度可大於第二間隙壁結構的寬度。

依照本發明的一實施例所述，在上述電晶體元件中，第一間隙壁結構的層數可大於第二間隙壁結構的層數。

依照本發明的一實施例所述，在上述電晶體元件中，更可包括主體區(bulk region)。主體區位在閘極的另一側的基底中。第二摻雜區可位在主體區與閘極之間。

依照本發明的一實施例所述，在上述電晶體元件中，更可包括口袋摻雜區。口袋摻雜區位在閘極的另一側的基底中。第二摻雜區可位在口袋摻雜區中。

依照本發明的一實施例所述，在上述電晶體元件中，在第一間隙壁結構的正下方的基底中可不具有口袋摻雜區。

依照本發明的一實施例所述，在上述電晶體元件中，更可包括第一金屬矽化物層、第二金屬矽化物層與第三金屬矽化物層。第一金屬矽化物層位在第一摻雜區上。第二金屬矽化物層位在第二摻雜區上。第三金屬矽化物層位在閘極上。

本發明提出一種電晶體元件的製造方法，包括以下步驟。提供基底。在基底上形成閘極。基底具有彼此相對的第一側壁與第二側壁。在閘極與基底之間形成閘介電層。在閘極的一側的基底中形成輕摻雜汲極區。在閘極的兩側的基底中形成第一摻雜區與第二摻雜區。輕摻雜汲極區位在第一摻雜區與閘極之間。形成第一間隙壁結構。第一間隙壁結構位在第一側壁上。輕摻雜汲極區位在第一間隙壁結構的正下方的基底中。形成第二間隙壁結構。第二間隙壁結構位在第二側壁上。在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區。

依照本發明的一實施例所述，在上述電晶體元件的製造方法中，輕摻雜汲極區的形成方法可包括以下步驟。在基底上形成圖案化光阻層。利用圖案化光阻層作為罩幕，對基底進行離子植入製程，而形成輕摻雜汲極區。

依照本發明的一實施例所述，在上述電晶體元件的製造方法中，更可包括以下步驟。在閘極的另一側的基底中形成口袋摻雜區。第二摻雜區可位在口袋摻雜區中。

基於上述，在本發明所提出的電晶體元件及其製造方法中，第一間隙壁結構位在閘極的第一側壁上，且第二間隙壁結構位在閘極的第二側壁上。輕摻雜汲極區位在第一間隙壁結構的正下方的基底中。在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區。由於在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區，因此可縮小電晶體元件的尺寸，且可降低電晶體元件的電阻，進而提升電晶體元件的電性效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A至圖1J為根據本發明的一些實施例的電晶體元件的製造流程剖面圖。

請參照圖1A，提供基底100。在一些實施例中，基底100可為半導體基底，如矽基底。在一些實施例中，可在基底100中形成井區102。在一些實施例中，井區102可具有第一導電型(如，P型)。以下，第一導電型與第二導電型可分別為P型導電型與N型導電型中的一者與另一者。在本實施例中，第一導電型是以P型導電型為例，且第二導電型是以N型導電型為例，但本發明並不以此為限。在另一些實施例中，第一導電型可為N型導電型，且第二導電型可為P型導電型。

接著，在基底100上形成閘極104。基底100具有彼此相對的側壁S1與側壁S2。在一些實施例中，閘極104的材料例如是摻雜多晶矽等導電材料。此外，在閘極104與基底100之間形成閘介電層106。在一些實施例中，閘介電層106的材料例如是氧化物(如，氧化矽)。在一些實施例中，閘極104與閘介電層106的形成方法可包括以下步驟，但本發明並不以此為限。首先，可在基底100上形成閘介電材料層(未示出)。在一些實施例中，閘介電材料層的形成方法例如是熱氧化法。接著，可在閘介電材料層上形成閘極材料層(未示出)。然後，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)對閘極材料層與閘介電材料層進行圖案化，而形成閘極104與閘介電層106。

然後，可在基底100上形成圖案化光阻層108。圖案化光阻層108可暴露出位在閘極104的一側的部分基底100。在一些實施例中，圖案化光阻層108更可形成在閘極104上。在一些實施例中，可藉由微影製程來形成圖案化光阻層108。

接下來，可利用圖案化光阻層108作為罩幕，對基底100進行離子植入製程，而形成輕摻雜汲極區110。藉此，可在閘極104的一側的基底100中形成輕摻雜汲極區110。在一些實施例中，輕摻雜汲極區110可位在井區102中。在一些實施例中，「輕摻雜汲極區」亦可稱為「源極/汲極延伸區(source/drain extension (SDE) region)」。在一些實施例中，輕摻雜汲極區110可具有第二導電型(如，N型)。

請參照圖1B，可移除圖案化光阻層108。在一些實施例中，圖案化光阻層108的移除方法例如是乾式剝離法(dry stripping)或濕式剝離法(wet stripping)。

接著，可依序在基底100與閘極104上形成間隙壁材料層112、間隙壁材料層114與間隙壁材料層116。在一些實施例中，間隙壁材料層112的材料例如是氧化物(如，氧化矽)。在一些實施例中，間隙壁材料層112的形成方法例如是化學氣相沉積法。在一些實施例中，間隙壁材料層114的材料例如是氮化物(如，氮化矽)。在一些實施例中，間隙壁材料層114的形成方法例如是化學氣相沉積法。在一些實施例中，間隙壁材料層116的材料例如是氧化物(如，氧化矽)。在一些實施例中，間隙壁材料層115的形成方法例如是化學氣相沉積法。

請參照圖1C，可對間隙壁材料層116進行回蝕刻製程，而形成間隙壁116a與間隙壁116b。間隙壁116a與間隙壁116b可位在閘極104的兩側。在一些實施例中，間隙壁116a與間隙壁116b可位在間隙壁材料層114上。在一些實施例中，上述回蝕刻製程例如是乾式蝕刻製程。

接著，可在間隙壁材料層114與間隙壁116a上形成圖案化光阻層118。圖案化光阻層118可暴露出間隙壁116b。在一些實施例中，可藉由微影製程來形成圖案化光阻層118。

請參照圖1D，可利用圖案化光阻層118作為罩幕，移除間隙壁116b。在一些實施例中，可利用圖案化光阻層118作為罩幕，對間隙壁116b進行濕式蝕刻製程，而移除間隙壁116b。

請參照圖1E，可移除圖案化光阻層118。在一些實施例中，圖案化光阻層118的移除方法例如是乾式剝離法或濕式剝離法。

請參照圖1F，可在間隙壁材料層114上形成圖案化光阻層120。在一些實施例中，可藉由微影製程來形成圖案化光阻層120。

接著，可利用圖案化光阻層120作為罩幕，對基底100進行離子植入製程，而形成摻雜區122與摻雜區124。藉此，可在閘極104的兩側的基底100中形成摻雜區122與摻雜區124。在一些實施例中，摻雜區122與摻雜區124可位在井區102中。輕摻雜汲極區110位在摻雜區122與閘極104之間。在一些實施例中，摻雜區122與摻雜區124可具有第二導電型(如，N型)。

請參照圖1G，可移除圖案化光阻層120。在一些實施例中，圖案化光阻層120的移除方法例如是乾式剝離法或濕式剝離法。

接著，可在間隙壁材料層114與間隙壁116a上形成圖案化光阻層126。在一些實施例中，可藉由微影製程來形成圖案化光阻層126。

然後，可利用圖案化光阻層126作為罩幕，對基底100進行離子植入製程，而形成主體區128。藉此，可在閘極104的另一側的基底100中形成主體區128。在一些實施例中，主體區128可位在井區102中。摻雜區124可位在主體區128與閘極104之間。在一些實施例中，主體區128可具有第一導電型(如，P型)。

請參照圖1H，可移除圖案化光阻層126。在一些實施例中，圖案化光阻層126的移除方法例如是乾式剝離法或濕式剝離法。

接著，可在間隙壁材料層114與間隙壁116a上形成圖案化光阻層130。在一些實施例中，可藉由微影製程來形成圖案化光阻層130。

然後，可利用圖案化光阻層130作為罩幕，對基底100進行離子植入製程，而形成口袋摻雜區132。藉此，可在閘極104的另一側的基底100中形成口袋摻雜區132。在一些實施例中，口袋摻雜區132可位在井區102中。摻雜區124可位在口袋摻雜區132中。在一些實施例中，主體區128可位在口袋摻雜區132中。在一些實施例中，口袋摻雜區132可具有第一導電型(如，P型)。

請參照圖1I，可移除圖案化光阻層130。在一些實施例中，圖案化光阻層130的移除方法例如是乾式剝離法或濕式剝離法。

接著，可對間隙壁材料層114與間隙壁材料層112進行回蝕刻製程，而形成間隙壁114a、間隙壁114b、間隙壁112a與間隙壁112b。藉此，可形成間隙壁結構SP1，且可形成間隙壁結構SP2。間隙壁結構SP1位在側壁S1上。在一些實施例中，間隙壁結構SP1更可位在基底100上。輕摻雜汲極區110位在間隙壁結構SP1的正下方的基底100中。間隙壁結構SP2位在側壁S2上。在一些實施例中，間隙壁結構SP2更可位在基底100上。在間隙壁結構SP2的正下方的基底100中不具有輕摻雜汲極區。在一些實施例中，在上述回蝕刻製程中，可移除部分間隙壁116a。在一些實施例中，上述回蝕刻製程例如是乾式蝕刻製程。

在一些實施例中，間隙壁結構SP1可包括間隙壁112a、間隙壁114a與間隙壁116a。間隙壁112a、間隙壁114a與間隙壁116a可依序位在側壁S1上。在一些實施例中，間隙壁112a、間隙壁114a與間隙壁116a可依序位在基底100上。在一些實施例中，間隙壁結構SP2可包括間隙壁112b與間隙壁114b。間隙壁112b與間隙壁114b可依序位在側壁S2上。在一些實施例中，間隙壁112b與間隙壁114b可依序位在基底100上。

請參照圖1J，可形成金屬矽化物層134、金屬矽化物層136與金屬矽化物層138。金屬矽化物層134位在摻雜區122上。金屬矽化物層136位在摻雜區124上。在一些實施例中，金屬矽化物層136更可位在主體區128上。金屬矽化物層138位在閘極104上。在一些實施例中，金屬矽化物層134的材料、金屬矽化物層136的材料與金屬矽化物層138的材料例如是矽化鈷(CoSi)或矽化鎳(NiSi)。在一些實施例中，可藉由自對準金屬矽化物製程來形成金屬矽化物層134、金屬矽化物層136與金屬矽化物層138。

以下，藉由圖1J來說明上述實施例的電晶體元件10。此外，雖然電晶體元件10的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。

請參照圖1J，電晶體元件10包括基底100、閘極104、閘介電層106、輕摻雜汲極區110、摻雜區122、摻雜區124、間隙壁結構SP1與間隙壁結構SP2。電晶體元件10可為N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)電晶體元件或P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)電晶體元件。在本實施例中，電晶體元件10是以N型金屬氧化物半導體電晶體為例，但本發明並不以此為限。

閘極104位在基底100上。閘極104具有彼此相對的側壁S1與側壁S2。閘介電層106位在閘極104與基底100之間。輕摻雜汲極區110位在閘極104的一側的基底100中。摻雜區122與摻雜區124位在閘極104的兩側的基底100中。輕摻雜汲極區110位在摻雜區122與閘極104之間。摻雜區122與摻雜區124可分別用以作為源極區與汲極區中的一者與另一者。在本實施例中，摻雜區122可用以作為汲極區，且摻雜區124可用以作為源極區。

間隙壁結構SP1位在側壁S1上。輕摻雜汲極區110位在間隙壁結構SP1的正下方的基底100中。間隙壁結構SP2位在側壁S2上。在間隙壁結構SP2的正下方的基底100中不具有輕摻雜汲極區，藉此可縮小電晶體元件10的尺寸，且可降低電晶體元件10的電阻，進而提升電晶體元件10的電性效能。

在一些實施例中，間隙壁結構SP1的寬度W1可大於間隙壁結構SP2的寬度W2。在一些實施例中，間隙壁結構SP1的層數可大於間隙壁結構SP2的層數，藉此間隙壁結構SP1的寬度W1可大於間隙壁結構SP2的寬度W2。舉例來說，間隙壁結構SP1可為包括間隙壁112a、間隙壁114a與間隙壁116a的三層結構，且間隙壁結構SP2可為包括間隙壁112b與間隙壁114b的雙層結構，但本發明並不以此為限。只要間隙壁結構SP1的寬度W1可大於間隙壁結構SP2的寬度W2，即屬於本發明所涵蓋的範圍。

電晶體元件10更可包括主體區128。主體區128位在閘極104的另一側的基底100中。摻雜區124可位在主體區128與閘極104之間。

電晶體元件10更可包括口袋摻雜區132。口袋摻雜區132位在閘極104的另一側的基底100中。口袋摻雜區132可用以降低擊穿(punch through)風險，因此有利於縮小閘極104的閘極長度(gate length)，藉此可進一步地降低電晶體元件10的電阻，且可進一步地提升電晶體元件10的電性效能。摻雜區124可位在口袋摻雜區132中。在一些實施例中，主體區128可位在口袋摻雜區132中。在一些實施例中，在間隙壁結構SP1的正下方的基底100中可不具有口袋摻雜區。

電晶體元件10更可包括井區102。井區102位在基底100中。輕摻雜汲極區110、摻雜區122、摻雜區124、主體區128與口袋摻雜區132可位在井區102中。在一些實施例中，井區102、主體區128與口袋摻雜區132可具有第一導電型(如，P型)，且輕摻雜汲極區110、摻雜區122與摻雜區124可具有第二導電型(如，N型)。

電晶體元件10更可包括金屬矽化物層134、金屬矽化物層136與金屬矽化物層138。金屬矽化物層134位在摻雜區122上。金屬矽化物層136位在摻雜區124上。在一些實施例中，金屬矽化物層136更可位在主體區128上。金屬矽化物層138位在閘極104上。

基於上述實施例可知，在電晶體元件10及其製造方法中，間隙壁結構SP1位在閘極104的側壁S1上，且間隙壁結構SP2位在閘極104的側壁S2上。輕摻雜汲極區110位在間隙壁結構SP1的正下方的基底100中。在間隙壁結構SP2的正下方的基底100中不具有輕摻雜汲極區。由於在間隙壁結構SP2的正下方的基底100中不具有輕摻雜汲極區，因此可縮小電晶體元件10的尺寸，且可降低電晶體元件10的電阻，進而提升電晶體元件10的電性效能。

綜上所述，在上述實施例的電晶體元件及其製造方法中，第一間隙壁結構位在閘極的第一側壁上，且第二間隙壁結構位在閘極的第二側壁上。輕摻雜汲極區位在第一間隙壁結構的正下方的基底中。在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區。由於在第二間隙壁結構的正下方的基底中不具有輕摻雜汲極區，因此可縮小電晶體元件的尺寸，且可降低電晶體元件的電阻，進而提升電晶體元件的電性效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:電晶體元件

100:基底

102:井區

104:閘極

106:閘介電層

108,118,120,126,130:圖案化光阻層

110:輕摻雜汲極區

112,114,116:間隙壁材料層

112a,112b,114a,114b,116a,116b:間隙壁

122,124:摻雜區

128:主體區

132:口袋摻雜區

134,136,138:金屬矽化物層

S1,S2:側壁

SP1,SP2:間隙壁結構

W1,W2:寬度

圖1A至圖1J為根據本發明的一些實施例的電晶體元件的製造流程剖面圖。

10:電晶體元件

100:基底

102:井區

104:閘極

106:閘介電層

110:輕摻雜汲極區

112a,112b,114a,114b,116a:間隙壁

122,124:摻雜區

128:主體區

132:口袋摻雜區

134,136,138:金屬矽化物層

S1,S2:側壁

SP1,SP2:間隙壁結構

W1,W2:寬度

Claims (9)

1. 一種電晶體元件，包括：基底；閘極，位在所述基底上，且具有彼此相對的第一側壁與第二側壁；閘介電層，位在所述閘極與所述基底之間；輕摻雜汲極區，位在所述閘極的一側的所述基底中；第一摻雜區與第二摻雜區，位在所述閘極的兩側的所述基底中，其中所述輕摻雜汲極區位在所述第一摻雜區與所述閘極之間；第一間隙壁結構，位在所述第一側壁上，其中所述輕摻雜汲極區位在所述第一間隙壁結構的正下方的所述基底中；以及第二間隙壁結構，位在所述第二側壁上，其中在所述第二間隙壁結構的正下方的所述基底中不具有輕摻雜汲極區，且所述第一間隙壁結構的寬度大於所述第二間隙壁結構的寬度。
2. 如請求項1所述的電晶體元件，其中所述第一間隙壁結構的層數大於所述第二間隙壁結構的層數。
3. 如請求項1所述的電晶體元件，更包括：主體區，位在所述閘極的另一側的所述基底中，其中所述第二摻雜區位在所述主體區與所述閘極之間。
4. 如請求項1所述的電晶體元件，更包括：口袋摻雜區，位在所述閘極的另一側的所述基底中，其中所述第二摻雜區位在所述口袋摻雜區中。
5. 如請求項1所述的電晶體元件，其中在所述第一間隙壁結構的正下方的所述基底中不具有口袋摻雜區。
6. 如請求項1所述的電晶體元件，更包括：第一金屬矽化物層，位在所述第一摻雜區上；第二金屬矽化物層，位在所述第二摻雜區上；以及第三金屬矽化物層，位在所述閘極上。
7. 一種電晶體元件的製造方法，包括：提供基底；在所述基底上形成閘極，其中所述基底具有彼此相對的第一側壁與第二側壁；在所述閘極與所述基底之間形成閘介電層；在所述閘極的一側的所述基底中形成輕摻雜汲極區；在所述閘極的兩側的所述基底中形成第一摻雜區與第二摻雜區，其中所述輕摻雜汲極區位在所述第一摻雜區與所述閘極之間；形成第一間隙壁結構，其中所述第一間隙壁結構位在所述第一側壁上，且所述輕摻雜汲極區位在所述第一間隙壁結構的正下方的所述基底中；以及形成第二間隙壁結構，其中所述第二間隙壁結構位在所述第二側壁上，其中在所述第二間隙壁結構的正下方的所述基底中不具有輕摻雜汲極區，且所述第一間隙壁結構的寬度大於所述第二間隙壁結構的寬度。
8. 如請求項7所述的電晶體元件的製造方法，其中所述輕摻雜汲極區的形成方法包括：在所述基底上形成圖案化光阻層；以及利用所述圖案化光阻層作為罩幕，對所述基底進行離子植入製程，而形成所述輕摻雜汲極區。
9. 如請求項7所述的電晶體元件的製造方法，更包括：在所述閘極的另一側的所述基底中形成口袋摻雜區，其中所述第二摻雜區位在所述口袋摻雜區中。

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