JPH1012742A - 半導体デバイス製造方法 - Google Patents
半導体デバイス製造方法Info
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- JPH1012742A JPH1012742A JP9036963A JP3696397A JPH1012742A JP H1012742 A JPH1012742 A JP H1012742A JP 9036963 A JP9036963 A JP 9036963A JP 3696397 A JP3696397 A JP 3696397A JP H1012742 A JPH1012742 A JP H1012742A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【課題】 各デバイスのチャネル特性に適する低濃度不
純物イオンを注入してＬＤＤ構造を形成することにより
デバイスの信頼性を向上させること。 【解決手段】 第１領域と第２領域を有する半導体基板
を準備するステップと、第１領域及び第２領域の基板上
に第１ゲート電極及び第２ゲート電極を形成するステッ
プと、第１領域の基板に第１ゲート電極をマスクとして
第１不純物イオンを注入するステップと、第２領域の基
板に第２ゲート電極をマスクとして第２不純物イオンを
注入するステップと、第１、第２ゲート電極の両側面に
側壁スペーサーらを形成するステップと、第１、第２領
域に第１、第２ゲート電極と側壁スペーサーをマスクと
して第２不純物イオンを注入するステップと、から成
る。
純物イオンを注入してＬＤＤ構造を形成することにより
デバイスの信頼性を向上させること。 【解決手段】 第１領域と第２領域を有する半導体基板
を準備するステップと、第１領域及び第２領域の基板上
に第１ゲート電極及び第２ゲート電極を形成するステッ
プと、第１領域の基板に第１ゲート電極をマスクとして
第１不純物イオンを注入するステップと、第２領域の基
板に第２ゲート電極をマスクとして第２不純物イオンを
注入するステップと、第１、第２ゲート電極の両側面に
側壁スペーサーらを形成するステップと、第１、第２領
域に第１、第２ゲート電極と側壁スペーサーをマスクと
して第２不純物イオンを注入するステップと、から成
る。
Description
【０００１】
【発明が属する技術分野】本発明は半導体デバイスの製
造方法に関し、特にＭＯＳデバイスの製造方法に関す
る。
造方法に関し、特にＭＯＳデバイスの製造方法に関す
る。
【０００２】
【従来の技術】一般に、半導体デバイスは３年ごとに約
４倍に達する高集積化、高密度化、高性能化の傾向にあ
り、それに伴って急速に寸法が小さくなってきた。しか
し、このようなデバイスの微細化によってデバイス内部
の電界強度が増大し、デバイスの特性に悪影響を与え、
各種の問題を引き起こうようになった。特に、ゲートの
幅が狭くなることにより高電界によるドレインへの電界
集中が生じてデバイスの特性を変化させる。このような
電界を減少させるためにドレインとチャネルとの間に、
その間が穏やかに変化するように低濃度ドーピングを形
成した。
４倍に達する高集積化、高密度化、高性能化の傾向にあ
り、それに伴って急速に寸法が小さくなってきた。しか
し、このようなデバイスの微細化によってデバイス内部
の電界強度が増大し、デバイスの特性に悪影響を与え、
各種の問題を引き起こうようになった。特に、ゲートの
幅が狭くなることにより高電界によるドレインへの電界
集中が生じてデバイスの特性を変化させる。このような
電界を減少させるためにドレインとチャネルとの間に、
その間が穏やかに変化するように低濃度ドーピングを形
成した。
【０００３】つまり、ソースとドレインの基本的な領域
はドーピングを強くし、チャネルに隣接している領域の
ドーピングは弱くして低ドーピングドレイン（ＬＤＤ）
構造を形成した。ＮＭＯＳのＬＤＤ構造の形成時、ドー
プ剤（ドーパント）にはリン（Ｐ）或いはヒ素（Ａｓ）
等を使用する。リン（Ｐ）をドープ剤として使用する場
合には、広いドーピングプロファイルに起因して、約
０．５μｍ以上の長チャネルで約８Ｖ以上の高い降伏電
圧（ＢＶ）値が得られる。一方、ヒ素（Ａｓ）をドープ
剤として使用する場合には、約０．３μｍ以上の短チャ
ネルを有するデバイスで約６Ｖ以上の降伏電圧値が得ら
れる。しかし、チャネル特性がそれぞれ異なる全てのデ
バイスに同一イオンを注入すると、デバイスの信頼性が
低下されるという他の問題点が引き起こされた。つま
り、リン（Ｐ）をドープ剤として使用する場合には降伏
電圧値が充分に高いが、短チャネルの特性を満足させる
ことができなく、ヒ素をドーフ剤として使用する場合に
は短チャネルの特性は満足するが高電圧印加時、降伏電
圧（ＢＶ）を満足させることができないからである。
はドーピングを強くし、チャネルに隣接している領域の
ドーピングは弱くして低ドーピングドレイン（ＬＤＤ）
構造を形成した。ＮＭＯＳのＬＤＤ構造の形成時、ドー
プ剤（ドーパント）にはリン（Ｐ）或いはヒ素（Ａｓ）
等を使用する。リン（Ｐ）をドープ剤として使用する場
合には、広いドーピングプロファイルに起因して、約
０．５μｍ以上の長チャネルで約８Ｖ以上の高い降伏電
圧（ＢＶ）値が得られる。一方、ヒ素（Ａｓ）をドープ
剤として使用する場合には、約０．３μｍ以上の短チャ
ネルを有するデバイスで約６Ｖ以上の降伏電圧値が得ら
れる。しかし、チャネル特性がそれぞれ異なる全てのデ
バイスに同一イオンを注入すると、デバイスの信頼性が
低下されるという他の問題点が引き起こされた。つま
り、リン（Ｐ）をドープ剤として使用する場合には降伏
電圧値が充分に高いが、短チャネルの特性を満足させる
ことができなく、ヒ素をドーフ剤として使用する場合に
は短チャネルの特性は満足するが高電圧印加時、降伏電
圧（ＢＶ）を満足させることができないからである。
【０００４】以下、添付図面を参照して従来の半導体デ
バイスの製造方法を説明する。図１は従来のＭＯＳデバ
イスの製造工程を示す工程断面図である。図１（ａ）に
図示されたように、Ｎ型半導体基板１上に第１絶縁膜２
と多結晶シリコン３と、第２絶縁膜４とを順次に堆積
し、フォトリソグラフィ及びエッチング工程で第１絶縁
膜２と多結晶シリコン３と、及び第２絶縁膜４とを選択
的に除去してチャネルの長さの異なる複数個のゲート電
極を形成する。
バイスの製造方法を説明する。図１は従来のＭＯＳデバ
イスの製造工程を示す工程断面図である。図１（ａ）に
図示されたように、Ｎ型半導体基板１上に第１絶縁膜２
と多結晶シリコン３と、第２絶縁膜４とを順次に堆積
し、フォトリソグラフィ及びエッチング工程で第１絶縁
膜２と多結晶シリコン３と、及び第２絶縁膜４とを選択
的に除去してチャネルの長さの異なる複数個のゲート電
極を形成する。
【０００５】図１（ｂ）に図示されたように、ゲート電
極を含んだ基板１全面にリン（Ｐ）或いはヒ素（Ａｓ）
のような低濃度不純物イオンを注入してゲート電極の両
側の基板１にＬＤＤ領域５を形成する。
極を含んだ基板１全面にリン（Ｐ）或いはヒ素（Ａｓ）
のような低濃度不純物イオンを注入してゲート電極の両
側の基板１にＬＤＤ領域５を形成する。
【０００６】図１（ｃ）に図示されたように、ゲート電
極を含んだ基板１全面に第３絶縁膜を形成して、第３絶
縁膜を異方性エッチングしてゲート電極の両側面にゲー
ト側壁スペーサー６を形成する。
極を含んだ基板１全面に第３絶縁膜を形成して、第３絶
縁膜を異方性エッチングしてゲート電極の両側面にゲー
ト側壁スペーサー６を形成する。
【０００７】図１（ｄ）に図示されたように、ゲート電
極を含んだ基板１全面に高濃度不純物イオンを注入して
前記ゲート側壁スペーサー６の両側にソースとドレイン
７を形成する。
極を含んだ基板１全面に高濃度不純物イオンを注入して
前記ゲート側壁スペーサー６の両側にソースとドレイン
７を形成する。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来の半導体デバイスの製造方法においては次のような問
題点があった。工程の単純化を考慮して、リン（Ｐ）或
いはヒ素（Ａｓ）のような同一のＬＤＤイオンをチャネ
ル特性がそれぞれ異なる全てのデバイスに同一に注入す
ると、デバイスの信頼性が低下する。その理由は回路に
印加される電圧が各デバイスの部位別ごとに大きな差を
有するためである。つまり、リン（Ｐ）をドープ剤とし
て使用する場合には、降伏電圧が充分に高いので高電圧
デバイスには適するが、チャネル長さが短い低電圧デバ
イスには適していない。一方、ヒ素をドープ剤として使
用する場合には、短いチャネルの特性を有する低電圧デ
バイスには適しているが、高電圧デバイスの降伏電圧
（ＢＶ）を満足させない。本発明はこのような問題点を
解決するためになされたもので、それぞれのデバイスの
チャネルの特性に適する低濃度不純物イオンを注入して
ＬＤＤ構造を形成することによりデバイスの信頼性を向
上させることにその目的がある。
来の半導体デバイスの製造方法においては次のような問
題点があった。工程の単純化を考慮して、リン（Ｐ）或
いはヒ素（Ａｓ）のような同一のＬＤＤイオンをチャネ
ル特性がそれぞれ異なる全てのデバイスに同一に注入す
ると、デバイスの信頼性が低下する。その理由は回路に
印加される電圧が各デバイスの部位別ごとに大きな差を
有するためである。つまり、リン（Ｐ）をドープ剤とし
て使用する場合には、降伏電圧が充分に高いので高電圧
デバイスには適するが、チャネル長さが短い低電圧デバ
イスには適していない。一方、ヒ素をドープ剤として使
用する場合には、短いチャネルの特性を有する低電圧デ
バイスには適しているが、高電圧デバイスの降伏電圧
（ＢＶ）を満足させない。本発明はこのような問題点を
解決するためになされたもので、それぞれのデバイスの
チャネルの特性に適する低濃度不純物イオンを注入して
ＬＤＤ構造を形成することによりデバイスの信頼性を向
上させることにその目的がある。
【０００９】
【課題を解決するための手段】このような目的を達する
ための本発明の半導体デバイス製造方法は、第１領域と
第２領域を有する半導体基板を準備するステップと、基
板の第１領域及び第２領域に第１ゲート電極と第２ゲー
ト電極を形成するステップと、第１領域の基板に第１ゲ
ート電極をマスクとして第１不純物イオンを注入するス
テップと、第２領域の基板に第２ゲート電極をマスクと
して第２不純物イオンを注入するステップと、第１、第
２ゲート電極の両側面に側壁スペーサーを形成するステ
ップと、第１、第２領域に第１、第２ゲート電極と側壁
スペーサーをマスクとして第２不純物イオンを注入する
ステップとから成る。このとき、第１領域の第１ゲート
電極は第２領域の第２ゲート電極よりチャネルの長さが
短い。そして第１不純物イオンと第２不純物イオンはＮ
導電型不純物とＰ導電型不純物の中でいずれか１つと
し、基板の導電型は不純物イオンの導電型と異なるもの
で形成する。
ための本発明の半導体デバイス製造方法は、第１領域と
第２領域を有する半導体基板を準備するステップと、基
板の第１領域及び第２領域に第１ゲート電極と第２ゲー
ト電極を形成するステップと、第１領域の基板に第１ゲ
ート電極をマスクとして第１不純物イオンを注入するス
テップと、第２領域の基板に第２ゲート電極をマスクと
して第２不純物イオンを注入するステップと、第１、第
２ゲート電極の両側面に側壁スペーサーを形成するステ
ップと、第１、第２領域に第１、第２ゲート電極と側壁
スペーサーをマスクとして第２不純物イオンを注入する
ステップとから成る。このとき、第１領域の第１ゲート
電極は第２領域の第２ゲート電極よりチャネルの長さが
短い。そして第１不純物イオンと第２不純物イオンはＮ
導電型不純物とＰ導電型不純物の中でいずれか１つと
し、基板の導電型は不純物イオンの導電型と異なるもの
で形成する。
【００１０】
【発明の実施の形態】前記のような本発明の半導体デバ
イス製造方法を実施形態を表している添付図面を参照し
てより詳細に説明すると下記の通りである。図２は本発
明の第１実施形態のＭＯＳデバイス製造工程を示す製造
工程断面図である。図２（ａ）に図示されたように、低
電圧動作領域と高電圧動作領域を含むＮ型半導体基板１
１上に第１絶縁膜１２と、多結晶シリコン１３と、第２
絶縁膜１４とを順次に堆積する。
イス製造方法を実施形態を表している添付図面を参照し
てより詳細に説明すると下記の通りである。図２は本発
明の第１実施形態のＭＯＳデバイス製造工程を示す製造
工程断面図である。図２（ａ）に図示されたように、低
電圧動作領域と高電圧動作領域を含むＮ型半導体基板１
１上に第１絶縁膜１２と、多結晶シリコン１３と、第２
絶縁膜１４とを順次に堆積する。
【００１１】図２（ｂ）に図示されたように、フォトリ
ソグラフィ及びエッチング工程で第１絶縁膜１２と多結
晶シリコン１３と、及び第２絶縁膜１４とを選択的に除
去して低電圧動作領域上には第１ゲート電極１５を形成
し、高電圧動作領域上には第２ゲート電極１６を形成す
る。このとき、第２ゲート電極１６の幅（Ｗ2）は第１
ゲート電極１５の幅（Ｗ1）より広く形成する。この理
由は高電圧で動作するデバイスにおいては長チャネルを
必要とするからである。
ソグラフィ及びエッチング工程で第１絶縁膜１２と多結
晶シリコン１３と、及び第２絶縁膜１４とを選択的に除
去して低電圧動作領域上には第１ゲート電極１５を形成
し、高電圧動作領域上には第２ゲート電極１６を形成す
る。このとき、第２ゲート電極１６の幅（Ｗ2）は第１
ゲート電極１５の幅（Ｗ1）より広く形成する。この理
由は高電圧で動作するデバイスにおいては長チャネルを
必要とするからである。
【００１２】図２（ｃ）に図示されたように、第１ゲー
ト電極１５を含んだ低電圧動作領域を感光膜１７でマス
キングする。そして、第２ゲート電極１６をイオン注入
マスクとして、第１不純物イオンを基板１１の高電圧動
作領域内に低濃度に注入して第２ゲート電極１６両側の
基板１１の表面内に第１低濃度不純物領域１８を形成す
る。この第１不純物イオンはＮ型基板１１の導電型と異
なるＰ導電型不純物であるリン（Ｐ）を使用する。
ト電極１５を含んだ低電圧動作領域を感光膜１７でマス
キングする。そして、第２ゲート電極１６をイオン注入
マスクとして、第１不純物イオンを基板１１の高電圧動
作領域内に低濃度に注入して第２ゲート電極１６両側の
基板１１の表面内に第１低濃度不純物領域１８を形成す
る。この第１不純物イオンはＮ型基板１１の導電型と異
なるＰ導電型不純物であるリン（Ｐ）を使用する。
【００１３】図２（ｄ）に図示されたように、低電圧動
作領域の感光膜１７を除去して第１ゲート電極１５と第
２ゲート電極１６をイオン注入マスクとして基板の全領
域に第１不純物イオンと同一の導電型を有する第２不純
物イオンを低濃度に注入して低電圧動作領域内に第２低
濃度不純物領域１９を形成する。このとき、第２不純物
イオンはＮ型基板１１の導電型と異なるＰ型導電型不純
物であるヒ素（Ａｓ）を使用する。高電圧動作領域には
Ｐ導電型不純物であるリン（Ｐ）とヒ素（Ａｓ）イオン
が注入されるが、リンイオンがヒ素イオンより接合深さ
が深いのでチャネル特性に影響を及ばない。
作領域の感光膜１７を除去して第１ゲート電極１５と第
２ゲート電極１６をイオン注入マスクとして基板の全領
域に第１不純物イオンと同一の導電型を有する第２不純
物イオンを低濃度に注入して低電圧動作領域内に第２低
濃度不純物領域１９を形成する。このとき、第２不純物
イオンはＮ型基板１１の導電型と異なるＰ型導電型不純
物であるヒ素（Ａｓ）を使用する。高電圧動作領域には
Ｐ導電型不純物であるリン（Ｐ）とヒ素（Ａｓ）イオン
が注入されるが、リンイオンがヒ素イオンより接合深さ
が深いのでチャネル特性に影響を及ばない。
【００１４】図２（ｅ）に図示されたように、第１ゲー
ト電極１５と第２ゲート電極１６を含んだ基板１１上に
第３絶縁膜を形成する。そして第３絶縁膜上に反応性イ
オンエッチング工程を行って第１、第２ゲート電極１
５、１６両側面に絶縁側壁スペーサー２０を形成する。
ト電極１５と第２ゲート電極１６を含んだ基板１１上に
第３絶縁膜を形成する。そして第３絶縁膜上に反応性イ
オンエッチング工程を行って第１、第２ゲート電極１
５、１６両側面に絶縁側壁スペーサー２０を形成する。
【００１５】図２（ｆ）に図示されたように、第１ゲー
ト電極１５、第２ゲート電極１６、及び絶縁側壁スペー
サー２０をイオン注入用マスクとして第２不純物イオン
を高濃度に基板１１に注入して高濃度不純物領域２１を
形成する。
ト電極１５、第２ゲート電極１６、及び絶縁側壁スペー
サー２０をイオン注入用マスクとして第２不純物イオン
を高濃度に基板１１に注入して高濃度不純物領域２１を
形成する。
【００１６】図３は本発明の第２実施形態のＭＯＳデバ
イス製造工程を示す製造工程断面図である。図３（ａ）
に図示されたように、低電圧動作領域と高電圧動作領域
を含むＮ型半導体基板３１上に第１絶縁膜３２と、多結
晶シリコン３３と、第２絶縁膜３４とを順次に堆積す
る。
イス製造工程を示す製造工程断面図である。図３（ａ）
に図示されたように、低電圧動作領域と高電圧動作領域
を含むＮ型半導体基板３１上に第１絶縁膜３２と、多結
晶シリコン３３と、第２絶縁膜３４とを順次に堆積す
る。
【００１７】図３（ｂ）に図示されたように、フォトリ
ソグラフィ及びエッチング工程で第１絶縁膜３２と、多
結晶シリコン３３と、第２絶縁膜３４とを選択的に除去
して低電圧動作領域上には第１ゲート電極３５を形成
し、高電圧動作領域上には第２ゲート電極３６を形成す
る。この際、第２ゲート電極３６の幅（Ｗ12）は第１ゲ
ート電極３５の幅（Ｗ11）より広く形成する。この理由
は高電圧で動作するデバイスにおいては長チャネルを必
要とするからである。
ソグラフィ及びエッチング工程で第１絶縁膜３２と、多
結晶シリコン３３と、第２絶縁膜３４とを選択的に除去
して低電圧動作領域上には第１ゲート電極３５を形成
し、高電圧動作領域上には第２ゲート電極３６を形成す
る。この際、第２ゲート電極３６の幅（Ｗ12）は第１ゲ
ート電極３５の幅（Ｗ11）より広く形成する。この理由
は高電圧で動作するデバイスにおいては長チャネルを必
要とするからである。
【００１８】図３（ｃ）に図示されたように、第１ゲー
ト電極３５を含んだ低電圧動作領域を第１感光膜３７ａ
でマスキングする。そして第２ゲート電極３６をイオン
注入マスクとして第１不純物イオンを基板３１の高電圧
動作領域内に低濃度に注入して、基板の第２ゲート電極
３６両側に第１低濃度不純物領域３８を形成する。この
第１不純物イオンはＮ型基板３１の導電型と異なるＰ導
電型不純物であるリン（Ｐ）を使用する。
ト電極３５を含んだ低電圧動作領域を第１感光膜３７ａ
でマスキングする。そして第２ゲート電極３６をイオン
注入マスクとして第１不純物イオンを基板３１の高電圧
動作領域内に低濃度に注入して、基板の第２ゲート電極
３６両側に第１低濃度不純物領域３８を形成する。この
第１不純物イオンはＮ型基板３１の導電型と異なるＰ導
電型不純物であるリン（Ｐ）を使用する。
【００１９】図３（ｄ）に図示されたように、低電圧動
作領域の第１感光膜３７ａを除去して、第２ゲート電極
３６を含んだ高電圧動作領域を第２感光膜３７ｂでマス
キングする。そして第１ゲート電極３５をイオン注入マ
スクとして第２不純物イオンを基板３１の低電圧動作領
域内に低濃度に注入して基板３１の第１ゲート電極３５
両側に第２低濃度不純物領域３９を形成する。このと
き、第２不純物イオンはＮ型基板３１の導電型と異なる
Ｐ導電型不純物であるヒ素（Ａｓ）を使用する。
作領域の第１感光膜３７ａを除去して、第２ゲート電極
３６を含んだ高電圧動作領域を第２感光膜３７ｂでマス
キングする。そして第１ゲート電極３５をイオン注入マ
スクとして第２不純物イオンを基板３１の低電圧動作領
域内に低濃度に注入して基板３１の第１ゲート電極３５
両側に第２低濃度不純物領域３９を形成する。このと
き、第２不純物イオンはＮ型基板３１の導電型と異なる
Ｐ導電型不純物であるヒ素（Ａｓ）を使用する。
【００２０】図３（ｅ）に図示されたように、高電圧動
作領域の第２感光膜３７ｂを除去して第１ゲート電極３
５と第２ゲート電極３６を含んだ基板３１上に第３絶縁
膜を形成する。そして第３絶縁膜上に反応性イオンエッ
チング工程を行って第１、第２ゲート電極３５、３６両
側面に絶縁側壁スペーサ４０を形成する。
作領域の第２感光膜３７ｂを除去して第１ゲート電極３
５と第２ゲート電極３６を含んだ基板３１上に第３絶縁
膜を形成する。そして第３絶縁膜上に反応性イオンエッ
チング工程を行って第１、第２ゲート電極３５、３６両
側面に絶縁側壁スペーサ４０を形成する。
【００２１】図３（ｆ）に図示されたように、第１ゲー
ト電極３５、第２ゲート電極３６、絶縁側壁スペーサー
４０をイオン注入用マスクとして第２不純物イオンを高
濃度に基板３１に注入して高濃度不純物領域４１を形成
する。
ト電極３５、第２ゲート電極３６、絶縁側壁スペーサー
４０をイオン注入用マスクとして第２不純物イオンを高
濃度に基板３１に注入して高濃度不純物領域４１を形成
する。
【００２２】図４はＬＤＤ構成とするのにリン（Ｐ）と
ヒ素（Ａｓ）使用したデバイスのチャネルの長さによる
降伏電圧（ＢＶｄｓｓ）の特性を示すグラフであり、図
５はＰ−ＬＤＤとＡｓ−ＬＤＤの短チャネル特性を比較
したグラフである。図４及び図５のように、リン（Ｐ）
をＬＤＤドーズとして使用する場合には、広いドーピン
グプロファイルによって約０．５μｍ以上の長チャネル
で降伏電圧値が約８Ｖ以上である高電圧デバイスが得ら
れ、ヒ素（Ａｓ）をＬＤＤドーズとして使用する場合に
は、約０．３μｍ以上の短チャネルで、約６Ｖ以上の降
伏電圧値のデバイスが得られる。そしてＰ−ＬＤＤ場合
には、最小チャネル長さを有する低電圧デバイスでは短
チャネルの特性を達成することができず、Ａｓ−ＬＤＤ
場合には、低電圧デバイスで短チャネルの特性を満足さ
せる。
ヒ素（Ａｓ）使用したデバイスのチャネルの長さによる
降伏電圧（ＢＶｄｓｓ）の特性を示すグラフであり、図
５はＰ−ＬＤＤとＡｓ−ＬＤＤの短チャネル特性を比較
したグラフである。図４及び図５のように、リン（Ｐ）
をＬＤＤドーズとして使用する場合には、広いドーピン
グプロファイルによって約０．５μｍ以上の長チャネル
で降伏電圧値が約８Ｖ以上である高電圧デバイスが得ら
れ、ヒ素（Ａｓ）をＬＤＤドーズとして使用する場合に
は、約０．３μｍ以上の短チャネルで、約６Ｖ以上の降
伏電圧値のデバイスが得られる。そしてＰ−ＬＤＤ場合
には、最小チャネル長さを有する低電圧デバイスでは短
チャネルの特性を達成することができず、Ａｓ−ＬＤＤ
場合には、低電圧デバイスで短チャネルの特性を満足さ
せる。
【００２３】
【発明の効果】以上で説明したように本発明の半導体デ
バイス製造方法におけては次のような効果がある。Ｐ−
ＬＤＤの短チャネル特性の悪化とＡｓ−ＬＤＤの低い降
伏電圧を解決するために、長いチャネルの長さを有し、
高電圧が印加されるデバイスにはＰ−ＬＤＤを使用し、
最小チャネル長さを有し、低電圧が印加されるデバイス
にはＡｓ−ＬＤＤを使用することによりデバイスの信頼
性を向上させてデバイスの寸法を小さくすることができ
る。
バイス製造方法におけては次のような効果がある。Ｐ−
ＬＤＤの短チャネル特性の悪化とＡｓ−ＬＤＤの低い降
伏電圧を解決するために、長いチャネルの長さを有し、
高電圧が印加されるデバイスにはＰ−ＬＤＤを使用し、
最小チャネル長さを有し、低電圧が印加されるデバイス
にはＡｓ−ＬＤＤを使用することによりデバイスの信頼
性を向上させてデバイスの寸法を小さくすることができ
る。
【図１】 従来のＭＯＳデバイスの製造工程を示す工程
断面図である。
断面図である。
【図２】 本発明の第１実施形態のＭＯＳデバイス製造
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図３】 本発明の第２実施形態のＭＯＳデバイス製造
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図４】 リン（Ｐ）とヒ素（Ａｓ）をＬＤＤ−ｄｏｓ
ｅとして使用したデバイスのチャネルの長さによるＢＶ
ｄｓｓの特性を比較したグラフである。
ｅとして使用したデバイスのチャネルの長さによるＢＶ
ｄｓｓの特性を比較したグラフである。
【図５】 Ｐ−ＬＤＤとＡｓ−ＬＤＤの短チャネル特性
を比較したグラフである。
を比較したグラフである。
１１、３１ 基板 １２、３２ 第１絶縁膜 １３、３３ 多結晶シリコン １４、３４ 第２絶縁膜 １５、３５ 第１ゲート電極 １６、３６ 第２ゲート電極 １７、３７ 感光膜 １８、３８ 第１低濃度不純物領域 １９、３９ 第２高濃度不純物領域 ２０、４０ 絶縁側壁スペーサー ２１、４１ 高濃度不純物領域
フロントページの続き (72)発明者 ゼ・キョン・アン 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・カキョン−ドン・ 1189・ヒョンソク アパートメント 101 −601
Claims (7)
- 【請求項１】 第１領域と第２領域を有する半導体基板
を準備するステップと、 前記基板の第１領域及び第２領域にそれぞれ第１ゲート
電極と第２ゲート電極とを形成するステップと、 前記第１領域の基板に第１ゲート電極をマスクとして第
１不純物イオンを注入するステップと、 前記第２領域の基板に第２ゲート電極をマスクとして第
２不純物イオンを注入するステップと、 前記第１、第２ゲート電極の両側面に側壁スペーサーを
形成するステップと、 第１、第２領域に第１、第２ゲート電極と側壁スペーサ
ーをマスクとして第２不純物イオンを注入するステップ
と、を有することを特徴とする半導体デバイス製造方
法。 - 【請求項２】 第１領域の第１ゲート電極は、第２領域
の第２ゲート電極よりチャネルの長さが短いことを特徴
とする請求項１記載の半導体デバイス製造方法。 - 【請求項３】 第１領域と第２領域を有する第１導電型
基板を準備するステップと、 前記基板の第１領域及び第２領域にそれぞれ第１ゲート
電極と第２ゲート電極とを形成するステップと、 第１ゲート電極を含んだ第１領域を第１物質でマスキン
グするステップと、 第２ゲート電極をマスクとして第２導電型第１不純物イ
オンを基板の第２領域内に低濃度に注入して第１低濃度
不純物領域を形成するステップと、 前記第１物質を除去して第１ゲート電極と第２ゲート電
極をマスクとして基板の全領域に前記第２導電型の第２
不純物イオンを低濃度に注入して第１領域内に第２低濃
度不純物領域を形成するステップと、 前記第１、第２ゲート電極の両側面に側壁スペーサーを
形成するステップと、 第１、第２領域に第１、第２ゲート電極と側壁スペーサ
ーをマスクとして第２導電型第２不純物イオンを高濃度
に注入して高濃度不純物領域を形成するステップと、を
有することを特徴とする半導体デバイス製造方法。 - 【請求項４】 第１ゲート電極と第２ゲート電極の側面
に側壁スペーサーを形成するステップは第１ゲート電極
と第２ゲート電極を含んだ基板上に絶縁層を形成するス
テップと、 前記絶縁層上に反応性イオンエッチング工程を行って絶
縁側壁スペーサーを形成するステップと、を更に具備す
ることを特徴とする請求項５記載の半導体デバイス製造
方法。 - 【請求項５】 第１領域の第１ゲート電極は、第２領域
の第２ゲート電極よりチャネルの長さが短いことを特徴
とする請求項３記載の半導体デバイス製造方法。 - 【請求項６】 第１領域と第２領域を有する第１導電型
基板を準備するステップと、 前記基板の第１領域及び第２領域にそれぞれ第１ゲート
電極と第２ゲート電極とを形成するステップと、 第１ゲート電極を含んだ第１領域を第１物質でマスキン
グするステップと、 第２ゲート電極をマスクとして第２導電型第１不純物イ
オンを基板の第２領域内に低濃度に注入して第１低濃度
不純物領域を形成するステップと、 前記第１物質を除去して第２領域を第２物質でマスキン
グするステップと、 第１ゲート電極をマスクとして第２導電型第２不純物イ
オンを基板の第１領域内に低濃度に注入して第２低濃度
不純物領域を形成するステップと、 前記第１、第２ゲート電極の両側面に側壁スペーサーを
形成するステップと、 第１、第２領域に第１、第２ゲート電極と側壁スペーサ
ーをマスクとして第２導電型の第２不純物イオンを高濃
度に注入して高濃度不純物領域を形成するステップと、
を有することを特徴とする半導体デバイス製造方法。 - 【請求項７】 第１ゲート電極と第２ゲート電極の側面
に側壁スペーサーを形成するステップは、 第１ゲート電極と第２ゲート電極を含んだ基板上に絶縁
層を形成するステップと、 前記絶縁層上に反応性イオンエッチング工程を行って絶
縁側壁スペーサーを形成するステップと、を更に具備す
ることを特徴とする請求項６記載の半導体デバイス製造
方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020638A KR100277911B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체소자 제조방법 |
| KR20638/1996 | 1996-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012742A true JPH1012742A (ja) | 1998-01-16 |
| JP2929432B2 JP2929432B2 (ja) | 1999-08-03 |
Family
ID=19461337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036963A Expired - Fee Related JP2929432B2 (ja) | 1996-06-10 | 1997-02-06 | 半導体デバイス製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2929432B2 (ja) |
| KR (1) | KR100277911B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334938A (ja) * | 2001-03-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6881646B2 (en) | 1997-02-18 | 2005-04-19 | Renesas Technology Corp. | Semiconductor device and process for producing the same |
| JP2007053168A (ja) * | 2005-08-16 | 2007-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223771A (ja) * | 1997-02-12 | 1998-08-21 | Yamaha Corp | 半導体装置とその製造方法 |
| US6388288B1 (en) * | 1998-03-30 | 2002-05-14 | Texas Instruments Incorporated | Integrating dual supply voltages using a single extra mask level |
| US6238982B1 (en) * | 1999-04-13 | 2001-05-29 | Advanced Micro Devices | Multiple threshold voltage semiconductor device fabrication technology |
| US6204129B1 (en) * | 1999-10-22 | 2001-03-20 | United Microelectronics Corp | Method for producing a high-voltage and low-voltage MOS transistor with salicide structure |
| US6573166B2 (en) * | 2001-07-03 | 2003-06-03 | United Microelectronics Corp. | Method of fabricating a LDD with different resistance value |
| US6875658B2 (en) * | 2003-05-29 | 2005-04-05 | Vanguard International Semiconductor Corporation | High-voltage device with improved punch through voltage and process for same compatible with low-voltage device process |
| JP4400913B2 (ja) * | 2003-11-26 | 2010-01-20 | 株式会社日立製作所 | ディスクアレイ装置 |
| WO2007011061A1 (en) * | 2005-07-22 | 2007-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR100632068B1 (ko) * | 2005-08-02 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 모스 트랜지스터 제조 방법 |
| KR101703096B1 (ko) * | 2010-09-02 | 2017-02-07 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| EP3139171B1 (en) | 2015-09-02 | 2020-02-12 | Labsystems Diagnostics Oy | Novel methods and kits for detecting of urea cycle disorders using mass spectrometry |
| CN113488537A (zh) * | 2021-05-26 | 2021-10-08 | 武汉新芯集成电路制造有限公司 | 半导体器件及其形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736233A (en) * | 1984-06-25 | 1988-04-05 | Texas Instruments Incorporated | Interconnect and contact system for metal-gate MOS VLSI devices |
| DE3581797D1 (de) * | 1984-12-27 | 1991-03-28 | Toshiba Kawasaki Kk | Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung. |
| US5024960A (en) * | 1987-06-16 | 1991-06-18 | Texas Instruments Incorporated | Dual LDD submicron CMOS process for making low and high voltage transistors with common gate |
| JPH02122563A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置の製造方法 |
| US5286998A (en) * | 1989-05-31 | 1994-02-15 | Fujitsu Limited | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| JPH05102428A (ja) * | 1991-10-07 | 1993-04-23 | Sony Corp | 半導体メモリ装置及びその製造方法 |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US5472887A (en) * | 1993-11-09 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating semiconductor device having high-and low-voltage MOS transistors |
| US5614432A (en) * | 1994-04-23 | 1997-03-25 | Nec Corporation | Method for manufacturing LDD type MIS device |
| JP3532625B2 (ja) * | 1994-10-06 | 2004-05-31 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR970013402A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| US5719424A (en) * | 1995-10-05 | 1998-02-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
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-
1996
- 1996-06-10 KR KR1019960020638A patent/KR100277911B1/ko not_active IP Right Cessation
- 1996-12-19 US US08/770,156 patent/US6077736A/en not_active Expired - Lifetime
-
1997
- 1997-02-06 JP JP9036963A patent/JP2929432B2/ja not_active Expired - Fee Related
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| US6881646B2 (en) | 1997-02-18 | 2005-04-19 | Renesas Technology Corp. | Semiconductor device and process for producing the same |
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| US7675327B2 (en) | 2005-08-16 | 2010-03-09 | Panasonic Corporation | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| US6077736A (en) | 2000-06-20 |
| KR100277911B1 (ko) | 2001-02-01 |
| KR980006542A (ko) | 1998-03-30 |
| JP2929432B2 (ja) | 1999-08-03 |
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