CN113192891A - 一种半导体器件及制备方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及制备方法，所述方法包括：提供衬底，所述衬底已形成有P阱、N阱及隔离结构；在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料；向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的不相同的预设功函数；形成栅极堆叠，并制备源漏区。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种半导体器件及制备方法。
背景技术
随着集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体晶体管(MOSFET)的特征尺寸已进入亚50纳米。伴随器件特征尺寸的不断减小，如果仍采用传统的多晶硅栅，多晶硅耗尽效应将越来越严重，多晶硅电阻也将随之增大，PMOS的硼穿通现象会更加显著，这些障碍将严重限制器件性能的进一步提高。为了克服以上困难，工业界开始采用高k栅介质/金属栅栅结构代替传统的氧化硅/多晶硅栅结构。
在高k栅介质/金属栅半导体器件的制备上，通常是“先栅(gate first)”和“后栅(gate last)”两种制备工艺。“先栅”工艺的特点是工艺简单，标准CMOS工艺中常用的一些工艺在先栅工艺中也可采用。从而，与标准CMOS工艺相兼容，有利于节省成本。但这种方法存在一些难以克服的缺点：首先是N型与P型双功函数金属栅电极的集成工艺复杂，其次是激活源/漏杂质的高温工艺对金属栅的功函数会有很大的影响，大部分金属栅材料在高温退火处理后其功函数会向禁带中央移动，导致器件性能的退化。“后栅”工艺解决了高温退火对金属栅功函数的问题，但是其通常采用相同的高k栅介质和不同的金属栅材料获得N型和P型金属栅功函数，双功函数金属栅电极的集成工艺仍然非常复杂，特别是当器件栅长较小时，导致不同金属栅材料的填充遇到困难，金属栅功函数调整能力不足，限制了器件的进一步微缩。
发明内容
本申请实施例通过提供一种半导体器件及制备方法，解决了现有技术中功函数金属栅电极的集成工艺复杂的技术问题，实现了简化工艺以及提高了器件的性能的技术效果，并且该方法既可以用于先栅工艺也可以用于后栅工艺。
一方面，本申请通过本申请的一实施例提供如下技术方案：
一种半导体器件的制备方法，包括：
提供衬底，所述衬底已形成有P阱、N阱及隔离结构；
在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料；
向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的不相同的预设功函数；
形成栅极堆叠，并制备源漏区。
可选的，所述向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的预设功函数，包括：
对需形成所述P型器件的所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺P型杂质，所述P型杂质包括硼和/或二氟化硼；
对需形成所述N型器件的所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺N型杂质，所述N型杂质包括磷和/或砷。
可选的，所述获得P型器件与N型器件栅极的预设功函数，包括：
基于所述功函数调节层的厚度、掺杂的离子的能量及掺杂剂量，获得P型器件与N型器件栅极的不相同预设功函数。
可选的，所述向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，包括：
采用离子注入工艺向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂。
可选的，所述功函数调节层的材料为多晶硅，所述功函数调节层的厚度为10nm至50nm。
可选的，所述高K栅介质层的材料为HfO2、HfSiO和HfAlO中的一种或多种的组合，所述高K栅介质层的厚度为1nm至3nm。
可选的，所述金属栅电极层的材料为TiN，所述金属栅电极层的厚度为3nm至20nm。
另一方面，本申请通过本申请的一实施例，提供如下技术方案：
一种半导体器件，包括：
衬底，包括：P阱、N阱及隔离结构；
栅极堆叠，位于所述衬底的P阱和N阱上方；所述栅极堆叠，包括自底向上依次设置的高K栅介质层、金属栅电极层、功函数调节层及导电层，以及两侧的侧墙；
源漏区，位于所述衬底的P阱和N阱中；所述源漏区，包括源漏延伸区和硅化物层。
可选的，所述功函数调节层的材料为多晶硅，所述功函数调节层的厚度为10nm至50nm。
可选的，所述衬底的P阱和N阱上方的所述金属栅电极层为同一材料，所述金属栅电极层的材料为TiN，所述金属栅电极层的厚度为3nm至20nm。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供了一种半导体器件及制备方法，所述方法包括：首先，提供衬底，所述衬底已形成有P阱、N阱及隔离结构。接下来，在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料。可以一次同时在衬底的P阱和N阱上方制备金属栅电极层。从而，降低N型与P型双功函数金属栅电极的集成工艺复杂度。由于功函数调节层的存在，可以防止光刻、去胶与掺杂等工艺对高K栅介质层及金属栅电极层的损伤，提高了器件的可靠性。然后，向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，可以获得P型器件与N型器件栅极的不相同的预设功函数。最后，形成栅极堆叠，并制备源漏区。解决了现有技术中功函数金属栅电极的集成工艺复杂的技术问题，实现了简化工艺以及提高了器件的性能的技术效果，并且该方法既可以用于先栅工艺也可以用于后栅工艺。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例中半导体器件的结构图；
图2为本申请实施例中半导体器件的制备方法的流程图；
图3为本申请实施例中半导体器件的制备方法的工艺示意图一；
图4为本申请实施例中半导体器件的制备方法的工艺示意图二；
图5为本申请实施例中半导体器件的制备方法的工艺示意图三；
图6为本申请实施例中半导体器件的制备方法的工艺示意图四；
图7为本申请实施例中半导体器件的制备方法的工艺示意图五；
图8为本申请实施例中半导体器件的制备方法的工艺示意图六；
图9为本申请实施例中半导体器件的制备方法的工艺示意图七；
图10为本申请实施例中半导体器件的制备方法的工艺示意图八；
图11为本申请实施例中半导体器件的制备方法的工艺示意图九；
图12为本申请实施例中半导体器件的制备方法的工艺示意图十；
图13为本申请实施例中半导体器件的制备方法的工艺示意图十一。
具体实施方式
本申请实施例通过提供一种半导体器件及制备方法，解决了现有技术中功函数金属栅电极的集成工艺复杂的技术问题，实现了简化工艺以及提高了器件的性能的技术效果，并且该方法既可以用于先栅工艺也可以用于后栅工艺。
本申请实施例的技术方案为解决上述技术问题，总体思路如下：
一种半导体器件的制备方法，包括：
提供衬底，所述衬底已形成有P阱、N阱及隔离结构；
在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料；
向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的不相同的预设功函数；
形成栅极堆叠，并制备源漏区。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在本实施例中，提供了一种半导体器件，如图1所示，包括：
衬底1000，包括：P阱1002、N阱1004及隔离结构1006；
栅极堆叠，位于衬底的P阱1002和N阱1004上方；所述栅极堆叠，包括自底向上依次设置的高K栅介质层1008、金属栅电极层1010、功函数调节层1012及导电层1020，以及两侧的侧墙1022和1028；
源漏区，位于衬底的P阱1002和N阱1004中；所述源漏区，包括源漏延伸区1024和硅化物层1034。
在一种可选的实施方式中，功函数调节层1012的材料为多晶硅，可以防止光刻、去胶与掺杂等工艺对高K栅介质层1008及金属栅电极层1010的损伤，提高了器件的可靠性。其中，所述功函数调节层的厚度为10nm至50nm。
在一种可选的实施方式中，衬底的P阱1002和N阱1004上方的所述金属栅电极层1010为同一材料，可以一次同时在衬底的P阱1002和N阱1004上方制备金属栅电极层1010。从而，降低N型与P型双功函数金属栅电极的集成工艺复杂度。其中，所述金属栅电极层的材料为TiN，所述金属栅电极层的厚度为3nm至20nm。
本实施例还提供了上述半导体器件的制备方法，如图2所示，包括：
步骤S210，提供衬底，所述衬底已形成有P阱、N阱及隔离结构。
步骤S220，在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料。
步骤S230，向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的不相同的预设功函数。
步骤S240，形成栅极堆叠，并制备源漏区。
下面，结合图3-图13详细介绍本实施例提供的半导体器件的制备方法。
首先，如图3所示，准备半导体衬底1000。衬底1000可以为玻璃衬底或其他绝缘介质衬底。举例来讲，衬底1000可以是硅、锗、锗化硅、SOI(绝缘体上半导体)、碳化硅、砷化镓或者任何Ⅲ/Ⅴ族化合物半导体等。当然，衬底1000可以是任何适合的半导体衬底材料，本实施例在此不作限定。此外半导体衬底1000可以包括外延层，可以被应力改变以增强性能。
接着，如图4所示，在半导体衬底上1000形成P阱1002和N阱1004。在一种可选的实施方式中，首先，在需形成N阱的衬底上面涂抹光刻胶掩蔽N阱区域，采用离子注入工艺在衬底的P阱区注入P型杂质，可以是B或BF2。然后，通过相同的方法在衬底N阱区注入N型杂质，可以是P或As。最后，在900℃至1000℃的温度下推进形成P阱和N阱。
然后，如图5所示，在半导体衬底1000上形成隔离结构1006，优选采用浅沟槽隔离(Shallow Trench Oxide,STI)。当然，在本发明的实施例中也可以采用其他隔离结构，本实施例不作限定。
接下来，如图6所示，在半导体衬底上形成高k栅介质层1008，其中，高K栅介质层1008的材料为HfO2、HfSiO和HfAlO中的一种或多种的组合。在一种可选的实施方式中，半导体衬底经常规清洗后，采用HF+IPA+H2O溶液去除自然氧化层，然后采用原子层淀积工艺形成高k栅介质层1008。
优选地，制备好的高k栅介质层1005为HfSiO层，HfSiO高k栅介质层厚度是1nm至3nm。
接着，如图7所示，在高k栅介质层1008上形成金属栅电极层1010。在一种可选的实施方式中，可以采用物理气相淀积工艺形成金属栅电极层1010。
优选地，金属栅电极层1010为TiN金属栅电极层，TiN金属栅电极层的厚度可以是3nm至20nm。
然后，如图8所示，在金属栅电极层1010上形成功函数调节层1012。在一种可选的实施方式中，可以采用化学气相淀积工艺形成功函数调节层1012。
优选地，功函数调节层1012为多晶硅功函数调节层，功函数调节层1012的厚度可以是10nm至50nm。可以防止光刻、去胶与掺杂等工艺对高K栅介质层1008及金属栅电极层1010的损伤，提高了器件的可靠性。
再下来，如图9所示，对N型器件区域形成N型功函数调节掺杂。在一种可选的实施方式中，采用光刻胶1014掩蔽P型器件区域，采用离子注入工艺在N型器件区域上的高k栅介质层1008、金属栅电极层1010及功函数调节层1012掺杂入磷(P+)和/或砷(As+)等N型杂质1016，通过改变功函数调节层1012的厚度、注入杂质的能量及掺杂剂量，获得预期的N型功函数。
举例来讲，调节层厚度5nm-20nm，离子掺杂能量1keV-30keV，离子掺杂剂量1e13-1e15/cm2，N型功函数目标是4.1eV。
然后，如图10所示，对P型器件区域形成P型功函数调节掺杂。在一种可选的实施方式中，采用光刻胶1014掩蔽N型器件区域，采用离子注入工艺在N型器件区域上的高k栅介质层1008、金属栅电极层1010及功函数调节层1012掺杂硼(B+)和/或二氟化硼(BF2)等P型杂质1018，通过改变功函数调节层1012的厚度、注入杂质的能量及掺杂剂量，获得预期的P型功函数。
举例来讲，调节层厚度5nm-20nm，离子掺杂能量1keV-30keV，离子掺杂剂量1e13-1e15/cm2，P型功函数是5.1eV。
接着，如图11所示，在金属栅电极层1012上形成导电层1020。在一种可选的实施方式中，可以采用低压化学气相淀积工艺(LPCVD)方式形成多晶硅。
优选地，导电层1020为多晶硅导电层，导电层1020的厚度可以是50nm至90nm。
然后，如图12所示，对栅堆叠进行图案化刻蚀。在一种可选的实施方式中，先在导电层1020需形成栅堆叠的上方旋涂光刻胶1014，对光刻胶进行图案化，去除没有覆盖光刻胶的导电层1020、功函数调节层1012、金属栅电极层1010和高k栅介质层1008，最后去除光刻胶，形成栅堆叠。
接着，如图13所示，在栅堆叠两侧形成一次侧墙1022。优选地，一次侧墙1022的材料为Si3N4。在一种可选的实施方式中，可以采用PECVD(Plasma-Enhanced Chemical VaporDeposition，等离子增强化学气相淀积)方式形成Si3N4层，厚度可以为50-90nm，然后采用干法刻蚀工艺，例如RIE(Reactive-Ion Etching，反应离子刻蚀)反刻形成Si3N4侧墙，接着采用离子注入形成源/漏延伸区，对于NMOSFET，可以注入P或As，形成N型源/漏延伸区1024；对于PMOSFET，可以注入B或BF2，形成P型源/漏延伸区1026。
然后，在Si3N4一次侧墙1022外侧环绕Si3N4一次侧墙形成SiO2二次侧墙1028，在一种可选的实施方式中，可以采用低温氧化(LTO)方式形成SiO2层，厚度可以为80-120nm，然后采用干法刻蚀工艺反刻形成SiO2侧墙，接着采用离子注入形成源漏区，对于NMOSFET，可以注入P或As，形成N型源/漏区1030；对于PMOSFET，可以注入B或BF2，形成P型源/漏区1032，此时，NMOSFET和PMOSFET上的多晶硅导电层1020也分别进行了N型与P型掺杂。
当然，还可以在第二侧墙1028外进一步形成第三侧墙，本实施例在此不作限定。其中，第三侧墙的材料优选为Si3N。
接着，在源漏区上形成硅化物1034，优选地，硅化物1034为Ni硅化物。
此外，还可以在器件表面形成层间介质层，然后通过光刻在所述成层间介质层形成栅和源/漏通孔，再填充Ti/TiN/Al/TiN互连金属线，经图案化刻蚀形成栅和源/漏引线。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供了一种半导体器件及制备方法，所述方法包括：首先，提供衬底，所述衬底已形成有P阱、N阱及隔离结构。接下来，在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料。可以一次同时在衬底的P阱和N阱上方制备金属栅电极层。从而，降低N型与P型双功函数金属栅电极的集成工艺复杂度。由于功函数调节层的存在，可以防止光刻、去胶与掺杂等工艺对高K栅介质层及金属栅电极层的损伤，提高了器件的可靠性。然后，向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，可以获得P型器件与N型器件栅极的不相同的预设功函数。最后，形成栅极堆叠，并制备源漏区。解决了现有技术中功函数金属栅电极的集成工艺复杂的技术问题，实现了简化工艺以及提高了器件的性能的技术效果，并且该方法既可以用于先栅工艺也可以用于后栅工艺。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底已形成有P阱、N阱及隔离结构；
在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料；
向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的不相同的预设功函数；
形成栅极堆叠，并制备源漏区。
2.如权利要求1所述的方法，其特征在于，所述向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的预设功函数，包括：
对需形成所述P型器件的所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺P型杂质，所述P型杂质包括硼和/或二氟化硼；
对需形成所述N型器件的所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺N型杂质，所述N型杂质包括磷和/或砷。
3.如权利要求1所述的方法，其特征在于，所述获得P型器件与N型器件栅极的预设功函数，包括：
基于所述功函数调节层的厚度、掺杂的离子的能量及掺杂剂量，获得P型器件与N型器件栅极的不相同预设功函数。
4.如权利要求1所述的方法，其特征在于，所述向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，包括：
采用离子注入工艺向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂。
5.如权利要求1所述的方法，其特征在于，包括：
所述功函数调节层的材料为多晶硅；
所述功函数调节层的厚度为10nm至50nm。
6.如权利要求1所述的方法，其特征在于，包括：
所述高K栅介质层的材料为HfO2、HfSiO和HfAlO中的一种或多种的组合；
所述高K栅介质层的厚度为1nm至3nm。
7.如权利要求1所述的方法，其特征在于，包括：
所述金属栅电极层的材料为TiN；
所述金属栅电极层的厚度为3nm至20nm。
8.一种半导体器件，其特征在于，包括：
衬底，包括：P阱、N阱及隔离结构；
栅极堆叠，位于所述衬底的P阱和N阱上方；所述栅极堆叠，包括自底向上依次设置的高K栅介质层、金属栅电极层、功函数调节层及导电层，以及两侧的侧墙；
源漏区，位于所述衬底的P阱和N阱中；所述源漏区，包括源漏延伸区和硅化物层。
9.如权利要求8所述的半导体器件，其特征在于，包括：
所述功函数调节层的材料为多晶硅；
所述功函数调节层的厚度为10nm至50nm。
10.如权利要求8所述的半导体器件，其特征在于，包括：
所述衬底的P阱和N阱上方的所述金属栅电极层为同一材料，
所述金属栅电极层的材料为TiN；
所述金属栅电极层的厚度为3nm至20nm。
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