CN103378099A - 用于高k和金属栅极堆叠件的器件和方法 - Google Patents

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Abstract

本发明描述了一种在衬底的不同区域上具有五个栅极堆叠件的半导体器件及其制造方法。该器件包括半导体衬底和用于隔离衬底上的不同区域的隔离部件。不同区域包括p型场效应晶体管(pFET)核心区、输入/输出pFET(pFET IO)区、n型场效应晶体管(nFET)核心区、输入/输出nFET(nFETIO)区和高电阻器区。本发明提供了用于高k和金属栅极堆叠件的器件和方法。

Description

用于高k和金属栅极堆叠件的器件和方法
技术领域
本发明涉及半导体器件，具体而言，涉及用于高k和金属栅极堆叠件的器件和方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计方面的技术进步产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增加了而几何尺寸(即使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。这种按比例缩小工艺也增加了加工和生产IC的复杂度，因此，为了实现这些进步，需要在IC加工和生产方面的相似发展。
已在传统IC设计中使用了场效应晶体管(FET)。由于收缩技术节点，高k(HK)介电材料和金属通常被认为用于形成FET的栅极堆叠件。当在单个IC芯片上形成多种HK/金属栅极(MG)FET，诸如p型FET核心、n型FET核心、输入/输出nFET、输入/输出pFET和高电阻器的HK/MG时存在集成问题。因此，期望提供用于制造多种HK/MG结构的灵活且可行的工艺。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种半导体器件，包括：半导体衬底；隔离部件，用于隔离所述衬底上的不同区域；p型场效应晶体管(pFET)核心区，具有位于所述衬底上的第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的高k(HK)介电层和位于所述HK介电层上的第一材料保护层；输入/输出pFET(pFET IO)区，具有位于所述衬底上的第二栅极堆叠件，所述第二栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第一材料保护层；n型场效应晶体管(nFET)核心区，具有位于所述衬底上的第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层；输入/输出nFET(nFET IO)区，具有位于所述衬底上的第四栅极堆叠件，所述第四栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层；以及高电阻器区，具有位于所述衬底上的第五栅极堆叠件，所述第五栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层。
在所述的器件中，所述第一栅极堆叠件和所述第二栅极堆叠件还包括位于所述第一材料保护层上方的第二材料保护层。
在所述的器件中，所述第一栅极堆叠件和所述第二栅极堆叠件还包括位于所述第一材料保护层上方的第二材料保护层，其中，所述HK介电层位于所述第一材料保护层的下方。
在所述的器件中，所述第一材料包含p型功函数金属或金属氧化物，而所述第二材料包含n型功函数金属或金属氧化物。
在所述的器件中，所述第一材料包含p型功函数金属或金属氧化物，而所述第二材料包含n型功函数金属或金属氧化物，其中，所述p型金属氧化物包含Al2O3、MgO、CaO或它们的混合物，而所述n型金属氧化物包含La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
在所述的器件中，所述第一材料保护层和所述第二材料保护层的厚度都小于50埃。
另一方面，本发明提供了一种半导体器件，包括：半导体衬底；隔离部件，用于隔离所述衬底上的不同区域；p型场效应晶体管(pFET)核心区，具有位于所述衬底上的第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的高k(HK)介电层和位于所述HK介电层上的第一材料保护层；输入/输出pFET(pFET IO)区，具有位于所述衬底上的第二栅极堆叠件，所述第二栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第一材料保护层；高电阻器区，具有位于所述衬底上的第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第一材料保护层；n型场效应晶体管(nFET)核心区，具有位于所述衬底上的第四栅极堆叠件，所述第四栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层；以及输入/输出nFET(nFET IO)区，具有在所述衬底上形成的第五栅极堆叠件，所述第五栅极堆叠件具有介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层。
在所述的器件中，所述第四栅极堆叠件和所述第五栅极堆叠件还包括位于所述第二材料保护层上方的第一材料保护层。
在所述的器件中，所述第四栅极堆叠件和所述第五栅极堆叠件还包括位于所述第二材料保护层上方的第一材料保护层，其中，所述HK介电层位于所述第二材料保护层的下方。
在所述的器件中，所述第一材料包含p型功函数金属或金属氧化物，而所述第二材料包含n型功函数金属或金属氧化物。
在所述的器件中，所述第一材料包含p型功函数金属或金属氧化物，而所述第二材料包含n型功函数金属或金属氧化物，其中，所述p型功函数金属氧化物包含Al2O3、MgO、CaO或它们的混合物，而所述n型功函数金属氧化物包含La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
在所述的器件中，所述第一材料保护层和所述第二材料保护层的厚度都小于50埃。
又一方面，本发明提供了一种制造半导体器件的方法，所述方法包括：提供具有用于n型场效应晶体管(nFET)核心、输入/输出nFET(nFET IO)、p型场效应晶体管(pFET)核心、输入/输出pFET(pFET IO)和高电阻器的区域的半导体衬底；在所述衬底的IO区域上形成氧化物层；在所述衬底和所述氧化物层上形成界面层；在所述界面层上沉积高k(HK)介电层；在所述HK介电层上沉积第一材料保护层；在所述HK介电层上以及在所述第一材料保护层上沉积第二材料保护层；在所述第二材料保护层上沉积功函数(WF)金属层；在所述WF金属层上沉积多晶硅层；以及在所述衬底的所述区域上形成栅极堆叠件。
所述的方法还包括：在沉积所述第二材料保护层之前，从所述nFET核心区、所述nFET IO区和所述高电阻器区去除所述第一材料保护层。
所述的方法还包括：在沉积所述第二材料保护层之前，从所述pFET核心区、所述pFET IO区和所述高电阻器区去除所述第一材料保护层。
所述的方法还包括：在沉积所述WF金属层之前，从所述pFET核心区和所述pFET IO区去除所述第二材料保护层。
所述的方法还包括：在沉积所述WF金属层之前，从所述nFET核心区和所述nFET IO区去除所述第二材料保护层。
在所述的方法中，所述第一材料和所述第二材料都包含p型或n型功函数金属或金属氧化物。
在所述的方法中，在所述第一材料保护层或所述第二材料保护层的下方形成所述HK介电层。
在所述的方法中，形成所述栅极堆叠件包括在所述多晶硅层上形成硬掩模层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有被按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明各个方面构建的在一个实施例中用于制造具有多种栅极堆叠件的半导体器件的方法的流程图。
图2至图9是根据本发明各个方面构建的在多个制造阶段的具有多种栅极堆叠件的半导体器件的一个实施例的截面图。
图10至图12是根据本发明各个方面构建的在多个制造阶段的具有多种栅极堆叠件的半导体器件的另一个实施例的截面图。
图13至图14是根据本发明各个方面构建的在多个制造阶段的具有多种栅极堆叠件的半导体器件的又一个实施例的截面图。
图15至图16是根据本发明各个方面构建的在多个制造阶段的具有多种栅极堆叠件的半导体器件的又一个实施例的截面图。
具体实施方式
可以理解为了实施各个实施例的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。另外，本发明可以在各个实例中重复附图标记和/或字母。这种重复是为了简明和清楚，并且其本身没有指明所论述的各个实施例和/或配置之间的关系。而且，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介于第一部件和第二部件之间的额外的部件，使得第一部件和第二部件可以不直接接触的实施例。
图1是根据本发明各个方面构建的制造具有栅极堆叠件的半导体器件200的方法100的一个实施例的流程图。图2至图9是在多个制造阶段的具有栅极堆叠件的半导体器件200的一个实施例的截面图。图10至图12是半导体器件200的另一个实施例的截面图。图13至图14是半导体器件200的又一个实施例的截面图。图15至图16是半导体器件200的又一个实施例的截面图。参照图1至图16共同描述半导体器件200及其制造方法100。
方法100开始于步骤102，提供半导体衬底202。半导体衬底202包含硅。可选地，衬底202包含锗或硅锗。另外可选地，半导体衬底202可以包括外延层。例如，半导体衬底202可以具有上覆块状半导体的外延层。此外，为了增强性能，半导体衬底202可以是应变的。例如，外延层可以包含与块状半导体不同的半导体材料，诸如上覆块状硅的硅锗层或上覆块状硅锗的硅层。可以通过选择性外延生长(SEG)形成这种应变衬底。此外，半导体衬底202可以包括绝缘体上半导体(SOI)结构。另外可选地，半导体衬底202可以包括掩埋介电层，诸如埋氧(BOX)层，诸如通过注氧隔离(SIMOX)技术、晶圆接合、SEG或其他适当的方法所形成的那些。
半导体衬底202还包括各种掺杂区，诸如通过适当的技术(诸如离子注入)形成的n阱和p阱。半导体衬底202还包括在衬底中形成的用于隔离各个器件区的各种隔离部件，诸如浅沟槽隔离(STI)203。STI 203的形成可以包括在衬底中蚀刻沟槽以及用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充后的沟槽可以具有多层结构，诸如具有填充沟槽的氮化硅的热氧化物衬垫层。在一个实施例中，可以采用诸如：生长垫氧化物；形成低压化学汽相沉积(LPCVD)氮化物层；采用光刻胶和掩蔽图案化STI开口；在衬底中蚀刻沟槽；任选地生长热氧化物沟槽衬垫以改善沟槽界面；用CVD氧化物填充沟槽；以及采用化学机械平坦化(CMP)进行抛光及平坦化的工艺顺序来形成STI 203。
半导体衬底202包括各种器件区。各种器件区包括多种n型和p型场效应晶体管以及一个或多个电阻器。在该实施例中，半导体衬底202包括n型场效应晶体管(nFET)核心区、输入/输出nFET(nFET IO)区、p型场效应晶体管(pFET)核心区、输入/输出pFET(pFET IO)区和高电阻器区。
参照图2，方法100继续到步骤104，通过诸如沉积、光刻胶图案化和蚀刻工艺的合适的技术在半导体衬底202的输入/输出区上形成介电层204。介电层204包含化学氧化物或任何其他合适的材料。在下一步骤106和图3中，在衬底202和介电层204(未示出)上形成界面层206。界面层206可以包含通过适当的技术，诸如原子层沉积(ALD)、热氧化、UV臭氧氧化或化学汽相沉积(CVD)形成的氧化硅。
移到图4，在步骤108中，在界面层206上沉积高k(HK)介电层208。HK介电层208可以包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的HK介电材料或它们的组合。通过合适的工艺诸如ALD、PVD或CVD形成HK介电层208。形成HK介电层208的其他方法包括金属有机化学汽相沉积(MOCVD)或UV臭氧氧化或分子束外延(MBE)。在一个实施例中，HK介电层208的厚度小于50埃。
参照图5和步骤110，在HK介电层208上沉积第一材料保护层210。保护层210可以包含p型功函数金属或金属氧化物，包含Al2O3、MgO、CaO或它们的混合物。在该实施例中，保护层210包含氧化铝。通过合适的技术诸如ALD、CVD或物理汽相沉积(PVD)形成保护层210。在一个实施例中，保护层210的厚度小于50埃。
在图6中，采用光刻和蚀刻工艺图案化保护层210从而从衬底202的nFET核心区、nFET IO区和高电阻器区去除保护层210。示例性光刻工艺可以包括光刻胶图案化、显影和光刻胶剥离。在该工艺中，在保护层210上形成图案化的光刻胶层。图案化的光刻胶层包括使部分保护层210暴露于后续蚀刻的多个开口。蚀刻工艺包括干蚀刻、湿蚀刻、或干蚀刻和湿蚀刻的组合。干蚀刻工艺可以应用含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体、和/或它们的组合。蚀刻工艺可以包括多步蚀刻，从而获得蚀刻选择性、灵活性和期望的蚀刻剖面。
在图7和步骤112中，在nFET核心区、nFET IO区和高电阻器区中的HK介电层208上以及在pFET核心区和pFET IO区中的第一材料保护层210上沉积第二材料保护层212。保护层212可以包含n型功函数金属或金属氧化物，包括La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。在该实施例中，保护层212包含氧化镧。通过合适的技术诸如ALD、CVD或PVD形成保护层212。在一个实施例中，保护层212的厚度小于50埃。
继续到步骤114和图8，在保护层212上沉积功函数(WF)金属层214以及在WF金属层214上沉积多晶硅层216。在该实施例中，WF金属层214包含通过诸如PVD、ALD或CVD的合适的技术形成的氮化钛(TiN)。在其他实施例中，WF金属层214包含氮化钽(TaN)、氮化钨(WN)或它们的组合。在一个实施例中，WF金属层214的厚度小于200埃。
可以使用前体硅烷(SiH4)或其他基于硅的前体通过CVD形成多晶硅(或非晶硅)层216。可以在升高的温度下实施非晶硅的沉积。在一个实例中，沉积温度大于约400℃。根据一个实施例，可以采用包括含掺杂物气体的前体原位掺杂多晶硅(或非晶硅)层216。
方法100继续到步骤116，通过图案化和蚀刻工艺形成不同的栅极堆叠件。在图9中，对栅极层进行图案化以形成五个不同的栅极堆叠件，包括位于nFET核心区上的第一栅极堆叠件230、位于pFET核心区上的第二栅极堆叠件240、位于nFET IO区上的第三栅极堆叠件250、位于pFET IO区上的第四栅极堆叠件260和位于高电阻器区上的第五栅极堆叠件270。在该实施例中，第一栅极堆叠件230按照从底部到顶部的顺序包括界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。第二栅极堆叠件240按照从底部到顶部的顺序包括界面层206、HK介电层208、第一材料保护层210、第二材料保护层212、WF金属层214和多晶硅层216。第三栅极堆叠件250按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。第四栅极堆叠件260按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第一材料保护层210、第二材料保护层212、WF金属层214和多晶硅层216。第五栅极堆叠件270按照从底部到顶部的顺序包括界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。
形成栅极堆叠件的图案化工艺包括光刻图案化和蚀刻工艺。例如，光刻图案化工艺包括形成图案化的光刻胶、将光刻胶显影和光刻胶剥离。在另一实施例中，如图9所示，蚀刻工艺还可以采用硬掩模层218作为蚀刻掩模。在该情况下，在栅极层上形成硬掩模层218；在硬掩模层218上形成图案化的光刻胶层(未示出)；对硬掩模层218实施第一蚀刻工艺以将图案从图案化的光刻胶转印到硬掩模层218；以及采用图案化的硬掩模作为蚀刻掩模对栅极层实施第二蚀刻工艺。硬掩模层218可以包含氮化硅和/或氧化硅。
如图9所示，位于pFET核心区上的第二栅极堆叠件240和位于pFETIO区上的第四栅极堆叠件260都包括第一材料保护层210和第二材料保护层212。可以具有p型功函数的第一材料保护层210更接近于衬底202。可以具有n型功函数的第二材料保护层212位于保护层210的上方并且离衬底202更远。
图10至图12示出制造半导体器件200的方法的另一实施例。在该实施例中，如图10所示，包括额外的步骤。在步骤114中沉积WF金属层214之前，通过采用光刻和蚀刻工艺从pFET核心区和pFET IO区去除第二材料保护层212。在该额外的步骤之后的步骤(沉积WF金属层214和多晶硅层216)与先前对图8所述的基本相同，并且在图11中示出。
图12示出通过图案化和蚀刻工艺制造不同的栅极堆叠件。与图9类似，图案化栅极层以形成五个不同的栅极堆叠件，包括位于nFET核心区上的第一栅极堆叠件280、位于pFET核心区上的第二栅极堆叠件290、位于nFETIO区上的第三栅极堆叠件300、位于pFET IO区上的第四栅极堆叠件310和位于高电阻器区上的第五栅极堆叠件320。
在该实施例中，第一栅极堆叠件280按照从底部到顶部的顺序包括界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。第二栅极堆叠件290按照从底部到顶部的顺序包括界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。第三栅极堆叠件300按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。第四栅极堆叠件310按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。第五栅极堆叠件320按照从底部到顶部的顺序包括界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。
现参照图13，描述了方法100的另一实施例。方法100进行了如先前参照图1至图3所述的步骤102至106。在该实施例中，方法与参照图4至图8所描述的方法基本相同，除了颠倒工艺流程中的第一材料保护层210和第二材料保护层212的位置。例如，图13与图5相同，除了首先沉积保护层212而不是保护层210。而且，在该实施例中，从pFET核心区、pFETIO区和高电阻器区去除保护层212，而不是如图6中从nFET核心区、nFETIO区和高电阻器区去除保护层210。方法继续进行如先前所述的步骤108至步骤114。
在步骤116和图14中，通过如先前所述的图案化和蚀刻工艺形成不同的栅极堆叠件。图案化栅极层以形成五个不同的栅极堆叠件，包括位于nFET核心区上的第一栅极堆叠件330、位于pFET核心区上的第二栅极堆叠件340、位于nFET IO区上的第三栅极堆叠件350、位于pFET IO区上的第四栅极堆叠件360和位于高电阻器区上的第五栅极堆叠件370。
在该实施例中，第一栅极堆叠件330按照从底部到顶部的顺序包括界面层206、HK介电层208、第二材料保护层212、第一材料保护层210、WF金属层214和多晶硅层216。第二栅极堆叠件340按照从底部到顶部的顺序包括界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。第三栅极堆叠件350按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第二材料保护层212、第一材料保护层210、WF金属层214和多晶硅层216。第四栅极堆叠件360按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。第五栅极堆叠件370按照从底部到顶部的顺序包括界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。
如图14所示，位于nFET核心区上的第一栅极堆叠件330和位于nFETIO区上的第三栅极堆叠件350都包括第一材料保护层210和第二材料保护层212。可以具有n型功函数的第二材料保护层212更接近于衬底202。可以具有p型功函数的第一材料保护层210位于保护层212的上方并且离衬底202更远。
图15至图16示出制造半导体器件200的方法的另一实施例。在该实施例中，该方法与参照图10至图11所描述的方法基本相同，除了颠倒工艺流程中的第一材料保护层210和第二材料保护层212的位置。在该实施例中，从nFET核心区和nFET IO区去除保护层210，而不是如图10中从pFET核心区和FET IO区去除保护层212。
图16示出通过图案化和蚀刻工艺制造不同的栅极堆叠件。与图14类似，对栅极层进行图案化以形成五个不同的栅极堆叠件，包括位于nFET核心区上的第一栅极堆叠件380、位于pFET核心区上的第二栅极堆叠件390、位于nFET IO区上的第三栅极堆叠件400、位于pFET IO区上的第四栅极堆叠件410和位于高电阻器区上的第五栅极堆叠件420。
在该实施例中，第一栅极堆叠件380按照从底部到顶部的顺序包括界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。第二栅极堆叠件390按照从底部到顶部的顺序包括界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。第三栅极堆叠件400按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第二材料保护层212、WF金属层214和多晶硅层216。第四栅极堆叠件410按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。第五栅极堆叠件420按照从底部到顶部的顺序包括界面层206、HK介电层208、第一材料保护层210、WF金属层214和多晶硅层216。
在方法100和半导体器件200的一个或多个实施例中可以呈现出各种优势。本发明提供用于先栅极工艺设计的新集成方案。方法提供四种可以用于制造多种类型半导体器件的工艺流程图。因为这些方法容许通过改变n/p保护层沉积和图案化的顺序来制造不同的器件，所以方法是灵活的。因为可以同时形成多种栅极堆叠件，即，对于每一栅极堆叠件同时沉积同一材料层，所以方法是高效的。本方法和器件提供了可以将CMOS器件与核心/IO/电阻器集成起来并且同时维持NMOS和PMOS的合理阈值电压的可行的集成流程。
本发明的一种较广泛的形式涉及一种半导体器件。该器件包括衬底和用于隔离衬底上的不同区域的隔离部件。该器件还包括位于不同区域上的五个不同的栅极堆叠件。p型场效应晶体管(pFET)核心区具有位于衬底上的第一栅极堆叠件，其包括界面层、位于界面层上的高k(HK)介电层和位于HK介电层上的第一材料保护层。输入/输出pFET(pFET IO)区具有第二栅极堆叠件，其包括介电层、位于介电层上的界面层、位于界面层上的HK介电层和位于HK介电层上的第一材料保护层。n型场效应晶体管(nFET)核心区具有位于衬底上的第三栅极堆叠件，其包括界面层、位于界面层上的HK介电层和位于HK介电层上的第二材料保护层。输入/输出nFET(nFET IO)区具有第四栅极堆叠件，其包括介电层、位于介电层上的界面层、位于界面层上的HK介电层和位于HK介电层上的第二材料保护层。高电阻器区具有第五栅极堆叠件，其包括界面层、位于界面层上的HK介电层和位于HK介电层上的第二材料保护层。
本发明的另一种较广泛的形式涉及另一种半导体器件。该器件包括半导体衬底和用于隔离衬底上的不同区域的隔离部件。该器件还包括位于不同区域上的五个不同的栅极堆叠件。p型场效应晶体管(pFET)核心区具有第一栅极堆叠件，其包括界面层、位于界面层上的高k(HK)介电层和位于HK介电层上的第一材料保护层。输入/输出pFET(pFET IO)区具有第二栅极堆叠件，其包括介电层、位于介电层上的界面层、位于界面层上的HK介电层和位于HK介电层上的第一材料保护层。高电阻器区具有第三栅极堆叠件，其包括界面层、位于界面层上的HK介电层和位于HK介电层上的第一材料保护层。n型场效应晶体管(nFET)核心区具有第四栅极堆叠件，其包括界面层、位于界面层上的HK介电层和位于HK介电层上的第二材料保护层。输入/输出nFET(nFET IO)区具有第五栅极堆叠件，其包括介电层、位于介电层上的界面层、位于界面层上的HK介电层和位于HK介电层上的第二材料保护层。
本发明还描述了一种制造半导体器件的方法。该方法包括提供具有用于n型场效应晶体管(nFET)核心、输入/输出nFET(nFET IO)、p型场效应晶体管(pFET)核心、输入/输出pFET(pFET IO)和高电阻器的区域的半导体衬底；在衬底的IO区域上形成氧化物层；在衬底和氧化物层上形成界面层；在界面层上沉积高k(HK)介电层；在HK介电层上沉积第一材料保护层；在HK介电层上以及在第一材料保护层上沉积第二材料保护层；在第二材料保护层上沉积功函数(WF)金属层；在WF金属层上沉积多晶硅层；以及在衬底的区域上形成栅极堆叠件。
可以在方法100之前、期间和/或之后实施其他的工艺步骤。上面论述了若干实施例的部件。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改用于达到本文中介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在其中可以对其进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
隔离部件，用于隔离所述衬底上的不同区域；
p型场效应晶体管(pFET)核心区，具有位于所述衬底上的第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的高k(HK)介电层和位于所述HK介电层上的第一材料保护层；
输入/输出pFET(pFET IO)区，具有位于所述衬底上的第二栅极堆叠件，所述第二栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第一材料保护层；
n型场效应晶体管(nFET)核心区，具有位于所述衬底上的第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层；
输入/输出nFET(nFET IO)区，具有位于所述衬底上的第四栅极堆叠件，所述第四栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层；以及
高电阻器区，具有位于所述衬底上的第五栅极堆叠件，所述第五栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层。
2.根据权利要求1所述的器件，其中，所述第一栅极堆叠件和所述第二栅极堆叠件还包括位于所述第一材料保护层上方的第二材料保护层。
3.根据权利要求2所述的器件，其中，所述HK介电层位于所述第一材料保护层的下方。
4.根据权利要求1所述的器件，其中，所述第一材料包含p型功函数金属或金属氧化物，而所述第二材料包含n型功函数金属或金属氧化物。
5.根据权利要求4所述的器件，其中，所述p型金属氧化物包含Al2O3、MgO、CaO或它们的混合物，而所述n型金属氧化物包含La2O3、8c2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
6.根据权利要求1所述的器件，其中，所述第一材料保护层和所述第二材料保护层的厚度都小于50埃。
7.一种半导体器件，包括：
半导体衬底；
隔离部件，用于隔离所述衬底上的不同区域；
p型场效应晶体管(pFET)核心区，具有位于所述衬底上的第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的高k(HK)介电层和位于所述HK介电层上的第一材料保护层；
输入/输出pFET(pFET IO)区，具有位于所述衬底上的第二栅极堆叠件，所述第二栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第一材料保护层；
高电阻器区，具有位于所述衬底上的第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第一材料保护层；
n型场效应晶体管(nFET)核心区，具有位于所述衬底上的第四栅极堆叠件，所述第四栅极堆叠件包括界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层；以及
输入/输出nFET(nFET IO)区，具有在所述衬底上形成的第五栅极堆叠件，所述第五栅极堆叠件具有介电层、位于所述介电层上的界面层、位于所述界面层上的HK介电层和位于所述HK介电层上的第二材料保护层。
8.一种制造半导体器件的方法，所述方法包括：
提供具有用于n型场效应晶体管(nFET)核心、输入/输出nFET(nFETIO)、p型场效应晶体管(pFET)核心、输入/输出pFET(pFET IO)和高电阻器的区域的半导体衬底；
在所述衬底的IO区域上形成氧化物层；
在所述衬底和所述氧化物层上形成界面层；
在所述界面层上沉积高k(HK)介电层；
在所述HK介电层上沉积第一材料保护层；
在所述HK介电层上以及在所述第一材料保护层上沉积第二材料保护层；
在所述第二材料保护层上沉积功函数(WF)金属层；
在所述WF金属层上沉积多晶硅层；以及
在所述衬底的所述区域上形成栅极堆叠件。
9.根据权利要求8所述的方法，还包括：在沉积所述第二材料保护层之前，从所述nFET核心区、所述nFET IO区和所述高电阻器区去除所述第一材料保护层；或者，在沉积所述第二材料保护层之前，从所述pFET核心区、所述pFET IO区和所述高电阻器区去除所述第一材料保护层。
10.根据权利要求8所述的方法，还包括：在沉积所述WF金属层之前，从所述pFET核心区和所述pFET IO区去除所述第二材料保护层，或者，在沉积所述WF金属层之前，从所述nFET核心区和所述nFET IO区去除所述第二材料保护层。
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