KR20150016169A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 개시는 집적 회로 디바이스(IC)의 제조 방법을 제공한다. 이 방법은 제1 및 제2 금속 산화물 반도체(MOS) 영역을 포함하는 프리커서를 제공하는 단계를 포함한다. 제1 및 제2 MOS 영역은, 제1 및 제 2 게이트 영역, 반도체층 스택, 소스/드레인 영역 및 분리 영역을 포함한다. 이 방법은 제1 외부 산화물층 및 제1 내부 나노와이어를 형성하기 위하여 제1 반도체층 스택을 노출 및 산화시키는 단계, 및 제1 게이트 영역의 제1 내부 나노와이어를 노출시키기 위하여 제1 외부 산화물층을 제거하는 단계를 포함한다. 제1 하이-k/금속 게이트(HK/MG) 스택은 제1 내부 나노와이어 주위를 둘러싼다. 이 방법은, 제2 외부 산화물층 및 내부 나노와이어를 형성하기 위하여 제2 반도체층 스택을 노출 및 산화시키는 단계, 및 제2 게이트 영역의 제2 내부 나노와이어를 노출시키기 위하여 제2 외부 산화물층을 제거하는 단계를 포함한다. 제2 HK/MG 스택은 제2 나노와이어 주위를 둘러싼다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING THE SAME}
반도체 집적 회로(IC) 산업은 기하급수적인 성장을 경험하였다. IC 재료 및 설계에서의 기술적인 발전은 IC의 세대(generation)를 제조하였고, 각 세대는 이전의 복제 생산물보다 더 작고 더 복잡한 회로들을 갖는다. IC 진화의 과정에서, 기능적인 밀도(즉, 칩 영역 당 서로 연결된 디바이스들의 수)는 일반적으로 증가되는 반면에 기하학적 크기(즉, 제조 프로세스를 이용하여 작성될 수 있는 가장 작은 구성요소(또는 라인))는 감소된다. 이러한 스케일링 다운 프로세스는 일반적으로 제조 효율을 증가시키고, 연관된 비용을 낮춤으로써 이익을 제공한다.
이러한 스케일링 다운은 또한 IC 프로세싱 및 제조의 복잡성을 증가시켰고, 실현될 이러한 발전에 대하여, IC 프로세싱 및 제조에서의 유사한 성장이 필요하게 된다. 예를 들어, 나노와이어들을 갖는 반도체 디바이스와 같은 3차원 트랜지스터가 평면 트랜지스터를 대체하기 위하여 도입되었다. 이러한 분야에 있어서 개선될 필요가 있다.
본 개시는 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준적인 실행에 따르면, 여러 가지 특징부(feature)가 동일한 축적으로 그려지지 않고 단지 예시적인 목적을 위하여 이용된다는 점이 강조된다. 실제로, 여러 가지 특징부들의 치수는 논의의 명확화를 위하여 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 여러 가지 양태들에 따른 N형 금속 산화물 반도체(NMOS) 영역 및 P형 금속 산화물 반도체(PMOS) 영역을 제조하기 위한 방법예의 흐름도이다.
도 2는 본 개시의 일부 실시형태들에 따른 디바이스 프리커서의 NMOS 영역 및 PMOS 영역의 개략적인 사시도이다.
도 3a 내지 도 14a는 도 1의 방법에 따라 구성된 여러 가지 제조 단계들에서의 도 2의 라인 A-A에 따른 IC 디바이스의 NMOS 영역 및 PMOS 영역의 횡단면도이다.
도 3b 내지 도 14b는 도 1의 방법에 따라 구성된 여러 가지 제조 단계들에서의 도 2의 라인 B-B에 따른 IC 디바이스의 NMOS 영역 및 PMOS 영역의 횡단면도이다.
이하의 개시는, 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들 또는 예들을 제공한다. 구성요소들 및 방식들의 특정 예들은 본 개시를 간략화하기 위하여 이하에 설명된다. 이들은, 물론, 단지 일례이며, 제한적인 것으로 의도되지 않는다. 예를 들어, 후속되는 설명에서의 제2 특징부 위에 또는 그 특징부에 제1 특징부를 형성하면, 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태들을 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉되지 않도록, 부가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수 있는 실시형태들을 포함할 수도 있다. 또한, 본 개시는 여러 가지 일례들에서 참조 숫자 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 그 자체로, 논의된 여러 가지 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
또한, “밑에”, “아래”, “더 아래”, “위”, “더 위” 등과 같은 공간상 상대적인 용어들은, 도면들에 예시된 바와 같이, 설명의 편의를 위해 다른 소자(들) 또는 특징(들)에 대한 하나의 소자 또는 특징의 관계를 설명하기 위하여 본 명세서에 이용될 수 있다. 공간상 상대적인 용어들은, 도면들에 도시된 방향에 더하여 사용 또는 동작 중인 디바이스의 상이한 방향들을 포함하도록 의도된다. 예를 들어, 도면들에서의 디바이스가 회전되면, 다른 소자들 또는 특징부들“아래”또는 “밑에”있는 것으로 설명된 소자들은, 그 후에 다른 소자들 또는 특징부들“위”로 지향되게 된다. 이에 따라, “밑에”라는 예시적인 용어는 위 및 아래의 방향 모두를 포함할 수 있다. 장치는 이와 다르게 지향(90도 회전 또는 다른 방향)될 수 있고, 본 명세서에 사용된 공간상 상대적인 기술어(descriptor)는 마찬가지로 이에 따라 해석될 수도 있다.
본 개시는 P형 금속 산화물 반도체(PMOS) 디바이스 및 N형 금속 산화물 반도체(NMOS) 디바이스를 구비하는 상보형 금속 산화물 반도체(CMOS) 디바이스에 관한 것이지만, 다른 방법으로는 이것으로 제한되지 않는다. 이하의 개시는 본 발명의 여러 가지 실시형태들을 예시하기 위하여 CMOS 디바이스 예로 계속 이어진다. 그러나, 본 개시는, 특별히 청구되는 것 이외에는, 특정 타입의 디바이스로 제한되어서는 안됨을 이해해야 한다. 부가적인 단계들은 방법 전, 방법 동안 및 방법 이후에 제공될 수 있고, 서술된 단계들의 일부는 방법의 다른 실시형태들에 대하여 대체되거나 또는 제거될 수 있음을 또한 이해해야 한다.
도 1은 IC 디바이스에서의 NMOS 영역 및 PMOS 영역을 제조하기 위한 방법(100)의 흐름도이다. 영역들의 각각은 본 발명의 여러 가지 양태들에 따른 나노와이어를 포함할 수 있다. 도 2는 NMOS 영역(200) 및 PMOS 영역(300)을 갖는 예시적인 디바이스 프리커서(150)의 개략적인 사시도를 제공한다. 2개의 영역(200, 300)이 도면에서 별개인 것으로 도시되지만, 본 실시형태에서, 영역들은 단일 IC 디바이스의 부분들일 수 있음을 이해해야 한다. 또한, 일부 디바이스는 하나의 영역을 포함하지만 다른 하나의 영역은 포함하지 않는다. 도 3a 내지 도 14a는 도 1의 방법(100)에 따라 구성된 여러 가지 스테이지에서의 도 12의 라인 A-A에 따른 NMOS 영역(200) 및 PMO 영역(300)의 횡단면도이다. 도 3b 내지 도 14b는, 도 1의 방법(100)에 따라 구성된 여러 가지 제조 단계들에서의 도 2의 라인 B-B에 따른 NMOS(200) 영역 및 PMOS(300) 영역의 횡단면도이다.
도 1 및 도 2를 참조하면, 방법(100)은 NMOS 영역(200) 및/또는 PMOS 영역(300)을 포함하는 디바이스 프리커서(150)를 제공함으로써 단계 102에서 개시된다. NMOS 영역(200)은 기판(210)을 포함한다. PMOS 영역(300)은 기판(310)을 포함한다. 본 실시형태에서, 기판(210, 310)은 공통 벌크 실리콘 기판의 일부이다. 대안적으로, 결정질 구조의 실리콘 또는 게르마늄과 같은 기본적인 반도체는 기판(210) 내에 포함될 수도 있다. NMOS 영역(200) 및/또는 PMOS 영역(300)은 또한 실리콘 게르마늄, 실리콘 카바이드, 갈륨비소, 갈륨 인, 인화 인듐, 비화 인듐(indium arsenide) 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 허용가능한 기판(210 및/또는 310)들은 또한 실리콘 온 인슐레이터(SOI), 실리콘 게르마늄 온 인슐레이터(SGOI), 게르마늄 온 인슐레이터 기판들과 같은 반도체 온 인슐레이터 기판을 포함한다. 예를 들어, SOI 기판들은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 이용하여 제조될 수 있다.
다양한 도핑 영역들은 또한 설계 필요 조건에 따라서 기판(210 및/또는 310)에 포함될 수 있다. 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트로 도핑될 수 있다. 도핑 영역들은 또한 인 또는 비소와 같은 n형 도펀트로 도핑될 수 있다. 도핑 영역들은 또한 p형 및 n형 도펀트의 조합으로 도핑될 수 있다. 도핑 영역들은 직접적으로 기판(210 및/또는 310) 상에, P-웰 구조에, N-웰 구조에, 이중-웰 구조에 형성되거나 또는 융기(raised) 구조를 이용하여 형성될 수 있다.
제1 APT(anti-punch through) 영역(211)은 기판(210)의 상부 부분에 그리고 반도체층 스택(230) 아래에 형성될 수 있다. 제1 APT 영역(211)은 디바이스 펀치-스루 문제를 방지하기 위하여 형성될 수 있다. 일부 예들에서, 기판(210)의 제1 APT 영역(211)은 붕소 및/또는 BF2와 같은 p형 도펀트로 도핑될 수 있다.
제2 APT 영역(311)은 또한 기판(310)의 상부 부분에 그리고 반도체층 스택(330) 아래에 형성될 수 있다. 제2 APT 영역(311)은 디바이스 펀치-스루 문제를 방지하기 위하여 형성될 수 있다. 일부 예들에서, 기판(310)의 제2 APT 영역(311)은 붕소 및/또는 비소와 같은 n형 도펀트로 도핑될 수 있다.
계속해서 도 1를 참조하면, NMOS 영역(200)은 또한 하나 이상의 분리 영역(220)들을 포함할 수 있다. 분리 영역(220)들은 서로에 대하여 반도체층 스택(230)들을 분리하기 위하여 기판(210) 위에 형성된다. PMOS 영역(300)은 하나 이상의 분리 영역(320)을 포함할 수 있다. 분리 영역(320)들은 서로에 대하여 반도체층 스택(330)들을 분리하기 위하여 기판(310) 위에 형성된다. 분리 영역(220 및/320)은 반도체층 스택들을 규정하고 전기적으로 분리하기 위하여, STI(shallow trench isolation)와 같은, 종래의 분리 기술을 이용하여 형성될 수 있다. 일부 예들에서, 분리 영역(220 및/또는 320)들은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 에어 갭, 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 분리 영역(220 및/또는 320)들은, 임의의 적합한 프로세스에 의해 형성될 수 있다. 일부 예들에서, STI의 형성은, 포토리소그래피 프로세스, 핀 구조(225 및/또는 323)를 노출하기 위하여 기판(210 및/또는 310)의 트렌치를 에칭하는 것(예를 들어, 건식 에칭 및/또는 습식 에칭을 이용함), 및 분리 영역(220 및/또는 320)을 형성하기 위하여 하나 이상의 유전체 재료로 트렌치를 충전시키는 것(예를 들어, 화학적 기상 증착 프로세스를 이용함)을 포함한다. 일부 예들에서, 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충전된 라이너 열산화층과 같은 다층 구조를 가질 수 있다. 일부 실시형태들에서, CMP(chemical mechanical polishing) 프로세스는, 과도한 유전체 재료를 제거하고 분리 영역들의 상부 표면을 평탄화하도록 수행된다.
도 2를 계속하여 참조하면, NMOS 영역(200)은 기판(210) 위에 형성된 하나 이상의 반도체층 스택(230)을 포함한다. PMOS 영역(300)은 기판(310) 위에 형성된 하나 이상의 반도체층 스택(330)을 포함할 수 있다. 반도체층 스택(230 및/또는 330)의 형성 프로세스는 핀 구조(225 및/또는 325) 상의 포토리소그래피 및 에칭 프로세스를 포함할 수 있다. 포토리소그래피 프로세스는 기판 위에 놓인 포토레지스트층(레지스트)를 형성 단계, 상기 레지스트를 패턴에 노출시키는 단계, 노출 후 베이크 프로세스를 수행하는 단계, 및 레지스트를 포함하는 마스킹 소자를 형성하기 위하여 레지스트를 현상하는 단계를 포함할 수 있다. 핀 구조(225 및/또는 325)는 임의의 적절한 건식 에칭 및/또는 습식 에칭 방법에 의해 마스킹 소자를 이용함으로써 리세스될 수 있다. 반도체층 스택(230 및/또는 330)들은 리세싱 프로세스들 이후에 에피택셜적으로 성장될 수 있다. 일부 실시형태들에서, 기판(210 및/또는 310)의 리세스된 부분들의 두께(T)는 50 내지 110 ㎚의 범위를 가질 수 있다. 일부 예들에서, 반도체층 스택(230 및/또는 330)은 핀 구조(225 및/또는 325)의 일부를 패터닝 및 에칭함으로써 형성된다. 대안적으로, 반도체층 스택(230 및/또는 330)은 절연체층 위에 배치되는 실리콘층(예를 들어, SOI 기판의 실리콘-절연체-실리콘 스택의 상부 실리콘층)을 패터닝 및 에칭함으로써 형성될 수 있다.
도 2에 도시된 바와 같이, 반도체층 스택(230 및/또는 330)들은 복수의 반도체층을 포함할 수 있다. 이 반도체층들의 각각은 서로에 대하여 실질적으로 상이한 두께를 가질 수 있다. 반도체층 스택(230 및/또는 330)은 게르마늄(Ge), 실리콘(Si), 갈륨 비소(GaAs), 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP), 또는 다른 적절한 재료를 포함할 수 있다. 반도체층 스택(230 및/또는 330)들은, 화학적 기상 증착(CVD), 기상 에피택시(VPE), UHV(ultra high vacuum)-CVD, 분자선 에피택시(MBE), 및/또는 다른 적절한 프로세스들과 같은 에피택셜 성장 프로세스들에 의해 퇴적될 수 있다. 그 후, 반도체층 스택(230 및/또는 330)들을 포함하는 NMOS 영역(200) 및/또는 PMOS 영역(300)의 표면은 CMP 프로세스를 이용하여 평탄화될 수 있다.
도 2의 NMOS 영역(200)을 참조하면, 반도체층 스택(230)들은 기판(210) 위에 형성된 제1 층(232), 및 제1 층(232) 위에 형성된 제2 층(234)를 포함한다. 일부 예들에서, 제1 층(232)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제2 층(234)은 실리콘(Si)을 포함할 수 있다. 일부 예들에서, 제1 층(SiGe)(232)은 5 내지 15 ㎚의 두께 범위를 가질 수 있다. SiGe에서의 게르마늄(Ge)의 퍼센트는 20 내지 50%의 범위를 가질 수 있다.
도 2의 PMOS 영역(300)을 참조하면, 반도체층 스택(330)은, 서로 위에 교대로 적층되는 하나 이상의 제1 층(332) 및 하나 이상의 제2 층(333)을 포함한다. 일부 실시형태들에서, 제1 층(332)들은 SiGe를 포함할 수 있고, 제2 층(333)들은 Si를 포함할 수 있다. 일부 실시형태들에서, 반도체층 스택(330)들은 바닥에서부터 상부까지 SiGe (332)/Si (333)/SiGe (332)/Si (333)로서의 교호 구조를 포함할 수 있다. 하나 이상의 제1 층(332)의 두께는 서로에 대하여 상이할 수 있다. 도 2에 도시된 바와 같이 일부 예들에서, 상부 제1 층(332)의 두께는 5 내지 15 ㎚의 범위의 두께를 가질 수 있다. 제1 층(332)의 두께는 15 내지 40 ㎚의 범위의 두께를 가질 수 있다. 일부 실시형태들에서, 제1 층(SiGe; 332)의 Ge의 퍼센트는 20 내지 650%의 범위를 가질 수 있다. 일부 실시형태들에서, 제1 층(SiGe; 332)의 Ge의 농도는 다른 것들로부터 일부층들에서 상이할 수 있다. 일부 예들에서, 반도체층 스택(330)은 서로 위에 적층되는 2 종류의 반도체층들보다 더 많은 반도체층들을 포함할 수 있다. 일부 실시형태에서, 상부 제1 층(332)의 Ge의 퍼센트는 하부 제1 층(32)의 Ge의 퍼센트보다 더 높을 수 있다. 일부 예들에서, 상부 제1 층(332)의 Ge의 퍼센트는 45% 내지 65%의 범위를 가질 수 있다. 일부 예들에서, 하부 제 1층(SiGe; 332)의 Ge의 퍼센트는 30% 내지 60%의 범위를 가질 수 있다.
NMOS 영역(200)에서, 기판(210)은 소스/드레인 영역(250) 및 게이트 영역(248)을 포함한다. 소스/드레인 영역(250)은 게이트 영역(248)에 의해 분리된다. PMOS 영역(300)에서, 기판(310)은 소스/드레인 영역(350) 및 게이트 영역(348)을 포함한다. 소스/드레인 영역(350)들은 게이트 영역(348)에 의해 분리된다.
일부 실시형태들에서, 반도체 프리커서(150)의 NMOS 영역(200) 및 PMOS 영역(300)은 별도의 프로세스들에서 수행될 수 있다. 예컨대, 제1 하드 마스크(미도시)는, NMOS 영역(300)의 프로세스 동안에 PMOS 영역(300)이 영향받게 되는 것을 방지하기 위하여 PMOS 영역(300)의 표면 위에 형성될 수 있다. 반도체층 스택(230)들이 NMOS 영역(200)에 형성된 이후에, 제2 하드 마스크(미도시)는 그 후에 NMOS 영역(200)의 표면 위에 형성될 수 있는 반면에 PMOS 영역(300)은 프로세싱 중에 있다. 일부 실시형태들에서, NMOS 영역(200)은 하드 마스크로 먼저 커버될 수 있고, PMOS 영역(300) 내의 반도체층 스택(330)들은 NMOS 영역(200) 내의 반도체층 스택(230)들을 형성하기 이전에 형성될 수 있다. 하드 마스크들은 실리콘 산화물, 실리콘 질화물 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 하드 마스크들은 단일층 또는 복수의 층일 수 있다. 하드 마스크들은 CVD, 원자층 증착(ALD), 또는 임의의 다른 적절한 방법에 의해 형성될수 있다.
도 1과 도 3a 및 도 3b를 참조하면, 방법(100)은 단계 104로 진행하여, NMOS 영역(200) 내의 분리 영역(220)들의 부분들을 리세싱하여 리세싱 트렌치(240)를 형성하여 반도체층 스택(230)을 측방향으로 노출시킨다. 이하의 논의는 이제 디바이스 프리커서(150)(도 2 참조)를 IC 디바이스(400)로서 지칭할 수 있음을 주목해야 한다. 단계 104에서, PMOS 영역(300) 내의 분리 영역(320)들의 부분들은 리세스되어 리세싱 트렌치(340)들을 형성하여 반도체층 스택(330)을 측방향으로 노출시킨다.
계속해서 도 3a 및 도 3b를 참조하면, 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 리세싱 프로세스는 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다.
도 1과 도 4a 및 도 4b를 참조하면, 방법(100)은 단계 105로 진행하여, 게이트 영역(248)에 더미 게이트(242) 및 하드 마스크(244)를 형성한다. 더미 게이트(242) 및 하드 마스크(244)는 게이트 영역(248)에서 반도체층 스택(230)들 및 분리 영역(220)들 위에 형성될 수 있다. 단계 105에서, 더미 게이트(342) 및 하드 마스크(344)는 게이트 영역(348)에 형성될 수 있다. 더미 게이트(342) 및 하드 마스크(344)는 게이트 영역(348)에서 반도체층 스택(330)들 및 분리 영역(320)들 위에 형성될 수 있다. 더미 게이트(242 및/또는 342) 및 하드 마스크(244 및/또는 344)는, 게이트 영역(248 및/또는 348)이 후속하는 소스/드레인 리세싱 프로세스에서 에칭되어 지는 것으로부터 보호하도록 형성될 수 있다. 더미 게이트(242 및/또는 342)는 폴리실리콘을 포함할 수 있다. 더미 게이트(242 및/또는 342)는 어떤 적절한 프로세스 또는 프로세스들에 의해 형성될 수 있다. 예를 들어, 더미 게이트(242 및/또는 342)는 퇴적, 포토리소그래피 패터닝, 및/또는 에칭 프로세스들을 포함하는 절차에 의해 형성될 수 있다. 퇴적 프로세스는 CVD, PVD, ALD, 다른 적합한 방법들 및/또는 이들의 조합을 포함한다. 하드 마스크(244 및/또는 344)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 하드 마스크(244)는 단일층 또는 복수의 층일 수 있다. 하드 마스크(244 및/또는 344)는 열 산화, 화학적 산화, ALD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
도 1과 도 4a 및 도 4b를 참조하면, 방법(100)은 단계 106으로 진행하여, MOS 영역(200)에서 소스/드레인 리세싱 트렌치(251)를 형성한다. 단계 106에서, 소스/드레인 리세싱 트렌치(351)들은 PMOS 영역(300)에 형성될 수 있다.
도 4b를 참조하면, 소스/드레인 리세싱 트렌치(251)는 더미 게이트(242) 및 하드 마스크(244)를 이용하여 NMOS(200) 내의 소스/드레인 영역(250)의 상부 부분을 에칭함으로써 형성될 수 있다. 소스/드레인 리세싱 트렌치(351)는 더미 게이트(342) 및 하드 마스크(344)를 이용하여 PMOS(300) 내의 소스/드레인 영역(350)의 상부 부분을 에칭함으로써 형성될 수 있다. 소스/드레인 리세싱 트렌치(251 및/또는 351)는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 적절한 조합 중 임의의 종류를 이용하여 형성될 수 있다. 게이트 영역(248)은, 에칭 프로세스 이후에 2개의 인접한 소스/드레인 리세싱 트렌치(251)들 사이에 노출될 수 있다. 게이트 영역(348)은 2개의 인접한 소스/드레인 리세싱 트렌치(351)들 사이에 노출될 수 있다. 일부 실시형태들에서, 기판(210)의 상부 부분은 핀 구조(212)를 형성하기 위하여 에칭 프로세스 동안에 에칭될 수 있다. 일부 실시형태들에서, 하부 제1 층(332)은 핀 구조(332)를 형성하기 위한 에칭 프로세스 이후에 전체적으로 또는 부분적으로 에칭될 수 있다. 일부 실시형태들에서, 핀 구조(212 및/또는 332)의 두께는 15 내지 40 ㎚의 범위를 가질 수 있다.
계속해서 도 4b를 참조하면, 측벽 스페이서(246)들은 게이트 영역(248)을 따라 형성될 수 있다. 측벽 스페이서(346)들은 게이트 영역(348)을 따라 형성될 수 있다. 측벽 스페이서(246 및/또는 346)들은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 측벽 스페이서(246 및/또는 346)들은 또한 복수의 층을 포함할 수 있다. 측벽 스페이서들에 대한 대표적인 형성 방법들은 게이트 영역(248 및/또는 348) 위에 유전체 재료를 퇴적하는 것을 포함한다. 그 후, 유전체 재료는 이방적으로 에치백될 수 있다. 에치백 프로세스는 에칭 선택도, 유연성 및 원하는 오버에칭 제어를 얻기 위하여 복수 단계 에칭을 포함할 수 있다.
도 1과 도 5a 및 도 5b를 참조하여, 방법(100)은 단계 108로 진행하여, 공통 소스/드레인 리세싱 트렌치(251 및/또는 351)에 소스/드레인 특징부(252 및/또는 352)를 형성한다. 일부 예들에서, 소스/드레인 특징부(252 및/또는 352)는 소스/드레인 리세싱 트렌치(251 및/또는 351)에 반도체 재료층을 에피택셜적으로 성장시킴으로써 형성될 수 있다. 반도체 재료층을 형성하는데 이용되는 형성 프로세스 및 재료는, 도 2에서 서술된 바와 같이, 반도체층 스택(230 및/또는 330)들을 형성하는데 이용되는 형성 프로세스 및 재료와 실질적으로 유사할 수 있다. 일부 예들에서, 소스/드레인 특징부(252 및/또는352)는 하나 이상의 에픽택셜 프로세스에 의해 형성될 수 있다. 소스/드레인 특징부(252 및/또는 352)는 에피택셜 프로세스 동안에 인시츄(in-situ) 도핑될 수 있다. 예컨대, 에피택셜적으로 성장된 SiGe 소스/드레인 특징부들은 붕소로 도핑될 수 있고; 에피택셜적으로 성장된 Si 에피택셜 소스/드레인 특징부들은 실리콘:탄소(Si:C) 소스/드레인 특징부를 형성하도록 탄소로 도핑될 수 있거나, 실리콘:인(Si:P) 소스/드레인 특징부를 형성하도록 인으로 도핑될 수 있거나, 또는 실리콘 탄소 인(SiCP) 소스/드레인 특징부를 형성하도록 탄소와 인 양자로 도핑될 수 있다. 일부 실시형태들에서, 주입 프로세스(즉, 접합 주입 프로세스)는 소스/드레인 특징부를 도핑하도록 수행된다. 하나 이상의 어닐링 프로세스들은 소스/드레인 에피택셜 특징부를 활성화시키도록 수행될 수 있다. 어닐링 프로세스들은 RTA(rapid thermal annealing) 및/또는 레이저 어닐링 프로세스들을 포함할 수 있다. 일부 실시형태들에서, 소스/드레인 특징부는 소스 영역이며, 다른 소스/드레인 특징부는 드레인 영역이다. 소스/드레인 특징부(252 및/또는 352)는 게이트 영역(248 및/또는 348)에 의해 분리된다.
도 1과 도 6a 및 도 6b를 참조하면, 방법(100)은 단계 110로 진행하여, NMOS 영역(200) 내의 소스/드레인 특징부(254) 위에 층간 유전체(ILD) 층(254)을 형성하고, PMOS 영역(300) 내의 소스/드레인 특징부(352) 위에 ILD 층(352)을 형성한다. ILD 층(254 및/또는 354)은 실리콘 산화물, 산질화물 또는 다른 적절한 재료를 포함할 수 있다. ILD 층(254 및/또는 354)은 단일층 또는 복수의 층을 포함할 수 있다. ILD 층(254 및/또는 354)은 CVD, ALD, 스핀-온(예컨대, SOG(spin-on glass)와 같은 스핀-온 유전체)과 같은 적절한 기술에 의해 형성될 수 있다. NMOS 영역(200) 및/또는 PMOS 영역(300)에서 ILD 층(254 및/또는 354)을 형성한 이후에, CMP 프로세스들은 과도한 ILD 층(254 및/또는 354)을 제거하고, ILD 층(254 및/또는 354)의 상부 표면을 평탄화하도록 수행될 수 있다. 일부 실시형태들에서, NMOS 영역(200)의 하드 마스크(244) 및/또는 PMOS 영역(300)의 하드 마스크(344)는 또한 도 6a 및 도 6b에 도시된 바와 같이 CMP 프로세스들 동안에 제거될 수 있다.
도 1과 도 6a 및 도 6b를 참조하면, 방법(100)은 단계 112로 진행하여, NMOS 영역(200)를 커버하기 위하여 패턴화된 하드 마스크(256)를 형성한다. 단계 112에서, PMOS 영역(300)의 게이트 스택(349)이 또한 노출된다. 단계 110에서 과도한 ILD 층(254 및/또는 354)들을 제거하고, NMOS 영역(200) 및/또는 PMOS 영역(300)의 표면을 평탄화한 이후에, NMOS 영역(200)의 표면은, NMOS 영역(200)이 PMOS 영역(300)의 이후의 프로세스 동안에 영향받는 것을 방지하기 위하여 패턴화된 하드 마스크(256)로 커버될 수 있다. 하드 마스크(256)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 하드 마스크(256)는 단일층 또는 복수의 층을 포함할 수 있다. 하드 마스크(256)는 CVD, ALD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
계속해서 도 6a 및 도 6b를 참조하면, PMOS 영역(300)의 게이트 영역(348) 내의 게이트 스택(349)은 더미 게이트(342)를 제거함으로써 노출될 수 있다. 게이트 스택(349)은 서로 위에 교대로 적층되는 하나 이상의 제1 층(332) 및 하나 이상의 제2 층(333)을 포함할 수 있다. 더미 게이트(342)는 에칭 프로세스들과 같은 임의의 적절한 방법을 이용하여 제거될 수 있다. 에칭 프로세스들은, 더미 게이트(342)가 게이트 스택(349) 및 측벽 스페이서(346)에 대하여 적절한 에칭 선택도를 가지도록, 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 대안적으로, 더미 게이트(342)는 포토리소그래피 패터닝 및 에칭백을 포함하는 일련의 프로세스들에 의해 리세스될 수 있다.
도 1과 도 7a 및 도 7b를 참조하면, 방법(100)은 단계 114로 진행하여, 외부 산화물층(336) 및 내부 나노와이어(338)를 형성하도록 PMOS 영역(300)의 게이트 영역(348)에서 게이트 스택(349)의 부분들을 산화시킨다. 일부 실시형태들에서, 열 산화 프로세스가 게이트 스택(349)의 제2 층(333) 및 상부 제1 층(332) 상에 수행될 수 있다. 일부 예들에서, 열 산화 프로세스는 산소 분위기에서 수행된다. 일부 예들에서, 열 산화 프로세스는 증기 분위기 및 산소 분위기의 조합에서 수행될 수 있다. 열 산화 프로세스는 1 대기 압력 및 400 ℃ 내지 600 ℃의 범위의 온도로 증기 분위기 및 산소 분위기의 조합에서 수행될 수 있다. 열 산화 프로세스는 30 내지 180 분 동안 수행될 수 있다. 열 산화 프로세스 동안에, 제2 층(333) 및 상부 제1 층(332)의 소자는 외부 산화물층(336)을 형성하기 위하여 산화된다. 일부 실시형태들에서, 외부 반도체 산화물층(336)은 실리콘 산화물(SiOx)을 포함할 수 있고, 여기서 x는 원자 퍼센트에서의 산소 조성이다. 일부 실시형태들에서, 상부 제1 층(332)의 또 다른 소자는, 산화 프로세스 동안에 반도체 코어 부분(338)을 형성하도록 게이트 스택(349)의 상부 부분의 중앙으로 확산될 수 있다. 반도체 코어 부분(338)은 라인 B-B를 따라 연속적으로 형성되고, 게이트 영역(349)의 양쪽 측면의 소스/드레인 특징부(352)에 연결될 수 있다. 이하의 논의는 이제 반도체 코어 부분(338)을 내부 반도체 나노와이어(338)로서 지칭한다는 것에 주목한다. 일부 실시형태들에서, 내부 반도체 나노와이어(338)는 Ge 나노와이어(338)일 수 있다. 외부 반도체 산화물층(336)은 내부 반도체 나노와이어(338)를 둘러싸도록 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 일부 예들에서, 내부 반도체 나노와이어(338)의 직경은 2 내지 15 ㎚의 범위를 가질 수 있다. 외부 산화물층(336) 및/또는 내부 반도체 나노와이어(338)의 크기 및 형상은, 열 산화 온도 및 시간과 같은 상이한 프로세스 조건들에 대하여 변할 수 있다.
도 1과 도 8a 및 도 8b를 참조하면, 방법(100)은 단계 116으로 진행하여, PMOS 영역(300)에서 내부 나노와이어(338)를 노출시키기 위하여 외부 반도체 산화물층(336)을 제거한다. 제거 프로세스는 건식 에칭, 습식 에칭 또는 이들의 조합을 포함할 수 있다. 예컨대, 외부 반도체 산화물층(336)의 선택적 습식 에칭 또는 선택적 건식 에칭은 반도체 나노와이어(338)에 대하여 적절한 에칭 선택도로 수행된다. 외부 산화물층(336)을 제거한 이후에, PMOS 영역(300)의 게이트 영역(348)은 내부 나노와이어(338) 및 핀 구조(332)를 포함하도록 구성된다. 일부 실시형태들에서, 핀 구조(332)는 제1 반도체층(332)의 전체 또는 상부 부분일 수 있다.
도 1과 도 9a 및 도 9b를 참조하면, 방법(100)은 단계 118로 진행하여 PMOS 영역(300)에서 IL(interfacial layer)(362)/하이-k(HK) 유전체층(364)/금속 게이트(MG)(366)를 형성한다. 일부 실시형태들에서, IL(362)은 내부 나노와이어(338) 주위를 둘러싸도록 그리고 핀 구조(332) 및 측벽 스페이서(346)들을 커버하도록 형성될 수 있다. IL(362)은 ALD, 화학적 기상 증착(CVD) 및 오존 산화와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. IL(362)은 산화물, HfSiO 및 산질화물을 포함할 수 있다. 일부 실시형태들에서, 분리 영역(320)과 IL(362) 사이의 계면은 열 처리 이후에 관찰되지 않을 수 있다. HK 유전체층(364)은, ALD, CVD, 금속-유기 CVD(MOCVD), 물리적 기상 증착(PVD), 열 산화, 이들의 조합들과 같은 임의의 적절한 기술들, 또는 다른 적절한 기술에 의해 IL(362) 위에 그리고 IL(362) 주위를 둘러싸면서 배치될 수 있다. HK 유전체층(364)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON), 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시형태들에서, IL(362) 및 HK 유전체층(364) 사이의 인터페이스는 열 처리 이후에 관찰되지 않을 수도 있다.
MG 층(366)은 금속층, 라이너층, 웨팅(wetting) 및 접착층과 같은 단일층 또는 복수의 층을 포함할 수 있다. MG 층(366)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적절한 재료를 포함할 수 있다. MG 층(366)은 ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. CMP 프로세스는 과도한 MG 층(366)을 제거하기 위하여 수행될 수 있다. CMP 프로세스는 PMOS 영역(300)에서 ILD 층(354)들 뿐만 아니라 게이트 영역(348)에 대한 실질적으로 평탄한 상부 표면을 제공한다. IL(362)/HK 층(364)/MG(366)를 퇴적한 이후에, 게이트 영역(348)은 도 9b에 도시된 바와 같이, 핀 구조(332), 반도체 나노와이어(338), 및 IL(362)/HK 층(364)/MG(366)를 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 단계 118에서의 일부 실시형태들에서, NMOS 영역(200) 위의 하드 마스크(256)는 CMP 프로세스를 이용하여 PMOS 영역(300)의 표면의 평탄화 동안에 제거될 수 있다. 하드 마스크(256)는 CMP 프로세스를 이용하여 제거될 수 있다.
도 1과 도 10a 및 도 10b를 참조하면, 방법(100)은 단계 120으로 진행하여, NMOS 영역(200)의 이하의 프로세스들 동안에 PMOS 영역(300)이 영향 받는 것을 방지하기 위하여 PMOS 영역(300) 위에 하드 마스크(368)를 형성한다. 하드 마스크(368)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 하드 마스크(368)는 단일층 또는 복수의 층을 포함할 수 있다. 하드 마스크(368)는 열산화, 화학적 산화, ALD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
계속해서 도 10a 및 도 10b를 참조하면, 단계 120에서의 일부 실시형태들에서, 더미 게이트(242)는 NMOS 영역(200)의 게이트 영역(248)에서의 게이트 스택(249)를 노출시키기 위하여 제거될 수 있다. 더미 게이트(242)는 에칭 프로세스들과 같은 임의의 적절한 방법을 이용하여 제거될 수 있다. 게이트 스택(249)은 제1 층(232) 및 제2 층(234)을 포함할 수 있다. 에칭 프로세스들은, 더미 게이트(242)가 게이트 스택(249)과 측벽 스페이서(246)들에 대하여 적절한 에칭 선택도를 가지도록, 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 대안적으로, 더미 게이트(242)는 포토리소그래피 패터닝 및 에칭백을 포함하는 일련의 프로세스들에 의해 리세싱될 수 있다.
도 1과 도 11a 및 도 11b를 참조하여, 방법(100)은 단계 122로 진행하여 NMOS 영역(200)의 제1 층(232)을 선택적으로 제거한다. 일부 실시형태들에서, 제1 층(232)은 SiGe를 포함할 수 있고, SiGe는 건식 에칭 프로세스, 습식 에칭 프로세스 및/또는 이들의 조합과 같은 임의의 적절한 에칭 프로세스를 이용하여 제거될 수 있다. 또한, 제1 층(232)들의 제거 프로세스는, 이것이 제2 층(234)에 대하여 적절한 에칭 선택도를 제공하도록, 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 일부 예들에서, 선택적 습식 에칭 또는 선택적 건식 에칭은 전체 제1 층(232)을 선택적으로 제거할 수 있고, 제2 층(234)의 전체 또는 일부를 남겨 놓는다. 건식 및 습식 에칭 프로세스는, 사용된 에천트, 에칭 온도, 에칭액 농도, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 및 다른 적절한 파라미터들과 같은, 조율(tune)될 수 있는 에칭 파라미터들을 가질 수 있다. 건식 에칭 프로세스들은 염소계 화학 물질을 이용하는 바이어싱된 플라즈마 에칭 프로세스를 포함할 수 있다. 다른 건식 에천트 가스들은 테트라플루오르메탄(CF4), 삼불화질소(NF3), 육불화황(SF6), 헬륨(He), 및 삼불화염소(ClF3)를 포함할 수 있다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)으로서의 이러한 메카니즘들을 이용하여 이방적으로 수행될 수 있다. 화학적 기상 에칭은 선택적 에칭 방법으로서 이용될 수 있고, 에칭 가스는 염화수소(HCl), 테트라플루오르메탄(CF4), 및 수소(H2)를 가진 가스 혼합물을 포함할 수 있다. 화학적 기상 에칭은, 적절한 압력 및 온도로 화학적 기상 증착(CVD)에 의해 수행될 수 있다.
도 1과 도 12a 및 도 12b를 참조하면, 방법(100)은 단계 124로 진행하여, 외부 산화물층(236) 및 내부 반도체 나노와이어(238)를 형성하도록 NMOS 영역(200)의 게이트 영역(248)의 일부를 산화시킨다. 일부 예들에서, 반도체층 스택(230)의 제2 층(234)의 외부 부분은 외부 산화물층(236)을 형성하도록 산화될 수 있다. 일부 예들에서, 열 산화 프로세스는 산소 환경에서 수행된다. 일부 예들에서, 열 산화 프로세스는 증기 환경 및 산소 환경의 조합으로 수행될 수 있다. 열 산화 프로세스는, 1 대기압 및 400 ℃ 내지 600 ℃의 범위의 온도로 증기 환경 및 산소 환경의 조합으로 수행될 수 있다. 열 산화 프로세스는 30 내지 180 분 동안 수행될 수 있다. 열 산화 프로세스 동안에, 제2 층(234)의 외부 부분은 외부 산화층(236)을 형성하기 위하여 산화될 수 있다. 일부 실시형태들에서, 외부 반도체 산화물층(236)은 실리콘 산화물(SiOx)을 포함할 수 있고, 여기서 x는 원자 퍼센트에서의 산소 조성이다. 일부 실시형태들에서, 제2 층(234)의 내부 부분은 산화 프로세스 동안에 반도체 코어(238)를 형성하도록 게이트 영역(248)의 상부 부분의 중앙으로 확산될 수 있다. 반도체 코어 부분(238)은 계속해서 라인 B-B을 따라 존재할 수 있고, 게이트 영역(248)의 양 측면의 소스/드레인 특징부(252)에 연결될 수 있다. 이하의 논의는 이제 반도체 코어 부분(238)을 내부 반도체 나노와이어(238)로서 지칭함을 주목해야 한다. 일부 실시형태들에서, 내부 반도체 나노와이어(238)는 Si 나노와이어(238)일 수 있다. 외부 산화물층(236)은 내부 반도체 나노와이어(338)를 둘러싸도록 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 일부 예들에서, 반도체 나노와이어(238)의 직경은 2 내지 13 ㎚의 범위를 가질 수 있다. 외부 반도체 산화물층(236) 및/또는 내부 반도체 나노와이어(238)의 크기 및 형상은, 열 산화 온도 및 시간과 같은 상이한 프로세스 조건들에 대하여 변할 수 있다.
도 1과 도 13a 및 도 13b를 참조하면, 방법(100)은 단계 126으로 진행하여, NMOS 영역(200)에서 내부 나노와이어(238)를 노출시키기 위하여 외부 산화물층(236)을 제거한다. 제거 프로세스는 건식 에칭, 습식 에칭 또는 이들의 조합을 포함할 수 있다. 예컨대, 외부 산화물층(436)의 선택적 습식 에칭 또는 선택적 건식 에칭은 내부 나노와이어(238)에 대하여 적절한 에칭 선택도로 수행된다. NMOS 영역(200)의 게이트 영역(248)은 내부 나노와이어(238) 및 핀 구조(212)를 포함하도록 구성된다. 일부 실시형태들에서, 핀 구조(212)는 기판(210)의 상부 부분이다.
도 1과 도 14a 및 도 14b를 참조하면, 방법(100)은 단계 128로 진행하여 NMOS 영역(200)에서 IL(interfacial layer)(262)/하이-k(HK) 층(264)/금속 게이트(MG)(266)를 형성한다. 하나 이상의 IL(262)은 내부 나노와이어(238) 주위를 둘러싸도록 그리고 핀 구조(212) 및 측벽 스페이서(246)들을 커버하도록 형성될 수 있다. 하나 이상의 HK(264)들은 IL(362) 위에 그리고 그 주위를 둘러싸면서 퇴적될 수 있다. IL(262), HK 유전체층(264) 및 MG 층(266)을 형성하는데 이용되는 형성 프로세스들 및 재료들은, 도 9a 및 도 9b에 서술되는 바와 같이, IL(362), HK 유전체층(364) 및 MG 층(366)을 형성하는데 이용되는 형성 프로세스들 및 재료들과 실질적으로 유사할 수 있다. 일부 실시형태들에서, IL(262)과 분리 영역(220) 사이의 인터페이스는 열 처리 이후에 관찰되지 않을 수 있다. IL(262)과 HK 유전체층(264) 사이의 인터페이스는 열처리 이후에 관찰되지 않을 수 있다. IL(262)/HK 층(264)/MG(266)를 퇴적한 이후에, 게이트 영역(248)은 핀 구조(212), 내부 반도체 나노와이어(238) 및 IL(262)/HK 층(264)/MG(266)를 포함할 수 있다.
도 1과 도 14a 및 도 14b를 계속해서 참조하면, 단계 128에서, PMOS 영역(300)을 커버하는 하드 마스크(368)를 제거할 수 있다. 일부 실시형태들에서, 하드 마스크(368)는 CMP 프로세스를 이용하여 NMOS 영역(200)의 표면의 평탄화 동안에 제거될 수 있다.
도 3 내지 도 14에서의 예시에 따르면, PMOS 영역(300)의 나노와이어 및 핀 구조는 NMOS 영역(200)의 나노와이어 및 핀 구조의 형성 이전에 형성되지만, NMOS 영역(200)의 나노와이어 및 핀 구조는 PMOS 영역(300)의 나노와이어 및 핀 구조의 형성 이전에 형성될 수 있다. 일부 실시형태들에서, NMOS 영역(200)의 나노와이어 및 핀 구조의 형성 동안에 PMOS 영역(30)을 커버하도록 하드 마스크가 먼저 형성될 수 있다. 일부 실시형태들에서, 나노와이어 및 핀 구조는 NMOS 영역(200)에만 형성될 수 있다. 일부 실시형태들에서, 나노와이어 및 핀 구조는 PMOS 영역(300)에만 형성될 수 있다. 당업자는 NMOS 영역(200) 및 PMOS 영역(300)이 임의의 적절한 순서 및 임의의 적절한 토폴로지로 어떤 적합한 프로세스들을 이용하여 형성될 수 있음을 이해할 수 있다.
NMOS 영역(299)에는 하나의 나노와이어만이 예시되어 있고, PMOS 영역(300)에는 하나의 나노와이어만이 예시되어 있지만, NMOS 영역(200) 및/또는 PMOS 영역(300)은 하나의 나노와이어보다 더 많은 나노와이어를 포함할 수 있다. 일부 실시형태들에서, NMOS 영역(200) 및/또는 PMOS 영역(300)은 하나의 핀 구조보다 더 많은 핀 구조를 포함할 수 있다. 당업자는 임의의 수의 나노와이어 및/또는 임의의 수의 핀 구조가 NMOS 영역(200) 및/또는 PMOS 영역(300)에 임의의 적절한 배열로 포함될 수 있음을 이해할 수 있다.
일부 실시형태들에서, NMOS 영역(200)의 MG 층(66)은 또한 IL(262)/HK 층(264) 구조 주위를 둘러싸는 제1 캡핑층을 포함할 수 있다. 제1 배리어 MG 및 NWF(n-type work function) MG는 제1 캡핑층 주위를 둘러싸도록 추가로 형성될 수 있다. PMOS 영역(300)의 MG 층(366)은 또한 IL(362)/HK 층(364) 구조 주의를 둘러싸는 제2 캡핑층을 포함할 수 있다. 제2 배리어 MG 및 PWF(p-type work function)는 제2 캡핑층 주위를 둘러싸도록 추가로 형성될 수 있다. 제1 및/또는 제2 캡핑층은 TiN을 포함할 수 있다. 제1 및/또는 제2 배리어 MG는 TaN을 포함할 수 있다. NMOS 영역(200)의 NWF MG는 PMOS 영역(300)의 PWF MG 층으로부터 상이한 금속층들을 이용하여 형성될 수 있다. 일부 예들에서, NWF MG는 TiAlC, TaAl, 및/또는 TiAl. PWF MG는 TiN을 포함할 수 있다.
소스/드레인 특징부(252 및/또는 352) 및 소스/드레인 리세싱 트렌치(251 및/또는 351)는 분리 영역들(220 및/또는 320)에 의해 분리된 개별 타입으로 예시되지만, 소스/드레인 리세싱 트렌치(251 및/또는 351)는 공통 소스/드레인 리세싱 트렌치로서 형성될 수 있고, 소스/드레인 특징부(252 및/또는 352)는 크라운 형상의 소스/드레인 특징부와 같은 임의의 적절한 형상으로 임의 적절한 프로세스들을 이용하여 형성될 수 있다.
IC 디바이스(400)의 NMOS 영역(200) 및/또는 PMOS 영역(300)은 당해 기술에 공지된 여러 가지 특징부들 및 영역들을 형성하기 위하여 추가적인 CMOS 또는 MOS 기술 처리를 겪을 수 있다. 예컨대, 후속 처리는, IC 다바이스(400)의 여러 가지 특징부 및 구조들을 연결하도록 구성되면, 기판(20 및/또는 30) 상에 여러 가지 컨택트들/비아들/라인들 및 다층 상호 접속 특징부(예를 들어, 금속층들 및 층간 유전체들)를 형성할 수 있다. 예를 들어, 다층 상호 접속은, 종래의 비아 또는 컨택트와 같은 수직 상호 접속, 및 금속 라인과 같은 수평 상호 접속을 포함한다. 여러 가지 상호 접속 특징부는, 구리, 텅스텐 및/또는 실리사이드를 포함하는 여러 가지 도전성 재료를 구현할 수 있다. 일례에서, 구리 관련 다층 상호 접속 구조를 형성하는데 다머신 및/또는 이중 다머신 처리를 이용한다.
부가적인 단계들은, 방법(100) 이전에, 그 동안에, 그 이후에 제공될 수 있고, 설명된 단계들의 일부는 방법의 다른 실시형태들에 대하여 대체되거나 삭제될 수 있다.
본 개시는 집적 회로(IC) 디바이스를 제조하기 위한 방법의 많은 상이한 실시형태들을 제공한다. 이 방법은 프리커서를 제공하는 단계를 포함한다. 이 프리커서는, 제1 금속 산화물 반도체(MOS) 영역 및 제2 금속 산화물 반도체(MOS) 영역을 갖는 기판; 상기 제1 MOS 영역에 형성된 제1 게이트 영역, 소스/드레인 영역들 및 분리 영역으로서, 상기 제1 게이트 영역은 제1 반도체층 스택을 포함하는 것인, 상기 제1 게이트 영역, 소스/드레인 영역들 및 분리 영역; 및 상기 제2 MOS 영역에 형성된 제2 게이트 영역, 소스/드레인 영역들 및 분리 영역으로서, 상기 제2 게이트 영역은 제2 반도체층 스택을 포함하는 것인, 상기 제2 게이트 영역, 소스/드레인 영역들 및 분리 영역을 포함한다. 이 방법은, 제1 게이트 영역의 제1 반도체층 스택을 측방향으로 노출시키기 위하여 제1 분리 영역을 리세싱하는 단계; 제1 외부 산화물층 및 내부 나노와이어를 형성하기 위하여 상기 제1 반도체층 스택을 산화시키는 단계로서, 상기 제1 내부 나노와이어는 상기 제1 소스 영역으로부터 제1 드레인 영역까지 연장되는 것인, 상기 제1 반도체층 스택을 산화시키는 단계; 상기 제1 게이트 영역의 제1 내부 나노와이어를 노출시키기 위하여 상기 제1 외부 산화물층을 제거하는 단계; 상기 제1 내부 나노와이어 주위를 둘러싸는 제1 하이-k/금속 게이트(HK/MG) 스택을 형성하는 단계; 상기 제2 게이트 영역의 제2 반도체층 스택을 측방향으로 노출시키기 위하여 제2 분리 영역을 리세싱하는 단계; 제2 외부 산화물층 및 내부 나노와이어를 형성하기 위하여 상기 제2 반도체층 스택을 산화시키는 단계로서, 상기 제2 내부 나노와이어는 상기 제2 소스 영역으로부터 제2 드레인 영역까지 연장되는 것인, 상기 제2 반도체층 스택을 산화시키는 단계; 상기 제2 게이트 영역의 제2 내부 나노와이어를 노출시키기 위하여 상기 제2 외부 산화물층을 제거하는 단계; 및 상기 제2 나노와이어 주위를 둘러싸는 제2 HK/MG 스택을 형성하는 단계를 더 포함한다.
또 다른 실시형태에서, IC 디바이스는, N형 금속 산화물 반도체(NMOS) 영역 및 P형 금속 산화물 반도체(NMOS) 영역을 갖는 기판; NMOS 영역 내의, 제1 게이트 영역, 및 상기 제1 게이트 영역에 의해 분리된 제1 소스/드레인 특징부; 및 PMOS 영역 내의 제2 게이트 영역, 및 상기 제2 게이트 영역에 의해 분리된 제2 소스/드레인 특징부를 포함한다. 상기 제1 게이트 영역은 제1 핀 구조, 상기 제1 핀 구조 위에 있는 제1 나노와이어를 포함한다. 상기 제1 나노와이어는 제1 반도체 재료를 포함하며, 상기 제1 소스 특징부로부터 상기 제1 드레인 특징부까지 연장된다. 상기 제2 게이트 영역은, 제2 핀 구조, 상기 제2 핀 구조 위에 있는 제2 나노와이어를 포함한다. 상기 제2 나노와이어는 제2 반도체 재료를 포함하며, 상기 제2 소스 특징부로부터 상기 제2 드레인 특징부까지 연장된다.
또 다른 실시형태에서, IC 디바이스는, 금속 산화물 반도체(MOS) 영역을 포함하는 기판; 상기 기판 위에 배치된 게이트 영역; 및 상기 게이트 영역에 의해 분리된 소스/드레인 특징부를 포함한다. 상기 게이트 영역은, 핀 구조와, 상기 핀 구조 위에 형성된 나노와이어를 포함한다. 나노와이어는 소스 특징부로부터 대응하는 드레인 특징부까지 연장된다. 상기 나노와이어는 Si 및 SiGe로 이루어지는 그룹으로부터 선택되는 반도체 재료를 포함한다.
전술한 내용은 일부 실시형태들의 특징부들의 개요를 설명하므로, 당업자는 본 개시의 양태들을 더 잘 이해할 것이다. 당업자는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변경하고, 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위한 베이스로서 본 개시를 쉽게 이용할 수 있음을 인식해야 한다. 당업자는 또한 이러한 등가적인 구조들이 본 개시의 사상 및 범위를 벗어나지 않고, 그리고 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 명세서에서 여러 가지 변경, 대체 및 교환을 행할 수 있도록 실현해야 한다.

Claims (10)

  1. 집적 회로 디바이스의 제조 방법으로서,
    상기 방법은,
    프리커서(precursor)를 제공 단계로서, 상기 프리커서는,
    제1 금속 산화물 반도체(MOS) 영역 및 제2 금속 산화물 반도체(MOS) 영역을 갖는 기판과,
    상기 제1 MOS 영역에 형성된 제1 게이트 및 소스/드레인 영역들로서, 상기 제1 게이트 영역은 제1 반도체층 스택(stack)을 포함하는 것인, 상기 제1 게이트 및 소스/드레인 영역들과,
    상기 제2 MOS 영역에 형성된 제2 게이트 및 소스/드레인 영역들로서, 상기 제2 게이트 영역은 제2 반도체층 스택을 포함하는 것인, 상기 제2 게이트 및 소스/드레인 영역들과,
    상기 제1 게이트 영역의 제1 반도체층 스택을 측방향으로(laterally) 노출시키는 단계와,
    제1 외부 산화물층 및 제1 내부 나노와이어(nanowire)를 형성하기 위하여 상기 제1 반도체층 스택을 산화시키는 단계로서, 상기 제1 내부 나노와이어는 상기 제1 소스 영역으로부터 제1 드레인 영역까지 연장되는 것인, 상기 제1 반도체층 스택을 산화시키는 단계와,
    상기 제1 게이트 영역의 제1 내부 나노와이어를 노출시키기 위하여 상기 제1 외부 산화물층을 제거하고, 상기 제1 게이트 영역의 제1 분리 영역으로부터 제1 내부 나노와이어 아래의 제1 핀 구조를 노출시키는 단계와,
    상기 제1 내부 나노와이어 주위를 둘러싸는 제1 하이-k/금속 게이트(HK/MG) 스택을 형성하는 단계와,
    상기 제2 게이트 영역의 제2 반도체층 스택을 측방향으로 노출시키는 단계와,
    제2 외부 산화물층 및 제2 내부 나노와이어를 형성하기 위하여 상기 제2 반도체층 스택을 산화시키는 단계로서, 상기 제2 내부 나노와이어는 상기 제2 소스 영역으로부터 제2 드레인 영역까지 연장되는 것인, 상기 제2 반도체층 스택을 산화시키는 단계와,
    상기 제2 게이트 영역의 제2 내부 나노와이어를 노출시키기 위하여 상기 제2 외부 산화물층을 제거하고, 상기 제2 게이트 영역의 제2 분리 영역으로부터 제2 내부 나노와이어 아래의 제2 핀 구조를 노출시키는 단계와,
    상기 제2 나노와이어 주위를 둘러싸는 제2 HK/MG 스택을 형성하는 단계를 포함하는 집적 회로 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 제1 MOS 영역은, P형 금속 산화물 반도체(PMOS) 영역이고, 상기 제1 반도체층 스택은 상기 제1 MOS 영역에서의 기판 위에 교대로 배치되는 하나 이상의 제1 층 및 하나 이상의 제2 층을 포함하는 것인 집적 회로 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 제2 MOS 영역은, N형 금속 산화물 반도체(NMOS) 영역이고, 상기 제2 반도체층 스택은 상기 제2 MOS 영역에서의 기판 위에 배치된 제3 층, 및 상기 제3 층 위에 배치된 제4 층을 포함하는 것인 집적 회로 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 제1 MOS 영역에서의 제1 게이트의 높이는, 상기 제2 MOS 영역에서의 제2 게이트의 높이보다 낮은 것인 집적 회로 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 제1 MOS 영역은 NMOS 영역이고, 상기 제2 MOS 영역은 PMOS 영역인 것인 집적 회로 디바이스의 제조 방법.
  6. 집적 회로 디바이스로서,
    N형 금속 산화물 반도체(NMOS) 영역과 P형 금속 산화물 반도체(PMOS) 영역을 갖는 기판과,
    NMOS 영역 내의, 제1 게이트 영역, 및 상기 제1 게이트 영역에 의해 분리된 제1 소스/드레인 특징부와,
    PMOS 영역 내의, 제2 게이트 영역, 및 상기 제2 게이트 영역에 의해 분리된 제2 소스/드레인 특징부를 포함하며,
    상기 제1 게이트 영역은 제1 핀 구조, 상기 제1 핀 구조 위에 있는 제1 나노와이어를 포함하며, 상기 제1 나노와이어는 제1 반도체 재료를 포함하며, 상기 제1 소스 특징부로부터 상기 제1 드레인 특징부까지 연장되며,
    상기 제2 게이트 영역은, 제2 핀 구조, 상기 제2 핀 구조 위에 있는 제2 나노와이어를 포함하며, 상기 제2 나노와이어는 제2 반도체 재료를 포함하며, 상기 제2 소스 특징부로부터 상기 제2 드레인 특징부까지 연장되는 것인 집적 회로 디바이스.
  7. 제6항에 있어서, 상기 제1 나노와이어 주위를 둘러싸는 제1 하이-k/금속 게이트(HK/MG) 스택과,
    상기 제2 나노와이어 주위를 둘러싸는 제2 HK/MG 스택을 더 포함하는 집적 회로 디바이스.
  8. 제6항에 있어서, 상기 NMOS 영역의 제1 게이트 영역의 높이는 상기 PMOS 영역의 제2 게이트 영역의 높이보다 낮은 것인 집적 회로 디바이스.
  9. 제6항에 있어서, 상기 NMOS 영역의 제1 핀 구조의 높이는 상기 PMOS 영역의 제2 핀 구조의 높이보다 낮은 것인 집적 회로 디바이스,
  10. 집적 회로 디바이스로서,
    금속 산화물 반도체(MOS) 영역을 포함하는 기판과,
    상기 기판 위에 배치된 게이트 영역과,
    상기 게이트 영역에 의해 분리된 소스/드레인 특징부로서, 상기 게이트 영역은,
    핀 구조와,
    상기 핀 구조 위에 형성되며, 소스 특징부로부터 대응하는 드레인 특징부까지 연장되는 나노와이어를 포함하는 것인, 상기 소스/드레인 특징부
    를 포함하며,
    상기 나노와이어는 Si 및 SiGe로 이루어지는 그룹으로부터 선택되는 반도체 재료를 포함하는 것인 집적 회로 디바이스.









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