CN105609564B - 一种薄膜晶体管制造方法及薄膜晶体管 - Google Patents

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Abstract

本发明涉及显示器技术领域,尤其涉及一种薄膜晶体管制造方法及薄膜晶体管。本发明提供的薄膜晶体管制造方法,在沉积半导体层后,对半导体层上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙区域的氧空位,这样能够使得半导体层上氧空位更加均匀,该方法可以防止因薄膜工艺制程引起的靶材Mura,进而提高薄膜晶体管显示器亮度的均匀性。

Description

一种薄膜晶体管制造方法及薄膜晶体管
技术领域
本发明涉及显示器技术领域,尤其涉及一种薄膜晶体管制造方法及薄膜晶体管。
背景技术
近年来,显示技术得到快速的发展,如薄膜晶体管技术由原来的a-Si(非晶硅)薄膜晶体管发展到现在的LTPS(多晶硅)薄膜晶体管、MILC薄膜晶体管、Oxide薄膜晶体管等。而发光技术也由原来的LCD、PDP发展为现在的OLED(有机发光显示器)。
有机发光显示器是新一代的显示器件,与液晶显示器相比,具有很多优点,如:自发光,响应速度快,宽视角等等,可以用于柔性显示,透明显示,3D显示等。
有源矩阵有机发光显示器为每一个像素配备了用于控制该像素的开关——薄膜晶体管,因此通过驱动电路,可以独立控制每一个像素,同时不会对其他像素造成串扰等的影响。薄膜晶体管至少包含栅极、源极和漏极以及栅绝缘层和有源层。
但是在现有的薄膜晶体管制备方法中,溅射靶材在沉积薄膜时,均采用数条靶材组合在一起,在正对靶材位置和正对靶材空隙的位置区域所形成的氧化物薄膜具有不同的氧空位,应用在薄膜晶体管显示器时,会形成平行于靶材的Mura(亮度不均匀区域),Mura区域的亮度会较非Mura区域低,运行时间越长越明显。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是:现有的膜晶体管的制备方法中,采用数条靶材组合在一起的方式进行溅射,由于氧化物靶材之间有空隙,在正对靶材位置和正对靶材空隙的位置区域所形成的氧化物薄膜具有不同的氧空位,会导致最终形成的显示器形成靶材Mura,造成薄膜晶体管显示器亮度不均匀。
(二)技术方案
为了解决上述技术问题,本发明提供了一种薄膜晶体管制造方法,包括步骤:
S3,形成半导体层,并对半导体层上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙的区域上的氧空位,然后在半导体层上形成沟道区、源区和漏区。
可选地,在步骤S3中,先在半导体层上涂上光刻胶,并去除半导体层上对应于溅射靶材空隙区域的光刻胶,然后再对半导体层进行氧化处理。
可选地,还包括步骤:S1,在衬底上形成栅电极层;
S2,在栅电极层上形成栅极绝缘层,并在栅极绝缘层上沉积半导体层;
S4,在半导体层的两端沉积源漏金属,并通过光刻形成源电极和漏电极;
S5,在源漏金属上沉积钝化层,并在钝化层上形成源电极接触孔和/或漏电极接触孔;
S6,在钝化层上沉积形成透明电极层,并通过光刻形成接触电极。
可选地,对所述半导体层进行氧化处理的气体包括:氧气、臭氧、一氧化二氮或过氧化氢。
可选地,所述半导体层由氧化物半导体构成。
可选地,所述氧化物半导体的组成材料为铟、镓、锌、锡元素中的一种或一种以上的氧化物。
可选地,在步骤S4中,先在沟道区上刻蚀阻挡层,形成刻蚀保护区,然后在刻蚀阻挡层上沉积源漏金属,并通过光刻形成源电极和漏电极。
可选地,所述刻蚀阻挡层为:由硅的氧化物、硅的氮化物、铪的氧化物或铝的氧化物中的一种或一种以上任意组合形成的多层膜结构。
可选地,所述栅电极层为:由钼、钼铌合金、铝、铝钕合金、钛和铜中的一种或一种以上任意组合形成的单层或多层复合叠层;且所述栅电极层的厚度为100nm~3000nm。
可选地,所述栅极绝缘层为:由硅的氧化物、硅的氮化物、铪的氧化物、硅的氮氧化物和铝的氧化物中的一种或两种组成的多层复合叠层。
可选地,所述栅极绝缘层采用等离子体增强化学气相沉积法形成。
可选地,所述源电极和漏电极为:由钼、钼铌合金、铝、铝钕合金、钛和铜中的一种或一种以上任意组合构成的单层或多层复合叠层。
可选地,所述透明电极层由氧化铟锡材料制成,其形成方法为:用溅射成膜的方式制备非晶态的氧化铟锡,再通过退火使之晶化;所述透明电极层的厚度为20~150nm。
可选地,所述衬底为玻璃衬底或柔性塑料衬底。
本发明还提供了一种薄膜晶体管,包括栅电极层、栅极绝缘层、源电极、漏电极和半导体层、钝化保护层和ITO电极层,采用如上述任一项所述的薄膜晶体管制造方法制得。
(三)有益效果
本发明的上述技术方案具有如下优点:本发明提供了一种薄膜晶体管制造方法,在沉积半导体层后,对半导体层上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙区域的氧空位,这样能够使得半导体层上氧空位更加均匀,该方法可以防止因薄膜工艺制程引起的靶材Mura,进而提高薄膜晶体管显示器亮度的均匀性。
附图说明
本发明上述和/或附加方面的优点从结合下面附图对实施例的描述中将变得明显和容易理解,其中:
图1是本发明一个实施例所述的在衬底上制作栅电极的结构示意图;
图2是本发明一个实施例所述的制作栅介质层的结构示意图;
图3是本发明一个实施例所述的制作半导体层的结构示意图;
图4是本发明一个实施例所述的沉积刻蚀阻挡层并制作源电极和漏电极的结构示意图;
图5是本发明一个实施例所述的制作钝化层的结构示意图;
图6是本发明一个实施例所述的制作透明电极层和接触电极的结构示意图;
图7是对半导体层上对应溅射靶材空隙的区域进行氧化处理的结构示意图。
其中图1至图7中附图标记与部件名称之间的对应关系为:
1、衬底,2、栅电极层,3、栅极绝缘层,4、半导体层,41、源电极,42、电极,5、刻蚀阻挡层,6、钝化层,61、接触电极,62、漏电极接触孔,7、透明电极层,8、光刻胶。
具体实施方式
在本发明的描述中,需要说明的是,术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。此外,在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
如图1至图7所示,本发明提供了一种薄膜晶体管制造方法,包括步骤S1,在衬底1上形成栅电极层2;S2,在栅电极层2上形成栅极绝缘层3;S3,在栅极绝缘层3上形成半导体层4,并对半导体层4上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙的区域上的氧空位,然后在半导体层4上形成沟道区、源区和漏区;本发明提供的薄膜晶体管制造方法在沉积半导体层4后,对半导体层4上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙区域的氧空位,这样能够使得半导体层4上氧空位更加均匀,该方法可以防止因薄膜工艺制程引起的靶材Mura,进而提高薄膜晶体管显示器亮度的均匀性。
可选地,本申请中的薄膜晶体管为氧化物薄膜晶体管,即所述有源层由氧化物半导体成构成,氧化物半导体为有源层的薄膜晶体管的特性优于非晶硅,如迁移率、开态电流、开关特性等。虽然特性不如多晶硅,但足以用于需要快速响应和较大电流的应用,如高频、高分辨率、大尺寸的显示器以及有机发光显示器等。氧化物的均匀性较好,与多晶硅相比,由于没有均匀性问题,不需要增加补偿电路,在掩膜数量和制作难度上均有优势。在制作大尺寸的显示器方面也没有难度。而且采用溅射等方法就可以制备,不需增加额外的设备,具有成本优势。氧化物薄膜晶体管所采用的氧化物半导体材料,具有高氧含量时能表现很好的半导体特性,具有较低氧含量时具有较低的电阻率,因此可作为透明电极使用;可选地,所述氧化物半导体层4的组成材料为铟、镓、锌、锡元素中的一种或一种以上的氧化物,如IGZO(氧化铟镓锌)、IZO(氧化铟锌)、InSnO(氧化铟锡)、InGaSnO(氧化铟镓锡)等。当然,所述的薄膜晶体管半导体层4材料也可以是a-Si、P-Si、有机半导体等,同样能够满足降低薄膜晶体管显示器Mura区,提高显示器亮度均匀性的目的。
在制造薄膜晶体管时,首先选择衬底1,所述衬底1可以为玻璃基板也可以为柔性基板(如塑料基板等),可选地所述衬底1为耐高温的玻璃基板;如图1所示,在该衬底1上沉积栅电极层2,并通过第一道光可形成栅电极,所述栅电极层2由钼、钼铌合金、铝、铝钕合金、钛和铜中的一种或多种材料形成的单层或多层复合叠层,优选为钼(Mo)、铝(Al)或含钼和铝的合金组成的单层或者多层复合膜;其中所述栅电极层2的厚度为100nm~3000nm。
如图2所示,形成栅电极后在栅电极上沉积栅极绝缘层3;可选地,所述栅极绝缘层3为:由硅的氧化物(SiOx)、硅的氮化物(SiNx)、铪的氧化物(HfOx)、硅的氮氧化物(SiON)或铝的氧化物(AlOx)中的一种或两种组成的多层复合膜层,所述栅极绝缘层3用等离子体增强化学气相沉积法(PECVD,Plasma Enhanced Chemical Vapor Deposition)制作。
如图3所示,在栅极绝缘层3上沉积半导体层4,可采用磁控溅射法直接在栅极绝缘层3上沉积半导体层4,可选地所述半导体层4由氧化物半导体构成,如金属氧化物等,其中氧化物半导体的组成材料为铟、镓、锌、锡元素中的一种或一种以上的氧化物如IGZO(氧化铟镓锌)、IZO(氧化铟锌)、InSnO(氧化铟锡)、InGaSnO(氧化铟镓锡)等;如图7所示,在沉积半导体层4后涂上PR光刻胶8,并去除半导体层4上对应于溅射靶材空隙区域的光刻胶8,使光刻胶8交替在半导体层4上形成条状区域,然后对所沉积的氧化物薄膜进行氧化处理,减少半导体层4上去除光刻胶8部分的氧空位(即减少对应于溅射靶材空气区域的半导体薄膜上的氧空位),使得整个半导体层4上氧空位的分布更加均匀,进而提高氧化物薄膜晶体管显示器亮度均匀性;其中对所述半导体层4进行氧化处理的气体包括:氧气、臭氧、一氧化二氮或过氧化氢。
如图4所示,通过第二道光刻在氧化物半导体层4上形成沟道区、源区和漏区,然后在沟道区的上册沉积刻蚀阻挡层5,所述刻蚀阻挡层5为:由硅的氧化物、硅的氮化物、铪的氧化物、铝的氧化物中的一种或一种以上任意组合形成的多层膜结构,蚀刻阻挡层特内含有较低的低氢含量;通过第三道光刻形成刻蚀保护区,在刻蚀阻挡层5上沉积源漏金属并通过第四道光刻形成源电极41和漏电极42;所述源电极41和漏电极42为:由钼、钼铌合金、铝、铝钕合金、钛和铜这些材料中的一种或一种以上任意组合形成的单层或多层复合叠层。
如图5所示,在形成源漏电极42后,在源漏金属上沉积钝化层6,所述钝化层6可以由SiOx、SiNx、HfOx、AlOx或中的一种或一种以上任意组合组成的多层叠层膜组成,钝化层6可以用特殊的PECVD技术制作,其特点是膜层含有较低的低氢含量、并且有很好的表面特性;形成钝化层6后通过光刻在钝化层6上设置源电极接触孔和/或漏电极接触孔62;如图6所示,在所述钝化层6上仅设置一个与漏电极接触孔62,并在钝化层6山沉积透明电极层7,其中所述透明电极层7由ITO(氧化铟锡)制成,此时在透明漏极接触孔内形成接触电极61,通过所述接触电极61连接漏电极42和透明电极层7。本实施例中仅仅设置了漏电极接触孔62,且在漏电极接触孔62内形成由ITO材料制成的接触电极61,需要说明的是,在上述实施例中也可是仅仅在钝化层6上设置源电极接触孔或者同时设置源电极接触孔与漏电极接触孔62,并在所述接触孔内设置接触电极61,同样能够实现本申请的目的,其宗旨未脱离本发明的设计思想。
可选地,所述透明电极层7由氧化铟锡材料制成,其形成方法为:用溅射成膜的方法制备非晶态的氧化铟锡,再通过退火使之晶化;所述透明电极层7的厚度为20~150nm。
需要说明的是,本发明上述实施例中描述的是底栅型薄膜晶体管的制造方法,本领域技术人员能够理解的是,在制造薄膜晶体管工艺中“对半导体层上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙的区域上的氧空位”的这种方法同样适用于顶栅型薄膜晶体管的制造,也能够起到改善因薄膜工艺制程引起的靶材Mura的效果,其宗旨未脱离本发明的设计思想,应属于本发明的保护范围。本发明还提供了一种薄膜晶体管,包括栅电极层2、栅极绝缘层3、源电极41、漏电极42和半导体层4、钝化保护层和ITO电极层,采用如上述任一项所述的薄膜晶体管制造方法制得;由于在制造过程中对半导体层4上对应溅射靶材空隙的区域进行氧化处理,减少了对应溅射靶材空隙区域的氧空位,这样能够使得半导体层4上氧空位更加均匀,该方法可以防止因薄膜工艺制程引起的靶材Mura,进而提高薄膜晶体管显示器亮度的均匀性。
综上所述,本发明提供了一种薄膜晶体管制造方法,首先在衬底上形成栅电极层,并依形成栅极绝缘层和半导体层,在沉积半导体层后,对半导体层上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙区域的氧空位,这样能够使得半导体层上氧空位更加均匀,该方法可以防止因薄膜工艺制程引起的靶材Mura,进而提高薄膜晶体管显示器亮度的均匀性。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (14)

1.一种薄膜晶体管制造方法,其特征在于:包括步骤:
S3,形成半导体层,并对半导体层上对应溅射靶材空隙的区域进行氧化处理,以减少对应溅射靶材空隙的区域上的氧空位,然后在半导体层上形成沟道区、源区和漏区;
在步骤S3中,先在半导体层上涂上光刻胶,并去除半导体层上对应于溅射靶材空隙区域的光刻胶,再对半导体层进行氧化处理。
2.根据权利要求1所述的薄膜晶体管制造方法,其特征在于:还包括步骤:
S1,在衬底上形成栅电极层;
S2,在栅电极层上形成栅极绝缘层,并在栅极绝缘层上沉积半导体层;
S4,在半导体层的两端沉积源漏金属,并通过光刻形成源电极和漏电极;
S5,在源漏金属上沉积钝化层,并在钝化层上形成源电极接触孔和/或漏电极接触孔;
S6,在钝化层上沉积形成透明电极层,并通过光刻形成接触电极。
3.根据权利要求1所述的薄膜晶体管制造方法,其特征在于:对所述半导体层进行氧化处理的气体包括:氧气、臭氧、一氧化二氮或过氧化氢。
4.根据权利要求1所述的薄膜晶体管制造方法,其特征在于:所述半导体层由氧化物半导体构成。
5.根据权利要求4所述的薄膜晶体管制造方法,其特征在于:所述氧化物半导体的组成材料为铟、镓、锌、锡元素中的一种或一种以上的氧化物。
6.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:在步骤S4中,先在沟道区上刻蚀阻挡层,形成刻蚀保护区,然后在刻蚀阻挡层上沉积源漏金属,并通过光刻形成源电极和漏电极。
7.根据权利要求6所述的薄膜晶体管制造方法,其特征在于:所述刻蚀阻挡层为:由硅的氧化物、硅的氮化物、铪的氧化物或铝的氧化物中的一种或一种以上任意组合形成的多层膜结构。
8.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:所述栅电极层为:由钼、钼铌合金、铝、铝钕合金、钛和铜中的一种或一种以上任意组合形成的单层或多层复合叠层;且所述栅电极层的厚度为100nm~3000nm。
9.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:所述栅极绝缘层为:由硅的氧化物、硅的氮化物、铪的氧化物、硅的氮氧化物和铝的氧化物中的一种或两种组成的多层复合叠层。
10.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:所述栅极绝缘层采用等离子体增强化学气相沉积法形成。
11.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:所述源电极和漏电极为:由钼、钼铌合金、铝、铝钕合金、钛和铜中的一种或一种以上任意组合构成的单层或多层复合叠层。
12.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:所述透明电极层由氧化铟锡材料制成,其形成方法为:用溅射成膜的方式制备非晶态的氧化铟锡,再通过退火使之晶化;所述透明电极层的厚度为20~150nm。
13.根据权利要求2所述的薄膜晶体管制造方法,其特征在于:所述衬底为玻璃衬底或柔性塑料衬底。
14.一种薄膜晶体管,包括栅电极层、栅极绝缘层、源电极、漏电极和半导体层、钝化保护层和ITO电极层,其特征在于:采用如权利要求1-13中任一项所述的薄膜晶体管制造方法制得。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158711B2 (en) * 2017-12-27 2021-10-26 Intel Corporation Air gap for thin film transistors
KR20200116576A (ko) * 2019-04-01 2020-10-13 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함한 디스플레이 장치
CN110429024B (zh) * 2019-08-08 2022-04-15 京东方科技集团股份有限公司 层间绝缘层及薄膜晶体管的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325840A (zh) * 2013-04-15 2013-09-25 北京大学深圳研究生院 薄膜晶体管及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7424729B2 (en) * 2000-04-17 2008-09-09 Lg Electronics Inc. Differentiated PSIP table update interval technology
US7812346B2 (en) * 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
TW201201937A (en) * 2010-07-07 2012-01-16 Durq Machinery Corp Material blocking device for table sawing machine
KR101214731B1 (ko) * 2011-07-29 2012-12-21 삼성전기주식회사 적층형 인덕터 및 이의 제조 방법
WO2014008349A1 (en) * 2012-07-06 2014-01-09 Intertape Polymer Corp Carton sealing tape
WO2015001875A1 (ja) * 2013-07-05 2015-01-08 クラリオン株式会社 情報処理装置
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
CN103887344A (zh) * 2014-02-28 2014-06-25 上海和辉光电有限公司 Igzo薄膜晶体管及改善igzo薄膜晶体管电学性能的方法
CN104979406B (zh) * 2015-07-31 2018-05-25 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法和显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325840A (zh) * 2013-04-15 2013-09-25 北京大学深圳研究生院 薄膜晶体管及其制作方法

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