KR101322314B1 - 산화물 박막 트랜지스터의 제조방법 - Google Patents

산화물 박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명의 산화물 박막 트랜지스터의 제조방법은 비정질 아연 산화물(ZnO)계 반도체를 액티브층으로 사용한 박막 트랜지스터에 있어서, H2 가스가 필요 없는 스퍼터(sputter) 장비로 실리콘질화막을 증착하여 산화물 반도체의 보호층으로 사용함으로써 산화물 반도체의 특성열화를 방지하기 위한 것으로, 기판 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 게이트절연층을 형성하는 단계; 상기 게이트절연층이 형성된 기판 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 단계; 상기 액티브층이 형성된 기판 위에 상기 액티브층의 소정영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 실리콘질화막으로 이루어진 제 1 보호층을 형성하되, 실리콘 타겟을 이용한 스퍼터링 중에 N2 가스만을 주입함으로써 상기 비정질 아연 산화물계 반도체의 열화 없이 100 ~ 400Å의 두께로 형성하는 단계; 및 상기 제 1 보호층 위에 상기 실리콘질화막으로 이루어진 제 2 보호층을 형성하되, 상기 스퍼터링 중에 추가적으로 불활성 가스를 주입하여 상기 제 1 보호층의 증착속도보다 빠른 증착속도로 형성하는 단계를 포함한다.
산화물 박막 트랜지스터, 비정질 아연 산화물계 반도체, 스퍼터, 실리콘질화막

Description

산화물 박막 트랜지스터의 제조방법{METHOD OF FABRICATING OXIDE THIN FILM TRANSISTOR}
본 발명은 산화물 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
상기의 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성 된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
한편, 전술한 액정표시장치는 가볍고 전력소모가 작아 지금가지 가장 주목받는 디스플레이 소자이지만, 상기 액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.
새로운 평판표시장치 중 하나인 유기전계발광소자(Organic Light Emitting Diode; OLED)는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.
최근 유기전계발광 디스플레이의 대면적화에 관한 연구가 활발하게 진행되고 있으며, 이를 달성하기 위하여 유기전계발광소자의 구동 트랜지스터로서 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.
전술한 액정표시장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보 가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
이에 산화물 반도체로 액티브층을 형성한 산화물 반도체 박막 트랜지스터를 개발하고 있는데, 이때 산화물 반도체를 기존의 바텀 게이트(bottom gate) 구조의 박막 트랜지스터에 적용하는 경우 소오스/드레인전극의 식각공정 중에 산화물 반도체가 손상을 받아 변성을 일으키는 문제가 있다.
도 2는 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 일반적인 산화물 박막 트랜지스터는 기판(10) 위에 게이트전극(21)과 게이트절연층(15a)이 형성되고, 상기 게이트절연층(15) 위에 산화물 반도체로 이루어진 액티브층(24)이 형성되게 된다.
이후, 상기 액티브층(24) 위에 소오스/드레인전극(22, 23)이 형성되고, 그 위에 보호층(15b)이 형성되게 된다.
이때, 일반적으로 상기 보호층은 실리콘산화막(SiO2)으로 이루어지며, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 장비를 이용하여 형성하게 된다.
그런데, 상기 액티브층을 구성하는 산화물 반도체는 PECVD SiO2의 증착 중에 H2 가스와의 반응에 의해서 수소 원자가 반도체 박막내에서 캐리어(carrier)로 역할을 하게 되어 산화물 반도체가 도전체로 변하는 문제점이 존재한다.
이에 SiO2의 단일 보호층 대신에 H2 가스와의 반응을 저지하는 에치 스타 퍼(etch stopper)층을 액티브층 상부에 추가로 형성한 이중 구조를 적용하기도 하는데, 공정이 복잡해지고 가격이 상승하게 되는 단점이 있다. 그리고, 반응 가스 내의 H2 가스의 유량 비율의 조절을 통해 이중 구조의 보호층을 형성하는 경우에는 실리콘 원자의 석출에 의한 파티클(particle)이 발생하기도 해 공정마진(process margin)이 좁은 단점이 존재한다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 산화물 반도체가 열화되는 문제없이 단순공정으로 보호층을 형성하도록 한 산화물 박막 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기의 보호층을 적어도 두 종류 이상의 유전율 및 굴절률을 가지도록 형성한 산화물 박막 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 산화물 박막 트랜지스터의 제조방법은 기판 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 게이트절연층을 형성하는 단계; 상기 게이트절연층이 형성된 기판 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 단계; 상기 액티브층이 형성된 기판 위에 상기 액티브층의 소정영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 실리콘질화막으로 이루어진 제 1 보호층을 형성하되, 실리콘 타겟을 이용한 스퍼터링 중에 N2 가스만을 주입함으로써 상기 비정질 아연 산화물계 반도체의 열화 없이 100 ~ 400Å의 두께로 형성하는 단계; 및 상기 제 1 보호층 위에 상기 실리콘질화막으로 이루어진 제 2 보호층을 형성하되, 상기 스퍼터링 중에 추가적으로 불활성 가스를 주입하여 상기 제 1 보호층의 증착속도보다 빠른 증착속도로 형성하는 단계를 포함한다.
상술한 바와 같이, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 비정질 아연 산화물계 반도체를 액티브층으로 사용함에 따라 균일도가 우수하여 대면적 디스플레이에 적용 가능한 효과를 제공한다.
또한, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 PECVD 장비를 사용하는 대신 스퍼터 장비를 사용하여 단순한 공정으로 보호층을 형성함으로써 비용절감 및 신뢰성 있는 소자특성을 확보할 수 있는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 산화물 박막 트랜지스터의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 구조를 개략적으로 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(110) 위에 형성된 게이트전극(121), 상기 게이트전극(121) 위에 형성된 게이트절연층(115a), 상기 게이트절연층(115a) 위에 비정질 아연 산화물계 반도체로 형성된 액티브층(124), 상기 액티브층(124)의 소정영역과 전기적으로 접속하는 소오스/드레인전극(122, 123) 및 상기 소오스/드레인전극(122, 123) 위에 형 성된 이중 구조의 보호층(115b)으로 이루어져 있다.
이때, 상기 본 발명의 실시예에 따른 이중 구조의 보호층(115b)은 스퍼터 장비를 이용하여 질소(N2) 가스만으로 증착한 제 1 보호층(115')과 증착속도를 증가시키기 위해 소량의 아르곤(Ar) 가스와 같은 불활성 가스를 추가하여 증착한 제 2 보호층(115")의 이중 구조로 이루어지는 것을 특징으로 한다.
이때, 상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 비정질 아연 산화물계 반도체를 이용하여 액티브층(124)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
상기 아연 산화물(ZnO)은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질로, 비정질 아연 산화물계 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 액정표시장치와 유기전계발광 디스플레이를 포함하는 대면적 디스플레이에 적용될 수 있다.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물계 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 높은 이동도를 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.
특히, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 상기 ZnO에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 a-IGZO 반도체로 액 티브층(124)을 형성하는 것을 특징으로 한다.
상기 a-IGZO 반도체는 가시광선을 통과시킬 수 있어 투명하며, 또한 상기 a-IGZO 반도체로 제작된 산화물 박막 트랜지스터는 1 ~ 100cm2/Vs의 이동도를 가져 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도 특성을 나타낸다.
또한, 상기 a-IGZO 반도체는 넓은 밴드 갭을 가져 높은 색 순도를 갖는 UV 발광 다이오드(Light Emitting Diode; LED), 백색 LED와 그밖에 다른 부품들을 제작할 수 있으며, 저온에서 공정이 가능하여 가볍고 유연한 제품을 생산할 수 있는 특징을 가지고 있다.
더욱이 상기 a-IGZO 반도체로 제작된 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와 비슷한 균일한 특성을 나타냄에 따라 부품 구조도 비정질 실리콘 박막 트랜지스터처럼 간단하며, 대면적 디스플레이에 적용할 수 있는 장점을 가지고 있다.
이와 같은 특징을 가진 상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 스퍼터링 중의 반응 가스 내의 산소 농도를 조절함으로써 액티브층(124)의 캐리어 농도를 조절할 수 있어 박막 트랜지스터의 소자특성을 조절할 수 있는 것을 특징으로 한다.
또한, 전술한 바와 같이 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 전술한 PECVD SiO2의 증착 중에 H2 가스에 의해 산화물 반도체가 열화되는 문제를 해결하기 위해 상기 보호층(115b)을 스퍼터 장비를 이용하여 N2 가스만으로 증착한 제 1 보호층(115')과 증착속도를 증가시키기 위해 소량의 Ar 가스와 같은 불활성 가스를 추가하여 증착한 제 2 보호층(115")의 이중 구조로 형성하게 되는데, 이를 다음의 산화물 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 4a 내지 도 4e는 도 3에 도시된 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 4a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(110) 위에 소정의 게이트전극(121)을 형성한다.
이때, 본 발명의 산화물 박막 트랜지스터에 적용되는 비정질 아연 산화물계 복합 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(110)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(110)의 사용이 가능하다.
또한, 상기 게이트전극(121)은 제 1 도전막을 상기 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 4b에 도시된 바와 같이, 상기 게이트전극(121)이 형성된 기판(110) 전면에 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어진 게이트절연층(115)을 형성한다.
그리고, 상기 게이트절연층(115)이 형성된 기판(110) 전면에 비정질 아연 산화물계 반도체를 증착하여 소정의 비정질 아연 산화물계 반도체층을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 패터닝함으로써 상기 게이트전극(121) 상부에 상기 비정질 아연 산화물계 반도체로 이루어진 액티브층(124)을 형성한다.
이때, 상기 비정질 아연 산화물계 복합 반도체, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하는 것도 가능하다.
또한, 상기 a-IGZO 반도체는 갈륨, 인듐 및 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1, 4:2:1 등의 복합 산화물 타겟을 사용하여 비정질 아연 산화물계 반도체층을 형성할 수 있다.
여기서, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 상기 비정질 아 연 산화물계 반도체층을 형성하기 위한 스퍼터링 중의 반응 가스 내의 산소 농도를 조절함으로써 액티브층(124)의 캐리어 농도를 조절할 수 있는데, 이때 산소 농도 1 ~ 20% 조건에서 균일한 소자특성의 확보가 가능하다.
그리고, 도 4c에 도시된 바와 같이, 상기 액티브층(124)이 형성된 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층(124) 위에 상기 제 2 도전막으로 이루어지며 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성하게 된다.
그리고, 도 4d에 도시된 바와 같이, 스퍼터 장비를 이용하여 실리콘질화막으로 이루어진 제 1 보호층(115')을 100 ~ 1000Å 두께(바람직하게는 100 ~ 400Å 두께)로 형성한다.
이때, 상기 액티브층(124) 상부에 위치하는 제 1 보호층(115')은 액티브층(124)의 백채널을 보호하는 역할을 하며, 실리콘(silicone; Si) 타겟을 이용한 스퍼터링(sputtering) 중에 N2 가스만을 주입하여 증착함으로써 프로세스 중의 H2나 Ar 가스에 의한 산화물 반도체의 열화를 방지할 수 있게 된다.
이때, 증착된 제 1 보호층(115')의 균일도를 향상시키기 위해 가스 노즐이 직접 음극(cathode)으로 N2 가스의 분사를 분사하도록 하지 않고 스퍼터 챔버(chamber) 벽면으로 분사, 반사되도록 하여 음극으로 유입되도록 할 수 있다.
이후, 도 4e에 도시된 바와 같이, 상기의 스퍼터링 중에 추가적으로 Ar 가스 와 같은 불활성 가스를 주입하여 저출력(low power)하에서 상기 제 1 보호층(115') 위에 실리콘질화막으로 이루어진 제 2 보호층(115")을 형성한다. 이때, 본 발명의 실시예의 경우에는 제 2 보호층(115")을 형성하기 위한 스퍼터링을 저출력 하에서 진행한 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 증착속도를 증가시키기 위해 고출력 하에서 진행할 수도 있다.
이때, 상기 제 2 보호층(115")은 반응 가스로 N2 가스와 Ar 가스와 같은 불활성 가스를 사용함에 따라 상기 제 1 보호층(115')보다 증착속도가 빠르며, 스퍼터링을 이용한 실리콘질화막 이외에 유기절연막 또는 하프늄 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 형성할 수도 있다.
또한, 상기 제 2 보호층(115") 위에 다른 무기절연막이나 유기절연막을 형성함으로써 보호층(115b)이 두 종류 이상의 유전율 및 굴절률을 가지도록 할 수 있다.
전술한 바와 같이 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
또한, 본 발명은 높은 이동도를 가지는 한편 저온에서 공정이 가능한 비정질 아연 산화물계 반도체 물질을 액티브층으로 적용함에 따라 투명 전자회로나 플렉서블(flexible) 디스플레이에 사용될 수 있는 장점이 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위 를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3은 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 4a 내지 도 4e는 도 3에 도시된 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 기판 115a : 게이트절연층
115' : 제 1 보호층 115" : 제 2 보호층
115b : 보호층 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브층

Claims (8)

  1. 기판 위에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층이 형성된 기판 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 단계;
    상기 액티브층이 형성된 기판 위에 상기 액티브층의 소정영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;
    상기 소오스/드레인전극이 형성된 기판 위에 실리콘질화막으로 이루어진 제 1 보호층을 형성하되, 실리콘 타겟을 이용한 스퍼터링 중에 N2 가스만을 주입함으로써 상기 비정질 아연 산화물계 반도체의 열화 없이 100 ~ 400Å의 두께로 형성하는 단계; 및
    상기 제 1 보호층 위에 상기 실리콘질화막으로 이루어진 제 2 보호층을 형성하되, 상기 스퍼터링 중에 추가적으로 불활성 가스를 주입하여 상기 제 1 보호층의 증착속도보다 빠른 증착속도로 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 기판은 유리기판 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브층은 a-IGZO 반도체로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 액티브층은 스퍼터링 중의 반응 가스 내의 산소 농도를 1 ~ 20%로 하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 보호층은 상기 스퍼터링을 진행하는 스퍼터 장비의 챔버 벽면으로 상기 N2 가스를 분사, 반사되도록 하여 음극으로 유입시켜 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 제 2 보호층 위에 무기절연막이나 유기절연막으로 이루어진 제 3 보호층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 산 화물 박막 트랜지스터의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060133834A (ko) * 2005-06-21 2006-12-27 엘지.필립스 엘시디 주식회사 산화아연을 박막트랜지스터의 액티브층으로 사용하는액정표시소자의 제조방법
KR20070107297A (ko) * 2006-05-02 2007-11-07 엘지.필립스 엘시디 주식회사 어레이 기판 및 이의 제조 방법
KR20080087744A (ko) * 2007-03-27 2008-10-01 후지필름 가부시키가이샤 박막 전계 효과 트랜지스터 및 디스플레이

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060133834A (ko) * 2005-06-21 2006-12-27 엘지.필립스 엘시디 주식회사 산화아연을 박막트랜지스터의 액티브층으로 사용하는액정표시소자의 제조방법
KR20070107297A (ko) * 2006-05-02 2007-11-07 엘지.필립스 엘시디 주식회사 어레이 기판 및 이의 제조 방법
KR20080087744A (ko) * 2007-03-27 2008-10-01 후지필름 가부시키가이샤 박막 전계 효과 트랜지스터 및 디스플레이

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190125158A (ko) 2018-04-27 2019-11-06 솔브레인 주식회사 박막 형성용 조성물 및 이를 이용한 박막 제조 방법

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