WO2013170574A1 - 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置 - Google Patents

氧化物薄膜晶体管及其制作方法、阵列基板和显示装置 Download PDF

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WO2013170574A1
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WO
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layer
photoresist
electrode
thin film
film transistor
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PCT/CN2012/082652
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Inventor
成军
刘晓娣
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京东方科技集团股份有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • Embodiments of the present invention relate to an oxide thin film transistor and a method of fabricating the same, an array substrate, and a display device. Background technique
  • the organic light emitting display device is a new generation of display device, and has many advantages such as self-luminous, fast response, wide viewing angle, etc., and can be used for flexible display, transparent display, 3D display, and the like.
  • An active matrix organic light emitting display is provided with a switching-thin film transistor for controlling each pixel, so that each pixel can be independently controlled by the driving circuit without causing crosstalk or the like to other pixels.
  • the thin film transistor is composed of at least a gate, a source, a drain, a gate insulating layer, and an active layer.
  • the active layer is mainly formed of silicon and can be formed of amorphous silicon or polycrystalline silicon.
  • a thin film transistor using an active layer made of amorphous silicon is difficult to be used in applications requiring large current and fast response due to limitations in characteristics such as mobility, on-state current, etc., such as an organic light-emitting display and a large size , high resolution, high refresh rate display, etc.
  • the method of adding a compensation circuit can be used to deal with the problem of uneven polysilicon characteristics, but at the same time, the number of thin film transistors and capacitors in the pixel is increased, the number of masks and the difficulty of fabrication are increased, resulting in a decrease in yield and a decrease in yield.
  • LTPS low temperature polysilicon
  • ELA excimer laser annealing
  • oxide semiconductors are also receiving increasing attention.
  • the characteristics of a thin film transistor using an oxide semiconductor to form an active layer are superior to those of amorphous silicon, such as mobility, on-state current, switching characteristics, and the like.
  • amorphous silicon such as mobility, on-state current, switching characteristics, and the like.
  • it is not as characteristic as polysilicon, it is sufficient for applications that require fast response and high current, such as high frequency, high ratio, large size displays, and organic light emitting displays.
  • the uniformity of the oxide semiconductor is good, and compared with the polysilicon, since there is no uniformity problem, it is not for the display panel.
  • There is a need to add a compensation circuit which also has an advantage in the number of masks used and the difficulty in fabrication. There is no difficulty in making a large-sized display. Moreover, it can be prepared by sputtering or the like without additional equipment, and has a cost advantage.
  • a source electrode and a drain electrode are disposed on the active layer.
  • an etch barrier layer is used to ensure a metal layer in the source and drain regions.
  • the active layer is not etched during etching.
  • a disadvantage of this process is that ions in the etch stop layer diffuse into the active layer to affect transistor performance, and more or less the phenomenon that the active layer is etched.
  • Fig. 1 is a view showing a typical structure of a conventional oxide thin film transistor.
  • the oxide thin film transistor includes a substrate 100, a gate electrode 101, a gate insulating layer 102, an active layer 103, an etch barrier layer 104, a drain electrode 105-1, and a source electrode 105-2.
  • the drain electrode 105-1 and the source electrode 105-2 are patterned by wet etching, in which the etching solution is applied to the drain electrode 105-1 and the source.
  • the active layer 103 under the electrode 105-2 also has an etching effect, so an etch stop layer 104 is used to ensure that the active layer 103 is not etched when etching the source/drain metal layer.
  • a disadvantage of this process is that the erbium ions in the etch stop layer diffuse into the active layer 103 to affect the performance of the transistor, and more or less the phenomenon that the active layer is etched.
  • an active layer is disposed over the source and drain electrodes.
  • an etch stop layer is used to ensure etching of the active layer.
  • the source and drain electrodes are not etched.
  • a disadvantage of this process is that the erbium ions in the etch barrier diffuse into the source and drain electrodes to affect transistor performance, and the source and drain electrodes are more or less etched.
  • Embodiments of the present invention provide an oxide thin film transistor and a method of fabricating the same, an array substrate, and a display device to avoid the damage of the etch barrier layer to the active layer, or the drain electrode and the source electrode.
  • One aspect of the present invention provides an oxide thin film transistor including a substrate, a source electrode, a drain electrode, an active layer, and a passivation layer.
  • the source electrode, the drain electrode, the active layer, and the passivation layer are disposed on the substrate; a region between the source electrode and the drain electrode is a channel, eg, the source An electrode and the drain electrode are respectively disposed on the active layer; the passivation layer Provided on a substrate provided with the source electrode and the drain electrode.
  • the activation layer is disposed on a substrate on which the source electrode and the drain electrode are provided; and the passivation layer is disposed on a substrate on which the activation layer is provided.
  • Another aspect of the invention provides an array substrate comprising the oxide thin film transistor of any of the above.
  • Another aspect of the present invention also provides a display device comprising the above described array substrate.
  • Another aspect of the present invention provides a method of fabricating an oxide thin film transistor, comprising the steps of: arranging light between at least a region where a source electrode is in contact with a drain electrode and an active layer, between forming an active layer and a passivation layer; The glue is peeled; the photoresist is then peeled off.
  • the method for fabricating the oxide thin film transistor includes the steps of: forming the active layer; disposing a photoresist on the active layer except for a region where a drain electrode and a source electrode are to be separately formed; A source/drain metal layer is deposited on the photoresist, and the photoresist and the source/drain metal layer over the photoresist are removed by lift-off, thereby forming a drain electrode and a source electrode on the active layer, respectively.
  • the step of depositing a source/drain metal layer on a substrate provided with a photoresist comprises: depositing a source/drain metal layer by sputtering at room temperature or at room temperature on a substrate provided with a photoresist.
  • the method for fabricating the oxide thin film transistor includes the steps of: forming the drain electrode and the source electrode; and forming a trench on the drain electrode and the source electrode to be connected to the active layer a region of the track, a photoresist is disposed; an active layer is deposited on the substrate on which the photoresist is disposed, and the photoresist and the active layer on the photoresist are removed by lift-off, thereby providing the source An active layer is disposed on the substrate of the electrode and the drain electrode.
  • the step of depositing an active layer on the substrate provided with the photoresist comprises: depositing an active layer on the substrate provided with the photoresist by sputtering at room temperature or evaporation at room temperature.
  • FIG. 1 is a view showing a typical structure of a conventional oxide thin film transistor
  • FIG. 2 is a flow chart of a method for fabricating an oxide thin film transistor according to a first embodiment of the present invention
  • FIG. 3 is a flow chart of a method for fabricating an oxide thin film transistor according to a second embodiment of the present invention
  • FIG. 4A, FIG. 4C, FIG. 4D, FIG. 4E, FIG. 4F are schematic diagrams showing a process flow of a method for fabricating an oxide thin film transistor according to a third embodiment of the present invention
  • 5A, 5B, 5C, 5D, 5E, and 5F are schematic diagrams showing the process flow of a method for fabricating an oxide thin film transistor according to a fourth embodiment of the present invention. detailed description
  • Embodiments of the present invention provide an oxide thin film transistor, a method of fabricating the same, an array substrate, and a display device.
  • the method for fabricating an oxide thin film transistor according to the present invention can be applied to an oxide thin film transistor having a top gate top contact, a top gate bottom contact, a bottom gate, a double gate, and the like.
  • a method of fabricating an oxide thin film transistor according to an embodiment of the present invention includes the steps of: providing a photoresist at least between a region where a source electrode is in contact with a drain electrode and an active layer, and then stripping between an active layer and a passivation layer; The photoresist.
  • An oxide thin film transistor of one embodiment of the present invention includes a substrate, a source electrode, a drain electrode, an active layer, and a passivation layer.
  • the source electrode, the drain electrode, the activation layer and the passivation layer are disposed on the substrate; a region between the source electrode and the drain electrode is a channel region; the passivation layer At least in the channel region is in direct contact with the active layer.
  • the method for fabricating an oxide thin film transistor according to the first embodiment of the present invention includes the following steps:
  • Step 21 setting light on the active layer except for regions where the drain electrode and the source electrode are to be separately formed Engraved
  • Step 22 depositing a source/drain metal layer on the active layer and the photoresist
  • Step 23 removing the photoresist and the source/drain metal layer over the photoresist by lift-off, thereby forming a drain electrode and a source electrode on the active layer, respectively.
  • the method for fabricating an oxide thin film transistor according to the second embodiment of the present invention includes the following steps:
  • Step 31 on the substrate on which the drain electrode and the source electrode are formed, in addition to the region on the drain electrode and the source electrode to be connected to the active layer and the region where the channel is to be formed, a photoresist is disposed;
  • Step 32 depositing an active layer on the substrate provided with the photoresist
  • Step 33 removing the photoresist and the active layer on the photoresist by lift-off, thereby providing an active layer on the substrate on which the source electrode and the drain electrode are provided.
  • the method for fabricating an oxide thin film transistor according to the third embodiment of the present invention includes the following steps.
  • a gate electrode layer is deposited on the substrate 100, and the gate electrode layer is photolithographically patterned to form a patterned gate electrode 101. Then, a gate insulating layer 102 is deposited on the substrate 100 on which the gate electrode 101 is formed.
  • the gate electrode 101 may be a single-layer gate electrode formed of molybdenum (Mo), molybdenum-niobium alloy (MoNb), aluminum (Al), aluminum-niobium alloy (AlNd), titanium (Ti) or copper (Cu);
  • the gate electrode 101 may also be a multilayer formed of various materials such as molybdenum (Mo), molybdenum-niobium alloy (Mob), aluminum (Al), aluminum-niobium alloy (AlNd), titanium (Ti), and copper (Cu).
  • Composite laminate composition may be a single-layer gate electrode formed of molybdenum (Mo), molybdenum-niobium alloy (MoNb), aluminum (Al), aluminum-niobium alloy (AlNd), titanium (Ti), and copper (Cu).
  • the gate electrode 101 is a single-layer gate electrode composed of Mo, A1 or an alloy containing Mo or Al; or the gate electrode 101 may be made of Mo, Al, or an alloy containing Mo or Al.
  • the method of depositing the gate electrode layer on the substrate 100 may be a sputtering deposition method.
  • the substrate may be a glass substrate or a quartz substrate, or may be a transparent plastic material for use as a flexible display.
  • the gate insulating layer 102 may be a single-layer gate insulating layer composed of an oxide of silicon (SiOx), a nitride of silicon (SiNx), or an oxide of hafnium (HfOx); or the gate insulating layer 102 may be composed of a multilayer composite film composed of at least two of silicon oxide (SiOx), silicon nitride (SiNx), and hafnium oxide (HfOx).
  • the gate insulating layer 102 is preferably a single-layer gate insulating layer composed of SiOx;
  • the gate insulating layer 102 can be fabricated by PECVD (plasma enhanced chemical vapor deposition) technology, and the thickness of the gate insulating layer 102 can be controlled from 100 nm to 400 nm.
  • an active layer film is deposited on the gate insulating layer 102 and etched to form an active layer 103.
  • the active layer 103 is an oxide film composed of at least two elements of In (indium), Ga (gallium), Zn (express), Sn (tin), and 0 (oxygen), and may be, for example, IGZO (indium gallium oxide).
  • the thickness of the active layer 103 can be controlled from 10 nm to 100 nm.
  • a PR (photoresist) 107 is coated on the substrate 100 provided with the active layer 103, and regions of the active layer 103 on which the drain electrode and the source electrode are to be respectively formed are removed by exposure and development.
  • the photoresist inside.
  • the photoresist may be an aldehyde resin-based photoresist composed of a phenol resin, a sensitizer, an additive, or the like.
  • the coating of the photoresist can be performed by spin (spinning), slit (extrusion) or other methods.
  • the thickness of the photoresist is controlled to be 0.3 m to 5 m, preferably 2 m.
  • the photoresist 107 After the photoresist 107 is coated on the gate insulating layer 102 and the active layer 103, the photoresist may be further coated in order to ensure that the photoresist is not peeled, peeled, or the like when sputtering or vapor deposition of the source and drain metal layers. After the glue 107 is applied, the photoresist 107 is thermally baked to be cured.
  • a source/drain metal layer 108 is deposited on the substrate 100 provided with the photoresist 107, and the source/drain metal layer 108 has a thickness of 100 nm to 300 nm.
  • the source/drain metal layer 108 on the photoresist 107 and the activation There is a height difference between the source and drain metal layers 108 in contact with the layer 103, which exposes a portion of the photoresist 107.
  • the source/drain metal layer 108 on the photoresist 107 and the source/drain metal layer 108 in contact with the active layer 103 are broken due to the above difference in height.
  • the stripping liquid gradually penetrates into the photoresist 107 from the exposed photoresist 107, so that the photoresist 107 is peeled off.
  • the source/drain metal layer on the photoresist 107 is also peeled off along with the photoresist 107, thereby forming a drain electrode 104-1 and a source electrode 104-2 on the active layer 103 (as shown in FIG. 4E). ).
  • the drain electrode 104-1 and the source electrode 104-2 may be composed of Mo (molybdenum), MoNb (molybdenum bismuth) a single layer electrode composed of an alloy), Al (aluminum), AlNd (aluminum-niobium alloy), Ti (titanium) or Cu (copper); or the drain electrode 104-1 and the source electrode 104-2 may also be It is composed of a multilayer composite laminate formed of various materials of Mo (molybdenum), Mo b (molybdenum-niobium alloy), A1 (aluminum), AlNd (aluminum-niobium alloy), Ti (titanium), and Cu (copper).
  • the drain electrode 104-1 and the source electrode 104-2 are single-layer electrodes composed of Mo, Al or an alloy containing Mo or Al; or the drain electrode 104-1 and the source electrode 104-2 may also be composed of a multilayer composite film formed of a plurality of materials of Mo, Al, an alloy containing Mo or Al.
  • the present embodiment preferably deposits the source/drain metal layer by normal temperature sputtering or normal temperature evaporation, for example, AL can be deposited at 25 degrees Celsius.
  • a passivation layer 105 is deposited on the substrate 100 on which the drain electrode 104-1 and the source electrode 104-2 are formed.
  • the passivation layer 105 may be composed of SiOx (silicon based oxide), SiNx (silicon nitride), HfOx (yttria) or AlOx (aluminum oxide); alternatively, the passivation layer 105 may also be composed of SiOx ( A multilayer laminated film composed of two or more of silicon-based oxide, SiNx (silicon nitride), HfOx (yttrium oxide), and AlOx (aluminum oxide).
  • the passivation layer 105 is formed by a PECVD (plasma enhanced chemical vapor deposition) technique, and the thickness of the passivation layer 105 can be controlled from 100 nm to 400 nm.
  • PECVD plasma enhanced chemical vapor deposition
  • a transparent electrode 106 may be further disposed on the passivation layer 105.
  • the transparent electrode 106 has a thickness of 350 nm to 1500 nm and a transmittance of 85% or more.
  • the method of depositing the transparent electrode 106 is preferably performed by sputtering using a Sputter process.
  • an amorphous ITO electrode may be deposited on the passivation layer 105, etched into a pattern, and then annealed to obtain a crystalline ITO electrode having a low resistivity. .
  • the material of the transparent conductive film of the transparent electrode 106 may be indium tin oxide (ITO), indium oxide (ITO), or other transparent conductive material.
  • an oxide thin film transistor fabricated by the method for fabricating an oxide thin film transistor according to the present embodiment includes a substrate 100, a gate electrode 101, a gate insulating layer 102, and a live The layer 103, the drain electrode 104-1, the source electrode 104-2, the passivation layer 105, and the transparent electrode 106.
  • the gate electrode 101 is disposed on the substrate 100; the gate insulating layer 102 is disposed on the substrate 100 provided with the gate electrode 101; the active layer 103 is disposed on the gate insulating layer 102; The drain electrode 104-1 and the source electrode 104-2 are respectively disposed on the active layer 103; a region between the drain electrode 104-1 and the source electrode 104-2 is a channel region; The layer 105 is placed on the substrate 100 on which the drain electrode 104-1 and the source electrode 104-2 are provided. The transparent electrode 106 may be further disposed on the passivation layer 105.
  • the source electrode 104-2 is connected to a data line (not shown), and the drain electrode 104-1 is connected to the transparent electrode 106 through an insulating layer via hole (in which the insulating layer via hole and the connection relationship are not shown) ).
  • the active layer 103 has a thickness of 10 nm to 100 nm.
  • a method of fabricating an oxide thin film transistor according to a fourth embodiment of the present invention includes the following steps. As shown in FIG. 5A, a gate electrode layer is deposited on the substrate 100, a patterned gate electrode 101 is formed by photolithography of the gate electrode layer, a gate insulating layer 102 is deposited on the gate electrode 101, and the gate insulating layer is insulated on the gate electrode 101. A source/drain metal layer is deposited on the layer 102, and the source and drain metal layers are etched to form a patterned source electrode 104-1 and drain electrode 104-2.
  • the gate electrode 101 may be a single-layer gate electrode formed of molybdenum (Mo), molybdenum-niobium alloy (MoNb), aluminum (Al), aluminum-niobium alloy (AlNd), titanium (Ti) or copper (Cu);
  • the gate electrode 101 may also be formed of various materials such as molybdenum (Mo), molybdenum-niobium alloy (Mob), aluminum (Al), aluminum-niobium alloy (AlNd), titanium (Ti), and copper (Cu). Multilayer composite laminate composition.
  • the gate electrode 101 is a single-layer gate electrode composed of Mo, A1 or an alloy containing Mo or Al; or the gate electrode 101 may be made of Mo, Al, or an alloy containing Mo or Al.
  • the method of depositing the gate electrode layer on the substrate 100 may be a sputtering deposition method.
  • the gate insulating layer 102 may be a single-layer gate insulating layer composed of an oxide of silicon (SiOx), a nitride of silicon (SiNx), or an oxide of hafnium (HfOx); or the gate insulating layer 102 may be composed of a multilayer composite film composed of at least two of silicon oxide (SiOx), silicon nitride (SiNx), and hafnium oxide (HfOx).
  • the gate insulating layer 102 is preferably a single-layer gate insulating layer composed of SiOx.
  • the gate insulating layer 102 is PECVD (plasma enhanced chemical vapor deposition)
  • the thickness of the gate insulating layer 102 can be controlled from 100 nm to 400 nm.
  • the drain electrode 104-1 and the source electrode 104-2 may be made of Mo (molybdenum), MoNb (molybdenum-niobium alloy), A1 (aluminum), AlNd (aluminum-niobium alloy), Ti (titanium) or Cu (copper). a single-layer electrode; or the drain electrode 104-1 and the source electrode 104-2 may be made of Mo (molybdenum), MoNb (molybdenum-niobium alloy), A1 (aluminum), AlNd (aluminum-niobium alloy) A multilayer composite laminate of a plurality of materials in Ti (titanium) and Cu (copper).
  • the drain electrode 104-1 and the source electrode 104-2 are single-layer electrodes composed of Mo, Al or an alloy containing Mo or Al; or the drain electrode 104-1 and the source electrode 104-2 may also be composed of a multilayer composite film formed of a plurality of materials of Mo, Al, an alloy containing Mo or Al.
  • a PR (photoresist) 107 is coated on the substrate 100 on which the drain electrode 104-1 and the source electrode 104-2 are formed, and the drain electrode 104-1 and the source are removed by exposure development.
  • the photoresist may be an aldehyde resin-based photoresist composed of a phenol resin, a sensitizer, an additive, or the like.
  • the coating of the photoresist can be performed by spin (spinning), slit (extrusion) or other methods.
  • the thickness control of the photoresist can be made from 0.3 m to 3 m, preferably 2 m.
  • the photoresist 107 is coated on the substrate 100 on which the drain electrode 104-1 and the source electrode 104-2 are formed, in order to ensure that the photoresist is not peeled, peeled, etc., when the active layer is deposited by sputtering or evaporation, further The photoresist 107 is thermally baked to be cured after the photoresist 107 is applied.
  • an active layer 109 is deposited on the photoresist 107, the drain electrode 104-1, the source electrode 104-2, and the gate insulating layer 102.
  • the thickness of the active layer 109 may be set at 10 nm to 100 nm, and the deposition temperature is normal temperature. Since the thickness of the active layer 109 of 10 nm to 100 nm is insufficient to cover the photoresist 107 having a thickness of 0.3 m to 5 m, the active layer 109 on the photoresist 107 and the drain electrode 104-1 and There is a height difference between the active layers 109 on the source electrode 104-2, so that a portion of the photoresist 107 is exposed (the thin layer of the surface shown in FIG.
  • the stripping liquid gradually penetrates into the photoresist 107 from the exposed photoresist 107, so that the photoresist 107 is peeled off, and the active layer on the photoresist 107 also follows.
  • the photoresist 107 is peeled off together to form an active layer 103 on the drain electrode 104-1 and the source electrode 104-2 (as shown in Fig. 5D).
  • the lithography The activation layer 109 on the glue 107 and the activation layer 109 on the drain electrode 104-1 and the source electrode 104-2 are broken due to the height difference.
  • the active layer 103 is an oxide film composed of at least two elements of In (indium), Ga (gallium), Zn (express), Sn (tin), and 0 (oxygen), and may be, for example, IGZO (indium gallium oxide).
  • the photoresist formed in the third step is not damaged.
  • a passivation layer 105 is deposited on the substrate 100 provided with the active layer 103.
  • the passivation layer 105 may be composed of SiOx (silicon based oxide), SiNx (silicon nitride), HfOx (yttria) or AlOx (aluminum oxide); alternatively, the passivation layer 105 may also be composed of SiOx ( A multilayer laminated film composed of two or more of silicon-based oxide, SiNx (silicon nitride), HfOx (yttrium oxide), and AlOx (aluminum oxide).
  • the passivation layer 105 is formed by a PECVD (plasma enhanced chemical vapor deposition) technique, and the thickness of the passivation layer 105 can be controlled from 100 nm to 400 nm.
  • PECVD plasma enhanced chemical vapor deposition
  • a transparent electrode 106 may be disposed on the passivation layer 105.
  • a transparent electrode 106 is provided on the passivation layer 105.
  • the thickness of the transparent electrode 106 may be 350 nm to 1500 nm, and the transmittance of the transparent electrode 106 is controlled to be 85% or more.
  • the method of depositing the transparent electrode 106 is preferably a deposition using a Sputter process.
  • an amorphous electrode is deposited on the passivation layer 105, etched into a pattern, and annealed to obtain a crystalline electrode having a low resistivity.
  • the oxide thin film transistor fabricated by the method for fabricating the oxide thin film transistor of the present embodiment includes a substrate 100, a gate electrode 101, a gate insulating layer 102, an active layer 103, and a drain electrode 104. -1, source electrode 104-2, passivation layer 105, and transparent electrode 106.
  • the gate electrode 101 is disposed on the substrate 100; the gate insulating layer 102 is disposed on the substrate 100 provided with the gate electrode 101; the drain electrode 104-1 and the source electrode 104-2 are disposed On the gate insulating layer 102; the active layer 103 is disposed on the drain electrode 104-1 and the source The substrate 100 of the pole 104-2; the region between the drain electrode 104-1 and the source electrode 104-2 is a channel region; the passivation layer 105 is disposed on the substrate 100 provided with the active layer 103 . Further, the transparent electrode 106 may be disposed on the passivation layer 105.
  • the source electrode 104-2 is connected to a data line (not shown), and the drain electrode 104-1 is connected to the transparent electrode 106 through an insulating layer via hole (in which the insulating layer via hole and the connection relationship are not shown) ).
  • the active layer 103 has a thickness of 10 nm to 100 nm.
  • This embodiment also provides an array substrate including the above oxide thin film transistor.
  • the specific structure and principle of the oxide thin film transistor are the same as those in the above embodiment, and are not described herein again.
  • the array substrate can include an array of pixel cells.
  • the oxide thin film transistor is used, for example, for a switching transistor of a pixel unit.
  • the transparent electrode serves as a pixel electrode.
  • This embodiment further provides a display device including the above array substrate.
  • the specific structure and principle of the array substrate are the same as those in the foregoing embodiment, and details are not described herein again.
  • An example of the display device is a liquid crystal display device in which an array substrate and a counter substrate are opposed to each other to form a liquid crystal cell in which a liquid crystal material is filled.
  • the opposite substrate is, for example, a color film substrate.
  • the pixel electrode of each pixel unit of the array substrate is used to apply an electric field to control the degree of rotation of the liquid crystal material to perform a display operation.
  • the liquid crystal display further includes a backlight that provides backlighting for the array substrate.
  • Another example of the display device is an organic electroluminescence display device, wherein a source or a drain of an oxide thin film transistor of each pixel unit of the array substrate is connected to an anode or a cathode of the organic electroluminescent device for driving organic The luminescent material emits light for display operation.
  • the oxide thin film transistor and the manufacturing method thereof, the array substrate and the display device according to the embodiments of the present invention have at least the following advantages:

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Abstract

提供了一种氧化物薄膜晶体管及其制作方法、阵列基板和显示装置。氧化物薄膜晶体管包括：基板（100），源电极（104-2），漏电极（104-1），活化层（103）和钝化层（105）；源电极、漏极、活化层和钝化层设置于基板上；源电极和漏电极之间的区域是沟道区域；钝化层至少在沟道区域与活化层直接接触。由此避免了在制作氧化物薄膜晶体管的过程中刻蚀阻挡层对氧化物薄膜晶体管的活化层，或者漏电极和源电极造成的危害。

Description

氧化物薄膜晶体管及其制作方法、 阵列基板和显示装置 技术领域
本发明的实施例涉及一种氧化物薄膜晶体管及其制作方法、 阵列基板 和显示装置。 背景技术
有机发光显示器件是新一代的显示器件， 与液晶显示器相比， 具有^多 优点， 如自发光、 响应速度快、 宽视角等， 可以用于柔性显示、 透明显示、 3D显示等。
有源矩阵有机发光显示器 ( AMOLED )为每一个像素配备了用于控制该 像素的开关一薄膜晶体管， 因此通过驱动电路， 可以独立控制每一个像素， 同时不会对其他像素造成串扰等影响。 薄膜晶体管至少由栅极、 源极、 漏极、 栅绝缘层和活化层组成。
目前， 活化层主要用硅形成， 可以用非晶硅或多晶硅形成。 釆用非晶硅 制成的活化层的薄膜晶体管， 因其特性的限制（如迁移率、 开态电流等）， 难 以用于需要较大电流和快速响应的场合， 如有机发光显示器和大尺寸、 高分 辨率、 高刷新频率的显示器等。 釆用多晶硅制成的活化层的薄膜晶体管， 其 特性优于釆用非晶硅制成的活化层的薄膜晶体管，可以用于有机发光显示器， 但是因为均匀性不佳， 因此制备中大尺寸的面板仍有困难。 可釆用增加补偿 电路的方法处理多晶硅特性不均匀的问题， 但这同时增加了像素中的薄膜晶 体管和电容的数量，增加了掩膜数量和制作难度，造成产量减低和良率下降。 另外， 如果釆用诸如 ELA (准分子激光退火技术）等 LTPS (低温多晶硅） 技术来对非晶硅进行晶化， 还将需要增加昂贵的设备和维护费用。
目前， 氧化物半导体也日益受到重视。 使用氧化物半导体形成活化层的 薄膜晶体管的特性优于釆用非晶硅的， 如迁移率、 开态电流、 开关特性等。 虽然其特性不如釆用多晶硅的，但足以用于需要快速响应和较大电流的应用， 如高频、 高分比率、 大尺寸的显示器以及有机发光显示器等。 氧化物半导体 的均匀性较好， 与多晶硅相比， 由于没有均匀性问题， 对于显示面板而言不 需要增加补偿电路， 在制备过程中使用的掩膜数量和制作难度上也有优势。 在制作大尺寸的显示器方面也没有难度。而且，釆用溅射等方法就可以制备， 不需增加额外的设备， 具有成本优势。
在现有的一种氧化物薄膜晶体管的制作方法中， 源电极和漏电极设置于 活化层之上， 为了形成源电极和漏电极， 需釆用刻蚀阻挡层来确保在对源漏 金属层刻蚀时活化层不被刻蚀。这种工艺的缺点是刻蚀阻挡层中的 离子会 扩散到活化层中从而影响晶体管性能， 而且还或多或少地会出现活化层被刻 蚀的现象。
图 1是现有的一种氧化物薄膜晶体管的典型结构图。 该氧化物薄膜晶体 管包括基板 100、栅电极 101、栅极绝缘层 102、活化层 103、刻蚀阻挡层 104、 漏电极 105-1和源电极 105-2。在该氧化物薄膜晶体管的制作过程中， 漏电极 105-1、 源电极 105-2用湿法刻蚀来图案化， 在该图案化的过程中由于刻蚀液 对漏电极 105-1和源电极 105-2下面的活化层 103也具有刻蚀作用， 因此釆 用一刻蚀阻挡层 104来确保在对源漏金属层刻蚀时活化层 103不被刻蚀。 这 种工艺的缺点是刻蚀阻挡层中的 Η+离子会扩散到活化层 103 中从而影响晶 体管性能， 而且还或多或少地会出现活化层被刻蚀的现象。
在现有的另一种氧化物薄膜晶体管的制作方法中， 活化层设置于源电极 和漏电极之上， 为了形成活化层， 需釆用刻蚀阻挡层来确保在对活化层刻蚀 而形成活化层时， 源电极和漏电极不被刻蚀。 这种工艺的缺点是刻蚀阻挡层 中的 Η+离子会扩散到源电极和漏电极中从而影响晶体管性能， 而且还或多 或少地会出现源电极和漏电极被刻蚀的现象。 发明内容
本发明的实施例提供了一种氧化物薄膜晶体管及其制作方法、 阵列基板 和显示装置，以避免刻蚀阻挡层对活化层，或者漏电极和源电极造成的危害。
本发明的一个方面提供了一种氧化物薄膜晶体管，其包括基板、源电极、 漏电极、 活化层和钝化层。 其中， 所述源电极、 所述漏电极、 所述活化层和 所述钝化层设置于所述基板上； 所述源电极和所述漏电极之间的区域是沟道 例如， 所述源电极和所述漏电极分别设置于所述活化层上； 所述钝化层 设置于设有所述源电极和所述漏电极的基板。
例如， 所述活化层设置于设有所述源电极和所述漏电极的基板上； 所述 钝化层设置于设有所述活化层的基板上。
本发明的另一个方面还提供了一种阵列基板， 包括上述任一所述的氧 化物薄膜晶体管。
本发明的另一个方面还提供了一种显示装置， 包括上述所述的阵列基 板。
本发明的另一个方面还提供了一种氧化物薄膜晶体管的制作方法， 包括 以下步骤： 在形成活化层和钝化层之间， 至少在源电极与漏电极和活化层接 触的区域外设置光刻胶； 之后剥离该光刻胶。
例如， 所述的氧化物薄膜晶体管的制作方法包括以下步骤： 形成所述活 化层； 在活化层上除了要分别形成漏电极和源电极的区域之外设置光刻胶； 在所述活化层和所述光刻胶上沉积源漏金属层， 通过剥离而去除所述光刻胶 以及该光刻胶之上的源漏金属层， 从而在所述活化层上分别形成漏电极和源 电极。
例如， 所述光刻胶上的源漏金属层和与所述活化层接触的源漏金属层之 间存在一高度差。
例如， 在设置有光刻胶的基板上沉积源漏金属层步骤包括： 在设置有光 刻胶的基板上釆用常温溅射或常温蒸镀沉积源漏金属层。
例如， 所述的氧化物薄膜晶体管的制作方法包括以下步骤： 形成所述漏 电极和所述源电极； 除了所述漏电极上和所述源电极上要与活化层连接的区 域及要形成沟道的区域，设置光刻胶；在设置有光刻胶的基板上沉积活化层， 并通过剥离而去除所述光刻胶以及该光刻胶之上的活化层， 从而在设有所述 源电极和所述漏电极的基板上设置活化层。
例如， 所述光刻胶上的活化层和与所述漏电极和所述源电极上的活化层 之间存在一高度差。
例如， 在设置有光刻胶的基板上沉积活化层步骤包括： 在设置有光刻胶 的基板上釆用常温溅射或常温蒸镀而沉积活化层。 附图说明 为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1是现有的氧化物薄膜晶体管的典型结构图；
图 2是本发明第一实施例所述的氧化物薄膜晶体管制作方法的流程图； 图 3是本发明第二实施例所述的氧化物薄膜晶体管制作方法的流程图； 图 4A、 图 4B、 图 4C、 图 4D、 图 4E、 图 4F是本发明第三实施例所述 的氧化物薄膜晶体管制作方法的工艺流程示意图；
图 5A、 图 5B、 图 5C、 图 5D、 图 5E、 图 5F是本发明第四实施例所述 的氧化物薄膜晶体管制作方法的工艺流程示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
本发明的实施例提供了一种氧化物薄膜晶体管及其制作方法、 阵列基板 和显示装置。 本发明所述的氧化物薄膜晶体管制作方法可以适用于顶栅顶接 触、 顶栅底接触、 底栅、 双栅等结构的氧化物薄膜晶体管。
本发明的一个实施例的氧化物薄膜晶体管的制作方法包括以下步骤： 在 形成活化层和钝化层之间， 至少在源电极与漏电极和活化层接触的区域外设 置光刻胶； 之后剥离该光刻胶。
本发明的一个实施例的氧化物薄膜晶体管， 包括基板、 源电极、 漏电极、 活化层和钝化层。 所述源电极、 所述漏电极、 所述活化层和所述钝化层设置 于所述基板上； 所述源电极和所述漏电极之间的区域是沟道区域； 所述钝化 层至少在所述沟道区域与所述活化层直接接触。
如图 2所示， 本发明第一实施例所述的氧化物薄膜晶体管制作方法包括 以下步骤：
步骤 21 :在活化层上除了要分别形成漏电极和源电极的区域之外设置光 刻胶；
步骤 22: 在所述活化层和所述光刻胶上沉积源漏金属层；
步骤 23: 通过剥离而去除所述光刻胶以及该光刻胶之上的源漏金属层， 从而在所述活化层上分别形成漏电极和源电极。
如图 3所示， 本发明第二实施例所述的氧化物薄膜晶体管制作方法包括 以下步骤：
步骤 31 : 在形成有漏电极和源电极的基板上， 除了所述漏电极上和所述 源电极上要与活化层连接的区域及要形成沟道的区域， 设置光刻胶；
步骤 32: 在设置有光刻胶的基板上沉积活化层；
步骤 33: 通过剥离而去除所述光刻胶以及该光刻胶之上的活化层， 从而 在设有所述源电极和所述漏电极的基板上设置活化层。
本发明第三施例所述的氧化物薄膜晶体管制作方法包括以下步骤。
如图 4A所示， 在基板 100上沉积栅电极层， 对所述栅电极层光刻后形 成图形化的栅电极 101; 然后在形成有栅电极 101的基板 100上沉积栅极绝 缘层 102。
所述栅电极 101 可以是由钼 （Mo )、 钼铌合金（MoNb )、 铝（Al )、 铝 钕合金（AlNd )、 钛（Ti )或铜 （Cu )形成的单层栅电极； 所述栅电极 101 也可以是由钼（Mo )、 钼铌合金（Mo b )、 铝（Al )、 铝钕合金（AlNd )、 钛 ( Ti ), 铜 （Cu ) 中的多种材料形成的多层复合叠层组成。 优选地， 所述栅 电极 101是由 Mo、 A1或包含 Mo或 A1的合金组成的单层栅电极； 或者， 所 述栅电极 101还可以是由 Mo、 Al、 包含 Mo或 A1的合金中的多种材料组成 的多层复合膜组成。
在基板 100上沉积栅电极层的方法可以是溅射沉积方法。
所述基板可以为玻璃基板或石英基板， 也可以为透明塑料材质， 用作柔 性显示。
所述栅极绝缘层 102可以是由硅的氧化物（ SiOx )、 硅的氮化物（ SiNx ) 或铪的氧化物（HfOx )组成的单层栅极绝缘层； 或者， 所述栅极绝缘层 102 也可以是由硅的氧化物（SiOx )、 硅的氮化物（SiNx )、 铪的氧化物（HfOx ) 中的至少两种组成的多层复合膜组成。 所述栅极绝缘层 102优选为由 SiOx 组成的单层栅极绝缘层； 所述栅极绝缘层 102可以釆用 PECVD (等离子体增强化学气相沉积法） 技术制作， 所述栅极绝缘层 102的厚度可以控制在 lOOnm至 400nm。
如图 4B所示， 在所述栅极绝缘层 102上沉积活化层薄膜并经过刻蚀后 形成活化层 103。
所述活化层 103是由 In (铟）、 Ga (镓）、 Zn (辞）、 Sn (锡） 中至少两 种元素以及 0(氧)组成的氧化物薄膜，例如可以为 IGZO (氧化铟镓辞 )薄膜、 氧化铟辞 (IZO)薄膜、 氧化铟锡（InSnO )薄膜或氧化铟镓锡 ( InGaSnO ) 薄 膜，优选为 IGZO薄膜或 IZO薄膜。所述活化层 103的厚度可以控制在 10nm 至 100nm。
如图 4C所示，在设有所述活化层 103的基板 100上涂布 PR (光刻胶) 107 , 并通过曝光、 显影去除所述活化层 103上要分别形成漏电极和源电极的区域 内的光刻胶。
所述光刻胶可以为醛树脂类光刻胶， 由酚醛树脂、 感光剂、 添加剂等组 成。 可以釆用 spin (旋转）、 slit (挤压）或其他方法进行光刻胶的涂布。 所 述光刻胶的厚度控制在 0.3 m 至 5 m, 其中优选 2 m。
在所述栅极绝缘层 102和所述活化层 103上涂布光刻胶 107后， 为了保 证溅射或蒸镀源漏金属层时光刻胶不起皮、 剥离等， 可以进一步在涂布光刻 胶 107后对光刻胶 107进行热烘烤使之固化。
如图 4D所示，在设有所述光刻胶 107的基板 100上沉积源漏金属层 108, 该源漏金属层 108的厚度为 100 nm 至 300nm。
由于该源漏金属层 108的 100 nm 至 300nm的厚度不足以覆盖厚度为 0.3 /m 至 3 m的光刻胶 107, 使得所述光刻胶 107上的源漏金属层 108和 与所述活化层 103接触的源漏金属层 108之间存在一高度差， 这使得部分光 刻胶 107棵露出来。 优选地， 所述光刻胶 107上的源漏金属层 108和与所述 活化层 103接触的源漏金属层 108之间由于上述高度差而断裂开。 在之后光 刻胶 107被剥离时， 剥离液从棵露的光刻胶 107开始逐渐渗透到光刻胶 107 里面， 使得光刻胶 107被剥离。 在光刻胶 107上面的源漏金属层也随着光刻 胶 107—起被剥离掉， 从而在所述活化层 103上形成漏电极 104-1和源电极 104-2 (如图 4E所示）。
所述漏电极 104-1和所述源电极 104-2可以是由 Mo (钼）、 MoNb (钼铌 合金）、 Al (铝）、 AlNd (铝钕合金）、 Ti (钛）或 Cu (铜）组成的单层电极； 或者， 所述漏电极 104-1和所述源电极 104-2也可以是由 Mo (钼）、 Mo b (钼铌合金）、 A1 (铝）、 AlNd (铝钕合金）、 Ti (钛）、 Cu (铜） 中的多种材 料形成的多层复合叠层组成。
优选地， 所述漏电极 104-1和所述源电极 104-2为由 Mo、 Al或包含 Mo 或 A1的合金组成的单层电极； 或者， 所述漏电极 104-1和所述源电极 104-2 还可以是由 Mo、 Al、 包含 Mo或 Al的合金中的多种材料形成的多层复合膜 组成。
由于高温沉积源漏金属层会破坏在步骤三中形成的光刻胶， 因此本实施 例优选釆用常温溅射或常温蒸镀来沉积源漏金属层，例如，可以在 25摄氏度 下沉积 AL。
如图 4F所示，在形成有所述漏电极 104-1和所述源电极 104-2的基板 100 上沉积钝化层 105。
所述钝化层 105可以由 SiOx (硅基氧化物）、 SiNx (氮化硅）、 HfOx (氧 化铪）或 AlOx (铝氧化物）组成； 或者， 所述钝化层 105也可以由 SiOx (硅 基氧化物）、 SiNx (氮化硅）、 HfOx (氧化铪）、 AlOx (铝氧化物） 中的两种 或多种组成的多层叠层膜组成。
所述钝化层 105釆用 PECVD (等离子体增强化学气相沉积法）技术制 作， 所述钝化层 105的厚度可以控制在 lOOnm至 400nm。
优选地， 当本实施例制作的薄膜晶体管作为显示器件像素单元的开关部 件时， 在所述钝化层 105上还可以进一步设置透明电极 106。
所述透明电极 106的厚度为 350 nm至 1500nm,透过率控制在 85%以上。 沉积透明电极 106的方法优选为釆用 Sputter (溅射 )工艺进行沉积。 在所述钝化层 105上设置透明电极 106时， 可以先在所述钝化层 105上 沉积非晶态的 ITO电极， 刻蚀成图案之后进行退火， 得到电阻率较低的晶体 态 ITO电极。
在本发明中所述透明电极 106的透明导电薄膜的材料可以使用氧化铟锡 ( ITO )、 氧化铟辞（ΙΖΟ ), 或其它透明导电材料。
如图 4F所示， 釆用本实施例所述的氧化物薄膜晶体管的制作方法制作 而成的氧化物薄膜晶体管， 包括基板 100、 栅电极 101、 栅极绝缘层 102、 活 化层 103、 漏电极 104-1、 源电极 104-2、 钝化层 105和透明电极 106。 所述 栅电极 101设置于所述基板 100上； 所述栅极绝缘层 102设置于设有所述栅 电极 101的基板 100上； 所述活化层 103设置于所述栅极绝缘层 102上； 所 述漏电极 104-1和所述源电极 104-2分别设置于所述活化层 103上； 所述漏 电极 104-1和源电极 104-2之间的区域为沟道区域； 所述钝化层设 105置于 设有所述漏电极 104-1和所述源电极 104-2的基板上 100。 所述透明电极 106 可以进一步设置于所述钝化层 105上。
所述源电极 104-2与数据线（图中未示 )连接， 所述漏电极 104-1通过 绝缘层过孔与所述透明电极 106 连接（其中绝缘层过孔和连接关系图中未 示）。
优选地， 所述活化层 103的厚度为 10 nm至 100nm。
本发明第四实施例所述的氧化物薄膜晶体管制作方法包括以下步骤。 如图 5A所示， 在基板 100上沉积栅电极层， 对所述栅电极层光刻后形 成图形化的栅电极 101;在栅电极 101上沉积栅极绝缘层 102;在所述栅极绝 缘层 102上沉积源漏金属层， 对所述源漏金属层刻蚀后形成图形化的源电极 104-1和漏电极 104-2。
所述栅电极 101 可以是由钼 （Mo )、 钼铌合金（MoNb )、 铝（Al )、 铝 钕合金（AlNd )、 钛（Ti )或铜 （Cu )形成的单层栅电极； 或者， 所述栅电 极 101也可以是由钼（ Mo )、钼铌合金 ( Mo b )、铝（ A1 )、铝钕合金 ( AlNd )、 钛（Ti )、 铜（Cu ) 中的多种材料形成的多层复合叠层组成。
优选地， 所述栅电极 101是由 Mo、 A1或包含 Mo或 A1的合金组成的单 层栅电极； 或者， 所述栅电极 101还可以是由 Mo、 Al、 包含 Mo或 A1的合 金中的多种材料组成的多层复合膜组成。
在基板 100上沉积栅电极层的方法可以是溅射沉积方法。
所述栅极绝缘层 102可以是由硅的氧化物（ SiOx )、 硅的氮化物（ SiNx ) 或铪的氧化物（HfOx )组成的单层栅极绝缘层； 或者， 所述栅极绝缘层 102 也可以是由硅的氧化物（SiOx )、 硅的氮化物（SiNx )、 铪的氧化物（HfOx ) 中的至少两种组成的多层复合膜组成。
所述栅极绝缘层 102优选为由 SiOx组成的单层栅极绝缘层。
所述栅极绝缘层 102釆用 PECVD (等离子体增强化学气相沉积法）技 术制作， 所述栅极绝缘层 102的厚度可以控制在 lOOnm至 400nm。
所述漏电极 104-1和所述源电极 104-2可以是由 Mo (钼）、 MoNb (钼铌 合金）、 A1 (铝）、 AlNd (铝钕合金）、 Ti (钛）或 Cu (铜）组成的单层电极； 或者， 所述漏电极 104-1和所述源电极 104-2也可以是由 Mo (钼）、 MoNb (钼铌合金）、 A1 (铝）、 AlNd (铝钕合金）、 Ti (钛）、 Cu (铜） 中的多种材 料形成的多层复合叠层组成。
优选地， 所述漏电极 104-1和所述源电极 104-2为由 Mo、 Al或包含 Mo 或 Al的合金组成的单层电极； 或者， 所述漏电极 104-1和所述源电极 104-2 还可以是由 Mo、 Al、 包含 Mo或 Al的合金中的多种材料形成的多层复合膜 组成。
如图 5B所示，在形成有漏电极 104-1和源电极 104-2的基板 100上涂布 PR (光刻胶) 107, 并通过曝光显影去除所述漏电极 104-1和所述源电极 104-2 上要与所述活化层 103 连接的区域内的光刻胶及要形成沟道区域内的光刻 胶；
所述光刻胶可以为醛树脂类光刻胶， 由酚醛树脂、 感光剂、 添加剂等组 成。 可以釆用 spin (旋转）、 slit (挤压）或其他方法进行光刻胶的涂布。 所 述光刻胶的厚度控可以制在 0.3 m 至 3 m, 其中优选 2 m。
在形成有漏电极 104-1和源电极 104-2的基板 100上涂布光刻胶 107后， 为了保证通过溅射或蒸镀而沉积活化层时光刻胶不起皮、 剥离等， 可以进一 步在涂布光刻胶 107后对光刻胶 107进行热烘烤使之固化。
如图 5C所示，在所述光刻胶 107、所述漏电极 104-1、所述源电极 104-2 和所述栅极绝缘层 102上沉积活化层 109。 该活化层 109的厚度可以设置在 lO nm -lOOnm,沉积温度为常温。 由于该活化层 109的 10 nm 至 lOOnm的厚 度不足以覆盖厚度为 0.3 m 至 5 m的光刻胶 107, 使得所述光刻胶 107上 的活化层 109和与所述漏电极 104-1和所述源电极 104-2上的活化层 109之 间存在一高度差， 以致于部分光刻胶 107棵露出来（图 5C中表层较细的线 所示的是棵露出来的光刻胶），在之后光刻胶 107被剥离时，剥离液从棵露的 光刻胶 107开始逐渐渗透到光刻胶 107里面， 使得光刻胶 107被剥离， 在光 刻胶 107上面的活化层也随着光刻胶 107一起被剥离掉， 从而在所述漏电极 104-1和源电极 104-2上形成活化层 103 (如图 5D所示）。 优选地， 所述光刻 胶 107上的活化层 109和与所述漏电极 104-1和所述源电极 104-2上的活化 层 109之间由于该高度差而断裂开。
所述活化层 103是由 In (铟）、 Ga (镓）、 Zn (辞）、 Sn (锡） 中至少两 种元素以及 0(氧)组成的氧化物薄膜，例如可以为 IGZO (氧化铟镓辞 )薄膜、 氧化铟辞 (IZO)薄膜、 氧化铟锡（InSnO )薄膜或氧化铟镓锡 ( InGaSnO ) 薄 膜，优选为 IGZO薄膜或 IZO薄膜；所述活化层 103的厚度可以控制在 lOnm 至 100nm。
由于活化层 103是在常温 25摄氏度下釆用溅射或蒸镀而沉积， 因此不 会伤害该步骤三中形成的光刻胶。
如图 5E所示， 在设有所述活化层 103的基板 100上沉积钝化层 105。 所述钝化层 105可以由 SiOx (硅基氧化物）、 SiNx (氮化硅）、 HfOx (氧 化铪）或 AlOx (铝氧化物）组成； 或者， 所述钝化层 105也可以由 SiOx (硅 基氧化物）、 SiNx (氮化硅）、 HfOx (氧化铪）、 AlOx (铝氧化物） 中的两种 或多种组成的多层叠层膜组成。
所述钝化层 105釆用 PECVD (等离子体增强化学气相沉积法）技术制 作， 所述钝化层 105的厚度可以控制在 lOOnm至 400nm。
当本实施例制作的薄膜晶体管作为显示器件像素单元的开关部件时， 所 述钝化层 105上还可以设置透明电极 106。
如图 5F所示， 在所述钝化层 105上设置透明电极 106。
所述透明电极 106的厚度可以为 350 nm至 1500nm, 所述透明电极 106 的透过率控制在 85%以上。 沉积透明电极 106的方法优选为釆用 Sputter (溅 射）工艺进行沉积。
在所述钝化层 105上设置透明电极 106时， 先在所述钝化层 105上沉积 非晶态的电极， 刻蚀成图案之后进行退火， 得到电阻率较低的晶体态电极。
如图 5F所示， 釆用本实施例所述的氧化物薄膜晶体管的制作方法制作 而成的氧化物薄膜晶体管包括基板 100、 栅电极 101、 栅极绝缘层 102、 活化 层 103、 漏电极 104-1、 源电极 104-2、 钝化层 105和透明电极 106。 所述栅 电极 101设置于所述基板 100上； 所述栅极绝缘层 102设置于设有所述栅电 极 101的基板 100上； 所述漏电极 104-1和所述源电极 104-2设置于所述栅 极绝缘层 102上； 所述活化层 103设置于设有所述漏电极 104-1和所述源电 极 104-2的基板 100上；所述漏电极 104-1和源电极 104-2之间的区域为沟道 区域； 所述钝化层 105设置于设有所述活化层 103的基板 100上。 进一步， 所述透明电极 106可以设置于所述钝化层 105上。
所述源电极 104-2与数据线（图中未示 )连接， 所述漏电极 104-1通过 绝缘层过孔与所述透明电极 106 连接（其中绝缘层过孔和连接关系图中未 示）。
优选地， 所述活化层 103的厚度为 10 nm至 100nm。
本实施例还提供一种阵列基板， 包括以上所述的氧化物薄膜晶体管。 其 中， 氧化物薄膜晶体管的具体结构以及原理同上述实施例， 在此不再赘述。 该阵列基板可以包括像素单元的阵列。 该氧化物薄膜晶体管例如用于像素单 元的开关晶体管。 透明电极作为像素电极。
本实施例还提供一种显示装置， 包括上述的阵列基板。 其中， 阵列基板 具体结构以及原理同上述实施例， 在此不再赘述。
该显示装置的一个示例为液晶显示装置， 其中， 阵列基板与对置基板彼 此对置以形成液晶盒， 在液晶盒中填充有液晶材料。 该对置基板例如为彩膜 基板。 阵列基板的每个像素单元的像素电极用于施加电场对液晶材料的旋转 的程度进行控制从而进行显示操作。 在一些示例中， 该液晶显示器还包括为 阵列基板提供背光的背光源。
该显示装置的另一个示例为有机电致发光显示装置， 其中， 阵列基板的 每个像素单元的氧化物薄膜晶体管的源极或漏极连接有机电致发光器件的阳 极或阴极， 用于驱动有机发光材料发光以进行显示操作。
本发明实施例所述的氧化物薄膜晶体管及其制作方法、 阵列基板和显示 装置， 至少具有如下优点：
( 1 )制作过程省去了刻蚀阻挡层 , 工艺简单化；
( 2 )没有刻蚀阻挡层给活化层带来的如 H+扩散、 沉积刻蚀阻挡层时对 活化层的伤害等；
( 3 )将光刻胶剥离的剥离液对活化层没有刻蚀作用，不用担心活化层被 刻独；
( 4 )沉积源漏金属层釆用常温蒸镀或常温溅射，避免了高温蒸镀或高温 溅射沉积源漏金属层给活化层带来的危害； (5)工艺简单化， 生产良率好控制。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种氧化物薄膜晶体管， 包括基板、 源电极、 漏电极、 活化层和钝化 层； 其中，
所述源电极、所述漏电极、所述活化层和所述钝化层设置于所述基板上； 所述源电极和所述漏电极之间的区域是沟道区域；
2、 如权利要求 1所述的氧化物薄膜晶体管， 其中，
所述源电极和所述漏电极分别设置于所述活化层上；
所述钝化层设置于所述源电极、 所述漏电极和所述活化层上。
3、 如权利要求 1所述的氧化物薄膜晶体管， 其中，
所述活化层设置于设有所述源电极和所述漏电极的基板上；
所述钝化层设置于设有所述活化层的基板上。
4、 一种氧化物薄膜晶体管的制作方法， 包括以下步骤：
在形成活化层和钝化层之间， 至少在源电极与漏电极和活化层接触的区 域外设置光刻胶；
之后剥离该光刻股。
5、如权利要求 4所述的氧化物薄膜晶体管的制作方法， 其中， 在形成活 化层和钝化层之间， 至少在源电极与漏电极和活化层接触的区域外设置光刻 胶包括以下步骤：
形成所述活化层；
在活化层上除了要分别形成漏电极和源电极的区域之外设置光刻胶； 和 在所述活化层和所述光刻胶上沉积源漏金属层， 通过剥离而去除所述光 刻胶以及该光刻胶之上的源漏金属层， 从而在所述活化层上分别形成漏电极 和源电极。
6、如权利要求 5所述的氧化物薄膜晶体管的制作方法， 其中， 所述光刻 胶上的源漏金属层和与所述活化层接触的源漏金属层之间存在一高度差。
7、如权利要求 5或 6所述的氧化物薄膜晶体管的制作方法， 其中， 在设 置有光刻胶的基板上沉积源漏金属层包括：
在设置有光刻胶的基板上釆用常温溅射或常温蒸镀沉积源漏金属层。
8、如权利要求 4所述的氧化物薄膜晶体管的制作方法， 其中， 在形成活 化层和钝化层之间， 至少在源电极与漏电极和活化层接触的区域外设置光刻 胶包括以下步骤：
形成所述漏电极和所述源电极，
除了所述漏电极上和所述源电极上要与活化层连接的区域及要形成沟道 的区域， 设置光刻胶；
在设置有光刻胶的基板上沉积所述活化层， 并通过剥离而去除所述光刻 胶以及该光刻胶之上的活化层， 从而在设有所述源电极和所述漏电极的基板 上设置活化层。
9、如权利要求 8所述的氧化物薄膜晶体管的制作方法， 其中， 所述光刻 胶上的活化层和与所述漏电极和所述源电极上的活化层之间存在一高度差。
10、 如权利要求 8或 9所述的氧化物薄膜晶体管的制作方法， 其中， 在设置有光刻胶的基板上沉积活化层步骤包括：
在设置有光刻胶的基板上釆用常温溅射或常温蒸镀而沉积活化层。
11、 一种阵列基板， 包括权利要求 1至 3中任一权利要求所述的氧化物 薄膜晶体管。
12、 一种显示装置， 包括如权利要求 11所述的阵列基板。
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