JP5303119B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5303119B2
JP5303119B2 JP2007149249A JP2007149249A JP5303119B2 JP 5303119 B2 JP5303119 B2 JP 5303119B2 JP 2007149249 A JP2007149249 A JP 2007149249A JP 2007149249 A JP2007149249 A JP 2007149249A JP 5303119 B2 JP5303119 B2 JP 5303119B2
Authority
JP
Japan
Prior art keywords
active layer
layer
tft element
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007149249A
Other languages
English (en)
Other versions
JP2008305843A (ja
JP2008305843A5 (ja
Inventor
武志 境
敏夫 宮沢
拓生 海東
秀和 三宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Liquid Crystal Display Co Ltd
Japan Display Inc
Original Assignee
Panasonic Liquid Crystal Display Co Ltd
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Liquid Crystal Display Co Ltd, Japan Display Inc filed Critical Panasonic Liquid Crystal Display Co Ltd
Priority to JP2007149249A priority Critical patent/JP5303119B2/ja
Priority to TW097118918A priority patent/TWI381529B/zh
Priority to CN2008100986443A priority patent/CN101320181B/zh
Priority to KR1020080052221A priority patent/KR100973361B1/ko
Priority to EP08010269A priority patent/EP2001046A3/en
Priority to US12/155,504 priority patent/US8049255B2/en
Publication of JP2008305843A publication Critical patent/JP2008305843A/ja
Publication of JP2008305843A5 publication Critical patent/JP2008305843A5/ja
Application granted granted Critical
Publication of JP5303119B2 publication Critical patent/JP5303119B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、駆動回路を内蔵するＴＦＴ液晶表示パネルおよびその製造方法に適用して有効な技術に関するものである。
従来、ＴＦＴ素子は、ＣＰＵやメモリなどのＩＣチップや、液晶表示パネルなどの半導体装置に広く用いられている。
前記ＴＦＴ素子は、絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層（半導体膜）、ソース電極およびドレイン電極を積層した構成であり、これらの積層順によって、トップゲート型とボトムゲート型に大別される。前記トップゲート型のＴＦＴ素子は、前記絶縁基板から見て、半導体層の上にゲート絶縁膜およびゲート電極が積層された構成のＴＦＴ素子である。また、前記ボトムゲート型のＴＦＴ素子は、前記絶縁基板から見て、ゲート電極の上に、ゲート絶縁膜および半導体層が積層された構成のＴＦＴ素子である。
前記半導体装置のうちの前記液晶表示パネルは、一対の基板の間に液晶材料を封入した表示パネルであり、前記一対の基板のうちの一方の基板は、たとえば、ガラス基板などの絶縁基板の表面に、複数本の走査信号線、複数本の映像信号線、マトリクス状に配置された複数個のＴＦＴ素子、およびマトリクス状に配置された画素電極などが形成されている。
また、前記ＴＦＴ素子を有する液晶表示パネルは、従来、前記複数本の走査信号線に加える走査信号を生成する駆動回路や、前記複数本の映像信号線に加える映像信号を生成する駆動回路は、たとえば、チップ状のドライバＩＣに形成されており、当該ドライバＩＣが実装されたＣＯＦやＴＣＰなどの半導体パッケージを、前記走査信号線などが形成された基板（以下、ＴＦＴ基板という。）に接続するのが一般的であった。
しかしながら、近年の液晶表示パネルには、たとえば、前記ＴＦＴ基板（絶縁基板）の表示領域の外側に、前記走査信号線などとともに前記各駆動回路を形成したもの、すなわち、前記液晶表示パネル（ＴＦＴ基板）に前記各駆動回路が内蔵されたものもある。
また、前記半導体装置において、ボトムゲート型のＴＦＴ素子を形成するときには、従来、半導体層の能動層として、たとえば、アモルファスシリコン（ａ−Ｓｉ）のような非晶質半導体が用いられることが多かった。しかしながら、近年の半導体装置では、動作の高速化などを目的として、半導体層の能動層に、たとえば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）のような多結晶半導体を用いる場合が増えてきている。
ところで、絶縁基板の表面に前記ボトムゲート型のＴＦＴ素子を形成するときには、まず、たとえば、前記絶縁基板の表面にゲート電極およびゲート絶縁膜を形成する。次に、半導体層の能動層として機能させる第１の半導体膜および前記半導体層のコンタクト層（拡散層）として機能させる第２の半導体膜を順次成膜した後、当該各半導体膜をエッチングして、島状の半導体層を形成する。次に、導電膜を成膜した後、当該導電膜をエッチングしてソース電極およびドレイン電極を形成する。次に、たとえば、前記ソース電極およびドレイン電極をマスクにしたエッチングで、前記第１の半導体膜（能動層）の上に積層された前記第２の半導体膜を、ソース電極と能動層との間およびドレイン電極と能動層との間のそれぞれに介在するコンタクト層に分離する。
しかしながら、このような手順で形成されたボトムゲート型のＴＦＴ素子において、半導体層の能動層が多結晶半導体であると、たとえば、当該ＴＦＴ素子がオフの状態のときにドレイン電極とソース電極との間に流れる抵抗性リーク電流が大きくなるという問題があった。
本発明の目的は、多結晶半導体を用いたボトムゲート型のＴＦＴ素子の抵抗性リーク電流を小さくすることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
（１）絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、前記第２の面は、前記能動層の側面に対向し、前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間と、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間とのすべての領域に介在している半導体装置。
（２）前記（１）の半導体装置において、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間には、前記ゲート絶縁膜とは異なる絶縁層が介在している半導体装置。
（３）絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、前記第２の面は、前記能動層の側面に対向し、前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間のすべての領域または一部分の領域に介在しており、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間のすべての領域、および前記第１の面と前記能動層との間のうちの前記コンタクト層が介在していない領域には、前記ゲート絶縁膜とは異なる絶縁層が介在している半導体装置。
（４）前記（１）乃至（３）のいずれかの半導体装置において、前記コンタクト層と、前記ソース電極および前記ドレイン電極とは、平面的に見て、外形が互いに重なっている半導体装置。
（５）前記（１）乃至（４）のいずれかの半導体装置において、前記ソース電極および前記ドレイン電極は、組成が異なる２種類以上の導電膜の積層体でなる半導体装置。
（６）前記（１）乃至（５）のいずれかの半導体装置において、前記絶縁基板は、前記表面に、複数本の走査信号線、複数本の映像信号線、複数個のマトリクス状に配置されたスイッチング素子、および複数個のマトリクス状に配置された画素電極を有し、かつ、前記スイッチング素子および前記画素電極を有する画素の集合で設定される表示領域を有する半導体装置。
（７）前記（６）の半導体装置において、前記ＴＦＴ素子は、前記スイッチング素子である半導体装置。
（８）前記（６）の半導体装置において、前記絶縁基板は、前記表面のうちの前記表示領域の外側の領域に、前記ＴＦＴ素子を有する駆動回路が配置されており、前記駆動回路は、前記複数本の走査信号線、前記複数本の映像信号線、前記スイッチング素子、および前記画素電極とともに、前記絶縁基板の表面に形成されている半導体装置。
（９）前記（８）の半導体装置において、前記スイッチング素子は、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層の能動層が非晶質半導体でなるＴＦＴ素子である半導体装置。
（１０）絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されたＴＦＴ素子を形成する半導体装置の製造方法であって、前記ゲート電極を形成する第１の工程と、前記第１の工程の後、前記ゲート絶縁膜を形成する第２の工程と、前記第２の工程の後、多結晶半導体を用いて前記半導体層の能動層を形成する第３の工程と、前記第３の工程の後、前記能動層とは不純物の種類または濃度が異なる半導体膜を成膜する第４の工程と、前記第４の工程の後、導電膜を成膜し、当該導電膜をエッチングして前記ソース電極および前記ドレイン電極を形成する第５の工程と、前記第５の工程の後、前記半導体膜をエッチングして、前記ソース電極と前記能動層との間、および前記ドレイン電極と前記能動層との間のそれぞれに介在するコンタクト層を形成する第６の工程とを有する半導体装置の製造方法。
（１１）前記（１０）の半導体装置の製造方法において、前記第４の工程は、前記半導体膜を成膜した後、絶縁層を成膜し、当該絶縁膜のうちの前記能動層上にある領域の一部または全部を開口する工程を有し、前記第５の工程と前記第６の工程との間に、前記絶縁層をエッチングする工程を有する半導体装置の製造方法。
（１２）前記（１０）または（１１）の半導体装置の製造方法において、前記第３の工程は、非晶質半導体膜を成膜し、当該非晶質半導体膜の一部の領域または全部の領域を多結晶化した後、エッチングして前記能動層を形成する半導体装置の製造方法。
本発明の半導体装置によれば、半導体層の能動層として多結晶半導体を用いたボトムゲート型のＴＦＴ素子において、オフ時の抵抗性リーク電流を小さくすることができる。
また、本発明の半導体装置の製造方法によれば、半導体層の能動層として多結晶半導体を用いており、かつ、オフ時の抵抗性リーク電流が小さいボトムゲート型のＴＦＴ素子を有する半導体装置を容易に製造することができる。
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
図１（ａ）は、本発明による実施例１のＴＦＴ素子の一構成例を示す模式平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線断面図である。
図１（ａ）および図１（ｂ）において、１は絶縁基板、２はゲート電極、３は第１の絶縁層（ゲート絶縁膜）、４は能動層、４ａおよび４ｂは能動層のエッチング端面、５０１および５０２はコンタクト層、６０１はソース電極、６０２はドレイン電極、７は第２の絶縁層である。
実施例１のＴＦＴ素子は、ボトムゲート型のＴＦＴ素子であり、図１（ａ）および図１（ｂ）に示すように、絶縁基板１の表面に、ゲート電極２、ゲート絶縁膜としての機能を有する第１の絶縁層３、半導体層の能動層４およびコンタクト層５０１，５０２、ソース電極６０１およびドレイン電極６０２が、この順番で積層されている。また、絶縁基板１から見て、ソース電極６０１およびドレイン電極６０２の上には、たとえば、第２の絶縁層７が積層されている。
なお、半導体層の能動層４は、ＴＦＴ素子がオンのときにチャネル領域が形成される層であり、たとえば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる。また、コンタクト層５０１およびコンタクト層５０２は、それぞれ、ソース拡散領域およびドレイン拡散領域に相当し、たとえば、アモルファスシリコン（ａ−Ｓｉ）からなる。
また、当該ＴＦＴ素子がＮチャネルＭＯＳ（以下、ＮＭＯＳという）の場合、能動層４は、たとえば、不純物濃度が低いｐ型（ｐ−型）の半導体であり、コンタクト層５０１およびコンタクト層５０２は、たとえば、不純物濃度が高いｎ型（ｎ＋型）の半導体である。
また、実施例１のＴＦＴ素子において、コンタクト層５０１，５０２、ソース電極６０１およびドレイン電極６０２は、能動層４が形成された第１の絶縁層３の上に直接形成されている。そのため、ソース電極６０１は、能動層４のゲート絶縁膜（第１の絶縁層３）との界面の裏面に対向する第１の面と、能動層４のエッチング端面４ａに対向する第２の面とを有する。同様に、ドレイン電極６０２は、能動層４のゲート絶縁膜（第１の絶縁層３）との界面の裏面に対向する第１の面と、能動層４のエッチング端面４ｂに対向する第２の面とを有する。
また、実施例１のＴＦＴ素子において、コンタクト層５０１およびコンタクト層５０２は、絶縁基板１に投影した平面形状が、それぞれ、ソース電極６０１および６０２を絶縁基板１に投影した平面形状と概ね同じ形状であり、能動層４が形成された領域の外側にも延在している。
すなわち、実施例１のＴＦＴ素子では、ソース電極６０１の第１の面と能動層４との間および第２の面と能動層４との間とのすべての領域に、コンタクト層５０１が介在している。同様に、実施例１のＴＦＴ素子では、ドレイン電極６０２の第１の面と能動層４との間および第２の面と能動層４との間とのすべての領域に、コンタクト層５０２が介在している。
図２（ａ）乃至図２（ｄ）は、実施例１のＴＦＴ素子の製造方法の一例を説明するための模式断面図である。図２（ａ）は、能動層を形成した直後の模式断面図である。図２（ｂ）は、第２の半導体膜および導電膜を成膜した直後の模式断面図である。図２（ｃ）は、導電膜をエッチングした直後の模式断面図である。図２（ｄ）は、第２の半導体膜をエッチングした直後の模式断面図である。なお、図２（ａ）乃至図２（ｄ）は、それぞれ、図１（ａ）のＡ−Ａ’線における断面図である。
実施例１のＴＦＴ素子を形成するときには、たとえば、まず、絶縁基板１の表面にゲート電極２を形成し、続けて、ゲート絶縁膜としての機能を有する第１の絶縁層３を形成する。ゲート電極２の形成方法および使用する材料（導電膜）は、従来のＴＦＴ素子の製造時に用いる方法および材料のうちのいずれかを選択すればよい。同様に、第１の絶縁層３の形成方法および使用する材料（導電膜）は、従来のＴＦＴ素子の製造時に用いる方法および材料のうちのいずれかを選択すればよい。
次に、たとえば、図２（ａ）に示すように、第１の絶縁層３の上に、島状の能動層４を形成する。能動層４は、たとえば、第１の絶縁層３の表面全域にアモルファスシリコン膜（第１の半導体膜）を成膜し、当該アモルファスシリコン膜の一部あるいは全部の領域を多結晶シリコン化した後、当該第１の半導体膜をエッチングして形成する。なお、本明細書におけるエッチング端面４ａ，４ｂは、上記の方法で能動層４を形成したときに生じる側面を指していることはもちろんである。また、ＴＦＴ素子がＮＭＯＳであり、能動層４をｐ型（ｐ−型）にする場合は、たとえば、アモルファスシリコン膜の一部または全部の領域を多結晶シリコン化した後、不純物を注入してｐ型（ｐ−型）にしてもよいし、ｐ型のアモルファスシリコン膜を成膜した後、多結晶シリコン化してもよい。
次に、たとえば、図２（ｂ）に示すように、能動層４が形成された第１の絶縁層３の表面全域に、第２の半導体膜５および導電膜６を成膜する。したがって、導電膜６を成膜するときには、能動層４のエッチング端面４ａ，４ｂが第２の半導体膜５で覆われている。第２の半導体膜５は、コンタクト層５０１，５０２の形成に用いる半導体膜である。そのため、ＴＦＴ素子がＮＭＯＳである場合は、第２の半導体膜５として、たとえば、不純物濃度が高いｎ型（ｎ＋型）のアモルファスシリコン膜を成膜する。また、導電膜６は、ソース電極６０１およびドレイン電極６０２の形成に用いる導電膜である。このとき、第２の半導体膜５の形成方法および使用する材料、導電膜６の形成方法および使用する材料は、それぞれ、従来のＴＦＴ素子の製造時に用いる方法および材料のうちのいずれかを選択すればよい。
次に、たとえば、図２（ｃ）に示すように、導電膜６をエッチングして、ソース電極６０１およびドレイン電極６０２を形成する。
次に、たとえば、図２（ｄ）に示すように、第２の半導体膜５をエッチングすると、絶縁基板１に投影した平面形状が、ソース電極６０１と概ね同じ形状のコンタクト層５０１と、ドレイン電極６０２と概ね同じ形状のコンタクト層５０２とが得られる。その後、第２の絶縁層７を形成すると、図１（ｂ）に示したような断面構造のＴＦＴ素子が得られる。
図３（ａ）乃至図３（ｃ）は、従来のボトムゲート型のＴＦＴ素子の概略構成および問題点と、実施例１のＴＦＴ素子の作用効果を説明するための模式断面図である。図３（ａ）は、従来のボトムゲート型のＴＦＴ素子の一構成例を示す模式断面図である。図３（ｂ）は、図３（ａ）に示したＴＦＴ素子のゲートがオンのときの電流の流れ方の一例を示す模式断面図である。図３（ｃ）は、図３（ａ）に示したＴＦＴ素子のゲートがオフのときに生じる現象の一例を示す模式断面図である。なお、図３（ａ）乃至図３（ｃ）は、それぞれ、従来のＴＦＴ素子の平面形状が図１（ａ）に示したような形状である場合のＡ−Ａ’線における断面図である。
従来のボトムゲート型のＴＦＴ素子の断面構造は、たとえば、図３（ａ）に示すような構造であり、絶縁基板１の表面に、ゲート電極２、第１の絶縁層３（ゲート絶縁膜）、半導体層の能動層４およびコンタクト層５０１，５０２、ソース電極６０１およびドレイン電極６０２が、この順番で積層されている点は、実施例１のＴＦＴ素子と同じである。
しかしながら、従来のＴＦＴ素子の製造方法では、第１の半導体膜および第２の半導体膜５を積層してエッチングした後、導電膜６を成膜してソース電極６０１およびドレイン電極６０２を形成している。そのため、導電膜６を成膜するときには、能動層４のエッチング端面４ａ，４ｂが露出している。その結果、ソース電極６０１の第２の面は能動層４のエッチング端面４ａに直接接しており、ドレイン電極６０２の第２の面は能動層４のエッチング端面４ｂに直接接している。
図３（ａ）に示したような断面構成のＴＦＴ素子は、たとえば、ゲート電極２に加わる信号の電位が高くなると、ＴＦＴ素子がオンになり、能動層４のゲート電極２側に反転層（チャネル領域）が形成される。そのため、たとえば、図３（ｂ）に示すように、能動層４のゲート絶縁膜との界面側にチャネル領域４０１が形成される。その結果、ソース電極６０１から、コンタクト層５０１、チャネル領域４０１、コンタクト層５０２を通ってドレイン電極６０２に電子が流れ、ドレイン電極６０２からソース領域６０１に電流が流れる。
これに対し、ゲート電極２に加わる信号の電位が低くなり、ＴＦＴ素子がオフになると、能動層４のチャネル領域４０１が消滅するので、ドレイン電極６０２とソース領域６０１との間に電流は流れない。
しかしながら、能動層４が、たとえば、多結晶シリコンのような低抵抗の半導体でなる場合、ゲート電極２に加わっている信号の電圧が、ＴＦＴ素子がオフになる電圧であっても、たとえば、ドレイン電極６０２からソース電極６０１へのリーク電流が流れるという問題が発生する。
このリーク電流について、本願発明者らが調べた結果、たとえば、図３（ｃ）に示すように、ＴＦＴ素子がオフのときに、能動層４のゲート電極２側にホールが誘起して疑似チャネル領域４０１’が形成され、当該疑似チャネル領域４０１’のホールを介した抵抗性のリーク電流が流れていることを見いだした。
すなわち、従来のボトムゲート型のＴＦＴ素子では、能動層４のエッチング端面４ａとソース電極６０１との接触界面、およびエッチング端面４ｂとドレイン電極６０２との接触界面に金属シリサイド膜が形成され、この金属シリサイド膜が形成された領域がコンタクト層５０１，５０２以外の低抵抗接触領域になる。そのため、ゲート電極２に加わっている信号の電圧が、ＴＦＴ素子がオフになる電圧であっても、疑似チャネル領域４０１’に誘起したホールを介して抵抗性のリーク電流が流れるということを、本願発明者らは見いだした。
そして、本願発明者らは、上記のような抵抗性のリーク電流が流れるのを防ぐ方法として、実施例１のＴＦＴ素子のように、能動層４のエッチング端面４ａとソース電極６０１の第２の面との間、および能動層４のエッチング端面４ｂとドレイン電極６０２の第２の面との間に、それぞれ、コンタクト層５０１，５０２を介在させればよいことを見いだした。
能動層４のエッチング端面４ａとソース電極６０１の第２の面との間、および能動層４のエッチング端面４ｂとドレイン電極６０２の第２の面との間に、それぞれ、コンタクト層５０１，５０２を介在させれば、従来のＴＦＴ素子のような金属シリサイド膜が形成された領域（低抵抗接触領域）がなくなる。そのため、ＴＦＴ素子がオフのときに疑似チャネル領域４０１’が形成されても、能動層のエッチング端面４ａ，４ｂに沿って延在するコンタクト層５０１，５０２が電位的なバリアになり、疑似チャネル領域４０１’を介した抵抗性のリーク電流が流れることを防げる。
また、実施例１のＴＦＴ素子は、たとえば、図２（ａ）乃至図２（ｄ）を参照しながら説明したような手順で形成することができる。すなわち、従来のＴＦＴ素子の製造方法と比較したときに、たとえば、能動層４を形成する工程、第２の半導体膜５を成膜する工程などの順番が変わるものの、従来のＴＦＴ素子と同じ工程数で製造することが可能である。そのため、能動層４に多結晶半導体を用い、かつ、オフ時に抵抗性リーク電流が流れることが防げるＴＦＴ素子を容易に製造することができる。
以上のようなことから、能動層４に多結晶半導体が用いられた多数個のＴＦＴ素子を有する半導体装置を製造するときに、実施例１で説明したような構成のＴＦＴ素子を形成することで、ＴＦＴ素子がオフのときに抵抗性のリーク電流が流れることを防げる。また、このような半導体装置を製造する際の製造コストの上昇を防ぐことができる。
図４（ａ）は、実施例１のＴＦＴ素子の第１の変形例を示す模式平面図である。図４（ｂ）は、図４（ａ）のＢ−Ｂ’線断面図である。図５は、実施例１のＴＦＴ素子の第２の変形例を示す模式平面図である。
実施例１のＴＦＴ素子の特徴を説明するに当たり、図１（ａ）および図１（ｂ）では、能動層４の全域が、ゲート電極２と重畳しているＴＦＴ素子を例に挙げている。
しかしながら、本発明（実施例１の構成）は、図１（ａ）および図１（ｂ）に示したような構成に限らず、たとえば、図４（ａ）および図４（ｂ）に示すように、能動層４が、ゲート電極２と立体的に交差している構成のＴＦＴ素子にも適用できることはもちろんである。
また、図４（ａ）に示したＴＦＴ素子の平面図では、ソース電極６０１およびドレイン電極６０２が、部分的に、ゲート電極２と重畳している。
しかしながら、本発明（実施例１の構成）は、図４（ａ）および図４（ｂ）に示したような構成に限らず、たとえば、図５に示すように、チャネル長ＴｒＬがゲート電極２の幅ＧＷよりも広く、ソース電極６０１およびドレイン電極６０２が、ゲート電極２と重畳していない構成のＴＦＴ素子にも適用できる。
またさらに、本発明（実施例１の構成）は、図１（ａ）または図４（ａ）もしくは図５に示したような平面構成のＴＦＴ素子に限らず、ソース電極６０１およびドレイン電極６０２が、能動層４のエッチング端面に対向する面を有する断面構成であれば、どのような平面構成のＴＦＴ素子にも適用できる。
図６は、実施例１のＴＦＴ素子の第３の変形例を示す模式断面図である。なお、図６は、図４（ａ）のＢ−Ｂ’線における断面に相当する断面図である。
従来のＴＦＴ素子において、ソース電極６０１およびドレイン電極６０２の形成に用いる導電膜６は、たとえば、アルミニウム膜のように１層の導電膜のみであることが多い。
しかしながら、本発明（実施例１の構成）では、導電膜６を成膜するときに、組成が異なる２種類以上の導電膜を積層しても良い。すなわち、実施例１のＴＦＴ素子は、たとえば、図６に示すように、ソース電極６０１およびドレイン電極６０２がそれぞれ、第１の導電膜６ａと第２の導電膜６ｂの積層体で構成されていても良い。このとき、たとえば、第１の導電膜６ａをＭｏＷ膜（Ｍｏ：モリブデン，Ｗ：タングステン）にし、第２の導電膜６ｂをアルミニウム膜にすると、第１の導電膜６ａとコンタクト層５０１，５０２との密着力が高くなり、ソース電極６０１およびドレイン電極６０２の剥離を低減できる。
なお、図６に示した例では、組成が異なる２種類の導電膜６ａ，６ｂを積層した２層構造を例に挙げているが、これに限らず、３種類またはそれ以上の導電膜を積層した多層構造、あるいは２種類の導電膜を用いた３層構造などであってもよいことはもちろんである。
図７（ａ）乃至図７（ｃ）は、実施例１のＴＦＴ素子を有する半導体装置（液晶表示パネル）の概略構成を示す模式図である。図７（ａ）は、液晶表示パネルの概略構成の一例を示す模式平面図である。図７（ｂ）は、図７（ａ）のＣ−Ｃ’線断面図である。図７（ｃ）は、図７（ａ）のＴＦＴ基板の一構成例を示す模式平面図である。
図７（ａ）乃至図７（ｃ）において、８はＴＦＴ基板、９は対向基板、１０は液晶材料、１１はシール材、１２は下偏光板、１３は上偏光板、ＤＡは表示領域、ＧＬは走査信号線、ＤＬは映像信号線、ＧＤは第１の駆動回路、ＤＤは第２の駆動回路である。
本発明（実施例１の構成）は、従来の半導体装置のうちの、たとえば、図３（ａ）に示したような断面構成であるボトムゲート構造であり、かつ、能動層４に多結晶半導体を用いたＴＦＴ素子を有する半導体装置であれば、その用途に関係なく、どのような半導体装置にも適用できる。すなわち、実施例１の構成は、ＣＰＵや半導体メモリなどのＩＣチップに集積されているＴＦＴ素子だけでなく、ＴＦＴ液晶表示装置（パネル）のＴＦＴ基板に形成されたＴＦＴ素子にも適用できる。
ＴＦＴ液晶表示パネルは、たとえば、図７（ａ）および図７（ｂ）に示すように、ＴＦＴ基板８と対向基板９の一対の基板の間に液晶材料１０が封入されている表示パネルである。このとき、ＴＦＴ基板８と対向基板９とは、表示領域ＤＡの外側に環状に設けられたシール材１１で接着されており、液晶材料１０は、ＴＦＴ基板８および対向基板９ならびにシール材１１で囲まれた空間に密封されている。
また、ＴＦＴ液晶表示パネルが、たとえば、透過型または半透過型である場合、ＴＦＴ基板８の外側を向いた面には下偏光板１２が設けられ、対向基板９の外側を向いた面には上偏光板１３が設けられる。また、ＴＦＴ基板８と下偏光板１２との間、対向基板９と上偏光板１３との間に、それぞれ、１層乃至複数層の位相差板が設けられることもある。また、ＴＦＴ液晶表示パネルが反射型の場合、一般に、下偏光板１２は不要である。
ＴＦＴ基板８は、たとえば、図７（ｃ）に示すように、複数本の走査信号線ＧＬと、複数本の映像信号線ＤＬを有する。このとき、走査信号線ＧＬと映像信号線ＤＬとは、絶縁層を介して設けられている。また、表示領域ＤＡは、たとえば、スイッチング素子として機能するＴＦＴ素子およびＴＦＴ素子のソース電極またはドレイン電極に接続された画素電極を有する画素の集合で設定される。
また、近年の液晶表示パネルには、たとえば、図７（ｃ）に示すように、ＴＦＴ基板８の表示領域ＤＡの外側に、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが形成されているものもある。なお、第１の駆動回路ＧＤは、各走査信号線ＧＬに加える走査信号のオン／オフの制御などを行う集積回路であり、第２の駆動回路ＤＤは、各映像信号線に加える映像信号の生成や加えるタイミングの制御などを行う集積回路である。
また、従来の液晶表示パネルの場合、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、たとえば、ＴＦＴ基板とは別の工程で製造されたチップ状のＩＣを用いていることが多いが、図７（ｃ）に示したＴＦＴ基板８では、走査信号線ＧＬや映像信号線ＤＬ、スイッチング素子（ＴＦＴ素子）などとともに形成され、ＴＦＴ基板８に内蔵されている。
第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、ＴＦＴ素子、抵抗素子、容量素子などが集積された回路である。また、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子は、表示領域に配置されるＴＦＴ素子（スイッチング素子）と比べて、非常に高速で動作させる必要がある。そのため、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子をボトムゲート構造にする場合は、たとえば、能動層４として多結晶シリコンを用い、図１（ａ）および図１（ｂ）に示したような構成、または図４（ａ）および図４（ｂ）に示したような構成にすることが望ましい。
またさらに、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子を、実施例１で説明したボトムゲート型のＴＦＴ素子にする場合、表示領域ＤＡに配置されるＴＦＴ素子（スイッチング素子）も、同様のボトムゲート型のＴＦＴ素子にすることが望ましい。
図８（ａ）は、ＴＦＴ基板における表示領域の１つの画素の一構成例を示す模式平面図である。図８（ｂ）は、図８（ａ）のＤ−Ｄ’線断面図である。図８（ｃ）は、図８（ａ）のＥ−Ｅ’線断面図である。
ＴＦＴ基板８の表示領域ＤＡにおける１つの画素の構成には、種々の構成があるが、基本的には、ＴＦＴ素子（スイッチング素子）と、当該ＴＦＴ素子のソースに接続された画素電極とを有する構成になっている。
ＴＦＴ基板８における各画素のＴＦＴ素子がボトムゲート型である場合、１つの画素の構成には、たとえば、図８（ａ）乃至図８（ｃ）に示すような構成がある。なお、表示領域ＤＡにおいて１つの画素が占める領域は、たとえば、２本の隣接する走査信号線ＧＬｎ，ＧＬｎ＋１と、２本の隣接する映像信号線ＤＬｍ，ＤＬｍ＋１とで囲まれた領域に相当する。
このとき、ＴＦＴ素子（スイッチング素子）は、ガラス基板などの絶縁基板ＳＵＢの表面に積層された走査信号線ＧＬｎ＋１、第１の絶縁層３、半導体層の能動層ＳＣおよびコンタクト層５０１，５０２、ソース電極ＳＤ１およびドレイン電極ＳＤ２で構成されている。走査信号線ＧＬｎ＋１は、ＴＦＴ素子のゲート電極としての機能を有する。また、第１の絶縁層３は、ＴＦＴ素子のゲート絶縁膜としての機能を有する。
また、ドレイン電極ＳＤ２は、たとえば、２本の隣接する映像信号線ＤＬｍ，ＤＬｍ＋１のうちの一方の映像信号線ＤＬｍに接続しており、一般的なＴＦＴ基板８の場合、ドレイン電極ＳＤ２は、映像信号線ＤＬｍと一体形成されている。また、ソース電極ＳＤ１は、第２の絶縁層７を介して形成されている画素電極ＰＸと、スルーホールＴＨにより接続している。
また、能動層ＳＣは、たとえば、第１の駆動回路ＧＤのＴＦＴ素子と同様の多結晶半導体（たとえば、多結晶シリコン）で形成されていてもよいが、アモルファスシリコンなどの非晶質半導体で形成されていてもよい。
このように、表示領域ＤＡのＴＦＴ素子（スイッチング素子）と、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子の構成が、ともにボトムゲート型であれば、表示領域ＤＡのＴＦＴ素子を形成する工程において第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子を同時に形成することができる。
また、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子の能動層４を多結晶シリコンで形成し、表示領域ＤＡのＴＦＴ素子の能動層ＳＣをアモルファスシリコンで形成する場合も、たとえば、第１の絶縁層３の表面全域にアモルファスシリコン膜を形成した後、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤを形成する領域のアモルファスシリコンのみを多結晶シリコン化すればよいので、製造効率の低下や製造コストの上昇を抑えることができる。
なお、図８（ａ）乃至図８（ｃ）に示した構成は、ボトムゲート型のＴＦＴ素子（スイッチング素子）を有する画素の一構成例であり、ＴＦＴ素子の平面形状や配置位置、画素電極ＰＸの平面形状などは、適宜変更可能であることはもちろんである。
また、上記の説明では、実施例１の構成のＴＦＴ素子を有する半導体装置の一例として、液晶表示パネル（ＴＦＴ基板８）を挙げたが、これに限らず、たとえば、ＣＰＵやＤＲＡＭ、あるいは従来の液晶表示装置で用いられているドライバＩＣなどのチップ状の半導体装置（半導体集積回路装置）のＴＦＴ素子にも、実施例１の構成を適用できることはもちろんである。
図９は、実施例１のＴＦＴ素子の応用例を示す模式断面図である。図１０は、図９に示したＴＦＴ素子の製造方法の一例を説明するための模式断面図である。なお、図９および図１０は、図４（ａ）のＢ−Ｂ’線における断面に相当する断面図である。
実施例１のＴＦＴ素子は、当該ＴＦＴ素子がオフのときに抵抗性リーク電流が流れるのを防ぐために、能動層４のエッチング端面４ａとソース電極６０１との間にコンタクト層５０１を介在させ、能動層４のエッチング端面４ｂとドレイン電極６０２との間にコンタクト層５０２を介在させている。そして、そのような構成のＴＦＴ素子の製造方法の一例として、図２（ａ）乃至図２（ｄ）に示したような手順の製造方法を説明した。
しかしながら、実施例１のＴＦＴ素子は、上記のように、能動層４のエッチング端面４ａとソース電極６０１との間にコンタクト層５０１が介在し、能動層４のエッチング端面４ｂとドレイン電極６０２との間にコンタクト層５０２が介在していればよい。そのため、実施例１のＴＦＴ素子は、たとえば、図９に示すように、コンタクト層５０１，５０２が能動層４の周囲のみに形成されているような断面構成であってもよい。
図９に示したような断面構成のＴＦＴ素子を形成するには、たとえば、まず、図２（ａ）に示したように、多結晶シリコンを用いた能動層４を島状に形成する。次に、たとえば、コンタクト層５０１，５０２の形成に用いる第２の半導体膜５を成膜し、当該第２の半導体膜５をエッチングして、図１０に示すように、各能動層４（エッチング端面４ａ，４ｂ）を覆う島状の半導体膜５を形成する。その後、導電膜６を成膜し、エッチングしてソース電極６０１およびドレイン電極６０２を形成し、半導体膜５をエッチングしてコンタクト層５０１，５０２を形成すればよい。
図１１は、本発明による実施例２のＴＦＴ素子の一構成例を示す模式断面図である。なお、図１１は、図４（ａ）のＢ−Ｂ’線における断面に相当する断面図である。
図１１において、１４０１，１４０２は第３の絶縁層である。
実施例２では、実施例１で説明した構成のＴＦＴ素子をもとにして、当該ＴＦＴ素子がオフのときに流れる抵抗性リーク電流をさらに小さくすることが可能なＴＦＴ素子の構成について説明する。
実施例２のＴＦＴ素子は、たとえば、図１１に示すように、基本的な構成は実施例１で説明したＴＦＴ素子と同じ構成であり、多結晶シリコンを用いた能動層４のエッチング端面４ａとソース電極６０１との間にコンタクト層５０１が介在し、能動層４のエッチング端面４ｂとドレイン電極６０１との間にコンタクト層５０２が介在している。
また、実施例２のＴＦＴ素子では、能動層４のエッチング端面４ａとソース電極６０１との間に、コンタクト層５０１に加えて、第３の絶縁層１４０１が介在している。このとき、第３の絶縁層１４０１は、たとえば、ソース電極６０１とコンタクト層５０１との間に介在しており、ソース電極６０１の第１の面と能動層４との間にも、部分的に介在している。同様に、能動層４のエッチング端面４ｂとドレイン電極６０２との間にも、コンタクト層５０２に加えて、第３の絶縁層１４０２が介在している。このとき、第３の絶縁層１４０２は、たとえば、ドレイン電極６０２とコンタクト層５０２との間に介在しており、ドレイン電極６０２の第１の面と能動層４との間にも、部分的に介在している。
このような構成にすると、実施例１のＴＦＴ素子に比べて、当該ＴＦＴ素子がオフのときの能動層４のエッチング端面４ａとソース電極６０１との間、および能動層４のエッチング端面４ｂとドレイン電極６０２との間の絶縁効果が高くなる。そのため、ＴＦＴ素子がオフのときに抵抗性リーク電流が流れるのを防ぐ効果が高くなる。
図１２（ａ）乃至図１２（ｄ）は、実施例２のＴＦＴ素子の製造方法の一例を説明するための模式断面図である。図１２（ａ）は、第２の半導体膜を形成した直後の模式断面図である。図１２（ｂ）は、第３の絶縁層を形成した直後の模式断面図である。図１２（ｃ）は、ソース電極およびドレイン電極を形成した直後の模式断面図である。図１２（ｄ）は、第２の半導体膜をエッチングした直後の模式断面図である。なお、図１２（ａ）乃至図１２（ｄ）は、それぞれ、図４（ａ）Ｂ−Ｂ’線における断面に相当する断面図である。
実施例２のＴＦＴ素子を形成するときには、たとえば、まず、実施例１で説明したような手順で、絶縁基板１の表面にゲート電極２、第１の絶縁層３、島状の能動層４を形成する。
次に、たとえば、図１２（ａ）に示すように、能動層４が形成された第１の絶縁層３の表面全域に第２の半導体膜５を成膜する。このとき、能動層４のエッチング端面４ａ，４ａは、第２の半導体膜５で覆われる。
次に、たとえば、図１２（ｂ）に示すように、第２の半導体膜５の表面に、第３の絶縁層１４を形成する。第３の絶縁層１４は、たとえば、第２の半導体膜５の表面全体にシリコン酸化膜を成膜した後、エッチングをして形成し、能動層４と重畳する領域に、ソース電極６０１とコンタクト層５０１との接続、およびドレイン電極６０２とコンタクト層５０２との接続を確保するための窓（開口部）を形成する。
次に、導電膜６を成膜し、当該導電膜６をエッチングしてソース電極６０１およびドレイン電極６０２を形成した後、たとえば、図１２（ｃ）に示すように、第３の絶縁層１４をエッチングして、ソース電極６０１と第２の半導体膜５との間、およびドレイン電極６０２と第２の半導体膜５との間にある部分以外の絶縁膜を除去し、第３の絶縁層１４０１，１４０２を形成する。
次に、たとえば、図１２（ｄ）に示すように、第２の半導体膜５をエッチングして、コンタクト層５０１，５０２を形成する。その後、第２の絶縁層７を形成すると、図１１に示したような断面構造のＴＦＴ素子が得られる。
なお、実施例２のＴＦＴ素子も、ソース電極６０１およびドレイン電極６０２に用いる導電膜６を成膜するときに、たとえば、組成が異なる２種類以上の導電膜を積層しても良いことはもちろんである。
また、具体例の提示は省略するが、実施例２のＴＦＴ素子の構成は、実施例１で挙げたような液晶表示パネルのＴＦＴ基板８のＴＦＴ素子、ＣＰＵやＤＲＡＭなどのチップ状の半導体装置のＴＦＴ素子などに適用できることももちろんである。
図１３（ａ）は、実施例２のＴＦＴ素子の第１の変形例を示す模式断面図である。図１３（ｂ）は、実施例２のＴＦＴ素子の第２の変形例を示す模式断面図である。図１３（ｃ）は、実施例２のＴＦＴ素子の第３の変形例を示す模式断面図である。なお、図１３（ａ）乃至図１３（ｃ）は、それぞれ、図４（ａ）Ｂ−Ｂ’線における断面に相当する断面図である。
実施例２のＴＦＴ素子は、能動層４のエッチング端面４ａとソース電極６０１との間、能動層４のエッチング端面４ｂとドレイン電極６０２との間に、それぞれ、第３の絶縁層１４０１，１４０２を介在させることで、ＴＦＴ素子がオフのときに抵抗性リーク電流が流れるのを防いでいる。そのため、実施例２のＴＦＴ素子では、たとえば、図１３（ａ）に示すように、能動層４のエッチング端面４ａとソース電極６０１との間、能動層４のエッチング端面４ｂとドレイン電極６０２との間に、それぞれ、コンタクト層５０１，５０２が介在していない構成であってもよい。
図１３（ａ）に示した構成のＴＦＴ素子を製造するときには、たとえば、まず、従来のＴＦＴ素子の製造方法と同じ手順で、多結晶半導体膜（第１の半導体膜）および第２の半導体膜５を続けて成膜した後、第２の半導体膜５が積層され、かつ、エッチング端面４ａ，４ｂが露出している能動層４を形成する。次に、たとえば、図１２（ｃ）に示したような要領で、能動層４と重畳する領域に、ソース電極６０１とコンタクト層５０１との接続、およびドレイン電極６０２とコンタクト層５０２との接続を確保するための窓（開口部）を有する第３の絶縁層１４を形成する。次に、ソース電極５０１およびドレイン電極６０２を形成し、絶縁膜１４をエッチングして第３の絶縁層１４０１，１４０２を形成する。その後、第２の絶縁層７を形成すると、図１３（ａ）に示したような断面構造のＴＦＴ素子が得られる。
また、上記のような手順でＴＦＴ素子を形成する場合、ソース電極６０１およびドレイン電極６０２が形成された時点で、アモルファスシリコンを用いたコンタクト層５０１，５０２は、たとえば、図１３（ｂ）に示したように、能動層４の上のみに形成されている。そのため、第３の絶縁層１４が、たとえば、光透過率の高い絶縁体であれば、ソース電極６０１およびドレイン電極６０２を形成した後に、第３の絶縁層１４をエッチングして第３の絶縁層１４０１，１４０２に分離しなくても良い。その場合、ＴＦＴ素子の断面構成は、たとえば、図１３（ｂ）に示したような構成になる。
またさらに、上記のような手順でＴＦＴ素子を形成する場合、第３の絶縁層１４０１，１４０２は、能動層４のエッチング端面４ａとソース電極６０１との間、および能動層４のエッチング端面４ｂとドレイン電極６０２との間のそれぞれに介在していればよい。そのため、第３の絶縁層１４を形成するときに、たとえば、各能動層４（および第２の半導体膜５）を個々に覆う島状に形成してもよい。その場合、ＴＦＴ素子の断面構成は、たとえば、図１３（ｃ）に示したような構成になる。
図１４は、本発明による実施例３のＴＦＴ素子の一構成例を示す模式断面図である。なお、図１４は、図４（ａ）のＢ−Ｂ’線における断面に相当する断面図である。
実施例３では、実施例２で説明したＴＦＴ素子の構成をもとにして、当該ＴＦＴ素子がオフのときに流れる抵抗性リーク電流を小さくすることが可能なＴＦＴ素子の別の構成について説明する。
実施例３のＴＦＴ素子は、たとえば、図１４に示すように、基本的な構成は実施例２で説明したＴＦＴ素子と同じ構成であり、多結晶シリコンを用いた能動層４のエッチング端面４ａとソース電極６０１との間に第３の絶縁層１４０１が介在し、能動層４のエッチング端面４ｂとドレイン電極６０１との間に第３の絶縁層１４０２が介在している。
実施例３のＴＦＴ素子と実施例２のＴＦＴ素子とで異なる点は、図１４に示したように、能動層４の第１の絶縁層３（ゲート絶縁膜）との界面の裏面における、ソース電極６０１およびドレイン電極６０２と能動層４との間に介在するコンタクト層５０１，５０２と第３の絶縁層１４０１，１４０２との関係である。
実施例３のＴＦＴ素子では、ソース電極６０１の第１の面と能動層４との間は、コンタクト層５０１のみが介在している領域と、第３の絶縁層１４０１のみが介在している領域のいずれかしか存在しない。同様に、ドレイン電極６０２の第１の面と能動層４との間は、コンタクト層５０２のみが介在している領域と、第３の絶縁層１４０２のみが介在している領域のいずれかしか存在しない。
このような構成のＴＦＴ素子でも、能動層４のエッチング端面４ａとソース電極６０１との間、および能動層４のエッチング端面４ｂとドレイン電極６０２との間に、それぞれ、第３の絶縁層１４０１，１４０２が介在していれば、当該ＴＦＴ素子がオフのときに抵抗性リーク電流が流れるのを防ぐことができる。
図１５（ａ）および図１５（ｂ）は、実施例３のＴＦＴ素子の製造方法の一例を示す模式断面図である。図１５（ａ）は、第３の絶縁層を形成した直後の模式断面図である。図１５（ｂ）は、第２の半導体膜を形成した直後の模式断面図である。なお、図１５（ａ）および図１５（ｂ）は、それぞれ、図４（ａ）Ｂ−Ｂ’線における断面に相当する断面図である。
実施例３のＴＦＴ素子を形成するときには、たとえば、まず、実施例１で説明したような手順で、絶縁基板１の表面にゲート電極２、第１の絶縁層３、島状の能動層４を形成する。
次に、たとえば、図１５（ａ）に示すように、能動層４が形成された第１の絶縁層の表面に、第３の絶縁層１４を形成する。第３の絶縁層１４は、たとえば、第２の半導体膜５の表面全体にシリコン酸化膜を成膜した後、エッチングをして形成し、能動層４と重畳する領域に、ソース電極６０１とコンタクト層５０１との接続、およびドレイン電極６０２とコンタクト層５０２との接続を確保するための窓（開口部）を形成する。
次に、たとえば、図１５（ｂ）に示すように、第３の絶縁層１４の開口部に、第２の半導体膜５を形成する。
その後、図示は省略するが、ソース電極６０１およびドレイン電極６０２を形成し、第３の絶縁層１４をエッチングして第３の絶縁層１４０１，１４０２を形成し、第２の半導体膜５をエッチングしてコンタクト層５０１，５０２を形成する。そして、第２の絶縁層７を形成すると、図１４に示したような断面構造のＴＦＴ素子が得られる。
なお、実施例３のＴＦＴ素子も、ソース電極６０１およびドレイン電極６０２に用いる導電膜６を成膜するときに、たとえば、組成が異なる２種類以上の導電膜を積層しても良いことはもちろんである。
また、具体例の提示は省略するが、実施例３のＴＦＴ素子の構成は、実施例１で挙げたような液晶表示パネルのＴＦＴ基板８のＴＦＴ素子、ＣＰＵやＤＲＡＭなどのチップ状の半導体装置のＴＦＴ素子などに適用できることももちろんである。
図１６（ａ）は、実施例３のＴＦＴ素子の第１の変形例を示す模式断面図である。図１６（ｂ）は、実施例３のＴＦＴ素子の第２の変形例を示す模式断面図である。なお、図１６（ａ）および図１６（ｂ）は、それぞれ、図４（ａ）Ｂ−Ｂ’線における断面に相当する断面図である。
上記のような手順でＴＦＴ素子を形成する場合、ソース電極６０１およびドレイン電極６０２が形成された時点で、コンタクト層５０１，５０２の形成に用いる第２の半導体膜５は、能動層４の上のみに形成されている。そのため、第３の絶縁層１４が、たとえば、光透過率が高い絶縁体であれば、ソース電極６０１およびドレイン電極６０２を形成した後に、第３の絶縁層１４をエッチングして第３の絶縁層１４０１，１４０２に分離しなくても良い。その場合、ＴＦＴ素子の断面構成は、たとえば、図１６（ａ）に示したような構成になる。
また、上記のＴＦＴ素子の製造方法では、第３の絶縁層１４を形成するときに、たとえば、１つの能動層４の上に１つの開口部を形成しておき、ソース電極６０１およびドレイン電極６０２を形成した後、第２の半導体膜５をコンタクト層５０１，５０２に分離している。しかしながら、第３の絶縁層１４を形成するときには、たとえば、１つの能動層４の上に、コンタクト層５０１を形成するための開口部と、コンタクト層５０２を形成するための開口部の２つの開口部を形成しておき、各開口部に第２の半導体膜５を形成することもできる。その場合、ＴＦＴ素子の断面構成は、たとえば、図１６（ｂ）に示したような構成になる。
このような方法でＴＦＴ素子を形成すると、たとえば、ソース電極６０１およびドレイン電極６０２を形成した後、第２の半導体膜５をエッチングしてコンタクト層５０１，５０２に分離する工程を省略できる。
またさらに、図示は省略するが、実施例３のＴＦＴ素子においても、たとえば、図１３（ｃ）に示したように、第３の絶縁層１４０１，１４０２が能動層４の周囲のみに形成されているような構成であってもよいことはもちろんである。
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
本発明による実施例１のＴＦＴ素子の一構成例を示す模式平面図である。 図１（ａ）のＡ−Ａ’線断面図である。 能動層を形成した直後の模式断面図である。 第２の半導体膜および導電膜を成膜した直後の模式断面図である。 導電膜をエッチングした直後の模式断面図である。 第２の半導体膜をエッチングした直後の模式断面図である。 従来のボトムゲート型のＴＦＴ素子の一構成例を示す模式断面図である。 図３（ａ）に示したＴＦＴ素子のゲートがオンのときの電流の流れ方の一例を示す模式断面図である。 図３（ａ）に示したＴＦＴ素子のゲートがオフのときに生じる現象の一例を示す模式断面図である。 実施例１のＴＦＴ素子の第１の変形例を示す模式平面図である。 図４（ａ）のＢ−Ｂ’線断面図である。 実施例１のＴＦＴ素子の第２の変形例を示す模式平面図である。 実施例１のＴＦＴ素子の第３の変形例を示す模式断面図である。 液晶表示パネルの概略構成の一例を示す模式平面図である。 図７（ａ）のＣ−Ｃ’線断面図である。 図７（ａ）のＴＦＴ基板の一構成例を示す模式平面図である。 ＴＦＴ基板における表示領域の１つの画素の一構成例を示す模式平面図である。 図８（ａ）のＤ−Ｄ’線断面図である。 図８（ａ）のＥ−Ｅ’線断面図である。 実施例１のＴＦＴ素子の応用例を示す模式断面図である。 図９に示したＴＦＴ素子の製造方法の一例を説明するための模式断面図である。 本発明による実施例２のＴＦＴ素子の一構成例を示す模式断面図である。 第２の半導体膜を形成した直後の模式断面図である。 第３の絶縁層を形成した直後の模式断面図である。 ソース電極およびドレイン電極を形成した直後の模式断面図である。 第２の半導体膜をエッチングした直後の模式断面図である。 実施例２のＴＦＴ素子の第１の変形例を示す模式断面図である。 実施例２のＴＦＴ素子の第２の変形例を示す模式断面図である。 実施例２のＴＦＴ素子の第３の変形例を示す模式断面図である。 本発明による実施例３のＴＦＴ素子の一構成例を示す模式断面図である。 第３の絶縁層を形成した直後の模式断面図である。 第２の半導体膜を形成した直後の模式断面図である。 実施例３のＴＦＴ素子の第１の変形例を示す模式断面図である。 実施例３のＴＦＴ素子の第２の変形例を示す模式断面図である。
符号の説明
１…絶縁基板
２…ゲート電極
３…第１の絶縁層（ゲート絶縁膜）
４…能動層（多結晶半導体）
５…第２の半導体膜
５０１，５０２…コンタクト層
６…導電膜
６０１，ＳＤ１…ソース電極
６０２，ＳＤ２…ドレイン電極
７…第２の絶縁層
８…ＴＦＴ基板
９…対向基板
１０…液晶材料
１１…シール材
１２…下偏光板
１３…上偏光板
１４，１４０１，１４０２…第３の絶縁層
ＤＡ…表示領域
ＧＬ，ＧＬｎ，ＧＬｎ＋１…走査信号線
ＤＬ，ＤＬｍ，ＤＬｍ＋１…映像信号線
ＳＣ…能動層（非晶質半導体）
ＰＸ…画素電極
ＧＤ…第１の駆動回路
ＤＤ…第２の駆動回路

Claims (7)

  1. 絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、
    前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、
    前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、
    前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、
    前記第２の面は、前記能動層の側面に対向し、
    前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間と、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間とのすべての領域に介在し、
    前記ソース電極および前記ドレイン電極と、前記コンタクト層の間に前記ゲート絶縁膜とは異なる絶縁膜を形成し、
    前記ゲート絶縁膜とは異なる絶縁膜に前記ソース電極及びドレイン電極の前記第１の面と前記コンタクト層との間の接続のための開口を形成していることを特徴とする半導体装置。
  2. 前記コンタクト層と、前記ソース電極および前記ドレイン電極とは、平面的に見て、外形が互いに重なっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース電極および前記ドレイン電極は、組成が異なる２種類以上の導電膜の積層体でなることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記絶縁基板は、前記表面に、複数本の走査信号線、複数本の映像信号線、複数個のマトリクス状に配置されたスイッチング素子、および複数個のマトリクス状に配置された画素電極を有し、かつ、前記スイッチング素子および前記画素電極を有する画素の集合で設定される表示領域を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記ＴＦＴ素子は、前記スイッチング素子であることを特徴とする請求項４に記載の半導体装置。
  6. 前記絶縁基板は、前記表面のうちの前記表示領域の外側の領域に、前記ＴＦＴ素子を有する駆動回路が配置されており、
    前記駆動回路は、前記複数本の走査信号線、前記複数本の映像信号線、前記スイッチング素子、および前記画素電極とともに、前記絶縁基板の表面に形成されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記スイッチング素子は、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層の能動層が非晶質半導体でなるＴＦＴ素子であることを特徴とする請求項６に記載の半導体装置。
JP2007149249A 2007-06-05 2007-06-05 半導体装置 Active JP5303119B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007149249A JP5303119B2 (ja) 2007-06-05 2007-06-05 半導体装置
TW097118918A TWI381529B (zh) 2007-06-05 2008-05-22 顯示裝置及其製造方法
KR1020080052221A KR100973361B1 (ko) 2007-06-05 2008-06-03 표시 장치 및 그 제조 방법
CN2008100986443A CN101320181B (zh) 2007-06-05 2008-06-03 显示装置及其制造方法
EP08010269A EP2001046A3 (en) 2007-06-05 2008-06-05 Display device and method of manufacturing the same
US12/155,504 US8049255B2 (en) 2007-06-05 2008-06-05 Display device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007149249A JP5303119B2 (ja) 2007-06-05 2007-06-05 半導体装置

Publications (3)

Publication Number Publication Date
JP2008305843A JP2008305843A (ja) 2008-12-18
JP2008305843A5 JP2008305843A5 (ja) 2009-09-03
JP5303119B2 true JP5303119B2 (ja) 2013-10-02

Family

ID=39791331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007149249A Active JP5303119B2 (ja) 2007-06-05 2007-06-05 半導体装置

Country Status (6)

Country Link
US (1) US8049255B2 (ja)
EP (1) EP2001046A3 (ja)
JP (1) JP5303119B2 (ja)
KR (1) KR100973361B1 (ja)
CN (1) CN101320181B (ja)
TW (1) TWI381529B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5363009B2 (ja) * 2008-02-29 2013-12-11 株式会社ジャパンディスプレイ 表示装置およびその製造方法
KR101751560B1 (ko) 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101895080B1 (ko) 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101698537B1 (ko) * 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20110090408A (ko) 2010-02-03 2011-08-10 삼성전자주식회사 박막 형성 방법, 표시판용 금속 배선 및 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI500161B (zh) * 2011-06-02 2015-09-11 Au Optronics Corp 混合式薄膜電晶體及其製造方法以及顯示面板
CN102709327B (zh) * 2012-05-16 2015-06-10 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置
JP5991668B2 (ja) * 2012-08-23 2016-09-14 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102038633B1 (ko) 2012-11-13 2019-10-30 삼성전자주식회사 디스플레이 장치의 구동 소자 및 그 제조 방법
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
CN103715096A (zh) * 2013-12-27 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
JP6218923B2 (ja) * 2014-03-11 2017-10-25 シャープ株式会社 半導体装置およびその製造方法
US10386684B2 (en) * 2014-12-26 2019-08-20 Sharp Kabushiki Kaisha Semiconductor device, display apparatus, and method of manufacturing semiconductor device
JP6334057B2 (ja) * 2015-03-27 2018-05-30 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び表示パネル
CN105633076A (zh) * 2016-01-04 2016-06-01 京东方科技集团股份有限公司 一种显示基板及其制作方法和显示装置
CN105932066A (zh) 2016-06-07 2016-09-07 深圳市华星光电技术有限公司 金属氧化物薄膜晶体管及其制备方法
CN105895706A (zh) * 2016-07-01 2016-08-24 深圳市华星光电技术有限公司 薄膜晶体管及显示装置
CN107364248B (zh) * 2017-06-29 2019-04-09 华南理工大学 一种喷墨打印薄膜与基板界面观测与调控的方法
CN107369718A (zh) * 2017-08-07 2017-11-21 武汉华星光电半导体显示技术有限公司 薄膜晶体管及其制造方法、液晶显示面板
US10510899B2 (en) 2017-08-07 2019-12-17 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor, thin film transistor manufacturing method and liquid crystal display panel
US10431691B2 (en) * 2017-08-07 2019-10-01 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor and method for manufacturing thin film transistor, and liquid crystal display panel
US10651257B2 (en) * 2017-12-18 2020-05-12 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method thereof
CN110581177A (zh) * 2019-08-13 2019-12-17 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01117068A (ja) * 1987-10-29 1989-05-09 Toshiba Corp 薄膜半導体素子
JP2647100B2 (ja) * 1987-11-10 1997-08-27 株式会社東芝 薄膜トランジスタ
KR920010885A (ko) * 1990-11-30 1992-06-27 카나이 쯔또무 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치
US5474941A (en) * 1990-12-28 1995-12-12 Sharp Kabushiki Kaisha Method for producing an active matrix substrate
EP0493113B1 (en) * 1990-12-28 1997-03-19 Sharp Kabushiki Kaisha A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices
JPH05283427A (ja) * 1991-02-18 1993-10-29 Hitachi Ltd 薄膜トランジスタの製造方法及びそれを用いたアクテブマトリックス型液晶表示装置
US5355002A (en) 1993-01-19 1994-10-11 Industrial Technology Research Institute Structure of high yield thin film transistors
US5793072A (en) * 1996-02-28 1998-08-11 International Business Machines Corporation Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor
KR100229676B1 (ko) * 1996-08-30 1999-11-15 구자홍 셀프얼라인 박막트랜지스터 제조방법
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP4049422B2 (ja) * 1997-11-18 2008-02-20 三洋電機株式会社 液晶表示装置の製造方法
US5917199A (en) * 1998-05-15 1999-06-29 Ois Optical Imaging Systems, Inc. Solid state imager including TFTS with variably doped contact layer system for reducing TFT leakage current and increasing mobility and method of making same
US6294441B1 (en) 1998-08-18 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2001282139A (ja) * 2000-01-27 2001-10-12 Sharp Corp アクティブマトリックス基板およびその製造方法、並びに、液晶表示装置
CN1499643A (zh) * 2002-11-11 2004-05-26 友达光电股份有限公司 主动式有机发光显示器及其制造方法
US7482208B2 (en) * 2003-09-18 2009-01-27 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same
JP2005108930A (ja) * 2003-09-29 2005-04-21 Sony Corp 薄膜トランジスタの製造方法および薄膜トランジスタ
KR100585410B1 (ko) * 2003-11-11 2006-06-07 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
US7527994B2 (en) * 2004-09-01 2009-05-05 Honeywell International Inc. Amorphous silicon thin-film transistors and methods of making the same
KR101216688B1 (ko) * 2005-05-02 2012-12-31 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 액정 표시 장치
KR20070019457A (ko) * 2005-08-12 2007-02-15 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정표시장치
JP2007121788A (ja) * 2005-10-31 2007-05-17 Hitachi Displays Ltd アクティブマトリクス基板およびそれを用いた液晶表示装置
KR100671824B1 (ko) 2005-12-14 2007-01-19 진 장 역 스태거드 박막 트랜지스터 제조 방법
KR100867866B1 (ko) * 2006-09-11 2008-11-07 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법
KR101509663B1 (ko) * 2007-02-16 2015-04-06 삼성전자주식회사 산화물 반도체층 형성 방법 및 이를 이용한 반도체 소자제조방법

Also Published As

Publication number Publication date
EP2001046A2 (en) 2008-12-10
CN101320181A (zh) 2008-12-10
TWI381529B (zh) 2013-01-01
EP2001046A3 (en) 2011-01-05
TW200915575A (en) 2009-04-01
KR100973361B1 (ko) 2010-07-30
JP2008305843A (ja) 2008-12-18
US8049255B2 (en) 2011-11-01
US20080303030A1 (en) 2008-12-11
KR20080107281A (ko) 2008-12-10
CN101320181B (zh) 2012-10-31

Similar Documents

Publication Publication Date Title
JP5303119B2 (ja) 半導体装置
JP5485517B2 (ja) 表示装置およびその製造方法
JP4385993B2 (ja) 液晶表示装置及びその製造方法
KR100857039B1 (ko) 박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법
US10978529B2 (en) Active matrix substrate and method for manufacturing the same
JP2001066638A (ja) 液晶表示装置およびその製造方法
JP2008112136A (ja) 表示装置及びその製造方法
JP4703258B2 (ja) 薄膜トランジスタ基板及び液晶表示パネル
WO2018030298A1 (ja) アクティブマトリクス基板および表示装置
JP2009049041A (ja) 半導体装置
US20110186848A1 (en) Semiconductor device and display device
WO2018043643A1 (ja) アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置
US8773341B2 (en) Liquid crystal display device
US20100109010A1 (en) Display device
US9869891B2 (en) Liquid crystal display device and method of manufacturing the same
JPH0926600A (ja) 液晶表示装置
JPH10253989A (ja) 表示装置
JP5090693B2 (ja) 表示装置とその製造方法
JP2000206565A (ja) 表示装置用半導体素子及びこれを用いた液晶表示装置
JP2005019627A (ja) 液晶表示装置
JP4007412B2 (ja) 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP2006245260A (ja) 半導体装置の製造方法、電気光学装置の製造方法、半導体装置、及び電気光学装置、並びに電子機器
JP3960314B2 (ja) 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP2009204949A (ja) 表示装置
JPH10177186A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090721

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090721

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110218

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130624

R150 Certificate of patent or registration of utility model

Ref document number: 5303119

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250