KR100229676B1 - 셀프얼라인 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 셀프얼라인 박막트랜지스터의 제조방법에 관한 것으로, 특히 완전 자기정렬형(Fully Self-aligned) 박막트랜지스터를 제조함에 있어서, 공정이 단순하고, 짧은 채널길이(short channel length)에서도 소오스/드레인 저항에 의한 이동도(mobility) 감소하지 않도록 한 것이다. 이를 위하여 본 발명은 셀프얼라인 박막트랜지스터 제조방법에 있어서, 투명절연기판위에 게이트전극을 형성하는 단계와, 상기 게이트전극 위에 게이트절연막과 비정질 실리콘을 증착한 후, 상기 비정질 실리콘을 페터닝하여 활성층을 형성하는 단계와, 상기 활성층 표면에 플라즈마 처리하는 단계와, 상기 게이트전극을 마스크로, 상기 투명절연기판의 뒷면에서 레이저를 조사하여, 상기 활성층의 일부를 결정화하여 오믹콘택 영역을 형성하는 단계를 포함한다.
Description
제1도는 종래 기술에 따른 셀프얼라인 박막트랜지스터 제조방법을 예시한 공정단면도.
제2도는 이온도핑에 의하여 제작된 막의 면저항과 활성화에너지의 관계를 설명한 특성도 .
제3도는 채널길이에 따른 이동도의 관계를 설명한 특성도.
제4도는 본 발명에 따른 셀프얼라인 박막트랜지스터 제조방법을 예시한 공정 단면도.
제5도는 본 발명에 따른 셀프얼라인 박막트랜지스터의 제1, 제2, 제3, 제4 실시예를 나타낸 도면
〈도면의 주요부분에 대한 부호의 설명〉
10, 20 : 유리기판 11, 21 : 게이트 전극
12, 22 : 게이트 절연막 13, 13a, 13b, 23a, 23b, 23c : 활성층
14 : 이온주입 차단막 15 : 실리사이드용 금속
16 : 실리사이드 17, 24 : 소오스 전극
18, 25 : 드레인 전극
본 발명은 셀프라인(Self-align)박막트랜지스터의 제조방법에 관한 것으로, 특히 완전 자기정렬형(Fully Self-aligned)박막트랜지스터를 제조함에 있어서 공정이 단순하고, 짧은 채널길이(short chennel length)에서도 소오스/드레인 저항에 의한 이동도(mobility) 감소가 없는 셀프얼라인 박막트랜지스터의 제조방법에 관한것이다.
대면적 고해상도의 박막트랜지스터 액정표시장치를 제조함에 있어서, 개구율 향상 및 소비전력의 절감이 용이하도록 화소 스위칭소자로 셀프얼라인 박막트랜지스터를 사용하는 추세에 있다.
셀프얼라인 박막트랜지스터는 기존의 일반적인 역스태거드형의 박막트랜지스터에 비하여 게이트와 소오스전극간의 중첩길이가 작아서, 같은 W/L(width/length)를 가지는 박막트랜지스터의 경우에 완전 자기정렬형 박막트랜지스터의 기생용량(Cgs)이 기존의 역스테거드형 박막트랜지스터에 비하여 작다. 기생용량(Cgs)에 픽셀전압 시프트 레벨(ΔVp)에 비례관계에 있는 값으로, 플리커(flicker), 잔상, 그레이 레벨 에러(gray level error)등을 발생시키는 원인인 픽셀전압 시프트 레벨(ΔVp)을 감소시키기 위하여 기생용량(Cgs)의 감소는 중요하다.
따라서, 픽셀전압 시프트 레벨(ΔVp)이 작은 완전 자기정렬형 박막트랜지스터를 화소용 스위칭소자로 사용하면 개구율 향상 및 전력소모 감소 등의 효과를 볼 수 있다. 또한, 자기정렬에 의해 소자가 제조되므로, 공정 오차허용도(tolerance)의 영향을 받지 않아서, 채널길이(L)을 줄일수 있는데, 채널길이의 감소는 같은 충전 능력을 요할 경우, 드레인 소오스간 전류(Ids)가 채널넓이(w)/채널길이(L)값에 비레하므로, 채널길이에 비례하여 채널넓이도 줄일수 있어서, 기생용량(Cgs)의 감소 효과는 더욱 커질수 있다.
참고로, 기생용량(Cgs)은 W·(L/2+ΔL)에 비례한다.
제 1 도는 종래기술에 따른 셀프얼라인 박막트랜지스터 제조방법의 각 공정단계를 예시한 도면이다
셀프얼라인 박막트랜지스터를 제조하기 위해서는 먼저, 제 1a 도와 같이, 유리기판(10)위에 알루미늄, 크롬 등의 도전물질을 적층한후, 팬턴 식각하여 게이트 전극(11)을 형성한다.
다음으로, 제 1b 도와 같이, 게이트전극(11)을 덮도록 기판 전면에 실리콘산화막(SIO2)또는 실리콘질화막(Si3N4)을 이용하여 단일 또는 이중구조의 게이트절연막(12)을 적층하고, 그 상부에 비정질 실리콘을 이용하여 도상의 활성층(active layer)(13)을 형성하고, 그 상부에 활성층(13)을 일부 덮도록 감광성을 가지는 절연막을 이용하여 이온주입 차단막(14)를 형성한다. 이와 같은 게이트절연막(12)-활성층(13)-이온주입 차단막(14)는 실리콘산화막(또는 실리콘질화막)/비정실 실리콘/실리콘산화막(또는 실리콘 질화막)을 연속증착한 후, 실리콘산화막과 비정실 실리콘을 각각 패턴 식각하여 형성한다. 이때, 이온주입 차단막(14)는 게이트전극(11)상부의 활성층(13)을 덮어 채널영역을 정의하도록 형성하기 위하여, 게이트전극(11)을 마스크로 유리기판(10)의 뒷면에서 노광을 실시하여 패턴 형성한다.
다음으로, 제1c도와 같이, 이온주입 차단막(14)을 마스크로, 노출된 활성층(13)을 이온(샤워)도핑하여, 활성층에 얕은 n+영역을 형성한다.
다음으로, 제1d도와 같이, 텅스텐(W), 몰리브덴(Mo)등의 실리사이드(Silicide)용 금속(15)을 이온주입 차단막(14), 상면에 n+영역이 형성된 활성층(13a), 게이트절연막(12)의 노출된 표면에 층착한다.
다음으로, 제1e도와 같이, 어닐링을 하면, n+영역이 형성된 활성층(13a)과 실리사이드용 금속의 경계에서 실리사이드층(16)이 형성되고, 나머지 영역에서는 실리사이드용 금속이 그대로 유지된다.실리사이드와 실리사이드용 금속간에는 식각선택성이 있으므로, 실리사이드용 금속만을 제거하면, n+영역이 형성된 활성층(13a)의 상부에 형성된 실리사이드층(16)만이 남게된다.
다음으로, 제1f도와 같이, 실리사이드층(16)을 덮도록 알루미늄, 크롬등의 금속물질을 기판 전면에 적층한후, 실리사이드층(16)에 접촉연결되는 소오스전극(17)및 드레인전극(18)을 형성한다.
그러나, 이와 같은 셀프얼라인 박막트랜지스터는 제조상 기존공정에 비해 마스크 수가 증가하는 등 공정이 복잡해지는 문제점을 가진다. 또한, 전기적 동작특성에 있어서도, 첫째, 셀프라인으로 이온주입 차단막을 형성하기 위하여 후면노광을 실시하므로, 노광시간이 길어 스루풋(thruput)이 저하되고, 둘째, 액정표시장치에 적용할경우 공정온도의 한계 때문에 실리사이드를 완전히 형성할수 없어서 저항이 불균일하여 박막트랜지스터 특성의 불균일을 초래한다. 참고로 완전한 실리사이드를 형성하기 위해서는 600℃이상의 온도에서 어닐링을 진행하여야 하는데, 투명절연기판을 유리기판으로 사용할 경우에는 이것이 불가능하고, 만약 수정기판을 사용할 경우에는 완전한 실리사이드의 형성이 가능하지만 생산단가를 상승시키는 문제점이 있다, 그리고, 셋째로, 제 2 도에 예시된 특성도와 같이, 이온(샤워)도핑 방법으로 활성층 상부에 n+영역을 형성하기 때문에 증착에 의해 형성된 n+-비정질 실리콘(a-Si)층에 비하여 저항이 커지기 때문에 소자 동작시 n+영역이 직렬저항으로 작용된다, 그런데, 활성층을 형성하는 비정질 실리콘의 실제이동도에 직렬저항이 미치는 영향을 n+영역의 저항성에 의해 변형된 전류관계식을 이용하여 계산하여 보면 아래식과 같다.
식(1)에서의 μ는 실제 이동도이고, μ0는 비정실 실리콘의 이동도이고, Rs는 n+영역에 의한 직렬저항치이고, W/L은 채널폭/채널길이 비이고, VG는 게이트 전압이고, VT는 박막트랜지스터의 문턱전압이다.
식(1)에서와 같이, 실제 이동도 μ는 채널길이 L 이 짧아질수록 이동도가 줄어듦을 알수 있다. 제 3 도는 식(1)과 관계된 채널길이와 이동도의 관계를 도시한 특성으로서, 채널폭이 40μm라고 할때, n++영역의 이온도우즈량이 1×1016cm-2의 조건하에서의 포화영역에서의 이동도(μlin)및 선형영역에서의 이동도 (μsat)가 채널길이의 변화에 따라 변화되는 정도를 보여주고 있다.
따라서, 이동도가 감소함에 의해 충전능력 역시 감소되어, 채널길이의 감소에 의한 충전시간의 감소효과가 줄어들게 된다.
본 발명은 종래 기술에 따른 문제점을 해결하기 위하여 목적을 가지고 있다.
이를 위한 본 발명은 셀프얼라인 박막트랜지스터 제조방법에 있어서, 1)투명절연기판위에 게이트전극을 형성하는 단계와, 2)상기 게이트전극 위에 게이트절연막과 비정실 실리콘층을 증착한후, 상기 비정실 실리콘층을 패터닝하여 활성층을 형성하는 단계와, 3)상기 활성층 표면에 플라즈마 처리하는 단계와, 4)상기 게이트 전극을 마스크로, 상기 투명절연기판의 뒷면에서 레이저를 조사하여, 상기 게이트 전극과 겹치지 않는 활성층 부분을 결정화하는 단계를 포함하는 박막트랜지스터 제조방법을 제공한다.
또한, 본 발명은 셀프얼라인 박막트랜지스터 제조방법에 있어서, 1)투명절연기판위에 게이트전극을 형성하는 단계와, 2)상기 게이트전극 위에 게이트절연막과 비정질 실리콘을 증착한후, 상기 비정질 실리콘층을 패터닝하여 활성층을 형성하는 단계와, 3)상기 활성층 상에 불순물 비정질 실리콘층을 증착하는 단계와, 4)상기 게이트전극을 마스크로, 상기 투명절연기판의 뒷면에서 레이저를 조사하여, 상기 게이트전극과 겹치지 않는 활성층 부분 및 불순물 비정질 실리콘층 부분을 결정화하는 단계와, 5)상기 불순물 비정질 실리콘층에서 결정화되지 않은 부분을 선택적으로 식각하는 단계를 포함하는 박막트랜지스터 제조방법을 제공한다.
본 발명은 셀프얼라인 박막트랜지스터 제조함에 있어서, 종래와는 달리, 이온(샤워) 도핑 방법이 사용하지 않고, 이온주입 차단막 없이 플라즈마 처리후 후면 레이저 결정화를 하여 형성한다. 또한, 소자간 불균일성을 야기시키던 실리사이드층을 형성하지 않는 차이점을 가진다.
제4도는 본 발명에 따른 셀프얼라인 박막트랜지스터 제조방법의 일 실시예를 각 공정단계별로 도시한 것이다.
먼저, 제 4a 도와 같이, 유리기판(20) 전면에 크롬(Cr), 알루미늄(Al) 또는 알루미늄탄탈(AlTa)등의 금속물질을 스퍼터(sputter)를 이용하여 적층한후, 패터닝하여 게이트 전극(21)을 형성한다.도면에는 도시하지 않았지만, 게이트전극(21)을 형성하는 금속물질의 특성에 따라서, 표면을 양극산화처리하여 양극산화막을 형성시키기도 한다.
다음으로, 제 4b 도와 같이, 게이트전극(21)의 상부를 덮도록 유리기판(20)전면에 걸쳐서, 화학기상증착방법을 사용하여 실리콘산화막 또는 실리콘질화막을 이용하여 단일 또는 이중 구조의 게이트절연막(22)을 형성한다. 이어서, 게이트 절연막(22) 상부에 화학기상증착방법으로 비정질 실리콘을 적층한 후, 이를 게이트 전극을 덮으면서 그 양측 일부에까지 남아있도록 패턴식각하여 도상의 활성층(23)을 형성한다.
다음으로, 제4c도와 같이, 플라즈마 화학기상증착(PECVD:Plasms enha nced chemical deposition)장치를 사용하여, 1% PH3/H2기체로 활성층을 플라즈마 처리하여, 표면에 불순물인 n+이온이 도핑되도록 한다. 이때, 사용되는 기체는 이외에 p를 포함하는 기체중 하나를 선택하여 사용할수 있다.미설명 도면부호(23a)는 표면에 n+이온이 도핑된 활성층이다.
다음으로, 제4d도와 같이, 게이트 전극(21)을 마스크로, 유지기판(20)의 후면에서 레이저를 조사하여 게이트전극(21)과 겹치지 않는 영역의 활성층을 결정화한다. 한편, 결정화과정에서 활성층 표면의 n+이온이 활성층 내부로 침투하게된다. 한편, 결정화과정에서 활성층 표면의 n+이온이 활성층 내부로 침투하게 된다.따라서, 게이트전극(21)과 겹치지 않는 영역의 활성층 부분은 레지저의 후면 노광에 의하여 결정화 및 n+이온의 침투가 일어나서 소오스영역 및 드레인영역이 된다. 활성층에서 소오스영역 및 드레인영역은 결정화되고, 게이트전극(21) 상부의 채널영역을 비정질 상태를 계속유지한다.
미설명 도면 부호 23b는 결정화 및 이온침투된 소오스영역 및 드레인영역과 비정질 상태의 채널영역을 구비하는 활성층이다.
다음으로, 제4e도와 같이, 결정화된 실리콘과 비정질 실리콘과의 식각 선택성을 이용하여 비정질 실리콘에 식각선택성이 큰 에천트를 사용하는 건식식각 조건하에서, 비정질 실리콘 상태인 게이트전극(21)상부의 활성층 표면 및 표면에 형성된n+이온을 얇게 식각 젯거한다. 이 단곈는 생략이 가능하다. 미설명 도면부호 23c는 채널영역의 표면이 제거된 활성층이다.
다음으로, 제4f도와 같이, 크롬(Cr), 알루미늄(Al)등의 금속을 활성층(23c)을 덮도록 기판전면에 적층한후, 활성층(23c)상에서 소정거리로 격리되도록 패턴식각하여 소오스전극(24)과 드레인전극(25)을 형성하여 박막트랜지스터를 제조한다.
제5도는 본 발명에 따른 비정실리콘 박막트랜지스터를 액정표시장치에 구현한 제1, 제2, 제3, 제4 실시에를 나타낸 것이다.
제5a도는 본 발명의 제1실시예로를 나타낸 것이다.
제4f도의 단계를 거친후, 박막트랜지스터의 상부에 실리콘질화막, 실리콘산화막 등으로 보호막(26)을 형성하여 소자를 보호한다. 이어서, 상기 보호막(26)을 선택적으로 패턴식각하여 드레인전극(25)의 상단 일부를 노출시키는 콘택홀을 형성한다. 이후, 전면에 투명도전물질을 증착한후, 패턴식각하여 콘택홀을 통하여 드레인전극과 연결되는 화소전극(27)을 형성한다.
제5b도는 본 발명의 제2실시예를 나타낸 것이다.
활성층의 결정화단계 즉, 제4도의 (e)단계 이후에, 투명도전물질을 전면에 증착한 후, 패턴식각하여 활성층(23c)과 적정간격을 두고 위치하는 화소전극(27)을 형성한다. 이어서, 크롬이나 알미늄과 같은 금속물질을 증착한후, 패턴식각하여 소오스전극(24)과 드레인전극(25)을 형성한다. 이때, 화소전극(27)이 드레인전극(25)에 연결되도록 패턴식각한다.
제5c도는 본 발명의 제 3실시예를 나타낸 것이다.
제2실시예와는 달리 화소전극(27)이 활성층(23c)의 상단 일부를 덮도록 형성된 것이다. 즉, 제4도의 (d)단계 이후에, 투명도전물질을 전면에 증착한후, 화소전극(27)이 활성층(23c)의 상단 일부에 위치하도록 화소전극(27)을 패턴식각한다. 이어서, 크롬이나 알미늄과 같은 금속물질을 증착한후, 패턴식각하여 소오스전극(24)과 드레인전극(25)을 형성한다.
제5f도는 본 발명의 제 4실시예를 나타낸 것이다.
비정질 실리콘을 적층한후, 패턴식각하여 할성층(23)을 형성한다. 이어서, 플라즈마 처리를 하는 대신에, 할성층(23) 상부에 n+비정질 실리콘을 적층한후 패턴 식각한후, 후면 레이저 어닐링하여 결정화시킨다.이 과정에서, 게이트전극(21)과 겹치지 않는 활성층 부분 및 n+비정질 실리콘층 부분은 결정화된다. 이때 결정화된 n+비정질 실리콘층은 오믹콘택층(29)이 된다. 이후, 게이트전극(21)과 겹치지 않아서 레이저 어닐링에 의하여 결정화되지 않은 비정질 실리콘 상태의n+비정질 실리콘을 선택적으로 식각한후, 후속 공정을 진행할수 있다.
이와 같이 본 발명에 따른 비정질실리콘 박막트랜지스터 제조방법은 종래와 비교해서, 이온주입 차단막이 필요하지 않으므로, 이를 형성하기 위하여 절연막 증착 후, 포토 및 에칭 공정이 없어지고, 실리사이드층을 형성하기 위하여 실리사이드용 금속증착 및 에칭공정이 필요없다.
또한, 본 발명에서와 같이, 레이저 결정화된 n+영역은 낮은 저항을 가지므로, 직렬저항(series resistance)으로서의 역할이 종래에 비하여 채널길이 감소에 이동도의 감소효과에의 영향이 적어진다.
따라서, 본 발명은 이온주입 차단막과 실리사이드층을 형성하지 않으므로, 공정의 간소화를 가져와 스루풋(thruput)과 수율향상을 기대할 수 있고, 특히, 이온주입 차단막형성을 위하여 종래에 실시하던 후 긴시간의 후면 노광공정을 생략할 수 있다. 또한, 생성된 n+영역의 저항성분을 낮추어 채널길이가 줄어도 이동도(apparent mobility)의 감소효과가 나타나지 않아, 고이동도이며, 기생용량 Cgs가 작은 고성능의 박막트랜지스터를 얻을 수 있음을 특징으로 한다.
Claims (5)
- 셀프얼라인 박막트랜지스터 제조방법에 있어서, 1) 투명절연기판위에 게이트전극을 형성하는 단계와, 2) 상기 게이트전극 위에 게이트절연막과 비정질 실리콘층을 증착한 후, 상기 비정질 실리콘층을 패터닝하여 활성층을 형성하는 단계와, 3) 상기 활성층 표면에 플라즈마 처리하는 단계와, 4) 상기 게이트전극을 마스크로, 상기 투명절연기판의 뒷면에서 레이저를 조사하여, 상기 게이트전극과 겹치지 않는 활성층 부분을 결정화하는 단계를 포함하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 3)단계에서, 상기 활성층의 플라즈마 처리는 플라즈마 화학기상증착장치를 이용하여 PH3/H2혼합기체를 사용하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서, 4) 단계 후, 상기 게이트전극과 겹치는 비정질 상태의 활성층 부분의 표면을 선택적으로 식각하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 활성층에 전기적으로 연결되는 소오스전극 및 드레인전극과, 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 셀프얼라인 박막트랜지스터 제조방법에 있어서, 1) 투명절연기판위에 게이트전극을 형성하는 단계와, 2) 상기 게이트전극 위에 게이트절연막과 비정질 실리콘층을 증착한 후, 상기 비정질 실리콘층을 패터닝하여 활성층을 형성하는 단계와, 3) 상기 활성층 상에 불순물 비정질 실리콘층을 증착하는 단계와, 4) 상기 게이트전극을 마스크로, 상기 투명절연기판의 뒷면에서 레이저를 조사하여, 상기 게이트전극과 겹치지 않는 활성층 부분 및 불순물 비정질 실리콘층 부분을 결정화하는 단계와, 5) 상기 불순물 비정질 실리콘층에서 결정화되지 않은 부분을 선택적으로 식각하는 단계를 포함하는 박막트랜지스터 제조방법.
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