JP4160174B2

JP4160174B2 - 半導体装置

Info

Publication number: JP4160174B2
Application number: JP28569898A
Authority: JP
Inventors: 本勉上; 田敏也清; 代雄嘉
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 1998-10-07
Filing date: 1998-10-07
Publication date: 2008-10-01
Anticipated expiration: 2018-10-07
Also published as: JP2000114537A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特にＴＦＴを含む装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、多結晶シリコンや非結晶シリコンは、ＣＶＤ法(Chemical Vapor Deposition）等によって透明基板上に成膜を行うことが可能であることから、液晶表示装置への応用が盛んに行われるに至っている。そして、これらの材料は画像表示部の画素電極に画像信号を印加するためのスイッチング素子の形成に用いられる他、多結晶シリコンについては更に画素部のスイッチング素子を動作させるための駆動回路（主にＣＭＯＳトランジスタから構成される）への応用も研究されている。
【０００３】
多結晶シリコンをＴＦＴの活性層に使用したＣＭＯＳトランジスタの従来の製造方法について、図６ならびに図７を用いて説明する。図６（ａ）に示されたように、無アルカリガラス基板２１上に窒化シリコン膜２２と非結晶シリコン膜２３とをＣＶＤ（Chemical Vapor Deposition ）法を用いて順に成膜する。その後、非結晶シリコン膜２３中のＨ量を減らすために、Ｎ₂雰囲気中において摂氏５００度で１時間アニールを行う。
【０００４】
図６（ｂ）に示されたように、エキシマレーザを用いて非結晶シリコン膜２３を瞬時に溶融させ、多結晶シリコン膜２４を成長させる。
【０００５】
得られた多結晶シリコン膜２４をＣＤＥ法（Chemical Dry Etching）によってパターニングすることにより、図６（ｃ）に示されたように島状のｎ型ＴＦＴ用の多結晶シリコン膜２４ａと、島状のｐ型ＴＦＴ用の多結晶シリコン膜２４ｂとを形成する。
【０００６】
図６（ｄ）のように、ＣＶＤ法を用いて全面にゲート絶縁膜２６を堆積する。
続いてスパッタリングによって全面に金属膜を堆積し、図６（ｅ）に示されたようにＲＩＥ（reactive ion etching）法を用いて金属膜をパターニングし、ｎ型ＴＦＴのゲート電極２７ａとｐ型ＴＦＴのゲート電極２７ｂとを形成する。
【０００７】
図６（ｆ）に示されたように、ゲート電極２７ａ及び２７ｂをマスクとしてｎ型不純物であるリンを低濃度でイオン注入する。これにより、図６（ｇ）に示されたようにゲート電極に対して自己整合的に、ｎ型ＴＦＴのソース、ドレイン領域２４ａ２と、ｐ型ＴＦＴのソース、ドレイン領域２４ｂ２とを形成する。
【０００８】
次に、全面にレジストを塗布し、図７（ａ）に示されたようにＰＥＰ（Photo Engraving Process ）を経てｐ型ＴＦＴの上部全体、及びｎ型ＴＦＴのゲート電極２７ａよりわずかに大きい領域を覆うようにレジスト膜２８を形成する。このレジスト膜２８をマスクとして、リンを高濃度にイオン注入する。これにより、ｎ型ＴＦＴのソース、ドレイン領域として高濃度領域２４ａ２と低濃度領域２４ａ３とを有するＬＤＤ構造が得られる。
【０００９】
レジスト膜２８をアッシング法によって除去し、再度レジストを全面に塗布する。ＰＥＰによりパターニングを行い、図７（ｂ）に示されたようにｎ型ＴＦＴ領域上全体を被覆するレジスト膜２９を形成する。レジスト膜２９をマスクとしてボロンを高濃度にイオン注入し、ｐ型ＴＦＴのソース、ドレイン領域２４ｂ１にボロンを導入する。
【００１０】
レジスト膜２９を除去し、図７（ｃ）に示されたようにＣＶＤ法を用いて全面にシリコン酸化膜３０を堆積する。図７（ｄ）に示されたように、シリコン酸化膜３０にパターニングを行ってコンタクトホール３１を開口する。
【００１１】
図７（ｅ）のように、コンタクトホール３１に金属膜を埋め込むことにより、信号線３２を形成してＣＭＯＳトランジスタを得る。
【００１２】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置及びその製造方法には、それぞれの閾値電圧Ｖthを最適に設定することができないという問題があった。
【００１３】
一般に、多結晶シリコンを活性層に用いるＣＭＯＳトランジスタは、結晶粒界にドナー型のトラップを含む。このため、ＴＦＴの閾値電圧Ｖthは負側にシフトする。すなわち、ｎ側ＴＦＴはディプレッション型、Ｐ型ＴＦＴはエンハンスメント型になる。さらに、多結晶シリコン中のトラップは不均一で再現性に乏しく、閾値電圧が通常約２Ｖの広い範囲に跨がって変動する。
【００１４】
このような閾値電圧を有するトランジスタを用いてＣＭＯＳ型回路を構成しようとしても、ｎ型ＴＦＴとｐ型ＴＦＴの両者がオン状態になり、回路動作に支障をきたすことになる。
【００１５】
本発明は、上記事情に鑑みてなされたもので、所望の閾値電圧の設定が可能で回路動作が安定するＣＭＯＳ構成の半導体装置を提供することを目的とする。
【００１６】
【発明を解決するための手段】
本発明による半導体装置は、多結晶シリコン層を活性層とするｐ型及びｎ型薄膜トランジスタを含む半導体装置において、前記ｎ型薄膜トランジスタのチャネル領域がｐ型不純物のみを含み、前記ｐ型薄膜トランジスタのチャネル領域がｐ型不純物のみを含み、且つ前記ｐ型薄膜トランジスタのチャネル領域のｐ型不純物濃度よりも前記ｎ型薄膜トランジスタのチャネル領域のｐ型不純物濃度が高いことを特徴とする。
【００１７】
本発明による半導体装置は、多結晶シリコン層を活性層とするｐ型及びｎ型薄膜トランジスタを含む半導体装置において、前記ｎ型薄膜トランジスタのチャネル領域がｐ型不純物のみを含み、前記ｐ型薄膜トランジスタのチャネル領域がｐ型不純物及びｎ型不純物を含み、且つ前記ｎ型薄膜トランジスタのチャネル領域のｐ型不純物濃度と前記ｐ型薄膜トランジスタのチャネル領域のｐ型不純物濃度が同じであることを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明のー実施の形態について図面を参照して説明する。
【００２６】
本発明の第１の実施の形態による半導体装置の構成について、その縦断面を示す図４を用いて述べる。ガラス基板１上にｎ型ＴＦＴ及びｐ型ＴＦＴを含むＣＭＯＳ回路が形成されている。
【００２７】
ガラス基板１の表面上に、約３００ｎｍの膜厚のシリコン窒化膜ＳｉＮｘ２が形成されており、このシリコン窒化膜２上に膜厚が約５０ｎｍの多結晶シリコン膜から成る半導体膜４ａ及び４ｂが形成されている。半導体膜４ａはｎ型ＴＦＴの活性層、半導体膜４ｂはｐ型ＴＦＴの活性層に相当する。シリコン窒化膜２と半導体膜４ａ及び４ｂとを覆うように、約１００ｎｍの膜厚のシリコン酸化膜から成るゲート絶縁膜６が形成されている。
【００２８】
ゲート絶縁膜６の表面上において、半導体膜４ａにおけるｎ型チャネル領域４ａ１上に約２００ｎｍの膜厚のゲート電極７ａが形成され、半導体膜４ｂにおけるｐ型チャネル領域４ｂ１上に約２００ｎｍの膜厚のゲート電極７ｂが形成されている。半導体膜４ａのｎ型チャネル領域４ａ１の両側には、高濃度不純物領域４ａ２及び低濃度不純物領域４ａ３から成るＬＤＤ構造のソース、ドレイン領域が形成されている。半導体膜４ｂのｐ型チャネル領域４ｂ１の両側には、高濃度不純物領域４ｂ２から成るソース、ドレイン領域が形成されている。
【００２９】
さらに、ゲート絶縁膜６とゲート電極７ａ及び７ｂの表面上に、シリコン酸化膜から成る層間絶縁膜１０が形成されている。層間絶縁膜１０にはソース、ドレイン領域４ａ２、４ｂ２上にコンタクトホールが開口され、半導体膜が埋め込まれて配線層（信号線電極）１２が形成されている。
【００３０】
そして本実施の形態による半導体装置は、ｎ型ＴＦＴのチャネル領域４ａ１と、ｐ型ＴＦＴのチャネル領域４ｂ１とで不純物濃度が異なっている点に特徴がある。具体的には、ｎ型チャネル領域４ａ１にはボロンが約１．６Ｅ１２／ｃｍ²、ｐ型チャネル領域４ｂ１にはボロンが約１．８Ｅ１１／ｃｍ²の濃度で導入されており、ｎ型チャネル領域４ａ１の方がｐ型チャネル領域４ｂ１よりもｐ型不純物濃度が高い。
【００３１】
即ち、ｎ型ＴＦＴとｐ型ＴＦＴとでチャネル領域の不純物濃度が独立して設定されており、それぞれ最適な閾値電圧Ｖthを得ることができるので、回路動作が安定している。以下に、このような装置を製造する方法について述べる。
【００３２】
図１（ａ）に示されたように、ガラス基板１上にＣＶＤ法を用いてシリコン窒化膜２を約３００ｎｍの膜厚で成膜し、その表面上に非結晶シリコン膜３を約５０ｎｍの膜厚で成膜する。非結晶シリコン膜３に含まれる水素濃度を０．１ａｔｏｍ％以下まで低減するため、摂氏５００度で約１時間アニール処理を行う。
【００３３】
図１（ｂ）に示されたように、水素希釈を行ったＢ₂Ｈ₆を、イオンドーピング装置を用いて、例えば加速電圧が約１０ｋＶ、ドーズ量が８Ｅ１１／ｃｍ²の条件で１回目のボロンのイオン注入を行う。イオンドーピング装置内で表面吸着したＢ₂Ｈ₆等の不純物元素を除去するため、非結晶シリコン膜３の表面をＨＦ溶液で洗浄し、さらに純水でリンスする。
【００３４】
図１（ｃ）に示されたように、エキシマレーザアニール装置を用いてガラス基板１に短パルスのレーザ照射を行い結晶化させることによって、多結晶シリコン膜４を得る。この処理により、注入されたボロンが活性化され、ｐ型ＴＦＴのチャネル領域の閾値電圧Ｖthが決定される。
【００３５】
表面全体にレジストを塗布し、露光及び現象処理を行ない、ＴＦＴとなる領域に対応した部分にレジストが残るようにレジスト膜を形成する。このレジスト膜をマスクとして多結晶シリコン膜４にＣＤＥを行い、図１（ｄ）に示されたように島状の多結晶シリコン膜４ａ及び４ｂを形成する。
【００３６】
レジスト膜を除去し、再びレジストを塗布してｐ型ＴＦＴの多結晶シリコン膜４ｂを覆い、ｎ型ＴＦＴの部分を露出したレジスト膜５を形成する。
【００３７】
レジスト膜５をマスクとし、イオンドーピング装置を用いて加速電圧が約１０ｋＶ、ボロンのドーズ量が約８Ｅ１１／ｃｍ²で２回目のイオン注入を行う。
【００３８】
このように、本実施の形態ではチャネル領域へのイオン注入を２回行う点に特徴がある。先ず、ｐ型チャネル領域として所望の濃度が得られるように１回目のイオン注入をｎ型及びｐ型チャネル領域の両方に行う。さらに、１回目のイオン注入と合計した濃度がｎ型チャネルの所望の濃度となるように、２回目のイオン注入をｎ型チャネル領域にのみ行う。図２（ａ）のように、レジスト膜５を除去した後、図２（ｂ）のように熱酸化法を用いてシリコン酸化膜６を約１００ｎｍの膜厚で成膜する。
【００３９】
図２（ｃ）に示されたように、シリコン酸化膜６上にスパッタリングを行って金属膜としてモリブデンおよびタングステンの合金を約２５０ｎｍの膜厚で堆積する。レジストを全面に塗布し、ｎ型及びｐ型ＴＦＴのゲート電極の形状に対応したレジスト膜にパターニングを行う。このレジスト膜をマスクとして、金属膜にＲＩＥ（Reactive Ion Eching ）を行ってｎ型ＴＦＴのゲート電極７ａ及びｐ型ＴＦＴのゲート電極７ｂを得る。
【００４０】
図２（ｄ）に示されたように、ゲート電極７ａ及びゲート電極７ｂをマスクとし、ｎ型不純物として例えばリンをドーズ量３Ｅ１３／ｃｍ²、加速電圧８０ｋｅＶにてイオン注入を行う。これにより、ｎ型ＴＦＴの半導体膜４ａにおいてチャネル領域４ａ１の両側に低濃度不純物領域４ａ２が形成される。
【００４１】
全面にレジストを塗布し、図３（ａ）に示されたように、ｐ型ＴＦＴの全面を覆いかつｎ型ＴＦＴのゲート電極７ａを覆うようなレジスト膜８を形成する。ここで、ｎ型ＴＦＴのゲート電極を覆う部分は、ゲート電極７ａの幅よりも片側が約２μｍ広くなるように設定する。ＰＨ₃ガスを用い、レジスト膜８をマスクとしｎ型不純物としてリンを加速電圧１Ｅ１５／cm²、ドーズ量６５ｋｅＶでイオン注入する。この工程により、ｎ型ＴＦＴの半導体膜４ａには、チャネル領域４ａ１の両側に低濃度不純物領域４ａ３が存在し、さらにその外側には高濃度不純物領域４ａ２が形成されることになり、ＬＤＤ構造が得られる。高濃度不純物領域４ａ２とチャネル領域４ａ１との間の低濃度不純物領域４ａ３は、チャネル領域からドレイン、ソース領域への濃度勾配を下げて電界集中を緩和し、リーク電流の低減とＴＦＴの劣化を防ぐために形成される。
【００４２】
アッシング法を用いてレジスト膜８を除去した後、再度フォトレジストを全面に塗布する。図３（ｂ）に示されたように、ｎ型ＴＦＴを覆いｐ型ＴＦＴの部分が露出するようなレジスト膜９を形成し、このレジスト膜９をマスクとしてボロンをイオン注入する。このボロンのイオン注入ではＢ₂Ｈ₆ガスを使用し、ドーズ量は約２Ｅ１５／ｃｍ²、加速電圧は５０ｋｅＶとする。この後、レジスト膜９をアッシング法により除去する。
【００４３】
この後、例えばＮ₂雰囲気中において摂氏６００度で約１時間アニールを行う。これは、多結晶シリコン膜から成る半導体膜４ａ及び４ｂにイオン注入された不純物を活性化するためである。
【００４４】
プラズマＣＶＤ法を用いて、図３（ｃ）に示されたようにシリコン酸化膜から成る層間絶縁膜１０を例えば４００ｎｍの膜厚で堆積する。レジストを全面に塗布し、ｎ型ＴＦＴ及びｐ型ＴＦＴにおけるソース、ドレイン領域のコンタクト部分が除去されたレジスト膜を形成する。このレジスト膜をマスクとし、層間絶縁膜１０及びゲート絶縁膜６に例えば弗化アンモニウム溶液を用いてエッチングを行う。これにより、図３（ｄ）に示されたように、ｎ型及びｐ型ＴＦＴのソース、ドレイン領域上にコンタクトホール１３が開口される。この後、フォトレジストを剥離液にて除去する。
【００４５】
図３（ｅ）に示されたように、スパッタリングを行ってＭｏ、Ａ、Ｍｏを順に堆積する。膜厚はそれぞれＭｏは５０ｎｍ、Ａは４００ｎｍ、Ｍｏは５０ｎｍとする。この合金層に対してパターニングを行い、図３（ｅ）に示されたように配線層１２を形成する。
【００４６】
このようにして得られたＴＦＴの特性を従来の製造方法で作製したＴＦＴの特性と比較すると、図８に示されるようである。本実施の形態によるｎ型ＴＦＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄは実線Ｌ１に示されるようであり、従来のｎ型ＴＦＴの特性を示す破線Ｌ２よりも図中右側にシフトしている。同様に、本実施の形態によるｐ型ＴＦＴの特性は実線Ｌ１１に示されるようであって、従来のｐ型ＴＦＴの特性を示す破線Ｌ１２よりも図中左側にシフトしている。このように、本実施の形態によれば従来よりもｎ型ＴＦＴ及びｐ型ＴＦＴの閾値電圧が＋側にシフトする。
【００４７】
また、本実施の形態によればｎ型ＴＦＴとｐ型ＴＦＴとの閾値電圧Ｖthの間隔が広くなる。よって、膜厚や汚染不純物の量が変化して素子毎に閾値電圧Ｖthがばらついたとしても、ＴＦＴがデプレッション型となって常時オンしてしまうような事態が回避される。
【００４８】
次に、本発明の第２の実施の形態について説明する。上記第１の実施の形態では、１回目のｐ型不純物（ボロン）のイオン注入を、ｐ型ＴＦＴのチャネル領域４ｂ１において所望の不純物濃度が得られるようにドーズ量を設定してｎ型及びｐ型の半導体膜４ａ及び４ｂに行い、２回目のｐ型不純物のイオン注入を、ｎ型ＴＦＴのチャネル領域４ａ１において所望の不純物濃度が得られるようにドーズ量を設定してｎ型半導体膜４ａにのみ行う。
【００４９】
これに対し、第２の実施の形態では、１回目のｐ型不純物のイオン注入を、ｎ型ＴＦＴのチャネル領域４ａ１において所望の不純物濃度が得られるようにドーズ量を設定してｎ型及びｐ型の半導体膜４ａ及び４ｂに行い、２回目のｎ型不純物のイオン注入を、ｐ型ＴＦＴのチャネル領域４ｂ１において所望の不純物濃度が得られるようにドーズ量を設定してｐ型半導体膜４ａにのみ行う。他の工程は上記第１の実施の形態と同様であり説明を省略する。このような第２の実施の形態によれば、ｎ型及びｐ型ＴＦＴにおけるチャネル領域の不純物濃度を独立して設定することができるので、第１の実施の形態と同様の効果が得られる。
【００５０】
本発明の第３の実施の形態について、図５を用いて説明する。本実施の形態は、シリコン酸化膜を用いて多結晶シリコン膜の表面に付着した不純物を除去する点に特徴がある。
【００５１】
図５（ａ）に示されたように、ガラス基板１上にＣＶＤ法を用いてシリコン窒化膜２と非結晶シリコン膜３を順に成膜する。非結晶シリコン膜３に含まれる水素濃度を０．１ａｔｏｍ％以下まで低減するため、摂氏５００度で約１時間アニール処理を行う。
【００５２】
図５（ｂ）に示されたように、非結晶シリコン膜３の表面上に、約５ｎｍ程度の自然酸化膜８１、あるいはＣＶＤ法によりシリコン酸化膜８１を形成する。この後、非結晶シリコン膜３に対してＢ₂Ｈ₆の１回目のイオン注入を行う。非結晶シリコン膜３の表面をＨＦ溶液で洗浄することでシリコン酸化膜８１を剥離し、さらに純水でリンスする。これにより、イオンドーピング装置内で表面吸着したＢ₂Ｈ₆等の不純物元素をより確実に除去することができる。
【００５３】
図５（ｃ）に示されたように、エキシマレーザアニール装置を用いてガラス基板１に短パルスのレーザ照射を行い結晶化させて、多結晶シリコン膜４を得る。
【００５４】
表面全体にレジストを塗布し、露光及び現象処理を行ない、ＴＦＴの活性層に対応した部分にレジストが残るようにレジスト膜を形成する。このレジスト膜をマスクとして多結晶シリコン膜４にＣＤＥを行い、図５（ｄ）に示されたように島状の多結晶シリコン膜４ａ及び４ｂを形成する。
【００５５】
レジスト膜を除去し、表面全体に自然酸化膜８２、あるいはＣＶＤ法によりシリコン酸化膜８２を形成する。再びレジストを全面塗布し、ｐ型ＴＦＴの多結晶シリコン膜４ｂを覆い、ｎ型ＴＦＴの部分を露出したレジスト膜５を形成する。
【００５６】
レジスト膜５をマスクとし、ボロンの２回目のイオン注入を行う。レジスト膜５を除去し、さらにＨＦ溶液を用いてシリコン酸化膜８２を剥離して多結晶シリコン膜４ａ及び４ｂの表面を洗浄し、純水でリンスする。これにより、多結晶シリコン膜４ａ及び４ｂに表面吸着したＢ₂Ｈ₆等の不純物元素をより確実に除去することができる。以降の工程は上記第１の実施の形態と同様であり、説明を省略する。
【００５７】
本実施の形態によれば、多結晶シリコン膜から成るＴＦＴの活性層表面の不純物をより確実に除去することができる。さらに、上記第１の実施の形態と同様に、ｎ型及びｐ型ＴＦＴにおけるチャネル領域の不純物濃度を独立して設定することが可能である。
【００５８】
上述した実施の形態はー例であり、本発明を限定するものではない。例えば、各々の膜の材料や形成方法、不純物領域の不純物の種類やドーズ量、加速電圧は必要に応じて変えることができる。
【００５９】
【発明の効果】
本発明の半導体装置によれば、ｎ型ＴＦＴ、ｐ型ＴＦＴのそれぞれのチャネル領域の濃度が異なって設定されるので、それぞれのＴＦＴにおいて所望の閾値に設定することができ、回路特性を改善し安定した動作を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を工程別に示した縦断面図。
【図２】同第１の実施の形態による半導体装置の製造方法を工程別に示した縦断面図。
【図３】同第１の実施の形態による半導体装置の製造方法を工程別に示した縦断面図。
【図４】同半導体装置の構成を示した縦断面図。
【図５】本発明の第２の実施の形態による半導体装置の製造方法を工程別に示した縦断面図。
【図６】従来の半導体装置の製造方法を工程別に示した縦断面図。
【図７】同半導体装置の製造方法を工程別に示した縦断面図。
【図８】上記第１の実施の形態に従って作製した半導体装置と従来例の製造方法により作製した半導体装置の特性を比較したグラフ。
【符号の説明】
１ガラス基板
２窒化シリコン膜
３非結晶シリコン膜
４多結晶シリコン膜
４ａｎ型ＴＦＴ用半導体膜（多結晶シリコン膜）
４ｂｐ型ＴＦＴ用半導体膜（多結晶シリコン膜）
４ａ１、４ｂ１チャネル領域
４ａ２、４ｂ２高濃度不純物領域
４ａ３低濃度不純物領域
５、８、９レジスト膜
６ゲート絶縁膜（シリコン酸化膜）
７ａ、７ｂゲート電極
１０層間絶縁膜（シリコン酸化膜）
１２配線層
１３コンタクトホール

Claims

多結晶シリコン層を活性層とするｐ型及びｎ型薄膜トランジスタを含む半導体装置において、
前記ｎ型薄膜トランジスタのチャネル領域がｐ型不純物のみを含み、
前記ｐ型薄膜トランジスタのチャネル領域がｐ型不純物のみを含み、
且つ前記ｐ型薄膜トランジスタのチャネル領域のｐ型不純物濃度よりも前記ｎ型薄膜トランジスタのチャネル領域のｐ型不純物濃度が高いことを特徴とする半導体装置。
多結晶シリコン層を活性層とするｐ型及びｎ型薄膜トランジスタを含む半導体装置において、
前記ｎ型薄膜トランジスタのチャネル領域がｐ型不純物のみを含み、
前記ｐ型薄膜トランジスタのチャネル領域がｐ型不純物及びｎ型不純物を含み、
且つ前記ｎ型薄膜トランジスタのチャネル領域のｐ型不純物濃度と前記ｐ型薄膜トランジスタのチャネル領域のｐ型不純物濃度が同じであることを特徴とする半導体装置。