JPH08125190A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH08125190A JPH08125190A JP6263747A JP26374794A JPH08125190A JP H08125190 A JPH08125190 A JP H08125190A JP 6263747 A JP6263747 A JP 6263747A JP 26374794 A JP26374794 A JP 26374794A JP H08125190 A JPH08125190 A JP H08125190A
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000010409 thin film Substances 0.000 title claims description 23
- 230000001681 protective effect Effects 0.000 claims abstract description 164
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 117
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 103
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 102
- 239000004065 semiconductor Substances 0.000 claims abstract description 94
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000010408 film Substances 0.000 claims description 530
- 239000003870 refractory metal Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 31
- 238000002513 implantation Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 11
- 238000010030 laminating Methods 0.000 claims description 9
- 230000001154 acute effect Effects 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- -1 phosphorus ions Chemical class 0.000 abstract description 28
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 26
- 239000011574 phosphorus Substances 0.000 abstract description 26
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000011651 chromium Substances 0.000 description 73
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 52
- 239000000243 solution Substances 0.000 description 19
- 239000011521 glass Substances 0.000 description 17
- 230000008569 process Effects 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 14
- 229910017875 a-SiN Inorganic materials 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010306 acid treatment Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000007654 immersion Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/965—Shaped junction formation
Abstract
(57)【要約】
【目的】ダメージの少い安定したソース・ドレイン領域
の表面に定抵抗のシリサイド層を設け、且つシリサイド
層とチャネル領域の半導体膜との直接のコンタクトを防
ぎＴＦＴの性能を向上させる。 【構成】裏面露光によりゲート電極２に自己整合して形
成したフォトレジスト膜６をマスクとして保護絶縁膜５
を等方性エッチングし端面を傾斜させ、露光したｉ層４
の表面にＣｒシリサイド層８を形成する。次に、イオン
注入によりＣｒシリサイド層８および保護絶縁膜５の傾
斜面を透過したリンイオン１０でＣｒシリサイド層８の
チャネル領域側端部より内側にｎ+ 層１１を設けたソー
ス・ドレイン領域を形成する。
の表面に定抵抗のシリサイド層を設け、且つシリサイド
層とチャネル領域の半導体膜との直接のコンタクトを防
ぎＴＦＴの性能を向上させる。 【構成】裏面露光によりゲート電極２に自己整合して形
成したフォトレジスト膜６をマスクとして保護絶縁膜５
を等方性エッチングし端面を傾斜させ、露光したｉ層４
の表面にＣｒシリサイド層８を形成する。次に、イオン
注入によりＣｒシリサイド層８および保護絶縁膜５の傾
斜面を透過したリンイオン１０でＣｒシリサイド層８の
チャネル領域側端部より内側にｎ+ 層１１を設けたソー
ス・ドレイン領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタおよび
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】ガラス等の透明絶縁基板上にシリコン薄
膜を用い薄膜トランジスタ（以下ＴＦＴと記す）を形成
してスイッチング素子を構成する技術はアクティブマト
リスク型の液晶表示装置（以下ＬＣＤと記す）に広く用
いられ、ＬＣＤの大型化、画素の高微細化等の高性能化
のための研究開発が盛んに行なわれている。
膜を用い薄膜トランジスタ（以下ＴＦＴと記す）を形成
してスイッチング素子を構成する技術はアクティブマト
リスク型の液晶表示装置（以下ＬＣＤと記す）に広く用
いられ、ＬＣＤの大型化、画素の高微細化等の高性能化
のための研究開発が盛んに行なわれている。
【０００３】ＴＦＴの高性能化を実現させる一つの方法
として特開平３−４５６６号公報に記載されているよう
に自己整合的配置によりフォトリソグラフィ工程の目合
わせの負担を軽減してＴＦＴの短チャネル化を行う方法
が知られている。
として特開平３−４５６６号公報に記載されているよう
に自己整合的配置によりフォトリソグラフィ工程の目合
わせの負担を軽減してＴＦＴの短チャネル化を行う方法
が知られている。
【０００４】図１０（ａ）〜（ｆ）は従来の第１の薄膜
トランジスタの製造方法を説明するための工程順に示し
た断面図である。
トランジスタの製造方法を説明するための工程順に示し
た断面図である。
【０００５】まず、図１０（ａ）に示すように、ガラス
基板１上にクロム膜（Ｃｒ膜）からなるゲート電極２を
選択的に形成し、ゲート電極２を含む表面に非晶質窒化
珪素膜（以下ａ−ＳｉＮ膜と記す）からなるゲート絶縁
膜３、ｉ型非晶質珪素膜（以下ａ−Ｓｉ膜と記す）から
なるｉ型半導体膜（以下ｉ層と記す）４、エッチング速
度が遅いａ−ＳｉＮ膜からなる保護絶縁膜５ａ、保護絶
縁膜５ａよりもエッチング速度が速いａ−ＳｉＮ膜から
なる保護絶縁膜５ｂをプラズマＣＶＤ法により順次積層
して形成する。このとき、下層の保護絶縁膜５ａの膜厚
は後で行うイオン注入工程での不純物イオンの注入飛程
よりも小さくする。一方、上層の保護絶縁膜５ｂの膜厚
は不純物イオンの注入飛程よりも十分大きくする。次
に、保護絶縁膜５ｂの上にポジ型のフォトレジスト膜６
をスピン塗布する。
基板１上にクロム膜（Ｃｒ膜）からなるゲート電極２を
選択的に形成し、ゲート電極２を含む表面に非晶質窒化
珪素膜（以下ａ−ＳｉＮ膜と記す）からなるゲート絶縁
膜３、ｉ型非晶質珪素膜（以下ａ−Ｓｉ膜と記す）から
なるｉ型半導体膜（以下ｉ層と記す）４、エッチング速
度が遅いａ−ＳｉＮ膜からなる保護絶縁膜５ａ、保護絶
縁膜５ａよりもエッチング速度が速いａ−ＳｉＮ膜から
なる保護絶縁膜５ｂをプラズマＣＶＤ法により順次積層
して形成する。このとき、下層の保護絶縁膜５ａの膜厚
は後で行うイオン注入工程での不純物イオンの注入飛程
よりも小さくする。一方、上層の保護絶縁膜５ｂの膜厚
は不純物イオンの注入飛程よりも十分大きくする。次
に、保護絶縁膜５ｂの上にポジ型のフォトレジスト膜６
をスピン塗布する。
【０００６】次に、図１０（ｂ）に示すように、ゲート
電極２をフォトマスクとして用いガラス基板２の裏面か
らの露光によりフォトレジスト膜６をゲート電極２に対
して自己整合的にパターニングする。
電極２をフォトマスクとして用いガラス基板２の裏面か
らの露光によりフォトレジスト膜６をゲート電極２に対
して自己整合的にパターニングする。
【０００７】次に、図１０（ｃ）に示すように、フォト
レジスト膜６をマスクとして用い保護絶縁膜５ａ，５ｂ
を順次ドライエッチングしてパターニングする。
レジスト膜６をマスクとして用い保護絶縁膜５ａ，５ｂ
を順次ドライエッチングしてパターニングする。
【０００８】次に、図１０（ｄ）に示すように、フォト
レジスト膜６を残したまま保護絶縁膜５ａ，５ｂのエッ
チング速度の差を利用して、ウェットエッチングにより
上層の保護絶縁膜５ｂのパターン幅を下層の保護絶縁膜
５ａのパターン幅よりも狭くする。
レジスト膜６を残したまま保護絶縁膜５ａ，５ｂのエッ
チング速度の差を利用して、ウェットエッチングにより
上層の保護絶縁膜５ｂのパターン幅を下層の保護絶縁膜
５ａのパターン幅よりも狭くする。
【０００９】次に、図１０（ｅ）に示すように、フォト
レジスト膜６を除去した後イオン注入法により保護絶縁
膜５ａ，５ｂをマスクとしてリンイオン１０をｉ層４中
にイオン注入し、上層保護絶縁膜５ｂが存在しない部分
の下層保護絶縁膜５ａの下部のｉ層４中にｎ+ 層１１に
よるソース・ドレンイン領域を形成する。
レジスト膜６を除去した後イオン注入法により保護絶縁
膜５ａ，５ｂをマスクとしてリンイオン１０をｉ層４中
にイオン注入し、上層保護絶縁膜５ｂが存在しない部分
の下層保護絶縁膜５ａの下部のｉ層４中にｎ+ 層１１に
よるソース・ドレンイン領域を形成する。
【００１０】次に、図１０（ｆ）に示すように、ｎ+ 層
１１上に形成された自然酸化膜を希弗酸溶液により除去
した後、速やかにｎ+ 層１１上にスパッタリング法によ
りＣｒ膜を成膜し、ｎ+ 層１１とＣｒ膜との界面に両者
の反応を利用したＣｒシリサイド層８を形成する。次
に、未反応のＣｒ膜を選択的にエッチングしてＣｒ膜か
らなるソース・ドレイン電極９を形成する。
１１上に形成された自然酸化膜を希弗酸溶液により除去
した後、速やかにｎ+ 層１１上にスパッタリング法によ
りＣｒ膜を成膜し、ｎ+ 層１１とＣｒ膜との界面に両者
の反応を利用したＣｒシリサイド層８を形成する。次
に、未反応のＣｒ膜を選択的にエッチングしてＣｒ膜か
らなるソース・ドレイン電極９を形成する。
【００１１】以上の工程により、Ｃｒシリサイド層８は
ｎ+ 層１１中に埋め込まれた様な形となり、Ｃｒシリサ
イド層８とチャネル領域のｉ層４とが直接コンタクトす
ることで生ずるホールブロッキング特性の低下が抑制さ
れる。
ｎ+ 層１１中に埋め込まれた様な形となり、Ｃｒシリサ
イド層８とチャネル領域のｉ層４とが直接コンタクトす
ることで生ずるホールブロッキング特性の低下が抑制さ
れる。
【００１２】しかしながら、この従来例では保護絶縁膜
５ａ，５ｂのドライエッチング時にｉ層４の表面にドラ
イエッチングダメージによる大量の欠陥が発生し、さら
にイオン注入後のｉ層４表面すなわちｎ+ 層１１表面に
もイオン注入ダメージによる大量の欠陥が発生して、大
気中では非常に短期間のうちに自然酸化膜をその表面上
に形成し、これがｎ+ 層１１とＣｒ膜との反応を抑制す
るバリア層として働き、Ｃｒシリサイド層８が全く形成
されないかあるいは高抵抗化してしまうと言った問題を
生じさせていた。これは、結果的にＴＦＴのオン電流を
著しく低下させてしまうことになるため、Ｃｒ膜成膜前
には希弗酸溶液による自然酸化膜の除去と同時に水素原
子によるｉ層表面の安定化が必要不可欠であった。
５ａ，５ｂのドライエッチング時にｉ層４の表面にドラ
イエッチングダメージによる大量の欠陥が発生し、さら
にイオン注入後のｉ層４表面すなわちｎ+ 層１１表面に
もイオン注入ダメージによる大量の欠陥が発生して、大
気中では非常に短期間のうちに自然酸化膜をその表面上
に形成し、これがｎ+ 層１１とＣｒ膜との反応を抑制す
るバリア層として働き、Ｃｒシリサイド層８が全く形成
されないかあるいは高抵抗化してしまうと言った問題を
生じさせていた。これは、結果的にＴＦＴのオン電流を
著しく低下させてしまうことになるため、Ｃｒ膜成膜前
には希弗酸溶液による自然酸化膜の除去と同時に水素原
子によるｉ層表面の安定化が必要不可欠であった。
【００１３】しかし、この従来例ではｎ+ 層１１表面の
ダメージが非常に大きいため、弗酸処理後も短時間で自
然酸化膜が再形成してしまい、弗酸処理後速やかにＣｒ
膜を成膜しなければならないと言ったプロセス上の制約
があった。さらに、イオン注入時にマスクとして用いた
保護絶縁膜５ａ，５ｂがイオン注入ダメージを受けてエ
ッチングされ易くなり、上述の弗酸処理時に保護絶縁膜
５ａ，５ｂのパターンがｎ+ 層１１よりもチャネル領域
側へ縮小し、後で行うＣｒシリサイド層８形成工程でＣ
ｒシリサイド層８がチャネル領域のｉ層４と直接コンタ
クトしてしまう場合が頻繁に生じると言った問題もあっ
た。これは、ＴＦＴのオフ電流を著しく増加させ、スイ
ッチング素子であるＴＦＴのオン・オフ電流比特性を損
なう結果となる。また、ドライエッチングによる保護絶
縁膜５ａ，５ｂのパターニング工程が介在するため、下
地ｉ層４のオーバードライエッチングが避けられず、ｉ
層４を薄くできないというプロセス上の欠点があった。
ダメージが非常に大きいため、弗酸処理後も短時間で自
然酸化膜が再形成してしまい、弗酸処理後速やかにＣｒ
膜を成膜しなければならないと言ったプロセス上の制約
があった。さらに、イオン注入時にマスクとして用いた
保護絶縁膜５ａ，５ｂがイオン注入ダメージを受けてエ
ッチングされ易くなり、上述の弗酸処理時に保護絶縁膜
５ａ，５ｂのパターンがｎ+ 層１１よりもチャネル領域
側へ縮小し、後で行うＣｒシリサイド層８形成工程でＣ
ｒシリサイド層８がチャネル領域のｉ層４と直接コンタ
クトしてしまう場合が頻繁に生じると言った問題もあっ
た。これは、ＴＦＴのオフ電流を著しく増加させ、スイ
ッチング素子であるＴＦＴのオン・オフ電流比特性を損
なう結果となる。また、ドライエッチングによる保護絶
縁膜５ａ，５ｂのパターニング工程が介在するため、下
地ｉ層４のオーバードライエッチングが避けられず、ｉ
層４を薄くできないというプロセス上の欠点があった。
【００１４】これらは全て、プロセスの再現性や信頼性
を低下させる原因となり、さらにはそのプロセスマージ
ンを低下させる要因となっていた。したがって、より安
定に良好なＴＦＴを供給するための技術を新たに発明す
る必要があった。
を低下させる原因となり、さらにはそのプロセスマージ
ンを低下させる要因となっていた。したがって、より安
定に良好なＴＦＴを供給するための技術を新たに発明す
る必要があった。
【００１５】そこで、前述の従来技術を改善した方法が
特開平５−２１１１６６号公報に記載されている。
特開平５−２１１１６６号公報に記載されている。
【００１６】図１１（ａ）〜（ｅ）は従来の第２の薄膜
トランジスタの製造方法を説明するための工程順に示し
た断面図である。
トランジスタの製造方法を説明するための工程順に示し
た断面図である。
【００１７】まず、図１１（ａ）に示すように、ガラス
基板１上にＣｒ膜からなるゲート電極２を選択的に形成
し、ゲート電極２を含む表面にゲート絶縁膜３、ｉ層
４、弗酸に対する耐性の低い第１の保護絶縁膜１４をプ
ラズマＣＶＤ法により順次積層して形成する。このと
き、第１の保護絶縁膜１４の膜厚は後で行うイオン注入
工程での不純物イオンの注入飛程よりも十分大きくす
る。次に、第１の保護絶縁膜１４上にポジ型のフォトレ
ジスト膜６をスピン塗布し、ゲート電極２をフォトマス
クとして用いガラス基板１の裏面から露光してパターニ
ングし、第１の保護絶縁膜１４上にゲート電極２に位置
整合したパターンを形成する。このとき、裏面露光時間
及び現像時間を調整することによりフォトレジスト膜６
のパターン幅をゲート電極２のパターン幅よりも狭くす
る。
基板１上にＣｒ膜からなるゲート電極２を選択的に形成
し、ゲート電極２を含む表面にゲート絶縁膜３、ｉ層
４、弗酸に対する耐性の低い第１の保護絶縁膜１４をプ
ラズマＣＶＤ法により順次積層して形成する。このと
き、第１の保護絶縁膜１４の膜厚は後で行うイオン注入
工程での不純物イオンの注入飛程よりも十分大きくす
る。次に、第１の保護絶縁膜１４上にポジ型のフォトレ
ジスト膜６をスピン塗布し、ゲート電極２をフォトマス
クとして用いガラス基板１の裏面から露光してパターニ
ングし、第１の保護絶縁膜１４上にゲート電極２に位置
整合したパターンを形成する。このとき、裏面露光時間
及び現像時間を調整することによりフォトレジスト膜６
のパターン幅をゲート電極２のパターン幅よりも狭くす
る。
【００１８】次に、図１１（ｂ）に示すように、フォト
レジスト膜６をマスクとして用いウェットエッチングに
より第１の保護絶縁膜１４をパターニングする。
レジスト膜６をマスクとして用いウェットエッチングに
より第１の保護絶縁膜１４をパターニングする。
【００１９】次に、図１１（ｃ）に示すように、フォト
レジスト膜６を除去した後、第１の保護絶縁膜１４をマ
スクに用いイオン注入法によりリンイオン１０をｉ層４
にイオン注入し、ｎ+ 層１１によるソース・ドレイン領
域を形成する。
レジスト膜６を除去した後、第１の保護絶縁膜１４をマ
スクに用いイオン注入法によりリンイオン１０をｉ層４
にイオン注入し、ｎ+ 層１１によるソース・ドレイン領
域を形成する。
【００２０】次に、図１１（ｄ）に示すように、イオン
注入のマスクとして用いた第１の保護絶縁膜１４を弗酸
溶液により素早く除去した後、再度新たにプラズマＣＶ
Ｄ法によりｎ+ 層１１を含む表面に弗酸に対する耐性の
高い第２の保護絶縁膜１５を成膜して、第２の保護絶縁
膜１５の上にポジ型のフォトレジスト膜１６をスピン塗
布し、ゲート電極２をマスクとして裏面露光工程により
第２の保護絶縁膜１５上のフォトレジスト膜１６をゲー
ト電極２に対して自己整合的にパターニングする。ここ
では、裏面露光時間及び現像時間を調整することにより
フォトレジスト膜１６のパターン幅をゲート電極２のパ
ターン幅に対し同程度になるようにする。次に、フォト
レジスト膜１６をマスクとして用いドライエッチングに
より第２の保護絶縁膜１５をパターニングする。
注入のマスクとして用いた第１の保護絶縁膜１４を弗酸
溶液により素早く除去した後、再度新たにプラズマＣＶ
Ｄ法によりｎ+ 層１１を含む表面に弗酸に対する耐性の
高い第２の保護絶縁膜１５を成膜して、第２の保護絶縁
膜１５の上にポジ型のフォトレジスト膜１６をスピン塗
布し、ゲート電極２をマスクとして裏面露光工程により
第２の保護絶縁膜１５上のフォトレジスト膜１６をゲー
ト電極２に対して自己整合的にパターニングする。ここ
では、裏面露光時間及び現像時間を調整することにより
フォトレジスト膜１６のパターン幅をゲート電極２のパ
ターン幅に対し同程度になるようにする。次に、フォト
レジスト膜１６をマスクとして用いドライエッチングに
より第２の保護絶縁膜１５をパターニングする。
【００２１】次に、図１１（ｅ）に示すように、フォト
レジスト膜１６を除去した後ｎ+ 層１１上に形成された
自然酸化膜を希弗酸溶液により除去して速やかにスパッ
タリング法によりＣｒ膜を成膜し、ｉ層４とＣｒ膜との
界面に両者の反応を利用したＣｒシリサイド層８を形成
する。次に、未反応のＣｒ膜を選択的にエッチングして
Ｃｒ膜からなるソース・ドレイン電極９を形成する。
レジスト膜１６を除去した後ｎ+ 層１１上に形成された
自然酸化膜を希弗酸溶液により除去して速やかにスパッ
タリング法によりＣｒ膜を成膜し、ｉ層４とＣｒ膜との
界面に両者の反応を利用したＣｒシリサイド層８を形成
する。次に、未反応のＣｒ膜を選択的にエッチングして
Ｃｒ膜からなるソース・ドレイン電極９を形成する。
【００２２】以上の従来例では、イオン注入時に用いる
第１の保護絶縁膜１４とＣｒシリサイド層８を形成する
ための第２の保護絶縁膜１５とを分けて用い、それぞれ
の保護絶縁膜１４，１５のパターン幅の差を利用するこ
とによりｎ+ 層１１の端部とＣｒシリサイド層８の端部
とを分離形成することができる。
第１の保護絶縁膜１４とＣｒシリサイド層８を形成する
ための第２の保護絶縁膜１５とを分けて用い、それぞれ
の保護絶縁膜１４，１５のパターン幅の差を利用するこ
とによりｎ+ 層１１の端部とＣｒシリサイド層８の端部
とを分離形成することができる。
【００２３】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタでは、保護絶縁膜１４，１５の成膜工程及びその
パターニングに関わる裏面露光工程が２回に及び、工程
数が増加するという問題がある。また、第１の保護絶縁
膜１４のパターン幅を狭くする必要から、チャネル長が
４μｍ以下となるような短チャネルＴＦＴを製造しよう
とした場合、そのプロセスマージンが小さく、素子の小
型化をにらんだ製造方法としては問題があった。さら
に、第１の保護絶縁膜１４を一度除去し、再度新たに第
２の保護絶縁膜１５を成膜すると言う工程のため、必然
的にｉ層４と保護絶縁膜１４，１５の界面にあたるｉ層
４表面が大気、そして成膜中のプラズマに晒されるた
め、その界面特性が低下しやすく、ＴＦＴ特性を低下さ
せる要因となっていた。その上、イオン注入及びドライ
エッチング後にＣｒシリサイド層８を形成するため、自
然酸化膜の非常に形成され易いｎ+ 層１１表面にＣｒシ
リサイド層８を形成しなければならず、低抵抗で良好な
Ｃｒシリサイド層８を定常的に形成しずらいという問題
が依然残されていた。また、ドライエッチングによる保
護絶縁膜１４，１５のパターニング工程が介在するた
め、ｉ層４を薄くできないと言う課題が依然解決されな
いでいた。
ジスタでは、保護絶縁膜１４，１５の成膜工程及びその
パターニングに関わる裏面露光工程が２回に及び、工程
数が増加するという問題がある。また、第１の保護絶縁
膜１４のパターン幅を狭くする必要から、チャネル長が
４μｍ以下となるような短チャネルＴＦＴを製造しよう
とした場合、そのプロセスマージンが小さく、素子の小
型化をにらんだ製造方法としては問題があった。さら
に、第１の保護絶縁膜１４を一度除去し、再度新たに第
２の保護絶縁膜１５を成膜すると言う工程のため、必然
的にｉ層４と保護絶縁膜１４，１５の界面にあたるｉ層
４表面が大気、そして成膜中のプラズマに晒されるた
め、その界面特性が低下しやすく、ＴＦＴ特性を低下さ
せる要因となっていた。その上、イオン注入及びドライ
エッチング後にＣｒシリサイド層８を形成するため、自
然酸化膜の非常に形成され易いｎ+ 層１１表面にＣｒシ
リサイド層８を形成しなければならず、低抵抗で良好な
Ｃｒシリサイド層８を定常的に形成しずらいという問題
が依然残されていた。また、ドライエッチングによる保
護絶縁膜１４，１５のパターニング工程が介在するた
め、ｉ層４を薄くできないと言う課題が依然解決されな
いでいた。
【００２４】本発明の目的は、ダメージの少い安定した
ｉ層の表面に低抵抗のシリサイド層を形成し、且つシリ
サイド層とｉ層との直接コンタクトを防止してＴＦＴの
性能を向上させた薄膜トランジスタおよびその製造方法
を提供することにある。
ｉ層の表面に低抵抗のシリサイド層を形成し、且つシリ
サイド層とｉ層との直接コンタクトを防止してＴＦＴの
性能を向上させた薄膜トランジスタおよびその製造方法
を提供することにある。
【００２５】
【課題を解決するための手段】本発明の薄膜トランジス
タは、透明絶縁基板上に形成した遮光性のゲート電極
と、前記ゲート電極を含む前記透明絶縁基板上に順次積
層して形成したゲート絶縁膜および半導体膜と、前記ゲ
ート電極に位置整合して前記半導体膜上に形成し膜厚が
価電子制御可能な不純物イオンの注入飛程よりも大きく
且つ端面が前記半導体膜に鋭角で接する傾斜面を有する
保護絶縁膜と、前記保護絶縁膜以外の前記半導体膜の表
面に形成した高融点金属シリサイド層と、前記半導体膜
のチャネル領域から外側に離れた前記高融点金属シリサ
イド層上に前記高融点金属シリサイド層と一体化して形
成した高融点金属膜からなるソース・ドレイン電極と、
前記チャネル側の前記高融点金属シリサイド層の端部よ
りも内側の前記保護絶縁膜の傾斜面の下部を含む前記半
導体層に不純物をドープして形成したソース・ドレイン
領域を有する。
タは、透明絶縁基板上に形成した遮光性のゲート電極
と、前記ゲート電極を含む前記透明絶縁基板上に順次積
層して形成したゲート絶縁膜および半導体膜と、前記ゲ
ート電極に位置整合して前記半導体膜上に形成し膜厚が
価電子制御可能な不純物イオンの注入飛程よりも大きく
且つ端面が前記半導体膜に鋭角で接する傾斜面を有する
保護絶縁膜と、前記保護絶縁膜以外の前記半導体膜の表
面に形成した高融点金属シリサイド層と、前記半導体膜
のチャネル領域から外側に離れた前記高融点金属シリサ
イド層上に前記高融点金属シリサイド層と一体化して形
成した高融点金属膜からなるソース・ドレイン電極と、
前記チャネル側の前記高融点金属シリサイド層の端部よ
りも内側の前記保護絶縁膜の傾斜面の下部を含む前記半
導体層に不純物をドープして形成したソース・ドレイン
領域を有する。
【００２６】本発明の薄膜トランジスタの第１の製造方
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜および膜厚が価電子制御可能な不純物イオ
ンの注入飛程よりも大きい保護絶縁膜を順次積層して形
成する工程と、前記保護絶縁膜上にポジ型のフォトレジ
スト膜を形成した後前記ゲート電極をマスクとして前記
フォトレジスト膜を前記透明絶縁基板の裏面から露光し
てパターニングする工程と、前記フォトレジスト膜をマ
スクとして前記保護絶縁膜を等方性エッチングし前記ゲ
ート電極に位置整合し且つ端面が前記半導体膜の上面と
鋭角で接するパターンを形成する工程と、露出された前
記半導体膜の表面に形成された自然酸化膜を除去した後
前記保護絶縁膜を含む前記半導体膜上に高融点金属膜を
堆積して前記半導体膜と前記高融点金属膜との界面に前
記半導体膜と前記高融点金属膜との反応による高融点金
属シリサイド層を形成する工程と、未反応の前記高融点
金属膜を選択的にエッチングしてチャネル領域側の前記
高融点金属シリサイド層端部から外側に離れた前記高融
点金属シリサイド層上にソース・ドレイン電極を形成す
る工程と、前記保護絶縁膜をマスクとして前記半導体膜
に不純物をイオン注入し前記高融点金属シリサイド層の
前記チャネル領域側の端部より内側の前記保護絶縁膜の
傾斜部の下部を含む領域にｎ型又はｐ型の半導体層から
なるソース・ドレイン領域を形成する工程とを含んで構
成される。
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜および膜厚が価電子制御可能な不純物イオ
ンの注入飛程よりも大きい保護絶縁膜を順次積層して形
成する工程と、前記保護絶縁膜上にポジ型のフォトレジ
スト膜を形成した後前記ゲート電極をマスクとして前記
フォトレジスト膜を前記透明絶縁基板の裏面から露光し
てパターニングする工程と、前記フォトレジスト膜をマ
スクとして前記保護絶縁膜を等方性エッチングし前記ゲ
ート電極に位置整合し且つ端面が前記半導体膜の上面と
鋭角で接するパターンを形成する工程と、露出された前
記半導体膜の表面に形成された自然酸化膜を除去した後
前記保護絶縁膜を含む前記半導体膜上に高融点金属膜を
堆積して前記半導体膜と前記高融点金属膜との界面に前
記半導体膜と前記高融点金属膜との反応による高融点金
属シリサイド層を形成する工程と、未反応の前記高融点
金属膜を選択的にエッチングしてチャネル領域側の前記
高融点金属シリサイド層端部から外側に離れた前記高融
点金属シリサイド層上にソース・ドレイン電極を形成す
る工程と、前記保護絶縁膜をマスクとして前記半導体膜
に不純物をイオン注入し前記高融点金属シリサイド層の
前記チャネル領域側の端部より内側の前記保護絶縁膜の
傾斜部の下部を含む領域にｎ型又はｐ型の半導体層から
なるソース・ドレイン領域を形成する工程とを含んで構
成される。
【００２７】本発明の薄膜トランジスタの第２の製造方
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜，膜厚が価電子制御可能な不純物イオンの
注入飛程より小さい第１の保護絶縁膜および前記第１の
保護絶縁膜を含む膜厚が前記注入飛程よりも大きく且つ
前記第１の保護絶縁膜よりもエッチング速度の大きい第
２の保護絶縁膜を順次積層して形成する工程と、前記第
２の保護絶縁膜上にポジ型のフォトレジスト膜を形成し
た後前記ゲート電極をマスクとして前記フォレジスト膜
を前記透明絶縁基板の裏面から露光してパターニングす
る工程と、前記フォトレジスト膜をマスクとして前記第
２および第１の保護絶縁膜を順次等方性エッチングして
前記ゲート電極に位置整合し且つ幅が下層から上層へと
順次狭くなる多層保護絶縁膜を形成する工程と、露光さ
れた前記半導体膜の表面に形成された自然酸化膜を除去
した後前記多層保護絶縁膜を含む前記半導体膜上に高融
点金属膜を堆積して前記半導体膜と前記高融点金属膜と
の界面に前記半導体膜と前記高融点金属膜との反応によ
る高融点金属シリサイド層を形成する工程と、未反応の
前記高融点金属膜を選択的にエッチングしてチャネル領
域側の前記高融点金属シリサイド層端部から外側に離れ
た前記高融点金属シリサイド層上にソース・ドレイン電
極を形成する工程と、前記多層保護絶縁膜をマスクとし
て前記半導体膜に不純物をイオン注入し前記高融点金属
シリサイド層の前記チャネル領域側の端部より内側の前
記第１の保護絶縁膜の下部を含む領域にｎ型又はｐ型の
半導体層からなるソース・ドレイン領域を形成する工程
とを含んで構成される。
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜，膜厚が価電子制御可能な不純物イオンの
注入飛程より小さい第１の保護絶縁膜および前記第１の
保護絶縁膜を含む膜厚が前記注入飛程よりも大きく且つ
前記第１の保護絶縁膜よりもエッチング速度の大きい第
２の保護絶縁膜を順次積層して形成する工程と、前記第
２の保護絶縁膜上にポジ型のフォトレジスト膜を形成し
た後前記ゲート電極をマスクとして前記フォレジスト膜
を前記透明絶縁基板の裏面から露光してパターニングす
る工程と、前記フォトレジスト膜をマスクとして前記第
２および第１の保護絶縁膜を順次等方性エッチングして
前記ゲート電極に位置整合し且つ幅が下層から上層へと
順次狭くなる多層保護絶縁膜を形成する工程と、露光さ
れた前記半導体膜の表面に形成された自然酸化膜を除去
した後前記多層保護絶縁膜を含む前記半導体膜上に高融
点金属膜を堆積して前記半導体膜と前記高融点金属膜と
の界面に前記半導体膜と前記高融点金属膜との反応によ
る高融点金属シリサイド層を形成する工程と、未反応の
前記高融点金属膜を選択的にエッチングしてチャネル領
域側の前記高融点金属シリサイド層端部から外側に離れ
た前記高融点金属シリサイド層上にソース・ドレイン電
極を形成する工程と、前記多層保護絶縁膜をマスクとし
て前記半導体膜に不純物をイオン注入し前記高融点金属
シリサイド層の前記チャネル領域側の端部より内側の前
記第１の保護絶縁膜の下部を含む領域にｎ型又はｐ型の
半導体層からなるソース・ドレイン領域を形成する工程
とを含んで構成される。
【００２８】本発明の薄膜トランジスタの第３の製造方
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜および膜厚が価電子制御可能な不純物イオ
ンの注入飛程よりも大きいポジ型のフォトレジスト膜を
順次積層して形成する工程と、前記ゲート電極をマスク
として前記フォレジスト膜を前記透明絶縁基板の裏面か
ら露光して現像し前記ゲート電極に位置整合し且つ端面
が前記半導体膜と鋭角で接する傾斜面を有するパターン
を形成する工程と、露出された前記半導体膜の表面に形
成された自然酸化膜を除去した後前記フォトレジスト膜
を含む前記半導体膜上に高融点金属膜を堆積して前記半
導体膜と前記高融点金属膜との界面に前記半導体膜と前
記高融点金属膜との反応による高融点金属シリサイド層
を形成する工程と、未反応の前記高融点金属膜を選択的
にエッチングしてチャネル領域側の前記高融点金属シリ
サイド層端部から外側に離れた前記高融点金属シリサイ
ド層上にソース・ドレイン電極を形成する工程と、前記
フォトレジスト膜をマスクとして前記半導体膜に不純物
をイオン注入し前記高融点金属シリサイド層の前記チャ
ネル領域側の端部より内側の前記フォトレジスト膜の傾
斜部の下部を含む領域にｎ又はｐ型の半導体層からなる
ソース・ドレイン領域を形成する工程とを含んで構成さ
れる。
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜および膜厚が価電子制御可能な不純物イオ
ンの注入飛程よりも大きいポジ型のフォトレジスト膜を
順次積層して形成する工程と、前記ゲート電極をマスク
として前記フォレジスト膜を前記透明絶縁基板の裏面か
ら露光して現像し前記ゲート電極に位置整合し且つ端面
が前記半導体膜と鋭角で接する傾斜面を有するパターン
を形成する工程と、露出された前記半導体膜の表面に形
成された自然酸化膜を除去した後前記フォトレジスト膜
を含む前記半導体膜上に高融点金属膜を堆積して前記半
導体膜と前記高融点金属膜との界面に前記半導体膜と前
記高融点金属膜との反応による高融点金属シリサイド層
を形成する工程と、未反応の前記高融点金属膜を選択的
にエッチングしてチャネル領域側の前記高融点金属シリ
サイド層端部から外側に離れた前記高融点金属シリサイ
ド層上にソース・ドレイン電極を形成する工程と、前記
フォトレジスト膜をマスクとして前記半導体膜に不純物
をイオン注入し前記高融点金属シリサイド層の前記チャ
ネル領域側の端部より内側の前記フォトレジスト膜の傾
斜部の下部を含む領域にｎ又はｐ型の半導体層からなる
ソース・ドレイン領域を形成する工程とを含んで構成さ
れる。
【００２９】本発明の薄膜トランジスタの第４の製造方
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体および膜厚が価電子制御可能な不純物イオン
の注入飛程よりも小さい保護絶縁膜を順次積層して形成
する工程と、前記保護絶縁膜上にボジ型の第１のフォト
レジスト膜を形成した後前記ゲート電極をマスクとして
前記第１のフォトレジスト膜を前記透明絶縁基板の裏面
から露光してパターニングする工程と、前記第１のフォ
トレジスト膜をマスクとして前記保護絶縁膜を等方性エ
ッチングし前記ゲート電極に位置整合するパターンを形
成する工程と、前記第１のフォトレジスト膜を除去した
後露出された前記半導体膜の表面に形成された自然酸化
膜を除去し前記保護絶縁膜を含む前記半導体膜上に高融
点金属膜を堆積して前記半導体膜と前記高融点金属膜と
の界面に前記半導体膜と前記高融点金属膜との反応によ
る高融点金属シリサイド層を形成する工程と、未反応の
前記高融点金属膜を選択的にエッチングしてチャネル領
域側の前記高融点金属シリサイド層端部から外側に離れ
た前記高融点金属シリサイド層上にソース・ドレイン電
極を形成する工程と、前記保護絶縁膜を含む表面に膜厚
が価電子制御可能な不純物イオンの注入飛程よりも大き
いポジ型の第２のフォトレジスト膜を形成した後前記ゲ
ート電極をマスクとして前記第２のフォトレジスト膜を
前記透明絶縁基板の裏面から露光してパターニングし前
記保護絶縁膜上に前記保護絶縁膜の幅よりも狭いパター
ンを形成する工程と、前記第２のフォトレジスト膜をマ
スクとして前記半導体膜に不純物をイオン注入し前記高
融点金属シリサイド層の前記チャネル領域側の端部より
内側の前記保護絶縁膜の下部を含む領域にｎ型又はｐ型
の半導体層からなるソース・ドレイン領域を形成する工
程とを含んで構成される。
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体および膜厚が価電子制御可能な不純物イオン
の注入飛程よりも小さい保護絶縁膜を順次積層して形成
する工程と、前記保護絶縁膜上にボジ型の第１のフォト
レジスト膜を形成した後前記ゲート電極をマスクとして
前記第１のフォトレジスト膜を前記透明絶縁基板の裏面
から露光してパターニングする工程と、前記第１のフォ
トレジスト膜をマスクとして前記保護絶縁膜を等方性エ
ッチングし前記ゲート電極に位置整合するパターンを形
成する工程と、前記第１のフォトレジスト膜を除去した
後露出された前記半導体膜の表面に形成された自然酸化
膜を除去し前記保護絶縁膜を含む前記半導体膜上に高融
点金属膜を堆積して前記半導体膜と前記高融点金属膜と
の界面に前記半導体膜と前記高融点金属膜との反応によ
る高融点金属シリサイド層を形成する工程と、未反応の
前記高融点金属膜を選択的にエッチングしてチャネル領
域側の前記高融点金属シリサイド層端部から外側に離れ
た前記高融点金属シリサイド層上にソース・ドレイン電
極を形成する工程と、前記保護絶縁膜を含む表面に膜厚
が価電子制御可能な不純物イオンの注入飛程よりも大き
いポジ型の第２のフォトレジスト膜を形成した後前記ゲ
ート電極をマスクとして前記第２のフォトレジスト膜を
前記透明絶縁基板の裏面から露光してパターニングし前
記保護絶縁膜上に前記保護絶縁膜の幅よりも狭いパター
ンを形成する工程と、前記第２のフォトレジスト膜をマ
スクとして前記半導体膜に不純物をイオン注入し前記高
融点金属シリサイド層の前記チャネル領域側の端部より
内側の前記保護絶縁膜の下部を含む領域にｎ型又はｐ型
の半導体層からなるソース・ドレイン領域を形成する工
程とを含んで構成される。
【００３０】本発明の薄膜トランジスタの第５の製造方
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜および膜厚が価電子制御可能な不純物イオ
ンの注入飛程よりも小さい保護絶縁膜を順次積層して形
成する工程と、前記保護絶縁膜上にポジ型のフォトレジ
スト膜を形成した後前記ゲート電極をマスクとして前記
フォトレジスト膜を前記透明絶縁基板の裏面から露光し
てパターニングした前記フォトレジスト膜をマスクとし
て前記保護絶縁膜を等方性エッチングし前記ゲート電極
に位置整合するパターンを形成する工程と、前記フォト
レジスト膜を残したまま露出された前記半導体膜の表面
に形成された自然酸化膜を除去し前記フォトレジスト膜
を含む前記半導体膜上に高融点金属膜を堆積して前記半
導体膜と前記高融点金属膜との界面に前記半導体膜と前
記高融点金属膜との反応による高融点金属シリサイド層
を形成する工程と、前記フォトレジスト膜を感光させる
ことなく残したまま未反応の前記高融点金属膜を選択的
にエッチングしてチャネル領域側の前記高融点金属シリ
サイド層端部から外部に離れた前記高融点金属シリサイ
ド層上にソース・ドレイン電極を形成する工程と、前記
フォトレジスト膜の表面を薄く除去して前記フォトレジ
スト膜の幅を前記保護絶縁膜の幅よりも狭くしたパター
ンを形成する工程と、前記フォトレジスト膜をマスクと
して前記半導体膜に不純物をイオン注入し前記高融点金
属シリサイド層の前記チャネル領域側の端部より内側の
前記保護絶縁膜の下部を含む領域にｎ型又はｐ型の半導
体層からなるソース・ドレイン領域を形成する工程とを
含んで構成される。
法は、透明絶縁基板上に遮光性のゲート電極を形成し前
記ゲート電極を含む前記透明絶縁基板上にゲート絶縁
膜，半導体膜および膜厚が価電子制御可能な不純物イオ
ンの注入飛程よりも小さい保護絶縁膜を順次積層して形
成する工程と、前記保護絶縁膜上にポジ型のフォトレジ
スト膜を形成した後前記ゲート電極をマスクとして前記
フォトレジスト膜を前記透明絶縁基板の裏面から露光し
てパターニングした前記フォトレジスト膜をマスクとし
て前記保護絶縁膜を等方性エッチングし前記ゲート電極
に位置整合するパターンを形成する工程と、前記フォト
レジスト膜を残したまま露出された前記半導体膜の表面
に形成された自然酸化膜を除去し前記フォトレジスト膜
を含む前記半導体膜上に高融点金属膜を堆積して前記半
導体膜と前記高融点金属膜との界面に前記半導体膜と前
記高融点金属膜との反応による高融点金属シリサイド層
を形成する工程と、前記フォトレジスト膜を感光させる
ことなく残したまま未反応の前記高融点金属膜を選択的
にエッチングしてチャネル領域側の前記高融点金属シリ
サイド層端部から外部に離れた前記高融点金属シリサイ
ド層上にソース・ドレイン電極を形成する工程と、前記
フォトレジスト膜の表面を薄く除去して前記フォトレジ
スト膜の幅を前記保護絶縁膜の幅よりも狭くしたパター
ンを形成する工程と、前記フォトレジスト膜をマスクと
して前記半導体膜に不純物をイオン注入し前記高融点金
属シリサイド層の前記チャネル領域側の端部より内側の
前記保護絶縁膜の下部を含む領域にｎ型又はｐ型の半導
体層からなるソース・ドレイン領域を形成する工程とを
含んで構成される。
【００３１】
【作用】ソース・ドレイン電極の一部として用いるシリ
サイド層を形成した後、ゲート電極に対して自己整合的
にパターニングされた保護絶縁膜あるいはフォトレジス
ト膜をマスクとして用いイオン注入あるいはイオンドー
ピングにより保護絶縁膜端面あるいはフォトレジスト膜
端面の傾斜部分、または薄い保護絶縁膜を貫通した価電
子制御可能な不純物イオンにより、シリサイド層よりも
チャネル領域よりのｉ層中にｎ+ 層あるいはｐ+ 層から
なるソース・ドレイン領域を形成することによって、非
常に再現性良くｎ+ 層あるいはｐ+ 層をシリサイド層よ
りもチャネル領域よりのｉ層中に形成することが可能と
なる。その結果、シリサイド層とチャネル領域のｉ層と
が直接コンタクトすることは一切無くなり、ＴＦＴのオ
フ電流の増加を再現性良く抑止できるにようになる。ま
た、希弗酸溶液を用いたｉ層表面の自然酸化膜除去工程
によるｉ層表面の安定化が、欠陥の非常に少ない安定し
たｉ層表面上で行えるため、自然酸化膜の無い非常に安
定したｉ層表面を長時間維持することが可能となり、プ
ロセスマージンをより一層拡大することができる。ま
た、非常に安定したｉ層上にシリサイド層を形成できる
ため、低抵抗で良好なシリサイド層を定常的に供給で
き、ＴＦＴ特性の向上に寄与できるようになる。さら
に、従来の弗酸溶液による保護絶縁膜縮小工程を省くこ
とができるため、従来はエッチング速度が速く膜剥がれ
しやすい高応力の保護絶縁膜を用いる必要があったのに
対し、エッチング速度が遅く膜剥がれしにくい低応力の
保護絶縁膜を用いることができるようになり、膜剥がれ
による歩留まりの低下と言った問題を解決することがで
きる。また、シリサイド層が弗酸によりエッチングされ
ないため、低抵抗で良好なシリサイド層をプロセス終了
時まで維持することができ、ＴＦＴオン電流の向上、す
なわちＴＦＴの高性能化を実現できるようになる。その
上、シリサイド層とのエッチング選択比を全く気にする
こなく、様々な膜質の保護絶縁膜をチャネル領域のｉ層
上に形成することができるため、ｉ層／保護絶縁膜界面
の改善によるより一層のＴＦＴ特性の向上が期待でき
る。
サイド層を形成した後、ゲート電極に対して自己整合的
にパターニングされた保護絶縁膜あるいはフォトレジス
ト膜をマスクとして用いイオン注入あるいはイオンドー
ピングにより保護絶縁膜端面あるいはフォトレジスト膜
端面の傾斜部分、または薄い保護絶縁膜を貫通した価電
子制御可能な不純物イオンにより、シリサイド層よりも
チャネル領域よりのｉ層中にｎ+ 層あるいはｐ+ 層から
なるソース・ドレイン領域を形成することによって、非
常に再現性良くｎ+ 層あるいはｐ+ 層をシリサイド層よ
りもチャネル領域よりのｉ層中に形成することが可能と
なる。その結果、シリサイド層とチャネル領域のｉ層と
が直接コンタクトすることは一切無くなり、ＴＦＴのオ
フ電流の増加を再現性良く抑止できるにようになる。ま
た、希弗酸溶液を用いたｉ層表面の自然酸化膜除去工程
によるｉ層表面の安定化が、欠陥の非常に少ない安定し
たｉ層表面上で行えるため、自然酸化膜の無い非常に安
定したｉ層表面を長時間維持することが可能となり、プ
ロセスマージンをより一層拡大することができる。ま
た、非常に安定したｉ層上にシリサイド層を形成できる
ため、低抵抗で良好なシリサイド層を定常的に供給で
き、ＴＦＴ特性の向上に寄与できるようになる。さら
に、従来の弗酸溶液による保護絶縁膜縮小工程を省くこ
とができるため、従来はエッチング速度が速く膜剥がれ
しやすい高応力の保護絶縁膜を用いる必要があったのに
対し、エッチング速度が遅く膜剥がれしにくい低応力の
保護絶縁膜を用いることができるようになり、膜剥がれ
による歩留まりの低下と言った問題を解決することがで
きる。また、シリサイド層が弗酸によりエッチングされ
ないため、低抵抗で良好なシリサイド層をプロセス終了
時まで維持することができ、ＴＦＴオン電流の向上、す
なわちＴＦＴの高性能化を実現できるようになる。その
上、シリサイド層とのエッチング選択比を全く気にする
こなく、様々な膜質の保護絶縁膜をチャネル領域のｉ層
上に形成することができるため、ｉ層／保護絶縁膜界面
の改善によるより一層のＴＦＴ特性の向上が期待でき
る。
【００３２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３３】図１（ａ）〜（ｅ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図お
よびＡ部拡大図である。
例の製造方法を説明するための工程順に示した断面図お
よびＡ部拡大図である。
【００３４】まず、図１（ａ）に示すように、ガラス基
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングし、ゲート電極２を形成す
る。次に、ゲート電極２を含む表面にプラズマＣＶＤ法
によりａ−ＳｉＮ膜からなるゲート絶縁膜３を３００ｎ
ｍの厚さで、ｉ型ａ−Ｓｉ膜からなるｉ層４を５０ｎｍ
の厚さで、ａ−ＳｉＮ膜からなる保護絶縁膜５を１５０
ｎｍの厚さで順次積層して形成する。次に、保護絶縁膜
５の上にポジ型のフォトレジスト膜を１．５μｍの厚さ
にスピン塗布して、ゲート電極２をフォトマスクとして
用いガラス基板１の裏面から露光してパターニングした
フォトレジスト膜６をゲート電極２に対して自己整合的
に形成する。
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングし、ゲート電極２を形成す
る。次に、ゲート電極２を含む表面にプラズマＣＶＤ法
によりａ−ＳｉＮ膜からなるゲート絶縁膜３を３００ｎ
ｍの厚さで、ｉ型ａ−Ｓｉ膜からなるｉ層４を５０ｎｍ
の厚さで、ａ−ＳｉＮ膜からなる保護絶縁膜５を１５０
ｎｍの厚さで順次積層して形成する。次に、保護絶縁膜
５の上にポジ型のフォトレジスト膜を１．５μｍの厚さ
にスピン塗布して、ゲート電極２をフォトマスクとして
用いガラス基板１の裏面から露光してパターニングした
フォトレジスト膜６をゲート電極２に対して自己整合的
に形成する。
【００３５】次に、図１（ｂ）に示すように、フォトレ
ジスト膜６をマスクとして濃度１％の弗酸溶液により保
護絶縁膜５をエッチングする。このとき、保護絶縁膜５
の端面は、図２に示すように、ウェットエッチング特有
の等方性エッチングにより傾斜する。
ジスト膜６をマスクとして濃度１％の弗酸溶液により保
護絶縁膜５をエッチングする。このとき、保護絶縁膜５
の端面は、図２に示すように、ウェットエッチング特有
の等方性エッチングにより傾斜する。
【００３６】次に、図１（ｃ）に示すように、フォトレ
ジスト膜６を除去した後、濃度０．１％の弗酸溶液に１
５秒ほど浸漬させｉ層４の表面に形成された自然酸化膜
を除去して保護絶縁膜５を含むｉ層４の表面にスパッタ
リング法によりＣｒ膜を１００ｎｍの厚さに成膜し、ｉ
層４とＣｒ膜との界面に両者の反応を利用したＣｒシリ
サイド層８を形成する。次に、未反応のＣｒ膜をパター
ニングし、チャネル領域側のＣｒシリサイド層８の端部
から外側に離し、且つこのＣｒシリサイド層８をソース
・ドレイン領域に接する電極としたＣｒ膜からなるソー
ス・ドレイン電極９を形成する。
ジスト膜６を除去した後、濃度０．１％の弗酸溶液に１
５秒ほど浸漬させｉ層４の表面に形成された自然酸化膜
を除去して保護絶縁膜５を含むｉ層４の表面にスパッタ
リング法によりＣｒ膜を１００ｎｍの厚さに成膜し、ｉ
層４とＣｒ膜との界面に両者の反応を利用したＣｒシリ
サイド層８を形成する。次に、未反応のＣｒ膜をパター
ニングし、チャネル領域側のＣｒシリサイド層８の端部
から外側に離し、且つこのＣｒシリサイド層８をソース
・ドレイン領域に接する電極としたＣｒ膜からなるソー
ス・ドレイン電極９を形成する。
【００３７】次に、図１（ｄ）に示すように、保護絶縁
膜５およびソース・ドレイン電極９をマスクとして用い
イオン注入法によりリンイオン（Ｐ+ ）１０を加速電圧
２０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の注入条件でイ
オン注入し、Ｃｒシリサイド層８下のｉ層４中にｎ型非
晶質珪素膜（以下ｎ+ 層と記す）１１からなるソース・
ドレイン領域を形成する。この注入条件でのリンイオン
１０のａ−ＳｉＮ膜に対する注入飛程はＬＳＳ理論より
１５．４ｎｍであり、またその分布幅は６．５ｎｍであ
るから、１５０ｎｍの保護絶縁膜５の厚さで十分にリン
イオン１０を阻止できる。また、Ｃｒシリサイド層８自
体の膜厚は３〜５ｎｍと非常に薄いため、リンイオンを
透過できる。なお、イオンドーピング法を用いる場合に
は、質量分離を行わないことからリンイオン以外の他の
イオン、例えば水素イオン（Ｈ+）等の注入飛程を考慮
した保護絶縁膜の厚さ、あるいは注入条件としなければ
ならない。
膜５およびソース・ドレイン電極９をマスクとして用い
イオン注入法によりリンイオン（Ｐ+ ）１０を加速電圧
２０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の注入条件でイ
オン注入し、Ｃｒシリサイド層８下のｉ層４中にｎ型非
晶質珪素膜（以下ｎ+ 層と記す）１１からなるソース・
ドレイン領域を形成する。この注入条件でのリンイオン
１０のａ−ＳｉＮ膜に対する注入飛程はＬＳＳ理論より
１５．４ｎｍであり、またその分布幅は６．５ｎｍであ
るから、１５０ｎｍの保護絶縁膜５の厚さで十分にリン
イオン１０を阻止できる。また、Ｃｒシリサイド層８自
体の膜厚は３〜５ｎｍと非常に薄いため、リンイオンを
透過できる。なお、イオンドーピング法を用いる場合に
は、質量分離を行わないことからリンイオン以外の他の
イオン、例えば水素イオン（Ｈ+）等の注入飛程を考慮
した保護絶縁膜の厚さ、あるいは注入条件としなければ
ならない。
【００３８】保護絶縁膜５の端面は傾斜しているから、
その端部に近づくほどその膜厚は薄くなっていく。した
がって、図１（ｅ）に示すように、イオン注入の際には
その傾斜部分を貫通し、保護絶縁膜５下部のｉ層４中に
到達するリンイオンが存在するようになる。先に形成し
たＣｒシリサイド層８は保護絶縁膜５よりも内側のｉ層
４中には形成されないから、この工程によって弗酸によ
る保護絶縁膜縮小工程を経なくてもＣｒシリサイド層８
の端部よりも内側のｉ層４中にｎ+ 層１１を形成するこ
とができ、Ｃｒシリサイド層８がチャネル領域のｉ層４
に直接コンタクトすることを防げるようになる。その結
果として、良好なホールブロッキング特性を実現するこ
とができる。
その端部に近づくほどその膜厚は薄くなっていく。した
がって、図１（ｅ）に示すように、イオン注入の際には
その傾斜部分を貫通し、保護絶縁膜５下部のｉ層４中に
到達するリンイオンが存在するようになる。先に形成し
たＣｒシリサイド層８は保護絶縁膜５よりも内側のｉ層
４中には形成されないから、この工程によって弗酸によ
る保護絶縁膜縮小工程を経なくてもＣｒシリサイド層８
の端部よりも内側のｉ層４中にｎ+ 層１１を形成するこ
とができ、Ｃｒシリサイド層８がチャネル領域のｉ層４
に直接コンタクトすることを防げるようになる。その結
果として、良好なホールブロッキング特性を実現するこ
とができる。
【００３９】図３（ａ）〜（ｅ）は本発明の第２の実施
例の製造方法を説明するための工程順に示した断面図お
よびＢ部拡大図である。
例の製造方法を説明するための工程順に示した断面図お
よびＢ部拡大図である。
【００４０】まず、図３（ａ）に示すように、第１の実
施例と同様にガラス基板１上にスパッタリング法により
Ｃｒ膜を１００ｎｍの厚さで成膜してパターニングし、
ゲート電極２を形成する。ゲート電極２を含む表面にプ
ラズマＣＶＤ法によりゲート絶縁膜３を３００ｎｍの厚
さで、ｉ層４を５０ｎｍの厚さで、１％弗酸溶液に対す
るエッチング速度が１０ｎｍ／ｍｉｎ程度の保護絶縁膜
５ａを１０ｎｍ、１％弗酸溶液に対するエッチング速度
が５０ｎｍ／ｍｉｎ程度の保護絶縁膜５ｂを１４０ｎｍ
の厚さで順次積層して形成する。これら多層保護絶縁膜
５ａ，５ｂのエッチング速度は、図４に示すように成膜
時のアンモニア（ＮＨ3 ）流量を変化させることで制御
することができる。また、ここでは実施例の説明を簡単
にするため多層保護絶縁膜５ａ，５ｂの膜構造は２層と
した。次に、上層の保護絶縁膜５ｂ上にポジ型のフォト
レジスト膜を１．５μｍの厚さにスピン塗布し、ゲート
電極２をフォトマスクとしてガラス基板１の裏面からの
露光によるパターニングでフォトレジスト膜６をゲート
電極２に対して自己整合的に形成する。
施例と同様にガラス基板１上にスパッタリング法により
Ｃｒ膜を１００ｎｍの厚さで成膜してパターニングし、
ゲート電極２を形成する。ゲート電極２を含む表面にプ
ラズマＣＶＤ法によりゲート絶縁膜３を３００ｎｍの厚
さで、ｉ層４を５０ｎｍの厚さで、１％弗酸溶液に対す
るエッチング速度が１０ｎｍ／ｍｉｎ程度の保護絶縁膜
５ａを１０ｎｍ、１％弗酸溶液に対するエッチング速度
が５０ｎｍ／ｍｉｎ程度の保護絶縁膜５ｂを１４０ｎｍ
の厚さで順次積層して形成する。これら多層保護絶縁膜
５ａ，５ｂのエッチング速度は、図４に示すように成膜
時のアンモニア（ＮＨ3 ）流量を変化させることで制御
することができる。また、ここでは実施例の説明を簡単
にするため多層保護絶縁膜５ａ，５ｂの膜構造は２層と
した。次に、上層の保護絶縁膜５ｂ上にポジ型のフォト
レジスト膜を１．５μｍの厚さにスピン塗布し、ゲート
電極２をフォトマスクとしてガラス基板１の裏面からの
露光によるパターニングでフォトレジスト膜６をゲート
電極２に対して自己整合的に形成する。
【００４１】次に、図３（ｂ）に示すように、フォトレ
ジスト膜６をマスクとして１％弗酸溶液により多層の保
護絶縁膜５ａ，５ｂをエッチングする。このとき、多層
保護絶縁膜５ａ，５ｂのエッチング速度の差により、ｉ
層４の上には段差構造を有した多層保護絶縁膜５ａ，５
ｂが形成される。
ジスト膜６をマスクとして１％弗酸溶液により多層の保
護絶縁膜５ａ，５ｂをエッチングする。このとき、多層
保護絶縁膜５ａ，５ｂのエッチング速度の差により、ｉ
層４の上には段差構造を有した多層保護絶縁膜５ａ，５
ｂが形成される。
【００４２】次に、図３（ｃ）に示すように、０．１％
弗酸溶液に１５秒ほど浸漬させｉ層４の表面に形成され
た自然酸化膜を除去した後、全面にスパッタリング法に
よりＣｒ膜を１００ｎｍの厚さで成膜し、ｉ層４とＣｒ
膜との界面に両者の反応を利用したＣｒシリサイド層８
を形成する。次に、未反応のＣｒ膜をパターニングして
チャネル領域側のＣｒシリサイド層８の端部から外側に
離したソース・ドレイン電極９を形成する。
弗酸溶液に１５秒ほど浸漬させｉ層４の表面に形成され
た自然酸化膜を除去した後、全面にスパッタリング法に
よりＣｒ膜を１００ｎｍの厚さで成膜し、ｉ層４とＣｒ
膜との界面に両者の反応を利用したＣｒシリサイド層８
を形成する。次に、未反応のＣｒ膜をパターニングして
チャネル領域側のＣｒシリサイド層８の端部から外側に
離したソース・ドレイン電極９を形成する。
【００４３】次に、図３（ｄ）に示すように、保護絶縁
膜５ａ，５ｂをマスクとしてイオン注入法によりリンイ
オン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０15ｃ
ｍ-2の注入条件でイオン注入し、Ｃｒシリサイド層８下
のｉ層４中にｎ+ 層１１からなるソース・ドレイン領域
を形成する。。ここで、リンイオン１０の注入飛程（１
５．４ｎｍ）よりも下層の保護絶縁膜５ａの厚さ（１０
ｎｍ）は薄いため、リンイオン１０はこの保護絶縁膜５
ａを貫通しｉ層４中にｎ+ 層１１を形成することができ
る。
膜５ａ，５ｂをマスクとしてイオン注入法によりリンイ
オン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０15ｃ
ｍ-2の注入条件でイオン注入し、Ｃｒシリサイド層８下
のｉ層４中にｎ+ 層１１からなるソース・ドレイン領域
を形成する。。ここで、リンイオン１０の注入飛程（１
５．４ｎｍ）よりも下層の保護絶縁膜５ａの厚さ（１０
ｎｍ）は薄いため、リンイオン１０はこの保護絶縁膜５
ａを貫通しｉ層４中にｎ+ 層１１を形成することができ
る。
【００４４】この実施例では、図３（ｅ）に示すよう
に、Ｃｒシリサイド層８端部とｎ+ 層１１端部との分離
を下層の保護絶縁膜５ａの膜厚で制御するために、第１
の実施例よりも制御性良くしかも確実にＣｒシリサイド
層８端部とｎ+ 層１１端部との分離形成ができ、より一
層ホールブロッキング特性を向上させることができると
いう利点がある。
に、Ｃｒシリサイド層８端部とｎ+ 層１１端部との分離
を下層の保護絶縁膜５ａの膜厚で制御するために、第１
の実施例よりも制御性良くしかも確実にＣｒシリサイド
層８端部とｎ+ 層１１端部との分離形成ができ、より一
層ホールブロッキング特性を向上させることができると
いう利点がある。
【００４５】図５（ａ）〜（ｄ）は本発明の第３の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００４６】まず、図５（ａ）に示すように、ガラス基
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングしゲート電極２を形成す
る。次に、ゲート電極２を含む表面にプラズマＣＶＤ法
によりゲート絶縁膜３を３００ｎｍの厚さで、ｉ層４を
５０ｎｍの厚さで順次積層して形成する。次に、ｉ層４
上にポジ型のフォトレジスト膜を１．５μｍの厚さにス
ピン塗布し、ゲート電極２をフォトマスクとしてガラス
基板１の裏面からの露光によるパターニングでフォトレ
ジスト膜６をゲート電極２に対して自己整合的に形成す
る。このとき、フォトレジスト膜６の材料および現像条
件を選択することにより、現像時にフォトレジスト膜６
の端面を図６に示すようにｉ層４と鋭角で接するように
傾斜させることができる。
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングしゲート電極２を形成す
る。次に、ゲート電極２を含む表面にプラズマＣＶＤ法
によりゲート絶縁膜３を３００ｎｍの厚さで、ｉ層４を
５０ｎｍの厚さで順次積層して形成する。次に、ｉ層４
上にポジ型のフォトレジスト膜を１．５μｍの厚さにス
ピン塗布し、ゲート電極２をフォトマスクとしてガラス
基板１の裏面からの露光によるパターニングでフォトレ
ジスト膜６をゲート電極２に対して自己整合的に形成す
る。このとき、フォトレジスト膜６の材料および現像条
件を選択することにより、現像時にフォトレジスト膜６
の端面を図６に示すようにｉ層４と鋭角で接するように
傾斜させることができる。
【００４７】次に、図５（ｂ）に示すように、フォトレ
ジスト膜６を残したまま濃度０．１％の弗酸溶液に１５
秒ほど浸漬させてｉ層４表面に形成された自然酸化膜を
除去した後、フォトレジスト膜６を含むｉ層４の表面に
スパッタリング法によりＣｒ膜７を１００ｎｍの厚さで
成膜し、ｉ層４とＣｒ膜７との界面に両者の反応を利用
したＣｒシリサイド層８を形成する。
ジスト膜６を残したまま濃度０．１％の弗酸溶液に１５
秒ほど浸漬させてｉ層４表面に形成された自然酸化膜を
除去した後、フォトレジスト膜６を含むｉ層４の表面に
スパッタリング法によりＣｒ膜７を１００ｎｍの厚さで
成膜し、ｉ層４とＣｒ膜７との界面に両者の反応を利用
したＣｒシリサイド層８を形成する。
【００４８】次に、図５（ｃ）に示すように、Ｃｒ膜７
の上に塗布してパターニングしたフォトレジスト膜１２
をマスクとして未反応のＣｒ膜７をエッチングし、チャ
ネル領域側のＣｒシリサイド層８の端部から外側に離し
たシリサイド層８上にソース・ドレイン電極９を形成す
る。
の上に塗布してパターニングしたフォトレジスト膜１２
をマスクとして未反応のＣｒ膜７をエッチングし、チャ
ネル領域側のＣｒシリサイド層８の端部から外側に離し
たシリサイド層８上にソース・ドレイン電極９を形成す
る。
【００４９】次に、図５（ｄ）に示すように、フォトレ
ジスト膜６をマスクとして用いイオン注入法によりリン
イオン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０15
ｃｍ-2の注入条件でｉ層４にイオン注入し、Ｃｒシリサ
イド層８下のｉ層４中にｎ+層１１からなるソース・ド
レイン領域を形成する。リンイオン１０のフォトレジス
ト膜６に対する注入飛程はＬＳＳ理論より８６．６ｎｍ
であり、またその分布幅は１９．８ｎｍであるから、
１．５μｍのフォトレジスト膜６の膜厚で十分にリンイ
オン１０を阻止することができる。また、フォトレジス
ト膜６の端面は既に述べたように傾斜しているため、そ
の傾斜面を貫通したリンイオン１０により、フォトレジ
スト膜６下部のｉ層４中にｎ+ 層１１を形成することが
可能となる。
ジスト膜６をマスクとして用いイオン注入法によりリン
イオン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０15
ｃｍ-2の注入条件でｉ層４にイオン注入し、Ｃｒシリサ
イド層８下のｉ層４中にｎ+層１１からなるソース・ド
レイン領域を形成する。リンイオン１０のフォトレジス
ト膜６に対する注入飛程はＬＳＳ理論より８６．６ｎｍ
であり、またその分布幅は１９．８ｎｍであるから、
１．５μｍのフォトレジスト膜６の膜厚で十分にリンイ
オン１０を阻止することができる。また、フォトレジス
ト膜６の端面は既に述べたように傾斜しているため、そ
の傾斜面を貫通したリンイオン１０により、フォトレジ
スト膜６下部のｉ層４中にｎ+ 層１１を形成することが
可能となる。
【００５０】この実施例では、第１，第２の実施例より
もより一層その工程を簡略化することができ、スループ
ットの向上及び低コスト化を実現できるようになる。し
かしながら、チャネル領域のｉ層４上が絶縁膜などによ
り連続的に保護されないため、その界面が劣化しやすく
ＴＦＴ特性が低下する可能性がある。
もより一層その工程を簡略化することができ、スループ
ットの向上及び低コスト化を実現できるようになる。し
かしながら、チャネル領域のｉ層４上が絶縁膜などによ
り連続的に保護されないため、その界面が劣化しやすく
ＴＦＴ特性が低下する可能性がある。
【００５１】図７（ａ）〜（ｅ）は本発明の第４の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００５２】まず、図７（ａ）に示すように、ガラス基
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングし、Ｃｒ膜からなるゲート
電極２を形成する。次に、プラズマＣＶＤ法によりゲー
ト絶縁膜２を３００ｎｍの厚さで、ｉ層４を５０ｎｍの
厚さで、保護絶縁膜５ａを１０ｎｍの厚さで順次積層し
て形成する。次に、保護絶縁膜５ａ上にボジ型のフォト
レジスト膜を１．５μｍの厚さでスピン塗布する。そし
て、ゲート電極２をフォトマスクとして用いガラス基板
２の裏面から露光してパターニングしたフォトレジスト
膜６をゲート電極２に対して自己整合的に形成する。
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングし、Ｃｒ膜からなるゲート
電極２を形成する。次に、プラズマＣＶＤ法によりゲー
ト絶縁膜２を３００ｎｍの厚さで、ｉ層４を５０ｎｍの
厚さで、保護絶縁膜５ａを１０ｎｍの厚さで順次積層し
て形成する。次に、保護絶縁膜５ａ上にボジ型のフォト
レジスト膜を１．５μｍの厚さでスピン塗布する。そし
て、ゲート電極２をフォトマスクとして用いガラス基板
２の裏面から露光してパターニングしたフォトレジスト
膜６をゲート電極２に対して自己整合的に形成する。
【００５３】次に、図７（ｂ）に示すように、フォトレ
ジスト膜６をマスクとして用い濃度１％の弗酸溶液によ
り保護絶縁膜５ａをエッチングする。
ジスト膜６をマスクとして用い濃度１％の弗酸溶液によ
り保護絶縁膜５ａをエッチングする。
【００５４】次に、図７（ｃ）に示すように、フォトレ
ジスト膜６を除去した後、濃度０．１％の弗酸溶液に１
５秒ほど浸漬させｉ層４の表面に形成された自然酸化膜
を除去した後、保護絶縁膜５ａを含むｉ層４の表面にス
パッタリング法によりＣｒ膜を１００ｎｍの厚さで成膜
し、ｉ層４とＣｒ膜との界面に両者の反応を利用したＣ
ｒシリサイド層８を形成する。次に、未反応のＣｒ膜を
パターニングしＣｒシリサイド層８をソース・ドレイン
領域に接する電極としたＣｒ膜からなるソース・ドレイ
ン電極９をチャネル領域から外側に離して形成する。
ジスト膜６を除去した後、濃度０．１％の弗酸溶液に１
５秒ほど浸漬させｉ層４の表面に形成された自然酸化膜
を除去した後、保護絶縁膜５ａを含むｉ層４の表面にス
パッタリング法によりＣｒ膜を１００ｎｍの厚さで成膜
し、ｉ層４とＣｒ膜との界面に両者の反応を利用したＣ
ｒシリサイド層８を形成する。次に、未反応のＣｒ膜を
パターニングしＣｒシリサイド層８をソース・ドレイン
領域に接する電極としたＣｒ膜からなるソース・ドレイ
ン電極９をチャネル領域から外側に離して形成する。
【００５５】次に、図７（ｄ）に示すように、保護絶縁
膜５ａを含む表面にボジ型のフォトレジスト膜１３を
１．５μｍの厚さにスピン塗布し、再度ゲート電極２を
マスクとしてガラス基板２ａ裏面よりフォトレジスト膜
１３を露光してパターニングする。この際、裏面露光時
間及び現像時間を長めにすることにより、フォトレジス
ト膜１３のパターン幅を保護絶縁膜５ａのパターン幅よ
りも狭くする。
膜５ａを含む表面にボジ型のフォトレジスト膜１３を
１．５μｍの厚さにスピン塗布し、再度ゲート電極２を
マスクとしてガラス基板２ａ裏面よりフォトレジスト膜
１３を露光してパターニングする。この際、裏面露光時
間及び現像時間を長めにすることにより、フォトレジス
ト膜１３のパターン幅を保護絶縁膜５ａのパターン幅よ
りも狭くする。
【００５６】次に、図７（ｅ）に示すように、フォトレ
ジスト膜１３をマスクとして用いイオン注入法によりリ
ンイオン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０
15ｃｍ-2の注入条件でｉ層４にイオン注入し、Ｃｒシリ
サイド層８下のｉ層４中にｎ+ 層１１からなるソース・
ドレイン領域を形成する。ここで、保護絶縁膜５ａの膜
厚はリンイオン１０の注入飛程よりも小さく、またフォ
トレジスト膜１３の膜厚はリンイオン１０の注入飛程よ
りも十分大きいため、保護絶縁膜５ａだけを貫通したリ
ンイオンにより、保護絶縁膜５ａ下部のｉ層４中にｎ+
層１１を形成することが可能となる。
ジスト膜１３をマスクとして用いイオン注入法によりリ
ンイオン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０
15ｃｍ-2の注入条件でｉ層４にイオン注入し、Ｃｒシリ
サイド層８下のｉ層４中にｎ+ 層１１からなるソース・
ドレイン領域を形成する。ここで、保護絶縁膜５ａの膜
厚はリンイオン１０の注入飛程よりも小さく、またフォ
トレジスト膜１３の膜厚はリンイオン１０の注入飛程よ
りも十分大きいため、保護絶縁膜５ａだけを貫通したリ
ンイオンにより、保護絶縁膜５ａ下部のｉ層４中にｎ+
層１１を形成することが可能となる。
【００５７】この実施例では第３の実施例で問題となっ
たｉ層／保護絶縁膜界面の劣化によるＴＦＴ特性の低下
を防ぐことができる。また、フォトレジスト膜１３をマ
スクとしてイオン注入を行うため、チャネル領域上の保
護絶縁膜５ａがリンイオン１０の衝撃により劣化させら
れることはなくなり、より一層のＴＦＴ特性の向上が期
待できる。しかしながら、裏面露光工程が２回になると
いうスループット上の問題点が残された。
たｉ層／保護絶縁膜界面の劣化によるＴＦＴ特性の低下
を防ぐことができる。また、フォトレジスト膜１３をマ
スクとしてイオン注入を行うため、チャネル領域上の保
護絶縁膜５ａがリンイオン１０の衝撃により劣化させら
れることはなくなり、より一層のＴＦＴ特性の向上が期
待できる。しかしながら、裏面露光工程が２回になると
いうスループット上の問題点が残された。
【００５８】図８（ａ）〜（ｅ）は本発明の第５の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００５９】まず、図８（ａ）に示すように、ガラス基
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングし、Ｃｒ膜からなるゲート
電極２を形成する。次に、ゲート電極２を含む表面にプ
ラズマＣＶＤ法によりゲート絶縁膜３を３００ｎｍの厚
さで、ｉ層４を５０ｎｍの厚さで、保護絶縁膜５ａを１
０ｎｍの厚さで順次積層して形成する。次に、保護絶縁
膜５ａ上にポジ型のフォトレジスト膜を１．５μｍの厚
さにスピン塗布して、ゲート電極２をフォトマスクとし
てポジ型フォトレジスト膜をガラス基板１の裏面から露
光・現像し、パターニングしたフォトレジスト膜６をゲ
ート電極２に対して自己整合的に形成する。
板１上にスパッタリング法によりＣｒ膜を１００ｎｍの
厚さで成膜してパターニングし、Ｃｒ膜からなるゲート
電極２を形成する。次に、ゲート電極２を含む表面にプ
ラズマＣＶＤ法によりゲート絶縁膜３を３００ｎｍの厚
さで、ｉ層４を５０ｎｍの厚さで、保護絶縁膜５ａを１
０ｎｍの厚さで順次積層して形成する。次に、保護絶縁
膜５ａ上にポジ型のフォトレジスト膜を１．５μｍの厚
さにスピン塗布して、ゲート電極２をフォトマスクとし
てポジ型フォトレジスト膜をガラス基板１の裏面から露
光・現像し、パターニングしたフォトレジスト膜６をゲ
ート電極２に対して自己整合的に形成する。
【００６０】次に、図８（ｂ）に示すように、このフォ
トレジスト膜６をマスクとして濃度１％の弗酸溶液によ
り保護絶縁膜５ａをエッチングし除去する。
トレジスト膜６をマスクとして濃度１％の弗酸溶液によ
り保護絶縁膜５ａをエッチングし除去する。
【００６１】次に、図８（ｃ）に示すように、そのフォ
トレジスト膜６を感光させること無く残したまま濃度
０．１％の弗酸溶液に１５秒ほど浸漬させｉ層４表面に
形成された自然酸化膜を除去した後、フォトレジスト膜
６を含むｉ層４の表面にスパッタリング法あるいは蒸着
法によりＣｒ膜を１００ｎｍの厚さに成膜し、ｉ層４と
Ｃｒ膜との界面に両者の反応を利用したＣｒシリサイド
層８を形成する。
トレジスト膜６を感光させること無く残したまま濃度
０．１％の弗酸溶液に１５秒ほど浸漬させｉ層４表面に
形成された自然酸化膜を除去した後、フォトレジスト膜
６を含むｉ層４の表面にスパッタリング法あるいは蒸着
法によりＣｒ膜を１００ｎｍの厚さに成膜し、ｉ層４と
Ｃｒ膜との界面に両者の反応を利用したＣｒシリサイド
層８を形成する。
【００６２】ここで蒸着法を用いるのは、スパッタリン
グ法ではその際に発生させるアルゴン（Ａｒ）プラズマ
からの発光によりポジ型のフォトレジスト膜６が感光す
る恐れがあるためである。しかし、スパッタリング速度
が十分速ければスパッタリング法を用いることも可能で
ある。次に、Ｃｒ膜の表面に形成してパターニングした
フォトレジスト膜１２をマスクとしてＣｒ膜を選択的に
エッチングし、Ｃｒシリサイド層８をソース・ドレイン
領域に接する電極の一部としたＣｒ膜からなるソース・
ドレイン電極９をＣｒシリサイド層８のチャネル側端部
より外側に離して形成する。この際にもフォトレジスト
膜６は感光させずに残したままにしておく。
グ法ではその際に発生させるアルゴン（Ａｒ）プラズマ
からの発光によりポジ型のフォトレジスト膜６が感光す
る恐れがあるためである。しかし、スパッタリング速度
が十分速ければスパッタリング法を用いることも可能で
ある。次に、Ｃｒ膜の表面に形成してパターニングした
フォトレジスト膜１２をマスクとしてＣｒ膜を選択的に
エッチングし、Ｃｒシリサイド層８をソース・ドレイン
領域に接する電極の一部としたＣｒ膜からなるソース・
ドレイン電極９をＣｒシリサイド層８のチャネル側端部
より外側に離して形成する。この際にもフォトレジスト
膜６は感光させずに残したままにしておく。
【００６３】次に、図８（ｄ）に示すように、保護絶縁
膜５ａ上に感光させずに残したフォトレジスト膜６およ
びフォトレジスト膜１２のパターン幅を現像液により一
部溶解して保護絶縁膜５ａのパターン幅よりも狭くさせ
る。この際、フォトレジスト膜６は膜厚方向にもそのパ
ターンが縮小してしまうが、膜形成の段階で十分その膜
厚を厚くしているため問題はない。
膜５ａ上に感光させずに残したフォトレジスト膜６およ
びフォトレジスト膜１２のパターン幅を現像液により一
部溶解して保護絶縁膜５ａのパターン幅よりも狭くさせ
る。この際、フォトレジスト膜６は膜厚方向にもそのパ
ターンが縮小してしまうが、膜形成の段階で十分その膜
厚を厚くしているため問題はない。
【００６４】次に、図８（ｅ）に示すように、このフォ
トレジスト膜６をマスクとして用いイオン注入によりリ
ンイオン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０
15ｃｍ-2の注入条件でｉ層４にイオン注入し、Ｃｒシリ
サイド層８下のｉ層４中にｎ+ 層１１からなるソース・
ドレイン領域を形成する。ここで、保護絶縁膜５ａの膜
厚はリンイオンの注入飛程よりも小さく、またフォトレ
ジスト膜６の膜厚はリンイオンの注入飛程よりも十分大
きいため保護絶縁膜５ａだけを貫通したリンイオンによ
り、保護絶縁膜５ａ下部のｉ層４中にｎ+ 層１１を形成
することが可能となる。
トレジスト膜６をマスクとして用いイオン注入によりリ
ンイオン１０を加速電圧２０ｋｅＶ、ドーズ量５×１０
15ｃｍ-2の注入条件でｉ層４にイオン注入し、Ｃｒシリ
サイド層８下のｉ層４中にｎ+ 層１１からなるソース・
ドレイン領域を形成する。ここで、保護絶縁膜５ａの膜
厚はリンイオンの注入飛程よりも小さく、またフォトレ
ジスト膜６の膜厚はリンイオンの注入飛程よりも十分大
きいため保護絶縁膜５ａだけを貫通したリンイオンによ
り、保護絶縁膜５ａ下部のｉ層４中にｎ+ 層１１を形成
することが可能となる。
【００６５】この実施例により裏面露光工程が１回で済
むようになり、ＴＦＴ特性を損なうこと無く第４の実施
例よりもスループットを向上させることができる。
むようになり、ＴＦＴ特性を損なうこと無く第４の実施
例よりもスループットを向上させることができる。
【００６６】図９は本発明を用いて製造されたＴＦＴと
従来例により製造されたＴＦＴのドレイン電流（Ｉｄ）
対ゲート電圧（Ｖｇ）特性を示す。本発明により、チャ
ネル長が２μｍと言う短チャネルＴＦＴであっても、再
現性良く、しかも均一にＴＦＴを製造することができ、
さらに、オフ特性は従来通りの良好な状態を維持したま
ま、オン特性は従来の２倍以上の高性能化を実現するこ
とができた。
従来例により製造されたＴＦＴのドレイン電流（Ｉｄ）
対ゲート電圧（Ｖｇ）特性を示す。本発明により、チャ
ネル長が２μｍと言う短チャネルＴＦＴであっても、再
現性良く、しかも均一にＴＦＴを製造することができ、
さらに、オフ特性は従来通りの良好な状態を維持したま
ま、オン特性は従来の２倍以上の高性能化を実現するこ
とができた。
【００６７】
【発明の効果】以上説明したように本発明では、シリサ
イド層の形成が非常に安定したｉ層表面上で行えるため
低抵抗で良好なシリサイド層を定常的に供給できる。さ
らに、弗酸溶液による保護絶縁膜の縮小工程が介在しな
いためシリサイド層が弗酸溶液によりエッチングされる
ことは無く、ＴＦＴのオン電流の低下を抑制することが
できる。そして、保護絶縁膜端面あるいはフォトレジス
ト膜端面の傾斜部分または薄い保護絶縁膜を貫通した不
純物イオンによりシリサイド層の端部よりもチャネル領
域寄りのｉ層中にｎ+ 層あるいはｐ+ 層によるソース・
ドレイン領域を安定に形成することができ、オフ電流が
抑制された良好なＴＦＴを定常的に得ることができる。
その上、チャネル領域のｉ層表面が大気に晒されること
を防ぐことができ、ｉ層／保護絶縁膜界面の特性を劣化
させること無く良好な状態に維持できるため、ＴＦＴ特
性のより一層の向上が可能となる。また、以上のプロセ
スは膜厚分布等に大きく影響されず、そのプロセスマー
ジンが大きいため２μｍ以下の短チャネルＴＦＴを大面
積に均一性良く、しかも定常的に形成できるという大き
な利点を有する。さらに、本発明のＴＦＴ及び製造方法
をアクティブマトリクス型ＬＣＤ（ＡＭＬＣＤ）の製造
に用いた場合には、ゲート電極上の保護絶縁膜の形状を
段差構造あるいは薄膜にすることが可能であるため、ゲ
ート配線上を横断するドレイン配線がゲート配線上の保
護絶縁膜部分で断線することを防止できる。
イド層の形成が非常に安定したｉ層表面上で行えるため
低抵抗で良好なシリサイド層を定常的に供給できる。さ
らに、弗酸溶液による保護絶縁膜の縮小工程が介在しな
いためシリサイド層が弗酸溶液によりエッチングされる
ことは無く、ＴＦＴのオン電流の低下を抑制することが
できる。そして、保護絶縁膜端面あるいはフォトレジス
ト膜端面の傾斜部分または薄い保護絶縁膜を貫通した不
純物イオンによりシリサイド層の端部よりもチャネル領
域寄りのｉ層中にｎ+ 層あるいはｐ+ 層によるソース・
ドレイン領域を安定に形成することができ、オフ電流が
抑制された良好なＴＦＴを定常的に得ることができる。
その上、チャネル領域のｉ層表面が大気に晒されること
を防ぐことができ、ｉ層／保護絶縁膜界面の特性を劣化
させること無く良好な状態に維持できるため、ＴＦＴ特
性のより一層の向上が可能となる。また、以上のプロセ
スは膜厚分布等に大きく影響されず、そのプロセスマー
ジンが大きいため２μｍ以下の短チャネルＴＦＴを大面
積に均一性良く、しかも定常的に形成できるという大き
な利点を有する。さらに、本発明のＴＦＴ及び製造方法
をアクティブマトリクス型ＬＣＤ（ＡＭＬＣＤ）の製造
に用いた場合には、ゲート電極上の保護絶縁膜の形状を
段差構造あるいは薄膜にすることが可能であるため、ゲ
ート配線上を横断するドレイン配線がゲート配線上の保
護絶縁膜部分で断線することを防止できる。
【図１】本発明の第１の実施例の製造方法を説明すため
の工程順に示した断面図およびＡ部拡大図。
の工程順に示した断面図およびＡ部拡大図。
【図２】保護絶縁膜の端面と半導体膜が接する部分を説
明するための断面拡大図。
明するための断面拡大図。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した断面図およびＢ部拡大図。
めの工程順に示した断面図およびＢ部拡大図。
【図４】保護絶縁膜（ａ−ＳｉＮ膜）形成時のＮＨ3 流
量とエッチング速度との関係を示す図。
量とエッチング速度との関係を示す図。
【図５】本発明の第３の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図６】本発明の第３の実施例によるフォトレジスト膜
の端面の傾斜を示す断面拡大図。
の端面の傾斜を示す断面拡大図。
【図７】本発明の第４の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図８】本発明の第５の実施例の製造方法を説明すため
の工程順に示した断面図。
の工程順に示した断面図。
【図９】本発明によるＴＦＴと従来例によるＴＦＴのゲ
ート電圧−ドレイン電流特性を示す図。
ート電圧−ドレイン電流特性を示す図。
【図１０】従来の第１の薄膜トランジスタの製造方法を
説明するための工程順に示した断面図。
説明するための工程順に示した断面図。
【図１１】従来の第２の薄膜トランジスタの製造方法を
説明するための工程順に示した断面図。
説明するための工程順に示した断面図。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ｉ層 ５，５ａ，５ｂ，１４，１５ 保護絶縁膜 ６，１２，１３，１６ フォトレジスト膜 ７ Ｃｒ膜 ８ Ｃｒシリサイド層 ９ ソース・ドレイン電極 １０ リンイオン １１ ｎ+ 層
Claims (8)
- 【請求項１】 透明絶縁基板上に形成した遮光性のゲー
ト電極と、前記ゲート電極を含む前記透明絶縁基板上に
順次積層して形成したゲート絶縁膜および半導体膜と、
前記ゲート電極に位置整合して前記半導体膜上に形成し
膜厚が価電子制御可能な不純物イオンの注入飛程よりも
大きく且つ端面が前記半導体膜に鋭角で接する傾斜面を
有する保護絶縁膜と、前記保護絶縁膜以外の前記半導体
膜の表面に形成した高融点金属シリサイド層と、前記半
導体膜のチャネル領域から外側に離れた前記高融点金属
シリサイド層上に前記高融点金属シリサイド層と一体化
して形成した高融点金属膜からなるソース・ドレイン電
極と、前記チャネル側の前記高融点金属シリサイド層の
端部よりも内側の前記保護絶縁膜の傾斜面の下部を含む
前記半導体層に不純物をドープして形成したソース・ド
レイン領域を有することを特徴とする薄膜トランジス
タ。 - 【請求項２】 保護絶縁膜が価電子制御可能な不純物の
注入飛程よりも小さい膜厚の第１の保護絶縁膜と、前記
第１の保護絶縁膜の端部より内側に積層して前記第１の
絶縁膜を含めた膜厚が前記注入飛程よりも大きい膜厚の
第２の絶縁膜を含む多層保護膜からなる請求項１記載の
薄膜トランジスタ。 - 【請求項３】 保護絶縁膜が非晶質窒化珪素膜である請
求項１又は請求項２記載の薄膜トランジスタ。 - 【請求項４】 透明絶縁基板上に遮光性のゲート電極を
形成し前記ゲート電極を含む前記透明絶縁基板上にゲー
ト絶縁膜，半導体膜および膜厚が価電子制御可能な不純
物イオンの注入飛程よりも大きい保護絶縁膜を順次積層
して形成する工程と、前記保護絶縁膜上にポジ型のフォ
トレジスト膜を形成した後前記ゲート電極をマスクとし
て前記フォトレジスト膜を前記透明絶縁基板の裏面から
露光してパターニングする工程と、前記フォトレジスト
膜をマスクとして前記保護絶縁膜を等方性エッチングし
前記ゲート電極に位置整合し且つ端面が前記半導体膜の
上面と鋭角で接するパターンを形成する工程と、露出さ
れた前記半導体膜の表面に形成された自然酸化膜を除去
した後前記保護絶縁膜を含む前記半導体膜上に高融点金
属膜を堆積して前記半導体膜と前記高融点金属膜との界
面に前記半導体膜と前記高融点金属膜との反応による高
融点金属シリサイド層を形成する工程と、未反応の前記
高融点金属膜を選択的にエッチングしてチャネル領域側
の前記高融点金属シリサイド層端部から外側に離れた前
記高融点金属シリサイド層上にソース・ドレイン電極を
形成する工程と、前記保護絶縁膜をマスクとして前記半
導体膜に不純物をイオン注入し前記高融点金属シリサイ
ド層の前記チャネル領域側の端部より内側の前記保護絶
縁膜の傾斜部の下部を含む領域にｎ型又はｐ型の半導体
層からなるソース・ドレイン領域を形成する工程とを含
むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 透明絶縁基板上に遮光性のゲート電極を
形成し前記ゲート電極を含む前記透明絶縁基板上にゲー
ト絶縁膜，半導体膜，膜厚が価電子制御可能な不純物イ
オンの注入飛程より小さい第１の保護絶縁膜および前記
第１の保護絶縁膜を含む膜厚が前記注入飛程よりも大き
く且つ前記第１の保護絶縁膜よりもエッチング速度の大
きい第２の保護絶縁膜を順次積層して形成する工程と、
前記第２の保護絶縁膜上にポジ型のフォトレジスト膜を
形成した後前記ゲート電極をマスクとして前記フォレジ
スト膜を前記透明絶縁基板の裏面から露光してパターニ
ングする工程と、前記フォトレジスト膜をマスクとして
前記第２および第１の保護絶縁膜を順次等方性エッチン
グして前記ゲート電極に位置整合し且つ幅が下層から上
層へと順次狭くなる多層保護絶縁膜を形成する工程と、
露光された前記半導体膜の表面に形成された自然酸化膜
を除去した後前記多層保護絶縁膜を含む前記半導体膜上
に高融点金属膜を堆積して前記半導体膜と前記高融点金
属膜との界面に前記半導体膜と前記高融点金属膜との反
応による高融点金属シリサイド層を形成する工程と、未
反応の前記高融点金属膜を選択的にエッチングしてチャ
ネル領域側の前記高融点金属シリサイド層端部から外側
に離れた前記高融点金属シリサイド層上にソース・ドレ
イン電極を形成する工程と、前記多層保護絶縁膜をマス
クとして前記半導体膜に不純物をイオン注入し前記高融
点金属シリサイド層の前記チャネル領域側の端部より内
側の前記第１の保護絶縁膜の下部を含む領域にｎ型又は
ｐ型の半導体層からなるソース・ドレイン領域を形成す
る工程とを含むことを特徴とする薄膜トランジスタの製
造方法。 - 【請求項６】 透明絶縁基板上に遮光性のゲート電極を
形成し前記ゲート電極を含む前記透明絶縁基板上にゲー
ト絶縁膜，半導体膜および膜厚が価電子制御可能な不純
物イオンの注入飛程よりも大きいポジ型のフォトレジス
ト膜を順次積層して形成する工程と、前記ゲート電極を
マスクとして前記フォレジスト膜を前記透明絶縁基板の
裏面から露光して現像し前記ゲート電極に位置整合し且
つ端面が前記半導体膜と鋭角で接する傾斜面を有するパ
ターンを形成する工程と、露出された前記半導体膜の表
面に形成された自然酸化膜を除去した後前記フォトレジ
スト膜を含む前記半導体膜上に高融点金属膜を堆積して
前記半導体膜と前記高融点金属膜との界面に前記半導体
膜と前記高融点金属膜との反応による高融点金属シリサ
イド層を形成する工程と、未反応の前記高融点金属膜を
選択的にエッチングしてチャネル領域側の前記高融点金
属シリサイド層端部から外側に離れた前記高融点金属シ
リサイド層上にソース・ドレイン電極を形成する工程
と、前記フォトレジスト膜をマスクとして前記半導体膜
に不純物をイオン注入し前記高融点金属シリサイド層の
前記チャネル領域側の端部より内側の前記フォトレジス
ト膜の傾斜部の下部を含む領域にｎ又はｐ型の半導体層
からなるソース・ドレイン領域を形成する工程とを含む
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項７】 透明絶縁基板上に遮光性のゲート電極を
形成し前記ゲート電極を含む前記透明絶縁基板上にゲー
ト絶縁膜，半導体および膜厚が価電子制御可能な不純物
イオンの注入飛程よりも小さい保護絶縁膜を順次積層し
て形成する工程と、前記保護絶縁膜上にボジ型の第１の
フォトレジスト膜を形成した後前記ゲート電極をマスク
として前記第１のフォトレジスト膜を前記透明絶縁基板
の裏面から露光してパターニングする工程と、前記第１
のフォトレジスト膜をマスクとして前記保護絶縁膜を等
方性エッチングし前記ゲート電極に位置整合するパター
ンを形成する工程と、前記第１のフォトレジスト膜を除
去した後露出された前記半導体膜の表面に形成された自
然酸化膜を除去し前記保護絶縁膜を含む前記半導体膜上
に高融点金属膜を堆積して前記半導体膜と前記高融点金
属膜との界面に前記半導体膜と前記高融点金属膜との反
応による高融点金属シリサイド層を形成する工程と、未
反応の前記高融点金属膜を選択的にエッチングしてチャ
ネル領域側の前記高融点金属シリサイド層端部から外側
に離れた前記高融点金属シリサイド層上にソース・ドレ
イン電極を形成する工程と、前記保護絶縁膜を含む表面
に膜厚が価電子制御可能な不純物イオンの注入飛程より
も大きいポジ型の第２のフォトレジスト膜を形成した後
前記ゲート電極をマスクとして前記第２のフォトレジス
ト膜を前記透明絶縁基板の裏面から露光してパターニン
グし前記保護絶縁膜上に前記保護絶縁膜の幅よりも狭い
パターンを形成する工程と、前記第２のフォトレジスト
膜をマスクとして前記半導体膜に不純物をイオン注入し
前記高融点金属シリサイド層の前記チャネル領域側の端
部より内側の前記保護絶縁膜の下部を含む領域にｎ型又
はｐ型の半導体層からなるソース・ドレイン領域を形成
する工程とを含むことを特徴とする薄膜トランジスタの
製造方法。 - 【請求項８】 透明絶縁基板上に遮光性のゲート電極を
形成し前記ゲート電極を含む前記透明絶縁基板上にゲー
ト絶縁膜，半導体膜および膜厚が価電子制御可能な不純
物イオンの注入飛程よりも小さい保護絶縁膜を順次積層
して形成する工程と、前記保護絶縁膜上にポジ型のフォ
トレジスト膜を形成した後前記ゲート電極をマスクとし
て前記フォトレジスト膜を前記透明絶縁基板の裏面から
露光してパターニングした前記フォトレジスト膜をマス
クとして前記保護絶縁膜を等方性エッチングし前記ゲー
ト電極に位置整合するパターンを形成する工程と、前記
フォトレジスト膜を残したまま露出された前記半導体膜
の表面に形成された自然酸化膜を除去し前記フォトレジ
スト膜を含む前記半導体膜上に高融点金属膜を堆積して
前記半導体膜と前記高融点金属膜との界面に前記半導体
膜と前記高融点金属膜との反応による高融点金属シリサ
イド層を形成する工程と、前記フォトレジスト膜を感光
させることなく残したまま未反応の前記高融点金属膜を
選択的にエッチングしてチャネル領域側の前記高融点金
属シリサイド層端部から外部に離れた前記高融点金属シ
リサイド層上にソース・ドレイン電極を形成する工程
と、前記フォトレジスト膜の表面を薄く除去して前記フ
ォトレジスト膜の幅を前記保護絶縁膜の幅よりも狭くし
たパターンを形成する工程と、前記フォトレジスト膜を
マスクとして前記半導体膜に不純物をイオン注入し前記
高融点金属シリサイド層の前記チャネル領域側の端部よ
り内側の前記保護絶縁膜の下部を含む領域にｎ型又はｐ
型の半導体層からなるソース・ドレイン領域を形成する
工程とを含むことを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263747A JP2661561B2 (ja) | 1994-10-27 | 1994-10-27 | 薄膜トランジスタおよびその製造方法 |
| US08/548,559 US5652159A (en) | 1994-10-27 | 1995-10-26 | Thin film transistor having improved switching characteristic |
| KR1019950037464A KR100210549B1 (ko) | 1994-10-27 | 1995-10-27 | 박막 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263747A JP2661561B2 (ja) | 1994-10-27 | 1994-10-27 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125190A true JPH08125190A (ja) | 1996-05-17 |
| JP2661561B2 JP2661561B2 (ja) | 1997-10-08 |
Family
ID=17393732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263747A Expired - Fee Related JP2661561B2 (ja) | 1994-10-27 | 1994-10-27 | 薄膜トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5652159A (ja) |
| JP (1) | JP2661561B2 (ja) |
| KR (1) | KR100210549B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141513A (ja) * | 2000-11-07 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2011029610A (ja) * | 2009-06-26 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3388195B2 (ja) * | 1998-12-22 | 2003-03-17 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US6323034B1 (en) | 1999-08-12 | 2001-11-27 | Industrial Technology Research Institute | Amorphous TFT process |
| KR100379684B1 (ko) * | 2001-04-20 | 2003-04-10 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 제조방법 |
| KR100853220B1 (ko) * | 2002-04-04 | 2008-08-20 | 삼성전자주식회사 | 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법 |
| KR100500779B1 (ko) * | 2003-10-10 | 2005-07-12 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
| US20100200897A1 (en) * | 2007-09-05 | 2010-08-12 | Nxp B.V. | Transistor and method of manufacturing the same |
| WO2009031085A1 (en) * | 2007-09-05 | 2009-03-12 | Nxp B.V. | A transistor and a method of manufacturing the same |
| US9508601B2 (en) | 2013-12-12 | 2016-11-29 | Texas Instruments Incorporated | Method to form silicide and contact at embedded epitaxial facet |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3707765A (en) * | 1970-11-19 | 1973-01-02 | Motorola Inc | Method of making isolated semiconductor devices |
| DE2703877C2 (de) * | 1977-01-31 | 1982-06-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung |
| US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
| JP2503656B2 (ja) * | 1989-05-31 | 1996-06-05 | 日本電気株式会社 | 薄膜電界効果型トランジスタ―およびその製造方法 |
| JPH05211166A (ja) * | 1991-12-02 | 1993-08-20 | Nec Corp | 薄膜電界効果型トランジスタ |
| JP2630195B2 (ja) * | 1993-05-13 | 1997-07-16 | 日本電気株式会社 | 薄膜電界効果トランジスタとその製造方法 |
-
1994
- 1994-10-27 JP JP6263747A patent/JP2661561B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-26 US US08/548,559 patent/US5652159A/en not_active Expired - Lifetime
- 1995-10-27 KR KR1019950037464A patent/KR100210549B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141513A (ja) * | 2000-11-07 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4678933B2 (ja) * | 2000-11-07 | 2011-04-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2011029610A (ja) * | 2009-06-26 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661561B2 (ja) | 1997-10-08 |
| KR100210549B1 (ko) | 1999-07-15 |
| US5652159A (en) | 1997-07-29 |
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| JPH09213962A (ja) | 薄膜トランジスタおよびその製造方法 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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