JP2011029610A - 半導体装置及びその作製方法 - Google Patents
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Abstract
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたn型FET及びp型FETを有する半導体装置であって、それぞれのFETは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。
【選択図】図1
Description
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図1および図2を参照して説明する。
本実施の形態では、SOI基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてn型FETとp型FETを作製する場合の一例について図3乃至図5を用いて説明する。
本実施の形態では、SOI基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてn型FETとp型FETを作製する場合の一例について図6及び図7を用いて説明する。なお本実施の形態では、実施の形態1の図1(B)で示した半導体装置の作製方法について説明する。なお、上記実施の形態2で述べたSOI基板を用いた半導体装置の作製方法と重複する箇所については、上記実施の形態2の記載を援用し、説明を省略するものとする。
本実施の形態では、SOI基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてn型FETとp型FETを作製する場合の一例について図8及び図9を用いて説明する。なお本実施の形態では、実施の形態1の図2(A)で示した半導体装置の作製方法について説明する。なお、上記実施の形態2で述べたSOI基板を用いた半導体装置の作製方法と重複する箇所については、上記実施の形態2の記載を援用し、説明を省略するものとする。
本実施の形態では、SOI基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてn型FETとp型FETを作製する場合の一例について図10及び図11を用いて説明する。なお本実施の形態では、実施の形態1の図2(B)で示した半導体装置の作製方法について説明する。また本実施の形態で説明する半導体装置の作製方法において、上記実施の形態3で説明した半導体装置と異なる点は、高導電性領域118a、高導電性領域118bを形成しない点にある。そのため本実施の形態の説明で、上記実施の形態2及び実施の形態3で述べたSOI基板を用いた半導体装置の作製方法と重複する箇所については、上記実施の形態2及び実施の形態3の記載を援用し、説明を省略するものとする。
本実施の形態では、本発明の一態様である半導体装置の他の一例について説明する。
本実施の形態では、本発明の一態様である半導体装置の一例として、演算機能を有する半導体装置について説明する。
本実施の形態では、計算機シミュレーションを用いて、開示する発明の効果について検証した結果を示す。ここではsilvaco社製のソフトウェア(SmartSpice)を用いて、19段のリングオシレータにおけるチャネル長と遅延時間との関係を計算した。また、半導体層を構成する材料としてシリコンを用いる場合について計算を行った。チャネル長については、0.04μm〜0.25μmの間で変化させている。
<SOI基板の作製工程>
本実施の形態では、SOI基板の作製方法の一例について、図20を参照して説明する。
次に、本実施の形態で用いるベース基板1000の一態様として、太陽電池グレードシリコンを用いる場合について詳細に説明する。
SiO2+2C→Si+CO
SiO2+2C→Si+CO
102 絶縁層
104 単結晶半導体層
106a 単結晶半導体層
106b 単結晶半導体層
108 素子分離絶縁層
110a ゲート絶縁層
110b ゲート絶縁層
112a ゲート電極
112b ゲート電極
114a 低導電性領域
114b 低導電性領域
116 絶縁層
116a サイドウォール絶縁層
116b サイドウォール絶縁層
118a 高導電性領域
118b 高導電性領域
120 金属層
122a 金属化合物領域
122b 金属化合物領域
124a 金属化合物領域
124b 金属化合物領域
126 マスク
128a 金属領域
128b 金属領域
130a 金属領域
130b 金属領域
132a 層間絶縁層
132b 層間絶縁層
134a 導電層
134b 導電層
601 一点鎖線
602 金属層
603 マスク
604a 金属領域
604b 金属領域
604c 金属領域
605a 金属領域
605b 金属領域
605c 金属領域
701 金属層
702 金属層
703 マスク
704a 金属領域
704b 金属領域
704c 金属領域
705a 金属領域
705b 金属領域
705c 金属領域
706a 金属領域
706b 金属領域
706c 金属領域
707a 金属領域
707b 金属領域
707c 金属領域
801a 絶縁層
801b 絶縁層
802a 絶縁層
802b 絶縁層
803a 絶縁層
803b 絶縁層
804a 絶縁層
804b 絶縁層
805a 絶縁層
805b 絶縁層
900 マイクロプロセッサ
901 演算回路
902 演算回路制御部
903 命令解析部
904 制御部
905 タイミング制御部
906 レジスタ
907 レジスタ制御部
908 バスインターフェース
911 RFCPU
912 アナログ回路部
913 デジタル回路部
914 共振回路
915 整流回路
916 定電圧回路
917 リセット回路
918 発振回路
919 復調回路
920 変調回路
921 RFインターフェース
922 制御レジスタ
923 クロックコントローラ
924 CPUインターフェース
925 中央処理ユニット
926 ランダムアクセスメモリ
927 専用メモリ
928 アンテナ
929 容量部
930 電源管理回路
1000 ベース基板
1010 ボンド基板
1012 脆化領域
1014 絶縁層
1016 半導体層
1018 半導体層
1020 ボンド基板
Claims (19)
- 半導体材料を含むチャネル形成領域と、
前記チャネル形成領域に接し、前記半導体材料を含む導電性領域と、
前記導電性領域に接する金属領域と、
前記チャネル形成領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記金属領域を一部に含むソース電極またはドレイン電極と、を有する半導体装置。 - 請求項1において、
前記ゲート絶縁層と前記チャネル形成領域の接触界面が、前記金属領域と前記導電性領域との接触界面より上方に存在する半導体装置。 - 半導体材料を含むチャネル形成領域と、
前記チャネル形成領域に接し、前記半導体材料を含む導電性領域と、
前記導電性領域に接し、前記半導体材料の金属化合物を含む金属化合物領域と、
前記金属化合物領域に接する金属領域と、
前記チャネル形成領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記金属領域を一部に含むソース電極またはドレイン電極と、を有し、
前記金属化合物を構成する金属元素と、前記金属領域を構成する金属元素とは同一である半導体装置。 - 請求項3において、
前記ゲート電極の一部に、前記金属化合物を含む領域を有する半導体装置。 - 請求項1乃至4のいずれか一において、
前記導電性領域に添加された導電型を付与する不純物元素の濃度は、1×1019cm−3以上1×1021cm−3以下である半導体装置。 - 請求項1乃至4のいずれか一において、
前記導電性領域は、前記チャネル形成領域に接する低導電性領域と、前記低導電性領域に接する高導電性領域を有し、
前記低導電性領域に添加された導電型を付与する不純物元素の濃度は1×1019cm−3以上1×1021cm−3以下であり、前記高導電性領域に添加された導電型を付与する不純物元素の濃度より小さい濃度である半導体装置。 - 請求項1乃至6のいずれか一において、
前記金属領域が、前記導電性領域と重畳しない領域にも存在する半導体装置。 - 請求項1乃至7のいずれか一において、
前記チャネル形成領域は、絶縁層上に存在する半導体層中に形成された半導体装置。 - 請求項8において、
上部に前記絶縁層が設けられたべース基板を有する半導体装置。 - 請求項9において、
前記ベース基板は、ガラス基板、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池グレードシリコン基板のいずれか一である半導体装置。 - 半導体材料を含む領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記ゲート電極と重畳するチャネル形成領域と、
前記チャネル形成領域に接する導電性領域と、を形成し、
前記導電性領域の一部を除去し、
前記導電性領域の一部が除去された領域に金属層を形成して、前記導電性領域と接する金属領域を形成し、
前記金属領域を一部に含むソース電極またはドレイン電極を形成する半導体装置の作製方法。 - 半導体材料を含む領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記ゲート電極と重畳するチャネル形成領域と、
前記チャネル形成領域に接する導電性領域と、を形成し、
前記導電性領域に接する金属層を形成することで、前記導電性領域に接し、前記半導体材料の金属化合物を含む金属化合物領域と、前記金属化合物領域に接する金属領域と、を形成する半導体装置の作製方法。 - 請求項12において、
前記金属層を前記ゲート電極に接するように形成することで、前記ゲート電極の一部に前記金属化合物を含む領域を形成する半導体装置の作製方法。 - 請求項11乃至13のいずれか一において、
導電型を付与する不純物元素を1×1019cm−3以上1×1021cm−3以下の濃度で添加することにより、前記導電性領域を形成する半導体装置の作製方法。 - 請求項11乃至14のいずれか一において、
導電型を付与する不純物元素を1×1019cm−3以上1×1021cm−3以下の濃度で添加することにより、前記導電性領域の一部である低導電性領域を形成し、
導電型を付与する不純物元素を前記低導電性領域より高濃度となるよう添加することにより、前記導電性領域の一部である高導電性領域を形成する半導体装置の作製方法。 - 請求項11乃至15のいずれか一において、
前記金属層を、前記導電性領域と重畳しない領域にも形成する半導体装置の作製方法。 - 請求項11乃至16のいずれか一において、
前記半導体材料を含む領域を、絶縁層上に形成する半導体装置の作製方法。 - 請求項11乃至16のいずれか一において、
H3 +イオンが照射されたボンド基板を絶縁層を介してベース基板に貼り合わせ、
前記ボンド基板から分離されたボンド基板の一部の膜を前記ベース基板に形成することにより、
前記絶縁層を介して前記ベース基板上に、前記半導体材料からなる半導体膜を形成する半導体装置の作製方法。 - 請求項18において、
前記ベース基板として、ガラス基板、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池グレードシリコン基板のいずれか一を用いる半導体装置の作製方法。
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