JP2007287718A - 半導体装置 - Google Patents

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Abstract

【課題】キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じないＳＯＩ基板上に形成される半導体装置を提供する。
【解決手段】ゲート電極５は、そのゲート幅方向の両端部が活性領域から平面視的に突出するように配設されている。そして、当該両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８が配設され、ゲート電極５のゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８に隣接してボディコンタクト領域２１が配設されている。ボディコンタクト領域２１とボディ領域とは、部分トレンチ分離絶縁膜８下のＳＯＩ層（ウエル領域）を介して電気的に繋がる。また、ソース領域３１の表面内には、ゲート電極５のゲート幅方向のほぼ中央部近傍に、Ｐ型の不純物が比較的高濃度に導入されたソースタイ領域４が配設されている。
【選択図】図１

Description

本発明はＳＯＩ（Silicon On Insulator）基板を用いた半導体装置に関し、特に、ボディ電位を固定する手段を有した半導体装置に関する。
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が順に配設されたＳＯＩ基板上に形成した半導体装置、いわゆるＳＯＩデバイスは、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離（ＦＴＩ）絶縁膜により、素子間を電気的に分離するＦＴＩ構造のＳＯＩデバイスがある。
しかし、衝突電離現象によって発生するキャリア（ホールあるいは電子）がチャネル形成領域を含むボディ領域に溜まり、寄生バイポーラ効果が生じる。これによりキンクが発生したり、動作耐圧が低下したり、また、ボディ領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
このような、ＦＴＩ構造のＳＯＩデバイスにおいてボディ領域の電位を固定するために、例えば特許文献１に示されるソースタイと呼称される構造が考案されている。
ソースタイは、ＭＯＳトランジスタのソース層の表面内、あるいはソース層に接するように設けられた、ソース層とは反対導電型の不純物領域を指し、当該不純物領域がゲート電極下のボディ領域に電気的に接続される構成となっている。
ソースタイを有することで、衝突電離現象によって発生するキャリア（ホールあるいは電子）をボディ領域からソースタイを通じてソース層に流すことができ、ボディ領域の電位を固定してキンクの発生や、動作耐圧の低下を防止することができる。
また、ＳＯＩデバイスにおいてボディ領域の電位を固定するためのソースタイ以外の構成としては、部分トレンチ分離（ＰＴＩ）構造が考案されている。
ＰＴＩ構造は、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成された部分トレンチ分離絶縁膜を有した構造である。
ＰＴＩ構造の採用により、部分トレンチ分離絶縁膜の下部のウエル領域を通じて所定のボディコンタクト領域（ソース層とは反対導電型の不純物領域）にキャリアを移動することが可能であり、キャリアがボディ領域に溜まるということを防止でき、またウエル領域を通じてボディ領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。
ここで、「ＭＯＳ」という用語は、Metal-Oxide-Semiconductorの頭文字を採ったものとされているが、必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有するものとする。
なお、本明細書ではＭＯＳ構造を有する電界効果トランジスタを、単に「ＭＯＳトランジスタ」と呼称する。
特開２００５−９３８７５号公報（図１、図５）
ＦＴＩ構造のＳＯＩデバイスにおいてソースタイを設けてボディ領域の電位を固定する場合でも、ＰＴＩ構造のＳＯＩデバイスにおいてボディコンタクト領域を設けてボディ領域の電位を固定する場合でも、ＭＯＳトランジスタのゲート電極のゲート長に比べてゲート幅が長くなると、ボディ領域の抵抗（ボディ抵抗）が高くなり、キャリアの移動が困難となって寄生バイポーラ効果が生じてしまう。
本発明は上記のような問題点を解消するためになされたもので、キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じないＳＯＩ基板上に形成される半導体装置を提供することを目的とする。
本発明に係る請求項１記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋め込み酸化膜および前記埋め込み酸化膜上に配設された第１導電型のＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ層上に配設される少なくとも１つのＭＯＳトランジスタとを備え、前記少なくとも１つのＭＯＳトランジスタは、前記ＳＯＩ層の表面内に選択的に配設された第２導電型の第１の電極領域および第２の電極領域と、前記第１の電極領域と前記第２の電極領域とで挟まれた前記ＳＯＩ層の領域に相当する第１導電型のボディ領域と、前記ボディ領域上に配設されるゲート電極と、前記第１の電極領域、前記第２の電極領域および前記ボディ領域で構成される活性領域の周辺領域のうち、前記ゲート電極のゲート幅方向の両端部のうち少なくとも一方の端部の下部に対応する前記ＳＯＩ層表面内に選択的に配設された部分分離絶縁膜と、前記部分分離絶縁膜に隣接するように、前記ＳＯＩ層の表面内に配設された半導体領域と、前記ゲート電極近傍の前記第１の電極領域の表面内に選択的に配設され、前記ボディ領域に電気的に接続される第１導電型の少なくとも１つの電極領域内半導体領域とを備え、前記部分分離絶縁膜は、その下部に前記ボディ領域から連続する前記ＳＯＩ層を有し、前記半導体領域は、前記部分分離絶縁膜下の前記ＳＯＩ層に接触し、前記活性領域の周辺領域のうち、部分分離絶縁膜の配設領域以外の領域は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離絶縁膜で囲まれる。
本発明に係る請求項２記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋め込み酸化膜および前記埋め込み酸化膜上に配設された第１導電型のＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ層上に配設される少なくとも１つのＭＯＳトランジスタとを備え、前記少なくとも１つのＭＯＳトランジスタは、前記ＳＯＩ層の表面内に選択的に配設された第２導電型の第１の電極領域および第２の電極領域と、前記第１の電極領域と前記第２の電極領域とで挟まれた前記ＳＯＩ層の領域に相当する第１導電型のボディ領域と、前記ボディ領域上に配設されるゲート電極と、前記ゲート電極近傍の前記第１の電極領域の表面内に、前記ゲート電極に沿って間隔を開けて配列され、前記ボディ領域に電気的に接続される第１導電型の複数の電極領域内半導体領域とを備え、前記第１の電極領域、前記第２の電極領域および前記ボディ領域で構成される活性領域の周辺領域は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離絶縁膜で囲まれ、前記複数の電極領域内半導体領域は、配列の両端のそれぞれから、最も近い前記活性領域の端縁部までの第１の長さが、電極領域内半導体領域間の第２の長さの半分になるように配列される。
本発明に係る請求項１記載の半導体装置によれば、部分分離絶縁膜に隣接する半導体領域と、ボディ領域に電気的に接続される第１導電型の少なくとも１つの電極領域内半導体領域とを備えるので、半導体領域および電極領域内半導体領域を通じてボディ領域の電位固定を行うことができ、どちらか一方だけによる電位固定に比べて、ボディ領域の電位固定効果をより高めることができる。
また、活性領域の周辺領域のうち、部分分離絶縁膜の配設領域以外の領域は、部分分離絶縁膜よりも分離幅を狭くすることができる完全分離絶縁膜で囲まれているので、活性領域の周辺領域をすべて部分分離絶縁膜で囲む場合に比べて、集積度の向上を図ることができる。
また、部分分離絶縁膜の配設領域以外の領域を完全分離絶縁膜で囲むことで、活性領域の周辺領域をすべて部分分離絶縁膜で囲む場合に比べ、ＰＮ接合寄生容量を低減することができ、低容量化を図ることができる。
本発明に係る請求項２記載の半導体装置によれば、複数の電極領域内半導体領域が、配列の両端のそれぞれから、最も近い前記活性領域の端縁部までの第１の長さが、電極領域内半導体領域間の第２の長さの半分に設定されるので、１つの電極領域内半導体領域が電位固定すべきボディ領域の長さが均等になり、ゲート電極１本あたりの主電極間耐圧を均一にでき、主電極間耐圧がばらつくことを防止して、リーク電流の少ないＭＯＳトランジスタが得られ、安定した回路動作を実現できる。
また、ボディ領域の電位固定を行うために、活性領域外部に半導体領域を設けないので、部分分離絶縁膜が不要となり、製造工程を簡略化できるとともに、ＰＮ接合寄生容量を低減して、低容量化を図ることができる。
また、チャネル幅が同じであれば、ボディ領域の電位固定を行うための半導体領域を活性領域外部に設けない分だけ面積効率を向上させることができる。
＜Ａ．実施の形態１＞
＜Ａ−１．第１の態様＞
まず、本発明に係る半導体装置の実施の形態１の第１の態様について、図１に示すＭＯＳトランジスタ１００を例として説明する。
＜Ａ−１−１．装置構成＞
図１はＭＯＳトランジスタ１００の構成を示す平面図である。
図１に示すようにＭＯＳトランジスタ１００は、ゲート電極５のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、Ｎ型不純物を比較的高濃度に導入した、電極領域であるソース領域３１およびドレイン領域３２を有するＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であり、ソース領域３１およびドレイン領域３２間のボディ領域（その表面がチャネル領域となるが、何れも図示せず）上にゲート絶縁膜（図示せず）を介してゲート電極５が配設されている。
なお、ソース領域３１、ドレイン領域３２およびボディ領域の形成領域を総称して活性領域と呼称するが、ゲート電極５は、そのゲート幅方向の両端部が活性領域から平面視的に突出するように配設されている。そして、当該両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８（部分分離絶縁膜）が配設されている。
部分トレンチ分離絶縁膜８は、ゲート電極５の両端部の下部だけでなく、その近傍に延在するように配設されている。
なお、活性領域の周囲は、部分トレンチ分離絶縁膜８が設けられた領域以外は完全トレンチ分離絶縁膜ＦＴ（完全分離絶縁膜）によって囲まれ、他の半導体素子と電気的に分離されている。
また、ゲート電極５のゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８に隣接してボディコンタクト領域２１が配設されている。
ボディコンタクト領域２１は、ゲート電極５の下部のボディ領域の電位を固定するための不純物領域であり、ボディ領域と同一導電型の不純物（この場合はＰ型）が比較的高濃度に導入されている。
ボディコンタクト領域２１とボディ領域とは、部分トレンチ分離絶縁膜８下のＳＯＩ層（ウエル領域）を介して電気的に繋がるので、ボディコンタクト領域２１をグランド電位あるいは電源電位に接続することで、ボディ領域の電位を固定することができる。なお、ＮＭＯＳトランジスタの場合は、ボディコンタクト領域はグランド電位に接続し、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の場合は、ボディコンタクト領域は電源電位に接続する。
このように、ボディ領域のゲート幅方向の両端部外方にボディ領域の電位を固定することができるボディコンタクト領域を備えた構成を両側電位固定と呼称する。
また、ソース領域３１の表面内には、ゲート電極５のゲート幅方向のほぼ中央部近傍に、ソース領域３１とは反対導電型（この場合はＰ型）の不純物が比較的高濃度に導入されたソースタイ領域４（電極領域内半導体領域）が配設されている。
ソースタイ領域４は、サイドウォール絶縁膜（図示せず）の形成後にイオン注入により形成される。ボディ領域はソースタイ領域４に接触するように形成されているので、ソースタイ領域４を通してボディ領域の電位を固定することができる。この構成について、さらに説明する。
まず、図２に、図１におけるＡ−Ａ線での断面構成を示す。
図２に示すように、ＳＯＩ基板ＳＢは、シリコン基板１上に埋め込み酸化膜２およびＳＯＩ層３が順に積層され、ＳＯＩ層３の表面内にソース領域３１およびドレイン領域３２が配設され、ソースタイ領域４はソース領域３１のドレイン領域３２に対向する側面の先端部に部分的に設けられている。
図１におけるＢ−Ｂ線での断面構成を図３に示す。
図３に示すように、ソースタイ領域４が設けられた以外の部分では、ソース領域３１およびドレイン領域３２の、互いに対向する側面の外側にそれぞれ設けられたＮ型のＬＤＤ（lightly doped drain）領域３３に挟まれるようにＰ型不純物を比較的低濃度に含むボディ領域３０が存在しているが、図２に示すようにソースタイ領域４が設けられた部分ではボディ領域３０がソースタイ領域４に接触するように延在している。従って、ボディ領域３０の電位をソースタイ領域４を通して固定することができる。
ここで、各領域の不純物濃度の一例としては、ボディ領域３０が１×１０17〜１×１０18／ｃｍ3、ＬＤＤ領域３３が１×１０19／ｃｍ3、ソースタイ領域４、ソース領域３１およびドレイン領域３２が１×１０20／ｃｍ3程度である。
なお、図２および図３に示すように、ボディ領域３０上には、ゲート絶縁膜７を介してゲート電極５が配設され、ゲート電極６の側面にはサイドウォール絶縁膜６が配設されている。
また、ソース領域３１、ドレイン領域３２およびゲート電極５の上部にはシリサイド層ＳＳが配設され、シリサイド層ＳＳはソースタイ領域４の上部にも配設されるので、ソースタイ領域４の電位はソース領域３１と同電位となる。
次に、図１におけるＣ−Ｃ線での断面構成を図４に、Ｄ−Ｄ線での断面構成を図５に示す。
図４に示すように、部分トレンチ分離絶縁膜８の底部と埋め込み酸化膜２との間には、ウエル領域９が存在し、ボディコンタクト領域２１とボディ領域３０とを電気的に接続する構成となっている。なお、ウエル領域９とボディ領域３０とは基本的に同じ導電型の不純物を含むので同じ不純物領域と言えるが、役割が異なるので区別している。また、部分トレンチ分離絶縁膜８下のウエル領域９の不純物濃度をボディ領域３０よりも高める場合もあり、その場合は明らかに異なった不純物領域となるので区別している。
また、図４および図５に示されるように、ボディコンタクト領域２１の上部にもシリサイド層ＳＳが配設される。
＜Ａ−１−２．効果＞
以上説明したＭＯＳトランジスタ１００においては、ゲート電極５のゲート幅方向両端部外方にそれぞれ設けた２つのボディコンタクト領域２１を通じてのボディ領域３０の電位固定に加えて、さらに、ソースタイ領域４を通じてボディ領域３０の電位固定を行うので、どちらか一方だけによる電位固定に比べて、ボディ領域３０の電位固定効果をより高めることができる。
すなわち、ゲート電極５のゲート長に比べてゲート幅が長い場合、ボディ抵抗が高く、２つのボディコンタクト領域２１を通じての電位固定のみでは、ゲート中心部近傍領域のボディ領域３０の電位固定が不安定になる可能性があるが、ゲート電極５の中心部近傍にソースタイ領域４を設けることによって、当該中心部近傍の電位固定を確実に行うことができるので、上記のような懸念を確実に回避することができる。
また、ＭＯＳトランジスタ１００におけるソースドレイン耐圧のゲート幅依存性を図６を用いて説明する。
図６においては、横軸にチャネル幅（μｍ）を、縦軸にソースドレイン耐圧（Ｖ）を示しており、３．３Ｖの耐圧を有するにはチャネル幅は約７μｍに設定すれば良いことが判る。従って、動作電圧が３．３Ｖの回路に使用するＭＯＳトランジスタにおいては、チャネル幅は最大でも７μｍとなるように設定することで、リーク電流を抑制したＭＯＳトランジスタを得ることができ、安定した回路動作を実現できる。
ここで、チャネル幅とは、活性領域上にあるゲート電極５のゲート幅方向の長さ（フィンガー長と呼称される場合もある）に相当し、図６の特性は、ゲート長が約０．４μｍの場合についての特性である。
なお、２つのボディコンタクト領域２１を通じてのボディ領域３０の電位固定およびソースタイ領域４を通じてボディ領域３０の電位固定の何れか一方だけの場合には、図６の特性とは異なった特性となり、例えば３．３Ｖの耐圧を有するにはチャネル幅をさらに短くしなければならない特性となる。
チャネル幅を長く設定できないということは、チャネル幅が長い場合と同じ電流駆動力を得るには、ＭＯＳトランジスタの個数を増やさなければならず、半導体集積回路における面積効率が低下して、集積度の向上が望めなくなることを意味するが、図１に示したＭＯＳトランジスタ１００においては、そのような懸念を回避できる。
また、ＭＯＳトランジスタ１００においてはゲート両端領域以外の活性領域の周囲を完全トレンチ分離絶縁膜ＦＴで囲むことで素子分離を行っているので、集積度の向上を図ることができる。
すなわち、一般に完全分離領域に必要な分離幅は部分分離領域に必要な分離幅より狭くすることができるため、活性領域の周辺領域をすべて部分トレンチ分離絶縁膜で囲む場合に比べ、集積度の向上を図ることができる。
加えて、ゲート両端領域以外の活性領域の周囲を完全トレンチ分離絶縁膜ＦＴで囲むことで、活性領域の周辺領域をすべて部分トレンチ分離絶縁膜で囲む場合に比べ、ＰＮ接合寄生容量を低減することができる。
すなわち、部分トレンチ分離絶縁膜下には、ウエル領域（図４のウエル領域９に相当）が存在するので、当該ウエル領域と活性領域との間にはＰＮ接合寄生容量が形成される。従って、活性領域の周辺領域をすべて部分トレンチ分離絶縁膜で囲むと、ＰＮ接合寄生容量が増大することになるが、ＭＯＳトランジスタ１００においては、ＰＮ接合寄生容量を低減して、低容量化を図ることができる。
＜Ａ−１−３．変形例＞
以上説明した第１の態様のＭＯＳトランジスタ１００においては、図２および図３を用いて説明したように、ソースタイ領域４はソース領域３１のドレイン領域３２に対向する側面の先端部に部分的に設けられ、ソースタイ領域４がドレイン領域３２側のＬＤＤ領域３３に対面する構成となっていたが、図７に示すように、ソースタイ領域４の前部、すなわちソースタイ領域４のソース領域３１とは反対側に、ソースタイ領域４に接するようにソースタイ領域４と同じ導電型（ここではＰ型）の前部半導体領域１０を設けた構成としても良い。
なお、前部半導体領域１０は、ＰＭＯＳトランジスタのＬＤＤ領域の形成工程で形成され、ＬＤＤ領域３３と同程度の深さおよびゲート長方向での広がりを有しており、その不純物濃度は、例えば１×１０19／ｃｍ3程度である。
前部半導体領域１０の不純物濃度は、ボディ領域３０よりも高いので、ソースタイ領域４が接触する部分のボディ領域３０の抵抗値を局所的に低くすることができ、電位固定効果を高めることができる。
＜Ａ−２．第２の態様＞
次に、本発明に係る半導体装置の実施の形態１の第３の態様について、図８に示すＭＯＳトランジスタ１００Ａを例として説明する。
図８はＭＯＳトランジスタ１００Ａの構成を示す平面図である。
図８に示すようにＭＯＳトランジスタ１００Ａは、図１に示したＭＯＳトランジスタ１００と基本的には同じであるが、ＭＯＳトランジスタ１００Ａのゲート電極５ａは、ゲート電極５よりも長く、それに合わせてソース領域３１ａおよびドレイン領域３２ａも、ソース領域３１およびドレイン領域３２よりも長く形成されている。また、ゲート電極５ａに沿って３つのソースタイ領域４が一列に間隔を開けて配設されている。
３つのソースタイ領域４は、各ソースタイ領域４間の長さが何れも同じ長さａになるとともに、ソースタイ配列の両端のソースタイ領域４のそれぞれから、最も近い部分トレンチ分離絶縁膜８が設けられた側の活性領域の端縁部までの長さが、何れも同じ長さｂとなるように配設されている。
そして、長さａ＝ｂに設定することで、ゲート電極をゲート幅方向に等間隔で分割して電位固定することになり、実質的にチャネル幅の短いゲート電極を複数設けたことと同じとなる。このため、ゲート電極１本あたりのソースドレイン耐圧を高めることができるので、ゲート電極５ａのように、ゲート長に比べてゲート幅が極めて長い場合でも、リーク電流を抑制したＭＯＳトランジスタを得ることができる。
また、ソースドレイン耐圧に対して余裕を持たせるようにソースタイ領域４の個数を設定することで、電源電圧に多少の変動が生じた場合でも、リーク電流の増大を防止することができ、動作マージンを有したＭＯＳトランジスタを得ることができる。
なお、ソースタイ領域４の個数を増やすことで、ゲート電極１本あたりのソースドレイン耐圧をさらに高めることができるが、ソースタイ領域４が形成されている部分はＭＯＳトランジスタとして機能しないので、ソースタイ領域４の個数が少ない場合と同じ電流駆動力を有するようにするためには、ゲート電極の長さ、実質的にはフィンガー長をソースタイ領域４の増加分だけ長くしなければならず、ＭＯＳトランジスタの面積効率が低下する。従って、ソースドレイン耐圧の向上と面積効率とのトレードオフ関係を考慮して、ソースタイ領域４の配設個数を設定することになる。
図６に示した特性に基づいた単純な例を挙げると、チャネル幅が２０μｍ程度のＭＯＳトランジスタの場合、ソースタイ領域４を等間隔に２つ配設すれば、ゲート電極が実質的に３分割され、各ゲート電極のチャネル幅は７μｍ以下になるので、３．３Ｖの耐圧を有することになり、動作電圧が３．３Ｖの回路に使用した場合に、リーク電流の少ないＭＯＳトランジスタが得られ、安定した回路動作を実現できる。
また、ゲート電極５ａのように、ゲート長に比べてゲート幅が極めて長い場合でも、ソースタイ領域４を複数配設することで、ボディ領域３０の各部分での電位固定を確実に行うことができ、ボディ領域３０の電位固定効果を確実に得ることができる。
また、ＭＯＳトランジスタ１００と同様に、ゲート両端領域以外の活性領域の周囲を完全トレンチ分離絶縁膜ＦＴで囲むことで素子分離を行っているので、集積度の向上を図ることができ、加えて、活性領域の周辺領域をすべて部分トレンチ分離絶縁膜で囲む場合に比べ、ＰＮ接合寄生容量を低減して低容量化を図ることができる。
＜Ａ−３．第３の態様＞
次に、本発明に係る実施の形態１の第３の態様について、図９に示すＭＯＳトランジスタ１００Ｂを例として説明する。
図９はＭＯＳトランジスタ１００Ｂの構成を示す平面図である。
図９に示すようにＭＯＳトランジスタ１００Ｂは、図１に示したＭＯＳトランジスタ１００と基本的には同じであるが、ＭＯＳトランジスタ１００Ａのゲート電極５ａは、ゲート電極５よりも長く、それに合わせてソース領域３１ａおよびドレイン領域３２ａも、ソース領域３１およびドレイン領域３２よりも長く形成されている。また、ゲート電極５ａに沿って３つのソースタイ領域４が一列に間隔を開けて配設されている。
３つのソースタイ領域４は、各ソースタイ領域４間の長さが何れも同じ長さａになるとともに、ソースタイ配列の両端のソースタイ領域４のそれぞれから、最も近い部分トレンチ分離絶縁膜８が設けられた側の活性領域の端縁部までの長さが、何れも同じ長さｂとなるように配設されている。
そして、長さａに対して長さｂを小さく設定することで、ボディ抵抗がほぼ均等になるようにゲート電極５ａを分割することができる。
すなわち、実質的に複数に分割されたゲート電極５ａ下のそれぞれのボディ領域のボディ抵抗のうち、ソースタイ配列の両端のソースタイ領域４のそれぞれから、２つの部分トレンチ分離絶縁膜８までの間にあるボディ領域、すなわち長さｂの部分のボディ領域には、それぞれ２つの部分トレンチ分離絶縁膜８下のウエル領域の抵抗が直列に付加されることになる。
従って、部分トレンチ分離絶縁膜８下のウエル領域の抵抗が極めて小さい場合には、長さｂの部分のボディ抵抗だけを考慮すれば良いので、長さａ＝ｂとなるようにゲート電極５ａを分割することで、ゲート電極５ａボディ抵抗をほぼ均等に分割することができるが、部分トレンチ分離絶縁膜８下のウエル領域の抵抗を無視できない場合には、当該抵抗の分だけ長さｂを長さａよりも短く設定する。
例えば、部分トレンチ分離絶縁膜８下のウエル領域の抵抗が、長さｂの部分のボディ抵抗と同程度である場合には、長さｂを長さａの半分に設定することで、ソースタイ領域４間のボディ抵抗と、ソースタイ配列の端のソースタイ領域４からボディコンタクト領域２１までの間の抵抗とがほぼ同じとなり、ボディ抵抗がほぼ均等になるようにゲート電極５ａが４つに分割されたことになる。
このように、ボディ抵抗が均等になるようにゲート電極５ａを分割することで、１つのソースタイ領域４が電位固定すべきボディ領域の長さが均等になり、ゲート電極１本あたりのソースドレイン耐圧を均一にでき、ソースドレイン耐圧がばらつくことを防止して、リーク電流の少ないＭＯＳトランジスタが得られ、より安定した回路動作を実現できる。
＜Ａ−４．第４の態様＞
次に、本発明に係る実施の形態１の第４の態様について、図１０に示すＭＯＳトランジスタ１００Ｃを例として説明する。
図１０はＭＯＳトランジスタ１００Ｃの構成を示す平面図である。
図１０に示すようにＭＯＳトランジスタ１００Ｃは、図１に示したＭＯＳトランジスタ１００とは異なり、活性領域から平面視的に突出するように配設されたゲート電極５ａのゲート幅方向の両端部のうち、一方の端部の下部に対応するＳＯＩ基板ＳＢの表面内に部分トレンチ分離絶縁膜８が配設され、この部分以外の活性領域の周囲の他の部分には、ゲート電極５ａの他方の端部の下部を含めて完全トレンチ分離絶縁膜ＦＴが配設されている。
このように、ボディ領域のゲート幅方向の一方端部の外方のみにボディ領域の電位を固定することができるボディコンタクト領域を備えた構成を片側電位固定と呼称する。
その他の構成は、基本的にはＭＯＳトランジスタ１００と同じであるが、ＭＯＳトランジスタ１００Ｃのゲート電極５ａは、ゲート電極５よりも長く、それに合わせてソース領域３１ａおよびドレイン領域３２ａも、ソース領域３１およびドレイン領域３２よりも長く形成されている。また、ゲート電極５ａに沿って３つのソースタイ領域４が一列に間隔を開けて配設されている。
３つのソースタイ領域４は、各ソースタイ領域４間の長さが何れも同じ長さｂになるとともに、部分トレンチ分離絶縁膜８が設けられた側のソースタイ配列の一方端のソースタイ領域４から、部分トレンチ分離絶縁膜８までの長さがａとなるように配設され、ソースタイ配列の他方端のソースタイ領域４から、最も近い活性領域の端縁部までの長さがｃとなるように配設されている。
そして、長さａに対して長さｃを小さく設定し、長さｃを長さｂの半分に設定することで、ボディ抵抗がほぼ均等になるようにゲート電極５ａを分割することができる。
すなわち、実質的に複数に分割されたゲート電極５ａ下のそれぞれのボディ領域のボディ抵抗のうち、ソースタイ配列の一方端のソースタイ領域４からボディコンタクト領域２１までの間にあるボディ領域、すなわち長さａの部分のボディ領域には、部分トレンチ分離絶縁膜８下のウエル領域の抵抗が直列に付加されることになる。
従って、部分トレンチ分離絶縁膜８下のウエル領域の抵抗を無視できない場合には、当該抵抗の分だけ長さａを長さｂよりも短く設定することで、ソースタイ領域４間のボディ抵抗と、ソースタイ配列の一方端のソースタイ領域４からボディコンタクト領域２１までの間の抵抗とがほぼ同じとなる。
なお、部分トレンチ分離絶縁膜８下のウエル領域の抵抗が極めて小さい場合には、長さａの部分のボディ抵抗だけを考慮すれば良いので、その場合は、長さａ＝ｂとなるように設定しても良い。
また、ソースタイ配列の他方端のソースタイ領域４から最も近い活性領域の端縁部までのボディ領域、すなわち長さｃの部分のボディ領域は、ソースタイ配列の他方端のソースタイ領域４によってのみ電位固定されるので、ソースタイ領域４間にあるボディ領域、すなわち長さｂの部分のボディ領域の半分の長さに設定することで、ソースタイ領域４間のボディ抵抗と実質的に同じとなり、ボディ抵抗がほぼ均等になるようにゲート電極５ａが４つに分割されたことになる。
このように、ゲート電極５ａを分割することで、いわゆる片側電位固定の構成を採る場合でも、１つのソースタイ領域４が電位固定すべきボディ領域の長さが均等になり、ゲート電極１本あたりのソースドレイン耐圧を均一にでき、ソースドレイン耐圧がばらつくことを防止して、リーク電流の少ないＭＯＳトランジスタが得られ、より安定した回路動作を実現できる。
なお、片側電位固定の構成を採る場合でも、ソースタイ領域４の個数を増やすことで長さａ＝ｂ＝ｃとすることは可能である。その場合は、長さａおよびｂを、長さｃに合わせるようにソースタイ領域４の個数を設定することが望ましい。
＜Ａ−５．第５の態様＞
＜Ａ−５−１．装置構成＞
次に、本発明に係る実施の形態１の第５の態様について、図１１に示すＭＯＳトランジスタ１００Ｄを例として説明する。
図１１はＭＯＳトランジスタ１００Ｄの構成を示す平面図である。
図１１に示すようにＭＯＳトランジスタ１００Ｄは、図１に示したＭＯＳトランジスタ１００を２つ、ゲート長方向に平列して配設した構成を有しており、ゲート長方向に並列して配設された２つのゲート電極５を有し、ゲート電極５の間のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を比較的高濃度に導入したソース領域３１ｂが配設され、ソース領域３１ｂとは反対側のゲート電極５の側面外方のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を比較的高濃度に導入したドレイン領域３２ｂが配設されている。従って、ＭＯＳトランジスタ１００Ｄは２つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。
そして、２つのゲート電極５のそれぞれの両端部の下部に対応するＳＯＩ基板ＳＢの面内には部分トレンチ分離絶縁膜８ｂが配設されている。
部分トレンチ分離絶縁膜８ｂは、２つのゲート電極５のそれぞれの両端部の下部に渡るように連続して配設されている。
従って、部分トレンチ分離絶縁膜８ｂのゲート長方向の長さは、２つのゲート電極５のゲート長方向の配設領域の長さに、ゲート電極５の製造工程時の重ね合わせマージンを加えて決定される。
なお、活性領域の周囲は、部分トレンチ分離絶縁膜８ｂが設けられた領域以外は完全トレンチ分離絶縁膜ＦＴによって囲まれ、他の半導体素子と電気的に分離されている。
また、ゲート電極５のゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８に隣接してボディコンタクト領域２１ｂが配設されている。
なお、ボディコンタクト領域２１ｂは、活性領域のゲート長方向の辺に沿って活性領域のゲート長方向の辺と同じ長さを有するように示されているが、これは一例であり、少なくとも部分トレンチ分離絶縁膜８ｂのゲート長方向の辺と同じ長さを有していれば良い。
また、ソース領域３１ｂの表面内には、２つのゲート電極５のゲート幅方向のほぼ中央部近傍に、それぞれソース領域３１ｂとは反対導電型（この場合はＰ型）の不純物が比較的高濃度に導入されたソースタイ領域４が互いに独立して配設されている。
このように、２つのＭＯＳトランジスタにおいてソース領域３１ｂを共有する構成を採ることで、トランジスタレイアウトの面積効率を向上させることができる。
なお、図１１に示すＭＯＳトランジスタ１００Ｄにおいては、２つのソースタイ領域４が互いに独立して配設された例を示したが、図１２に示すＭＯＳトランジスタ１００Ｅのソースタイ領域４ｂのように、共有のソース領域３１ｂにおいて、ゲート電極５間に連続して延在する構成としても良い。
このような構成を採ることで、構造を単純化できるとともに、製造工程を簡略化できる。
＜Ａ−５−２．適用例＞
次に、以上説明した第５の態様のＭＯＳトランジスタ１００Ｄを、半導体集積回路に適用する場合の平面レイアウトの一例について説明する。
まず、本発明を適用可能な半導体集積回路の全体構成の一例について、図１３に示すブロック図を用いて説明する。
図１３に示す半導体集積回路装置は、入出力回路（Ｉ／Ｏ）部１０１、ロジック回路部１０２、メモリ部１０３、アナログ回路部１０４および演算部１０５を有し、入出力回路部１０１は、半導体集積回路装置１００の４辺に沿って配設されている。なお、入出力回路部１０１やアナログ回路部１０４には１．８Ｖ、２．５Ｖおよび３．３Ｖ電源を使用し、その他の回路部には１．２Ｖ以下の電源を使用する。
このような構成を有する半導体集積回路において、入出力回路部１０１やアナログ回路部１０４のように、他の回路部よりも高い電源電圧で動作する回路部には、ゲート電極のゲート幅方向両端部または一方端部の外方に設けたボディコンタクト領域を通じてのボディ領域の電位固定に加えて、さらに、ソースタイを通じてボディ領域の電位固定を行う本発明に係るＭＯＳトランジスタを適用することが有効である。
そして、入出力回路部１０１では、電流駆動力の大きな出力バッファが要求されることがあり、その場合には、複数のＭＯＳトランジスタを並列に接続して要求される電流を確保する場合が多い。
そのような場合には、図１４に示すような平面レイアウトを採用すれば良い。
すなわち、図１４においては、ＣＭＯＳインバータの平面レイアウトを示しており、ゲート長方向に並列に配設された６個のＰＭＯＳトランジスタＰ１の配列と、同じく、ゲート長方向に並列に配設された６個のＮＭＯＳトランジスタＮ１の配列とが、ゲート幅方向に並列するように配設されている。
そして、ＰＭＯＳトランジスタＰ１の配列においては、隣り合う２個のＰＭＯＳトランジスタＰ１がソース領域３１１を共有し、ソース領域３１１の表面内には、２つのゲート電極５１のゲート幅方向に沿って、それぞれ、Ｎ型の不純物が比較的高濃度に導入された３つのソースタイ領域４Ｎが互いに独立して配設されている。
なお、各ゲート電極５１のゲート幅方向の両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８１が、それぞれ独立して配設され、それらは一列をなしている。また、部分トレンチ分離絶縁膜８１の配列に隣接して、Ｎ型の不純物が比較的高濃度に導入されたボディコンタクト領域２１１が連続的に配設され、当該ボディコンタクト領域２１１は、ゲート電極５１の配列方向に沿って活性領域全域に渡るように延在するとともに、活性領域の両終端部ではゲート電極５１のゲート幅方向にも延在し、活性領域の外周を連続的に囲むように配設されている。
また、ＮＭＯＳトランジスタＮ１の配列においては、隣り合う２個のＮＭＯＳトランジスタＮ１がソース領域３１２を共有し、ソース領域３１２の表面内には、２つのゲート電極５２のゲート幅方向に沿って、それぞれ、Ｐ型の不純物が比較的高濃度に導入された３つのソースタイ領域４Ｐが互いに独立して配設されている。
なお、各ゲート電極５２のゲート幅方向の両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８２が、それぞれ独立して配設され、それらは一列をなしている。また、部分トレンチ分離絶縁膜８２の配列に隣接して、Ｐ型の不純物が比較的高濃度に導入されたボディコンタクト領域２１２が連続的に配設され、当該ボディコンタクト領域２１２は、ゲート電極５２の配列方向に沿って活性領域全域に渡るように延在するとともに、活性領域の両終端部ではゲート電極５２のゲート幅方向にも延在し、活性領域の外周を連続的に囲むように配設されている。
そして、ＰＭＯＳトランジスタＰ１のゲート電極５１、ソース領域３１１、ドレイン領域３２１およびボディコンタクト領域２１１、ＮＭＯＳトランジスタＮ１のゲート電極５２、ソース領域３１２、ドレイン領域３２２およびボディコンタクト領域２１２は、何れも図示されない層間絶縁膜を貫通して設けられたコンタクト部ＣＨを介して上層配線に電気的に接続されている。
すなわち、ＰＭＯＳトランジスタＰ１のソース領域３１１およびボディコンタクト領域２１１は、何れもコンタクト部ＣＨを介して配線ＷＲ１に接続され、配線ＷＲ１には電源電位ＶＤＤが付与されている。
また、ＮＭＯＳトランジスタＮ１のソース領域３１２およびボディコンタクト領域２１２は、何れもコンタクト部ＣＨを介して配線ＷＲ２に接続され、配線ＷＲ２にはグランド電位ＧＮＤが付与されている。
そして、ＰＭＯＳトランジスタＰ１のゲート電極５１およびＮＭＯＳトランジスタＮ１のゲート電極８２は、何れもコンタクト部ＣＨを介して配線ＷＲ３に接続され、配線ＷＲ３にはＣＭＯＳインバータへの入力信号が付与されている。
また、ＰＭＯＳトランジスタＰ１のドレイン領域３２１およびＮＭＯＳトランジスタＮ１のドレイン領域３２２は、何れもコンタクト部ＣＨを介して配線ＷＲ４に接続され、配線ＷＲ４にはＣＭＯＳインバータの出力信号が付与される。
このような平面レイアウトを採用することで、トランジスタレイアウトの面積効率を向上させることができる。
また、図１４に示した平面レイアウトでは、ＰＭＯＳトランジスタＰ１の配列をボディコンタクト領域２１１が取り囲み、ＮＭＯＳトランジスタＮ１の配列をボディコンタクト領域２１２が取り囲んでおり、ラッチアップの抑制や、ノイズ対策に有効な構成となっている。
なお、必ずしもＭＯＳトランジスタをボディコンタクト領域で囲む必要はなく、トランジスタの配列に沿ってボディコンタクト領域を配設するだけでも良い。
また、図１４においては、部分トレンチ分離絶縁膜８１および８２が、それぞれゲート電極５１および５２ごとに個々に独立して配設された構成を有しており、部分トレンチ分離絶縁膜の配設面積を限定することで、ＰＮ接合寄生容量を低減することができる。
なお、ＰＮ接合寄生容量の低減よりも、製造工程の簡略化や、ゲート電極の製造工程時の重ね合わせマージンを大きく確保したい場合には、部分トレンチ分離絶縁をゲート電極配列に沿って連続して延在する構成としても良い。ただし、このような構成を採用する場合、部分トレンチ分離絶縁の延在長さは、最長でも、活性領域のゲート長方向の全長を超えないことが望ましい。
＜Ａ−６．第６の態様＞
次に、本発明に係る実施の形態１の第６の態様について、図１５に示すＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０を例として説明する。
図１５はＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０の構成を示す平面図であり、ＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０がゲート幅方向に並列に配設された構成を示している。
図１５に示すＰＭＯＳトランジスタＰ１０は、ゲート電極５１ａのゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、ソース領域３１１ａおよびドレイン領域３２１ａを有している。
そして、ゲート電極５１ａの両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８１が配設されている。
また、ゲート電極５１ａのゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８１に隣接してボディコンタクト領域２１１が配設されている。
そして、ソース領域３１１ａの表面内には、ゲート電極５１ａに沿って２つのソースタイ領域４Ｎが一列に間隔を開けて配設されている。
また、ＮＭＯＳトランジスタＮ１０は、ゲート電極５２ａのゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、ソース領域３１２ａおよびドレイン領域３２２ａを有している。
そして、ゲート電極５２ａの両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８２が配設されている。
また、ゲート電極５２ａのゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８２に隣接してボディコンタクト領域２１２が配設されている。
そして、ソース領域３１２ａの表面内には、ゲート電極５２ａに沿って３つのソースタイ領域４Ｐが一列に間隔を開けて配設されている。
ここで、ＰＭＯＳトランジスタＰ１０のゲート電極５１ａのゲート幅は、ＮＭＯＳトランジスタＮ１０のゲート電極５２ａのゲート幅よりも長く設定されているが、ソース領域３１１ａには２つのソースタイ領域４Ｎが配設され、ソース領域３１２ａに３つのソースタイ領域４Ｐが配設されたＮＭＯＳトランジスタＮ１０よりも、ソースタイ領域の個数が少なく設定されている。
これは、ＰＭＯＳトランジスタではＮＭＯＳトランジスタと比較してキャリアの移動度が小さいので、衝突電離現象によって発生するキャリアも少なく、寄生バイポーラ効果が生じにくく、キンクの発生や動作耐圧の低下が生じにくいため、ソースタイ領域４Ｎの配設間隔をソースタイ領域４Ｐに比べて広く設定できるためである。
一般に、ＰＭＯＳトランジスタの電流駆動能力はＮＭＯＳトランジスタのそれよりも低いので、同じ電流を得ようとする場合、ＰＭＯＳトランジスタのゲート幅方向の活性領域の長さは、ＮＭＯＳトランジスタよりも長く設定されるが、その場合でも、ＰＭＯＳトランジスタに設けるソースタイ領域の個数を、ＮＭＯＳトランジスタよりも少なくすることで、ＰＭＯＳトランジスタについては面積効率を向上させることができる。
＜Ｂ．実施の形態２＞
以上説明した本発明に係る実施の形態１においては、ソースタイ領域を通じてボディ領域の電位固定を行うことに加え、ゲート電極のゲート幅方向の両端部外方、あるいは一方端部の外方に設けたボディコンタクト領域を通じてのボディ領域の電位固定を行う構成を示したが、ソースタイ領域を通じてのみボディ領域の電位固定を行う構成だけでも、ボディ領域の電位固定効果を奏する。
本発明に係る実施の形態２においては、ソースタイ領域を通じてのみボディ領域の電位固定を行う構成について説明する。
＜Ｂ−１．第１の態様＞
まず、本発明に係る実施の形態２の第１の態様について、図１６に示すＭＯＳトランジスタ２００を例として説明する。
図１６はＭＯＳトランジスタ２００の構成を示す平面図である。
図１６に示すようにＭＯＳトランジスタ２００は、ゲート電極５ａのゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、Ｎ型不純物を比較的高濃度に導入した、ソース領域３１ａおよびドレイン領域３２ａを有するＮＭＯＳトランジスタであり、ソース領域３１ａおよびドレイン領域３２ａ間のボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してゲート電極５ａが配設されている。
なお、ソース領域３１ａ、ドレイン領域３２ａおよびボディ領域の形成領域を総称して活性領域と呼称するが、ゲート電極５ａは、そのゲート幅方向の両端部が活性領域から平面視的に突出するように配設されている。
なお、活性領域の周囲は、完全トレンチ分離絶縁膜ＦＴによって囲まれ、他の半導体素子と電気的に分離されている。
そして、ソース領域３１ａの表面内には、ゲート電極５ａに沿って３つのソースタイ領域４が一列に間隔を開けて配設されている。
３つのソースタイ領域４は、各ソースタイ領域４間の長さが何れも同じ長さａになるとともに、ソースタイ配列の両端のソースタイ領域４のそれぞれから、最も近い活性領域の端縁部までの長さが、何れも同じ長さｂとなるように配設されている。
そして、長さａに対して長さｂを半分の長さに設定することで、１つのソースタイ領域４が電位固定すべきボディ領域の長さが均等になり、ゲート電極１本あたりのソースドレイン耐圧を均一にでき、ソースドレイン耐圧がばらつくことを防止して、リーク電流の少ないＭＯＳトランジスタが得られ、安定した回路動作を実現できる。
また、ボディ領域の電位固定を行うためのボディコンタクト領域を設けないので、部分トレンチ分離絶縁膜が不要となり、製造工程を簡略化できるとともに、ＰＮ接合寄生容量を低減して、低容量化を図ることができる。
また、チャネル幅が同じであれば、ボディコンタクト領域を設けない分だけ面積効率を向上させることができる。
＜Ｂ−２．第２の態様＞
次に、本発明に係る実施の形態２の第２の態様について、図１７に示すＭＯＳトランジスタ２００Ａを例として説明する。
図１７はＭＯＳトランジスタ２００Ａの構成を示す平面図である。
図１７に示すようにＭＯＳトランジスタ２００Ａは、ＭＯＳトランジスタを２つ、ゲート長方向に平列して配設した構成を有しており、ゲート長方向に並列して配設された２つのゲート電極５を有し、ゲート電極５の間のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を比較的高濃度に導入したソース領域３１ｂが配設され、ソース領域３１ｂとは反対側のゲート電極５の側面外方のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を比較的高濃度に導入したドレイン領域３２ｂが配設されている。従って、ＭＯＳトランジスタ２００Ａは２つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。
なお、活性領域の周囲は、完全トレンチ分離絶縁膜ＦＴによって囲まれ、他の半導体素子と電気的に分離されている。
また、ソース領域３１ｂの表面内には、２つのゲート電極５のゲート幅方向のほぼ中央部近傍に、それぞれソース領域３１ｂとは反対導電型（この場合はＰ型）の不純物が比較的高濃度に導入されたソースタイ領域４が互いに独立して配設されている。
このように、２つのＭＯＳトランジスタにおいてソース領域３１ｂを共有する構成を採ることで、トランジスタレイアウトの面積効率を向上させることができる。
なお、図１７に示すＭＯＳトランジスタ２００Ａにおいては、２つのソースタイ領域４が互いに独立して配設された例を示したが、共有のソース領域に設けられ、ゲート長方向に隣り合うソースタイ領域は連続した構成であっても良い。
＜Ｂ−３．第３の態様＞
次に、本発明に係る実施の形態２の第３の態様について、図１８に示すＰＭＯＳトランジスタＰ２０およびＮＭＯＳトランジスタＮ２０を例として説明する。
図１８はＰＭＯＳトランジスタＰ２０およびＮＭＯＳトランジスタＮ２０の構成を示す平面図であり、ＰＭＯＳトランジスタＰ２０およびＮＭＯＳトランジスタＮ２０がゲート幅方向に並列に配設された構成を示している。
図１８に示すＰＭＯＳトランジスタＰ２０は、ゲート電極５１ａのゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、ソース領域３１１ａおよびドレイン領域３２１ａを有している。
そして、ソース領域３１１ａの表面内には、ゲート電極５１ａに沿って２つのソースタイ領域４Ｎが一列に間隔を開けて配設されている。
また、ＮＭＯＳトランジスタＮ２０は、ゲート電極５２ａのゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、ソース領域３１２ａおよびドレイン領域３２２ａを有している。
そして、ソース領域３１２ａの表面内には、ゲート電極５２ａに沿って３つのソースタイ領域４Ｐが一列に間隔を開けて配設されている。
ここで、ＰＭＯＳトランジスタＰ２０のゲート電極５１ａのゲート幅は、ＮＭＯＳトランジスタＮ２０のゲート電極５２ａのゲート幅よりも長く設定されているが、ソース領域３１１ａには２つのソースタイ領域４Ｎが配設され、ソース領域３１２ａに３つのソースタイ領域４Ｐが配設されたＮＭＯＳトランジスタＮ２０よりも、ソースタイ領域の個数が少なく設定されている。
これは、ＰＭＯＳトランジスタではＮＭＯＳトランジスタと比較してキャリアの移動度が小さいので、衝突電離現象によって発生するキャリアも少なく、寄生バイポーラ効果が生じにくく、キンクの発生や動作耐圧の低下が生じにくいため、ソースタイ領域４Ｎの配設間隔をソースタイ領域４Ｐに比べて広く設定できるためである。
このように、ＰＭＯＳトランジスタに設けるソースタイ領域の個数を、ＮＭＯＳトランジスタよりも少なくすることで、ＰＭＯＳトランジスタについては面積効率を向上させることができる。
＜Ｃ．ソースタイ領域の形成方法＞
次に、本発明に係る実施の形態１および２において説明したソースタイ領域の形成方法について、工程を順に示す断面図である図１９〜図２７を用いて説明する。
まず、図１９に示す工程において、ＳＩＭＯＸ法や貼り合わせ法などにより形成した、シリコン基板１、埋め込み酸化膜２およびＳＯＩ層３で構成されるＳＯＩ基板ＳＢを準備する。
そして、ＳＯＩ層３上に、熱酸化により厚さ数十ｎｍのシリコン酸化膜ＯＸ１を形成した後、シリコンパッドＯＸ１上に、例えばＣＶＤ（chemical vapor deposition）法により厚さ数百ｎｍのシリコン窒化膜ＳＮを堆積する。
その後、シリコン窒化膜ＳＮ上にレジストマスクＲＭ１をパターニングする。レジストマスクＲＭ１は、トレンチを形成するための開口部を有しており、レジストマスクＲＭ１をマスクとしてシリコン窒化膜ＳＮをエッチングによりパターニングし、開口部ＯＰを形成する。
そして、エッチング条件を変えて、シリコン酸化膜ＯＸ１およびＳＯＩ層３をエッチングによりパターニングし、図２０に示すように、ＳＯＩ層３にトレンチＴＲを形成する。
このエッチングにおいては、ＳＯＩ層３を完全にエッチングして埋め込み酸化膜２を露出させる。
次に、レジストマスクＲＭ１を除去した後、例えばＣＶＤ法により、ＳＯＩ基板全域に渡って厚さ３００ｎｍ程度のシリコン酸化膜ＯＸ２を形成し、シリコン酸化膜ＯＸ２によりトレンチＴＲを完全に埋め込む。
なお、シリコン酸化膜ＯＸ２はトレンチＴＲ内を越えてＳＯＩ基板ＳＢの全面を覆うように形成されるので、図２１に示す工程において、少なくともシリコン窒化膜ＳＮの表面が露出する程度までＣＭＰ処理によりシリコン酸化膜ＯＸ２を研磨して平坦化する。
次に、図２２に示す工程において、シリコン窒化膜ＳＮを、ウエットエッチングまたはドライエッチングにより除去し、その後、ウエル注入を行ってウエル領域９を形成する。
ウエル注入の条件は、ＮＭＯＳトランジスタの形成領域では、例えばボロン（Ｂ）イオンを、ドーズ量１〜３×１０13／ｃｍ2となるように注入を行う。なお、注入エネルギーは数十ｋｅＶに設定する。
また、ＰＭＯＳトランジスタの形成領域では、例えばリン（Ｐ）イオンを、ドーズ量１〜３×１０13／ｃｍ2となるように注入を行う。なお、注入エネルギーは数百ｋｅＶに設定する。また、さらに、ヒ素（Ａｓ）イオンを、ドーズ量１×１０11／ｃｍ2〜１×１０12／ｃｍ2となるように注入を行う。なお、注入エネルギーは数十ｋｅＶに設定する。なお、ＮＭＯＳトランジスタの形成工程を説明するものとし、ウエル領域はＰ型である。
次に、ＳＯＩ層３上のシリコン酸化膜ＯＸ１を除去することで、ＳＯＩ層３の表面を露出させることで、完全トレンチ分離絶縁膜ＦＴを得る。
そして、図２３に示す工程において、ＳＯＩ層３上に例えばシリコン酸化膜を数ｎｍの厚さに形成し、その上にさらに厚さ数十〜数百ｎｍのポリシリコン膜を形成する。
その後、上記シリコン酸化膜およびポリシリコン膜をパターニングして、完全トレンチ分離絶縁膜ＦＴで規定される活性領域上に、ゲート絶縁膜７およびゲート電極５を形成する。
次に、図２４に示す工程において、後にソースタイ領域となるＳＯＩ層３上の領域を少なくとも覆うようにレジストマスクＲＭ２をパターニングする。この場合、レジストマスクＲＭ２はゲート電極５上にまで延在しても良い。その後、ゲート電極５およびレジストマスクＲＭ２をマスクとしてＬＤＤ注入を行い、ＬＤＤ領域３３を形成する。
ＬＤＤ注入の条件は、ＮＭＯＳトランジスタの形成領域では、ＡｓイオンあるいはＰイオンを注入し、ドーズ量１×１０13／ｃｍ2〜１×１０14／ｃｍ2とし、注入エネルギーは数十ｋｅＶに設定する。
また、ＰＭＯＳトランジスタの形成領域では、２フッ化ボロン（ＢＦ2）イオンを、ドーズ量１×１０13／ｃｍ2〜１×１０14／ｃｍ2となるように注入を行う。なお、注入エネルギーは数十ｋｅＶに設定する。
レジストマスクＲＭ２を除去した後、図２５に示す工程において、ＳＯＩ基板ＳＢ上に例えばＣＶＤ法により厚さ５０ｎｍ程度のシリコン酸化膜を形成してゲート電極５を覆い、その後、異方性エッチングにより上記シリコン酸化膜をエッチングして、ゲート電極５の側面にサイドウォール絶縁膜６を形成する。
そして、後にソースタイ領域となるＳＯＩ層３上の領域を少なくとも覆うようにレジストマスクＲＭ３をパターニングする。この場合、レジストマスクＲＭ３はサイドウォール絶縁膜６およびゲート電極５上にまで延在しても良い。その後、ゲート電極５、サイドウォール絶縁膜６およびレジストマスクＲＭ３をマスクとしてソース・ドレイン注入を行い、ソース領域３１およびドレイン領域３２を形成する。
ソース・ドレイン注入の条件は、ＮＭＯＳトランジスタの形成領域では、ＡｓイオンあるいはＰイオンを注入し、ドーズ量１〜３×１０15／ｃｍ2とし、注入エネルギーは数十ｋｅＶに設定する。なお、この注入はＰＭＯＳトランジスタのソースタイ領域にも実行される。
レジストマスクＲＭ３を除去した後、図２６に示す工程において、後にソースタイ領域となるＳＯＩ層３上の領域が少なくとも開口部ＯＰ１となったレジストマスクＲＭ４をパターニングする。この場合、開口部ＯＰ１はサイドウォール絶縁膜６およびゲート電極５上まで露出させても良い。その後、開口部ＯＰ１を介してＳＯＩ層３中にイオン注入を行い、ソースタイ領域４を形成する。
このとき、ソースタイ領域４およびＰＭＯＳトランジスタのソース、ドレイン形成領域では、Ｂイオンを注入し、ドーズ量１〜３×１０15／ｃｍ2とし、注入エネルギーは数ｋｅＶに設定する。
なお、ソースタイ領域の注入条件は、ＮＭＯＳトランジスタではＰＭＯＳトランジスタのソース・ドレイン注入と同じ条件に設定し、ＰＭＯＳトランジスタではＮＭＯＳトランジスタのソース・ドレイン注入と同じ条件に設定する。
最後に、レジストマスクＲＭ４を除去した後、図２７に示す工程において、ＳＯＩ基板ＳＢ上全面を覆うように、高融点金属層、例えばコバルト（Ｃｏ）層や、ニッケル（Ｎｉ）層を、例えばスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせて、ゲート電極５およびＳＯＩ層３の表面をシリサイド化する。
以上の工程を経て、ソース領域３１の表面内にソースタイ領域４を有したＭＯＳトランジスタを得ることができる。
なお、図１９〜図２７はＮＭＯＳトランジスタを例に採って説明しているが、ＰＭＯＳトランジスタにおいても同様の工程を経るものである。ただし、注入されるイオンの導電型はＮＭＯＳトランジスタの場合の逆となる。
本発明に係る実施の形態１の第１の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態１の第１の態様のＭＯＳトランジスタの構成を示す断面図である。 本発明に係る実施の形態１の第１の態様のＭＯＳトランジスタの構成を示す断面図である。 本発明に係る実施の形態１の第１の態様のＭＯＳトランジスタの構成を示す断面図である。 本発明に係る実施の形態１の第１の態様のＭＯＳトランジスタの構成を示す断面図である。 ソースドレイン耐圧のゲート幅依存性を説明する図である。 本発明に係る実施の形態１の第１の態様のＭＯＳトランジスタの構成の変形例を示す断面図である。 本発明に係る実施の形態１の第２の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態１の第３の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態１の第４の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態１の第５の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態１の第５の態様のＭＯＳトランジスタの変形例の構成を示す平面図である。 本発明を適用可能な半導体集積回路の構成を示すブロック図である。 本発明を入出力回路部に適用する場合の平面レイアウトを説明する図である。 本発明に係る実施の形態１の第５の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態２の第１の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態２の第２の態様のＭＯＳトランジスタの構成を示す平面図である。 本発明に係る実施の形態２の第３の態様のＭＯＳトランジスタの構成を示す平面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。 ソースタイ領域の形成工程を説明する断面図である。
符号の説明
４ ソースタイ領域、５，５ａ ゲート電極、８ 部分トレンチ分離絶縁膜、１０ 前部半導体領域、２１ ボディコンタクト領域、３０ ボディ領域、３１，３１ａ ソース領域、３２，３２ａ ドレイン領域、ＦＴ 完全トレンチ分離絶縁膜。

Claims (10)

  1. 半導体基板、前記半導体基板上に形成された埋め込み酸化膜および前記埋め込み酸化膜上に配設された第１導電型のＳＯＩ層を有するＳＯＩ基板と、
    前記ＳＯＩ層上に配設される少なくとも１つのＭＯＳトランジスタとを備え、
    前記少なくとも１つのＭＯＳトランジスタは、
    前記ＳＯＩ層の表面内に選択的に配設された第２導電型の第１の電極領域および第２の電極領域と、
    前記第１の電極領域と前記第２の電極領域とで挟まれた前記ＳＯＩ層の領域に相当する第１導電型のボディ領域と、
    前記ボディ領域上に配設されるゲート電極と、
    前記第１の電極領域、前記第２の電極領域および前記ボディ領域で構成される活性領域の周辺領域のうち、前記ゲート電極のゲート幅方向の両端部のうち少なくとも一方の端部の下部に対応する前記ＳＯＩ層表面内に選択的に配設された部分分離絶縁膜と、
    前記部分分離絶縁膜に隣接するように、前記ＳＯＩ層の表面内に配設された半導体領域と、
    前記ゲート電極近傍の前記第１の電極領域の表面内に選択的に配設され、前記ボディ領域に電気的に接続される第１導電型の少なくとも１つの電極領域内半導体領域と、を備え、
    前記部分分離絶縁膜は、その下部に前記ボディ領域から連続する前記ＳＯＩ層を有し、
    前記半導体領域は、前記部分分離絶縁膜下の前記ＳＯＩ層に接触し、
    前記活性領域の周辺領域のうち、部分分離絶縁膜の配設領域以外の領域は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離絶縁膜で囲まれる、半導体装置。
  2. 半導体基板、前記半導体基板上に形成された埋め込み酸化膜および前記埋め込み酸化膜上に配設された第１導電型のＳＯＩ層を有するＳＯＩ基板と、
    前記ＳＯＩ層上に配設される少なくとも１つのＭＯＳトランジスタとを備え、
    前記少なくとも１つのＭＯＳトランジスタは、
    前記ＳＯＩ層の表面内に選択的に配設された第２導電型の第１の電極領域および第２の電極領域と、
    前記第１の電極領域と前記第２の電極領域とで挟まれた前記ＳＯＩ層の領域に相当する第１導電型のボディ領域と、
    前記ボディ領域上に配設されるゲート電極と、
    前記ゲート電極近傍の前記第１の電極領域の表面内に、前記ゲート電極に沿って間隔を開けて配列され、前記ボディ領域に電気的に接続される第１導電型の複数の電極領域内半導体領域と、を備え、
    前記第１の電極領域、前記第２の電極領域および前記ボディ領域で構成される活性領域の周辺領域は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離絶縁膜で囲まれ、
    前記複数の電極領域内半導体領域は、
    配列の両端のそれぞれから、最も近い前記活性領域の端縁部までの第１の長さが、電極領域内半導体領域間の第２の長さの半分になるように配列される、半導体装置。
  3. 前記部分分離絶縁膜は、
    前記ゲート電極のゲート幅方向の両端部の下部に対応する前記ＳＯＩ層表面内に選択的に配設され、
    前記少なくとも１つの電極領域内半導体領域は、前記ゲート電極に沿って間隔を開けて配列された複数の電極領域内半導体領域を含み、
    前記複数の電極領域内半導体領域は、
    電極領域内半導体領域間の長さと、配列の両端から最も近い前記活性領域の端縁部までの長さとが、同じになるように配列される、請求項１記載の半導体装置。
  4. 前記部分分離絶縁膜は、
    前記ゲート電極のゲート幅方向の両端部の下部に対応する前記ＳＯＩ層表面内に選択的に配設され、
    前記少なくとも１つの電極領域内半導体領域は、前記ゲート電極に沿って間隔を開けて配列された複数の電極領域内半導体領域を含み、
    前記複数の電極領域内半導体領域は、
    配列の両端のそれぞれから、最も近い前記活性領域の端縁部までの第１の長さが、電極領域内半導体領域間の第２の長さよりも短くなるように配列される、請求項１記載の半導体装置。
  5. 前記第１の長さが、前記第２の長さの半分に設定される、請求項２または請求項４記載の半導体装置。
  6. 前記部分分離絶縁膜は、
    前記ゲート電極のゲート幅方向の両端部のうち、一方の端部の下部に対応する前記ＳＯＩ層表面内に選択的に配設され、
    前記少なくとも１つの電極領域内半導体領域は、前記ゲート電極に沿って間隔を開けて配列された複数の電極領域内半導体領域を含み、
    前記複数の電極領域内半導体領域は、
    前記部分分離絶縁膜が配設された側の配列の端部から、最も近い前記活性領域の端縁部までの第１の長さが、前記電極領域内半導体領域間の第２の長さよりも短く、
    前記部分分離絶縁膜が配設された側とは反対の配列の端部から、最も近い前記活性領域の端縁部までの第３の長さが、前記第１の長さよりも短くなるように配列される、請求項１記載の半導体装置。
  7. 前記少なくとも１つのＭＯＳトランジスタは、
    それぞれのゲート電極がゲート長方向に並列して配設された複数のＭＯＳトランジスタを含み、
    前記複数のＭＯＳトランジスタは、隣り合うＭＯＳトランジスタにおいて前記第１の電極領域を互いに共有するように配設される、請求項１または請求項２記載の半導体装置。
  8. 前記隣り合うＭＯＳトランジスタの、互いに共有する前記第１の電極領域に設けられた前記電極領域内半導体領域は、前記ゲート電極間に連続して延在するように配設される、請求項７記載の半導体装置。
  9. 前記少なくとも１つのＭＯＳトランジスタは、
    前記第１導電型がＰ型で、前記第２導電型がＮ型のＮチャネル型ＭＯＳトランジスタと、
    前記第１導電型がＮ型で、前記第２導電型がＰ型のＰチャネル型ＭＯＳトランジスタとを含み、
    前記Ｎチャネル型ＭＯＳトランジスタおよび前記Ｐチャネル型ＭＯＳトランジスタの前記少なくとも１つの電極領域内半導体領域は、前記ゲート電極に沿って間隔を開けて配列された複数の電極領域内半導体領域を含み、
    前記Ｎチャネル型ＭＯＳトランジスタにおける前記電極領域内半導体領域の配設間隔は、前記Ｐチャネル型ＭＯＳトランジスタにおける前記電極領域内半導体領域の配設間隔よりも狭く設定される、請求項１または請求項２記載の半導体装置。
  10. 前記ＳＯＩ層の表面内に選択的に配設され、前記電極領域内半導体領域の、前記第２の電極領域側側面から前記ゲート電極下部まで延在する第１導電型の前部半導体領域をさらに備え、
    前記前部半導体領域の不純物濃度は、前記ＳＯＩ層よりも高く、前記電極領域内半導体領域よりも低く設定される、請求項１または請求項２記載の半導体装置。
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