CN114792727A - 半导体器件及其使用方法 - Google Patents

半导体器件及其使用方法 Download PDF

Info

Publication number
CN114792727A
CN114792727A CN202110096367.8A CN202110096367A CN114792727A CN 114792727 A CN114792727 A CN 114792727A CN 202110096367 A CN202110096367 A CN 202110096367A CN 114792727 A CN114792727 A CN 114792727A
Authority
CN
China
Prior art keywords
silicide
doped region
semiconductor device
gate structures
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110096367.8A
Other languages
English (en)
Inventor
王明鉴
王新泳
陈村村
钟嘉良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TSMC China Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
TSMC China Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TSMC China Co Ltd, Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical TSMC China Co Ltd
Priority to CN202110096367.8A priority Critical patent/CN114792727A/zh
Priority to US17/174,920 priority patent/US11799008B2/en
Priority to TW110123230A priority patent/TWI792368B/zh
Publication of CN114792727A publication Critical patent/CN114792727A/zh
Priority to US18/492,238 priority patent/US20240055500A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本申请涉及半导体器件及其使用方法。半导体器件包括衬底中的第一掺杂区，其中第一掺杂区具有第一掺杂剂类型。半导体器件还包括衬底中的第二掺杂区，其中第二掺杂区具有与第一掺杂剂类型相反的第二掺杂剂类型。半导体器件还包括在衬底上的硅化物结构，其中硅化物结构包括主体和硅化物延伸部。半导体器件还包括在衬底上的多个第一栅极结构，其中多个第一栅极结构的相邻栅极结构之间的空间包括第一区域和第二区域，硅化物延伸部延伸到第一区域中，第一掺杂区在第一区域下方的衬底中，第二掺杂区在第二区域下方的衬底中。

Description

半导体器件及其使用方法
技术领域
本公开涉及半导体器件及其使用方法。
背景技术
向衬底施加偏置电压有助于控制在该衬底上制造的器件的阈值电压。阈值电压是用于激活晶体管以从非导通状态转变为导通状态的信号的电压电平。在某些情况下，该偏置电压可用于降低阈值电压，以便利用具有较低电压的信号来操作该器件。
为了可靠地制造器件，器件中的导电结构被放大以帮助确保导电路径的形成，而不管制造工艺期间的偏移误差如何。在某些情况下，将非本征栅极添加到栅极结构中，以帮助拾取偏置电压。非本征栅极是在两个维度上扩展栅极的导电结构，即，通过包括非本征栅极来增加栅极结构的长度和宽度。包括非本征栅极增加了整个栅极结构的尺寸。另外，非本征栅极还被设计为满足设计间隔规则，其确定能够可靠地制造器件的不同组件的距离。在某些情况下，包括非本征栅极结构导致整个栅极结构具有L形或T形。
发明内容
根据本公开的第一方面，提供了一种半导体器件，所述半导体器件包括：第一掺杂区，在衬底中，其中，所述第一掺杂区具有第一掺杂剂类型；第二掺杂区，在所述衬底中，其中，所述第二掺杂区具有与所述第一掺杂剂类型相反的第二掺杂剂类型；硅化物结构，在所述衬底上，其中，所述硅化物结构包括主体和硅化物延伸部；以及多个第一栅极结构，在所述衬底上，其中，所述多个第一栅极结构的相邻栅极结构之间的空间包括第一区域和第二区域，所述硅化物延伸部延伸到所述第一区域中，所述第一掺杂区在所述第一区域下方的衬底中，并且所述第二掺杂区在所述第二区域下方的衬底中。
根据本公开的第二方面，提供了一种半导体器件，所述半导体器件包括：n掺杂区，在衬底中；p掺杂区，在所述衬底中；硅化物结构，在所述n掺杂区上方，其中，所述硅化物结构包括主体和硅化物延伸部；以及多个第一栅极结构，在所述衬底上，其中，所述n掺杂区延伸到所述衬底的被所述多个第一栅极结构的相邻栅极结构暴露的空间中，并且所述硅化物延伸部在所述多个第一栅极结构的相邻栅极结构之间延伸。
根据本公开的第三方面，提供了一种偏置衬底的方法，所述方法包括：将硅化物结构电连接到偏置电压源；将由所述硅化物结构接收的偏置电压传导到从所述硅化物结构的主体延伸的硅化物延伸部，其中，所述硅化物延伸部在多个第一栅极结构的相邻栅极结构之间延伸；以及将所述偏置电压从所述硅化物延伸部转移到所述多个第一栅极结构的相邻栅极结构下方的衬底的掺杂区中。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增大或减小。
图1是根据一些实施例的半导体器件的俯视图。
图2是根据一些实施例的半导体器件的一部分的俯视图。
图3是根据一些实施例的半导体器件的沿第一截面的截面图。
图4是根据一些实施例的半导体器件的沿第二截面的截面图。
图5是根据一些实施例的半导体器件的沿第三截面的截面图。
图6是根据一些实施例的半导体器件的沿第四截面的截面图。
图7是根据一些实施例的半导体器件的沿第五截面的截面图。
图8是根据一些实施例的半导体器件的俯视图。
图9是根据一些实施例的半导体器件的一部分的俯视图。
图10是根据一些实施例的半导体器件的沿第一截面的截面图。
图11是根据一些实施例的半导体器件的沿第二截面的截面图。
图12是根据一些实施例的半导体器件的使用方法的流程图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述组件、值、操作、材料、布置等的特定示例以简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。可以预期其他组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征上或之上形成第一特征可以包括直接接触地形成第一和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上”、“上面的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。
如上所述，为了帮助拾取偏置电压，在栅极结构中包括非本征栅极增加了器件的尺寸。不仅非本征栅极增加了整个栅极结构的尺寸，而且用于可靠地制造非本征栅极的设计规则间隔进一步增加了器件的尺寸。为了避免在用于拾取偏置电压的栅极结构中使用非本征栅极结构，在相邻的拾取栅极结构之间延伸硅化物材料。另外，掺杂区也延伸到相邻栅极结构之间的空间中。通过在相邻栅极结构之间包括硅化物区和掺杂区，将偏置电压可靠地提供给给器件体，并且减小了器件的整体尺寸。在一些实施例中，与在拾取栅极结构中包括非本征栅极结构的器件相比，器件的尺寸减小范围为约13％到约25％。
此外，减小了器件内的拾取栅极结构与其他栅极结构之间的寄生电容。在一些实施例中，与在拾取栅极结构中包括非本征栅极结构的器件相比，寄生电容减小了约13％。与具有较高寄生电容的器件相比，减小器件内的寄生电容有助于器件更快地操作。
图1是根据一些实施例的半导体器件100的俯视图。半导体器件100是金属氧化物半导体(MOS)结构。半导体器件100的以下描述基于p型MOS(PMOS)结构。然而，本领域普通技术人员将认识到，在以下描述中，通过改变掺杂剂类型，本公开也可应用于n型MOS(NMOS)结构。
半导体器件100包括围绕半导体器件100的周边的n阱102。n掺杂区104在衬底中，并在第一方向上延伸穿过半导体器件100。p掺杂区106在衬底中，并且与n掺杂区104隔开。隔离结构108围绕p掺杂区106。第一拾取栅极结构110a和第二拾取栅极结构110b(统称为拾取栅极结构110)在垂直于第一方向的第二方向上延伸。拾取栅极结构110在p掺杂区106和n掺杂区104的一部分上方延伸。第一操作栅极结构120a和第二操作栅极结构120b(统称为操作栅极结构120)与拾取栅极结构110相邻。第二操作栅极结构120b包括本征部分120b’和非本征部分120b”。非本征部分120b”是非本征栅极结构的示例。操作栅极结构120在p掺杂区106和n掺杂区104的一部分上方延伸。半导体器件100还包括硅化物结构130。硅化物结构130在n掺杂区104上方。硅化物结构130包括主体133，该主体133在第一方向上在n掺杂区104上方远离拾取栅极结构110和操作栅极结构120延伸。硅化物结构130还包括从主体133延伸到拾取栅极结构110之间的区域的硅化物延伸部135。n掺杂区104还延伸到拾取栅极结构110之间的区域。
通过将n型掺杂剂注入衬底中以形成衬底的具有n型导电性的区域来形成n阱102。在一些实施例中，注入的掺杂剂包括磷、砷或另一种合适的n型掺杂剂。在一些实施例中，n阱102中的掺杂剂浓度的范围从约1×1014原子/cm3到约1×1017原子/cm3。在某些情况下，如果掺杂剂浓度太高，则通过衬底的电流泄漏的风险增加。在某些情况下，如果掺杂剂浓度太高，则偏置电压无法影响形成在衬底上的每个器件。
还通过将n型掺杂剂注入到衬底中来形成n掺杂区104。n掺杂区中的n型掺杂剂的浓度高于n阱中的n型掺杂剂的浓度。n阱102围绕n掺杂区104。在一些实施例中，n掺杂区104中的掺杂剂浓度的范围从约1×1016原子/cm3到约1×1018原子/cm3。在某些情况下，如果掺杂剂浓度太高，则通过衬底的电流泄漏的风险增加。在某些情况下，如果掺杂剂浓度太高，则偏置电压无法影响形成在衬底上的每个器件。在一些实施例中，n阱102中的掺杂剂与n掺杂区104中的掺杂剂相同。在一些实施例中，n阱102中的掺杂剂与n掺杂区104中的掺杂剂不同。
n掺杂区104在拾取栅极结构110之间延伸。n掺杂区的一部分暴露在每个拾取栅极结构110与硅化物延伸部135之间。在一些实施例中，每个拾取栅极结构110与硅化物延伸部135之间的间隔Ss的范围从约50纳米(nm)到约100nm。在某些情况下，如果间隔Ss太小，则硅化物延伸部135与拾取栅极结构110短路的风险增加。在某些情况下，如果间隔Ss太大，则半导体器件100的尺寸增加，而性能没有显著增加。
通过将p型掺杂剂注入到衬底中来形成p掺杂区106。n阱102围绕p掺杂区106。在一些实施例中，p型掺杂剂包括硼、二氟化硼或另一合适的p型掺杂剂。在一些实施例中，p掺杂区中的掺杂剂浓度的范围从约1×1016原子/cm3到约1×1018原子/cm3。在某些情况下，如果掺杂剂浓度太高，则通过衬底的电流泄漏的风险增加。在某些情况下，如果掺杂剂浓度太高，则偏置电压无法影响形成在衬底上的每个器件。
在俯视图中，p掺杂区106在拾取栅极结构110之间沿第二方向凹陷，以允许n掺杂区104和硅化物延伸部135在拾取栅极结构之间延伸。拾取栅极结构110外部的p掺杂区106比拾取栅极结构110之间的p掺杂区更靠近硅化物主体133。
隔离区108在硅化物结构130附近提供n掺杂区104与p掺杂区106之间的电隔离。在一些实施例中，隔离区108是浅沟槽隔离(STI)。在一些实施例中，通过蚀刻衬底的一部分以形成凹槽并用电介质材料填充凹槽来形成隔离区108。在一些实施例中，隔离区108通过衬底的局部氧化形成。
拾取栅极结构110被配置为辅助将偏置电压耦合到衬底中。拾取栅极结构110仅包括本征栅极结构而没有非本征栅极结构。结果，拾取栅极结构110具有I形。拾取栅极结构110的宽度沿整个栅极结构保持恒定。在拾取栅极结构110a的上部区域中，拾取栅极结构110a的第一边缘与p掺杂区106对准，并且与第一边缘相对的第二边缘与n掺杂区104对准。类似地，在拾取栅极结构110b的上部区域中，拾取栅极结构110b的第三边缘与n掺杂区104对准，并且与第三边缘相对的第四边缘与p掺杂区106对准。两个拾取栅极结构都包括端部区域和下部区域，在端部区域中，两个边缘与n掺杂区104对准，在下部区域中，两个边缘与p掺杂区106对准。在一些实施例中，拾取栅极结构110包括多晶硅或金属。在一些实施例中，拾取栅极结构110包括栅极电介质材料，例如高k栅极电介质材料。
操作栅极结构120可用于实现半导体器件100的功能。也就是说，每个操作栅极结构120可用于选择性地将相应的源极电连接到相应的漏极。用于选择性地将相应的源极电连接到相应的漏极的阈值电压部分地基于耦合到拾取栅极结构110附近的衬底的偏置电压来确定。每个操作栅极结构120包括本征栅极结构和非本征栅极结构。例如，操作栅极结构120b包括本征栅极结构120b’和非本征栅极结构120b”。本征栅极结构120b’有助于操作栅极结构120b的操作。非本征栅极结构120b”有助于隔离相应的源极和漏极。由于非本征栅极结构，操作栅极结构120具有可变的宽度。在一些实施例中，操作栅极结构120包括多晶硅或金属。在一些实施例中，操作栅极结构120包括与拾取栅极结构110相同的材料。在一些实施例中，操作栅极结构120包括与拾取栅极结构110不同的材料。在一些实施例中，操作栅极结构120包括栅极电介质材料，例如高k栅极电介质材料。在一些实施例中，操作栅极结构120的栅极电介质材料与拾取栅极结构的栅极电介质材料相同。在一些实施例中，操作栅极结构120的栅极电介质材料与拾取栅极结构110的栅极电介质材料不同。
硅化物结构130在n掺杂区104上方延伸以电连接到偏置电压源。通过在衬底上沉积金属层然后对半导体器件100进行退火来形成硅化物结构130。在退火期间，衬底的硅与金属层反应以形成硅化物结构。在一些实施例中，硅化物结构130通过互连结构(未示出)电连接到偏置电压源。在一些实施例中，硅化物结构130通过衬底通孔(TSV)(未示出)电连接到偏置电压源。
硅化物结构130包括在第一方向上延伸的主体133和在第二方向上远离主体133延伸的硅化物延伸部135。主体133在第一方向上延伸超过拾取栅极结构110和操作栅极结构120。
硅化物延伸部135在拾取栅极结构110之间延伸。硅化物延伸部135的第一部分与每个拾取栅极结构110隔开硅化物间隔距离Ss。硅化物间隔距离Ss的范围从约50纳米(nm)到约100nm。在某些情况下，如果硅化物间隔距离Ss太小，则硅化物结构与拾取栅极结构110的导电部分短路的风险增加。在某些情况下，如果硅化物间隔距离Ss太大，则半导体器件100的尺寸增加，而不提高性能。硅化物延伸部135的第二部分接触每个拾取栅极结构110。硅化物延伸部135的第二部分比硅化物延伸部135的第一部分更远离主体133。距主体133最远的硅化物延伸部135的边缘与p掺杂区106对准。
与不包括硅化物延伸部135的其他结构相比，从硅化物延伸部135的中心到操作栅极结构120的最近边缘的距离D减小了约30％。总体而言，与不包括硅化物延伸部135的其他结构相比，半导体器件100的尺寸减小了约13％到约25％。此外，与拾取栅极结构包括非本征栅极结构的其他结构相比，每个拾取栅极结构110具有约13％的寄生电容减小。
图2是根据一些实施例的半导体器件100的一部分的俯视图。在一些实施例中，图2是在来自图1的区域140的俯视图。与图1相比，图2包括触点210a、210b、210c和210d(统称为触点210)。触点210提供了拾取栅极结构的相应源极和漏极区与互连结构(未示出)之间的电连接。界面线220用于指示隔离区108与p掺杂区106相交的位置。
拾取栅极结构110之间的硅化物延伸部135的宽度Sw的范围从约300nm到约400nm。在某些情况下，如果宽度Sw太小，则可靠地制造半导体器件的能力降低。在某些情况下，如果宽度Sw太大，则半导体器件100的尺寸增加而性能没有明显改善。
位置a、b和c指示偏置电压流过硅化物结构130并流入拾取栅极结构下方的n掺杂区106。该流程也包括在下面讨论的图4和6中。
图3是根据一些实施例的半导体器件100的一部分的沿图2的线A-A截取的截面图。半导体器件100包括体衬底310。绝缘层320在体衬底310上方。隔离结构108围绕衬底的n掺杂区104和p掺杂区106。如上所述，在半导体层(例如，硅)中形成n掺杂区104和p掺杂区106。在一些实施例中，半导体器件100称为绝缘体上硅(SOI)器件。
硅化物结构130在拾取栅极结构110之间的p掺杂区106上。触点210a电连接到拾取栅极结构110a的与硅化物结构130相对的第一侧上的p掺杂区106。触点210b电连接到拾取栅极结构110b的与硅化物结构130相对的第二侧上的p掺杂区106。
每个拾取栅极结构110在n掺杂区104上方。拾取栅极结构110a包括栅极电介质材料115a和导电层117a。在一些实施例中，栅极电介质材料115a包括高k电介质材料。在一些实施例中，导电层117a包括多晶硅或金属。拾取栅极结构110b包括栅极电介质材料115b和导电层117b。在一些实施例中，栅极电介质材料115b包括高k电介质材料。在一些实施例中，栅极电介质材料115b包括与栅极电介质材料115a相同的材料。在一些实施例中，栅极电介质材料115b包括与栅极电介质材料115a不同的材料。在一些实施例中，导电层117b包括多晶硅或金属。在一些实施例中，导电层117b包括与导电层117a相同的材料。在一些实施例中，导电层117b包括与导电层117b不同的材料。
图4是根据一些实施例的半导体器件100的一部分的沿图2的线B-B截取的截面图。与图3相比，硅化物结构130在拾取栅极结构110之间的n掺杂区104上方。n掺杂区104从拾取栅极结构110a下方到拾取栅极结构110b下方是连续的。触点210c电连接到拾取栅极结构110a的与硅化物结构130相对的第一侧上的p掺杂区106。触点210d电连接到栅极结构110b的与硅化物结构130相对的第二侧上的p掺杂区106。下面详细讨论从位置b流向位置c的偏置电流。
图5是根据一些实施例的半导体器件100的一部分的沿图2的线C-C截取的截面图。与图3相比，硅化物结构130在拾取栅极结构110之间的n掺杂区104上方。每个拾取栅极结构110在隔离区108上方。
图6是根据一些实施例的半导体器件100的一部分的沿图2的线D-D截取的截面图。硅化物结构130在n掺杂区104上方和p掺杂区106上方延伸。硅化物结构130在n掺杂区104上方的部分是主体133(图1)或靠近主体133的硅化物延伸部135的一部分。下面将详细讨论从位置a流向位置b的偏置电流。
图7是根据一些实施例的半导体的一部分的沿图2的线E-E截取的截面图。硅化物结构130在n掺杂区104上方。图7中的硅化物结构130的部分是主体133。硅化物结构130与拾取栅极结构110a分离。拾取栅极结构110a的超出界面线220的第一部分在隔离区108上方。拾取栅极结构110a的与界面线220相邻的第二部分在n掺杂区104上方。拾取栅极结构110a的远离界面线220的第三部分在p掺杂区106上方。
返回到图4和6的偏置电压流，硅化物结构130电连接到偏置电压源。偏置电压流经互连结构或TSV(未示出)到达硅化物结构。偏置电压沿硅化物结构的主体133(图1)行进以到达位置a。如图2所示，位置a在硅化物延伸部135连接到主体133的位置。如图6所示，然后，偏置电压沿着硅化物延伸部135流到位置b。如图2所示，位置b是硅化物延伸部135的超出界面线220的部分。如图4所示，偏置电压然后从位置b通过进入拾取栅极结构110下方的n掺杂区104而流入衬底。通过控制n掺杂区104中的电压，能够控制操作栅极结构120(图1)的阈值电压。
图8是根据一些实施例的半导体器件100的一部分的俯视图。图8类似于图1。图8与图1分开提供，以便提供与半导体器件100的尺寸有关的信息。为了图的清楚起见，在图8中未标记半导体器件100的各个组件。
在一些实施例中，主体133在第一方向上的宽度a1的范围从约200nm到约300nm。在某些情况下，如果宽度a1太小，则主体133的电阻增加并且施加到衬底的偏置电压减小。在某些情况下，如果宽度a1太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，拾取栅极结构110超出p掺杂区106的距离a2的范围从约140nm到约450nm。在某些情况下，如果距离a2偏离该范围太远，则拾取栅极结构110在第一方向上的长度与操作栅极结构120的长度显著不同，半导体器件100的形成变得更加复杂，并且制造中出现错误的风险增加。
在一些实施例中，拾取栅极结构110的边缘与硅化物延伸部135之间的距离a3的范围从约50nm到约100nm。在某些情况下，如果距离a3太小，则硅化物延伸部135与拾取栅极结构110短路的风险增加。在某些情况下，如果距离a3太大，则半导体器件100的尺寸增加，而性能没有显著增加。
在一些实施例中，不接触拾取栅极结构110的硅化物延伸部135的宽度a4的范围从约180nm到约240nm。在某些情况下，如果宽度a4太小，则硅化物延伸部135的电阻增加并且施加至衬底的偏置电压减小。在某些情况下，如果宽度a4太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，p掺杂区106在拾取栅极结构110之间在第二方向上的宽度a5的范围从约200nm到约280nm。在某些情况下，如果宽度a5太小，则宽度a4也减小，并且硅化物结构130的电阻增加到不可接受的水平。在某些情况下，如果宽度a5太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，在第二方向上，拾取栅极结构110b与操作栅极结构120a的非本征栅极之间的距离a6的范围从约140nm到约240nm。在某些情况下，如果距离a6太小，则不能可靠地制造拾取栅极结构110b和操作栅极结构120a。在某些情况下，如果距离a6太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，非本征栅极在第二方向上延伸超出p掺杂区106的距离a7的范围从约140nm到约240nm。在某些情况下，如果距离a7太小，则非本征栅极无法在相应的源极和漏极之间提供足够的隔离。在某些情况下，如果距离a7太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，非本征栅极在第二方向上延伸与p掺杂区106p重叠的距离a8的范围从约75nm到约150nm。在某些情况下，如果距离a8太小，则操作栅极结构120与硅化物结构130之间的界面减小。在某些情况下，如果距离a8太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，操作栅极结构120的非本征栅极在第一方向上的宽度a9的范围从约240nm到约300nm。在某些情况下，如果宽度a9太小，则非本征栅极无法在相应的源极和漏极之间提供足够的隔离。在某些情况下，如果宽度a9太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，操作栅极结构120的本征栅极在第二方向上的宽度a10的范围从约180nm到约280nm。在某些情况下，如果宽度a10太小，则本征栅极无法在相应的源极和漏极之间提供足够的隔离。在某些情况下，如果宽度a10太大，则半导体器件100的操作速度减小。
在一些实施例中，在第一方向上，非本征栅极的外部与p掺杂区106之间的距离a11的范围从约50nm到约150nm。在某些情况下，如果距离a11太小，则非本征栅极无法在相应的源极和漏极之间提供足够的隔离。在某些情况下，如果距离a11太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，在第一方向上，非本征栅极的外部与主体133之间的距离a12的范围从约50nm到约100nm。在某些情况下，如果距离a12太小，则非本征栅极与硅化物结构130短路的风险增加。在某些情况下，如果距离a12太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，在第二方向上，拾取栅极结构110a的外边缘与p掺杂区106的外边缘之间的距离b1的范围从约280nm到约350nm。在某些情况下，如果距离b1太小，则p掺杂区106中的源极或漏极的尺寸减小，并且通过触点210的电流的电阻增加。在某些情况下，如果距离b1太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，在第二方向上，拾取栅极结构110b的外边缘与操作栅极结构120a的本征栅极之间的距离b2的范围从约350nm到约500nm。在某些情况下，如果距离b2太小，则不能可靠地制造拾取栅极结构110b和操作栅极结构120a。在某些情况下，如果距离b2太大，则半导体器件100的尺寸增加，而性能没有明显改善。
在一些实施例中，在第二方向上，操作栅极结构120b的本征栅极与操作栅极结构120a的本征栅极之间的距离b3的范围从约600nm到约750nm。在某些情况下，如果距离b3太小，则不能可靠地制造操作栅极结构120。在某些情况下，如果距离b3太大，则半导体器件100的尺寸增加，而性能没有明显改善。
图9是根据一些实施例的半导体器件900的一部分的俯视图。半导体器件900类似于半导体器件100(图1)。为了简洁起见，省略了半导体器件900的与半导体器件100类似的组件的描述。除非另有说明，否则半导体器件900的尺寸类似于半导体器件100的尺寸，如上面关于图8所述。图9是在一些实施例中类似于图1中的区域140的半导体900的一部分的俯视图。与图2相比，图9的硅化物结构930包括主体933和完全填充拾取栅极结构110之间的空间的硅化物延伸部935。当主体933保持与拾取栅极结构110分离时，硅化物延伸部935接触与主体933相邻的拾取栅极结构110的边缘。n掺杂区904的组成类似于上述n掺杂区104的组成。硅化物结构930的组成类似于上述硅化物结构130的组成。
图10是根据一些实施例的半导体器件的一部分的沿图9的线*C-*C截取的截面图。与图5相比，n掺杂区904在两个拾取栅极结构110下方延伸。
图11是根据一些实施例的半导体器件的一部分的沿图9的线*E-*E截取的截面图。与图7相比，n掺杂区904在最靠近主体933(图9)的拾取栅极结构110a下方延伸。另外，硅化物延伸部935直接接触拾取栅极结构110a。
与半导体器件100相比，半导体器件900能够更快地将偏置电压从偏置电压源转移到衬底。与硅化物结构130相比，硅化物结构930的增加的尺寸减小了对偏置电压流动的阻力。n掺杂区904的增加的尺寸还有助于向半导体器件900的不同区域提供偏置电压，其中与隔离区108(图1)的隔离减小。
图12是根据一些实施例的使用半导体器件的方法1200的流程图。在一些实施例中，使用半导体器件100或半导体器件900来实现方法1200。
在操作1205中，偏置电压从偏置电压源转移到硅化物结构。在一些实施例中，偏置电压源是承载例如VDD的源电压的总线。在一些实施例中，使用互连结构将偏置电压转移到硅化物结构。在一些实施例中，使用TSV将偏置电压转移到硅化物结构。在一些实施例中，偏置电压到硅化物结构的转移由至少一个晶体管控制，以便控制提供给衬底的偏置电压的量，从而调谐半导体器件内的元件的阈值电压。
在操作1210中，偏置电压沿硅化物结构传导至拾取栅极结构之间的硅化物延伸部。硅化物延伸部与硅化物结构是一体的。硅化物结构在拾取栅极结构之间延伸。在一些实施例中，拾取栅极结构之间的硅化物延伸部的第一部分与拾取栅极结构隔开；并且拾取栅极结构之间的硅化物延伸部的第二部分直接接触拾取栅极结构。在一些实施例中，拾取栅极结构之间的整个硅化物延伸部直接接触拾取栅极结构。在一些实施例中，硅化物延伸部直接接触拾取栅极结构的最靠近硅化物结构的主体的边缘。
在操作1215中，偏置电压从硅化物延伸部转移到拾取栅极结构下方的衬底的掺杂区中。在一些实施例中，掺杂区包括n掺杂区。在一些实施例中，衬底是SOI衬底。在一些实施例中，仅在拾取栅极结构与硅化物延伸部直接接触的位置中，掺杂区直接在拾取栅极结构下方。在一些实施例中，掺杂区沿整个拾取栅极结构直接在拾取栅极结构下方。
本说明书的一方面涉及一种半导体器件。半导体器件包括衬底中的第一掺杂区，其中第一掺杂区具有第一掺杂剂类型。半导体器件还包括衬底中的第二掺杂区，其中第二掺杂区具有与第一掺杂剂类型相反的第二掺杂剂类型。半导体器件还包括在衬底上的硅化物结构，其中硅化物结构包括主体和硅化物延伸部。半导体器件还包括在衬底上的多个第一栅极结构，其中多个第一栅极结构的相邻栅极结构之间的空间包括第一区域和第二区域，硅化物延伸部延伸到第一区域中，第一掺杂区在第一区域下方的衬底中，第二掺杂区在第二区域下方的衬底中。在一些实施例中，多个第一栅极结构中的每个具有I形。在一些实施例中，半导体器件还包括多个第二栅极结构，其中多个第二栅极结构中的每个具有T形。在一些实施例中，硅化物延伸部包括与多个第一栅极结构中的相邻栅极结构直接接触的第一部分。在一些实施例中，硅化物延伸部包括与多个第一栅极结构中的每个相邻栅极结构隔开的第二部分。在一些实施例中，硅化物延伸部直接接触多个第一栅极结构中的每个的边缘，并且该边缘是多个第一栅极结构中的每个的最靠近主体的边缘。在一些实施例中，半导体器件还包括衬底中的隔离区，其中隔离区在界面处直接接触第二掺杂区。在一些实施例中，多个第一栅极结构中的每个的延伸超出界面的部分在隔离区上方。在一些实施例中，多个第一栅极结构中的每个的延伸超出界面的部分在第一掺杂区上方。
本说明书的一个方面涉及一种半导体器件。半导体器件包括衬底中的n掺杂区。半导体器件还包括衬底中的p掺杂区。半导体器件还包括在n掺杂区上方的硅化物结构，其中硅化物结构包括主体和硅化物延伸部。半导体器件还包括在衬底上的多个第一栅极结构，其中n掺杂区延伸到由多个第一栅极结构中的相邻栅极结构暴露的衬底的空间中，并且硅化物延伸部在多个第一栅极结构的相邻栅极结构之间延伸。在一些实施例中，多个第一栅极结构的相邻栅极结构之间的硅化物延伸部的宽度是恒定的。在一些实施例中，多个第一栅极结构的相邻栅极结构之间的硅化物延伸部的宽度是可变的。在一些实施例中，硅化物延伸部沿与空间相邻的整个边缘直接接触多个第一栅极结构中的每个。在一些实施例中，硅化物延伸部与多个第一栅极结构中的每个的与空间相邻的边缘的部分隔开。在一些实施例中，半导体器件还包括在衬底上的多个第二栅极结构。在一些实施例中，多个第二栅极结构中的每个具有T形，并且多个第一栅极结构中的每个具有I形。
本说明书的一方面涉及一种偏置衬底的方法。该方法包括将硅化物结构电连接到偏置电压源。该方法还包括将由硅化物结构接收的偏置电压传导到从硅化物结构的主体延伸的硅化物延伸部，其中硅化物延伸部在多个第一栅极结构的相邻栅极结构之间延伸。该方法还包括将偏置电压从硅化物延伸部转移到多个第一栅极结构的相邻栅极结构下方的衬底的掺杂区中。在一些实施例中，将硅化物结构电连接到偏置电压源包括使用互连结构将硅化物结构电连接到偏置电压源。在一些实施例中，将硅化物结构电连接到偏置电压源包括使用硅通孔(TSV)将硅化物结构电连接到偏置电压源。在一些实施例中，将偏置电压转移到掺杂区中包括将偏置电压从与多个第一栅极结构中的每个直接接触的硅化物延伸部的部分转移到掺杂区。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在这里进行各种改变、替换和更改。
示例1.一种半导体器件，包括：第一掺杂区，在衬底中，其中，所述第一掺杂区具有第一掺杂剂类型；第二掺杂区，在所述衬底中，其中，所述第二掺杂区具有与所述第一掺杂剂类型相反的第二掺杂剂类型；硅化物结构，在所述衬底上，其中，所述硅化物结构包括主体和硅化物延伸部；以及多个第一栅极结构，在所述衬底上，其中，所述多个第一栅极结构的相邻栅极结构之间的空间包括第一区域和第二区域，所述硅化物延伸部延伸到所述第一区域中，所述第一掺杂区在所述第一区域下方的衬底中，并且所述第二掺杂区在所述第二区域下方的衬底中。
示例2.根据示例1所述的半导体器件，其中，所述多个第一栅极结构中的每个第一栅极结构具有I形。
示例3.根据示例1所述的半导体器件，还包括多个第二栅极结构，其中，所述多个第二栅极结构中的每个第二栅极结构具有T形。
示例4.根据示例1所述的半导体器件，其中，所述硅化物延伸部包括与所述多个第一栅极结构的相邻栅极结构直接接触的第一部分。
示例5.根据示例4所述的半导体器件，其中，所述硅化物延伸部包括与所述多个第一栅极结构中的每个相邻栅极结构隔开的第二部分。
示例6.根据示例1所述的半导体器件，其中，所述硅化物延伸部直接接触所述多个第一栅极结构中的每个第一栅极结构的边缘，并且该边缘是所述多个第一栅极结构中的每个第一栅极结构的最靠近所述主体的边缘。
示例7.根据示例1所述的半导体器件，还包括在所述衬底中的隔离区，其中，所述隔离区在界面处直接接触所述第二掺杂区。
示例8.根据示例7所述的半导体器件，其中，所述多个第一栅极结构中的每个第一栅极结构的延伸超出所述界面的部分在所述隔离区上方。
示例9.根据示例7所述的半导体器件，其中，所述多个第一栅极结构中的每个第一栅极结构的延伸超出所述界面的部分在所述第一掺杂区上方。
示例10.一种半导体器件，包括：n掺杂区，在衬底中；p掺杂区，在所述衬底中；硅化物结构，在所述n掺杂区上方，其中，所述硅化物结构包括主体和硅化物延伸部；以及多个第一栅极结构，在所述衬底上，其中，所述n掺杂区延伸到所述衬底的被所述多个第一栅极结构的相邻栅极结构暴露的空间中，并且所述硅化物延伸部在所述多个第一栅极结构的相邻栅极结构之间延伸。
示例11.根据示例10所述的半导体器件，其中，所述多个第一栅极结构的相邻栅极结构之间的硅化物延伸部的宽度是恒定的。
示例12.根据示例10所述的半导体器件，其中，所述多个第一栅极结构的相邻栅极结构之间的硅化物延伸部的宽度是可变的。
示例13.根据示例10所述的半导体器件，其中，所述硅化物延伸部沿与所述空间相邻的整个边缘直接接触所述多个第一栅极结构中的每个第一栅极结构。
示例14.根据示例10所述的半导体器件，其中，所述硅化物延伸部与所述多个第一栅极结构中的每个第一栅极结构的与所述空间相邻的边缘的部分隔开。
示例15.根据示例10所述的半导体器件，还包括在所述衬底上的多个第二栅极结构。
示例16.根据示例15所述的半导体器件，其中，所述多个第二栅极结构中的每个第二栅极结构具有T形，并且所述多个第一栅极结构中的每个第一栅极结构具有I形。
示例17.一种偏置衬底的方法，所述方法包括：将硅化物结构电连接到偏置电压源；将由所述硅化物结构接收的偏置电压传导到从所述硅化物结构的主体延伸的硅化物延伸部，其中，所述硅化物延伸部在多个第一栅极结构的相邻栅极结构之间延伸；以及将所述偏置电压从所述硅化物延伸部转移到所述多个第一栅极结构的相邻栅极结构下方的衬底的掺杂区中。
示例18.根据示例17所述的方法，其中，将所述硅化物结构电连接到所述偏置电压源包括：使用互连结构将所述硅化物结构电连接到所述偏置电压源。
示例19.根据示例17所述的方法，其中，将所述硅化物结构电连接到所述偏置电压源包括：使用硅通孔(TSV)将所述硅化物结构电连接到所述偏置电压源。
示例20.根据示例17所述的方法，其中，将所述偏置电压转移到所述掺杂区中包括：将所述偏置电压从所述硅化物延伸部的与所述多个第一栅极结构中的每个第一栅极结构直接接触的部分转移到所述掺杂区。

Claims (10)

1.一种半导体器件，包括：
第一掺杂区，在衬底中，其中，所述第一掺杂区具有第一掺杂剂类型；
第二掺杂区，在所述衬底中，其中，所述第二掺杂区具有与所述第一掺杂剂类型相反的第二掺杂剂类型；
硅化物结构，在所述衬底上，其中，所述硅化物结构包括主体和硅化物延伸部；以及
多个第一栅极结构，在所述衬底上，其中，所述多个第一栅极结构的相邻栅极结构之间的空间包括第一区域和第二区域，所述硅化物延伸部延伸到所述第一区域中，所述第一掺杂区在所述第一区域下方的衬底中，并且所述第二掺杂区在所述第二区域下方的衬底中。
2.根据权利要求1所述的半导体器件，其中，所述多个第一栅极结构中的每个第一栅极结构具有I形。
3.根据权利要求1所述的半导体器件，还包括多个第二栅极结构，其中，所述多个第二栅极结构中的每个第二栅极结构具有T形。
4.根据权利要求1所述的半导体器件，其中，所述硅化物延伸部包括与所述多个第一栅极结构的相邻栅极结构直接接触的第一部分。
5.根据权利要求4所述的半导体器件，其中，所述硅化物延伸部包括与所述多个第一栅极结构中的每个相邻栅极结构隔开的第二部分。
6.根据权利要求1所述的半导体器件，其中，所述硅化物延伸部直接接触所述多个第一栅极结构中的每个第一栅极结构的边缘，并且该边缘是所述多个第一栅极结构中的每个第一栅极结构的最靠近所述主体的边缘。
7.根据权利要求1所述的半导体器件，还包括在所述衬底中的隔离区，其中，所述隔离区在界面处直接接触所述第二掺杂区。
8.根据权利要求7所述的半导体器件，其中，所述多个第一栅极结构中的每个第一栅极结构的延伸超出所述界面的部分在所述隔离区上方。
9.一种半导体器件，包括：
n掺杂区，在衬底中；
p掺杂区，在所述衬底中；
硅化物结构，在所述n掺杂区上方，其中，所述硅化物结构包括主体和硅化物延伸部；以及
多个第一栅极结构，在所述衬底上，其中，所述n掺杂区延伸到所述衬底的被所述多个第一栅极结构的相邻栅极结构暴露的空间中，并且所述硅化物延伸部在所述多个第一栅极结构的相邻栅极结构之间延伸。
10.一种偏置衬底的方法，所述方法包括：
将硅化物结构电连接到偏置电压源；
将由所述硅化物结构接收的偏置电压传导到从所述硅化物结构的主体延伸的硅化物延伸部，其中，所述硅化物延伸部在多个第一栅极结构的相邻栅极结构之间延伸；以及
将所述偏置电压从所述硅化物延伸部转移到所述多个第一栅极结构的相邻栅极结构下方的衬底的掺杂区中。
CN202110096367.8A 2021-01-25 2021-01-25 半导体器件及其使用方法 Pending CN114792727A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202110096367.8A CN114792727A (zh) 2021-01-25 2021-01-25 半导体器件及其使用方法
US17/174,920 US11799008B2 (en) 2021-01-25 2021-02-12 Semiconductor device and method of using
TW110123230A TWI792368B (zh) 2021-01-25 2021-06-24 半導體元件及偏置襯底的方法
US18/492,238 US20240055500A1 (en) 2021-01-25 2023-10-23 Method of using semiconductor device and method of making

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110096367.8A CN114792727A (zh) 2021-01-25 2021-01-25 半导体器件及其使用方法

Publications (1)

Publication Number Publication Date
CN114792727A true CN114792727A (zh) 2022-07-26

Family

ID=82460202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110096367.8A Pending CN114792727A (zh) 2021-01-25 2021-01-25 半导体器件及其使用方法

Country Status (3)

Country Link
US (2) US11799008B2 (zh)
CN (1) CN114792727A (zh)
TW (1) TWI792368B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145949A (ja) * 1997-07-28 1999-02-16 Mitsubishi Electric Corp スタティック型半導体記憶装置およびその製造方法
JP5042518B2 (ja) * 2006-04-12 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
US20070296034A1 (en) * 2006-06-26 2007-12-27 Hsin-Ming Chen Silicon-on-insulator (soi) memory device
JP5078338B2 (ja) * 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9842858B2 (en) 2015-11-18 2017-12-12 Peregrine Semiconductor Corporation Butted body contact for SOI transistor
US10304683B2 (en) * 2017-10-31 2019-05-28 Globalfoundries Inc. Early gate silicidation in transistor elements
CN110364561B (zh) * 2018-04-11 2023-03-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20220238670A1 (en) 2022-07-28
US11799008B2 (en) 2023-10-24
US20240055500A1 (en) 2024-02-15
TW202230797A (zh) 2022-08-01
TWI792368B (zh) 2023-02-11

Similar Documents

Publication Publication Date Title
EP1946371B1 (en) Electrically programmable fuse
US20070020837A1 (en) High performance capacitors in planar back gates cmos
US20120205744A1 (en) Body contact structure for a semiconductor device
US20130341733A1 (en) Plural Differential Pair Employing FinFET Structure
US8912569B2 (en) Hybrid transistor
US9076671B2 (en) Power integrated circuit including series-connected source substrate and drain substrate power mosfets
US6621138B1 (en) Zener-like trim device in polysilicon
US20160071882A1 (en) Semiconductor Device, Method for Manufacturing Same, and Nonvolatile Semiconductor Memory Device
US20220367714A1 (en) Integrated Assemblies having Transistors Configured for High-Voltage Applications, and Methods of Forming Integrated Assemblies
US20170067955A1 (en) Detection of gate-to-source/drain shorts
US20130214353A1 (en) Field Effect Transistor Having Multiple Effective Oxide Thicknesses and Corresponding Multiple Channel Doping Profiles
US20090325352A1 (en) Methods of forming drain extended transistors
US11437569B2 (en) Hall sensor structure
US9653459B2 (en) MOSFET having source region formed in a double wells region
CN109411466B (zh) 用于esd保护的高保持高电压fet及其制造方法
CN114792727A (zh) 半导体器件及其使用方法
US20110215321A1 (en) Polysilicon resistor and e-fuse for integration with metal gate and high-k dielectric
US7773424B2 (en) Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device
US20060049436A1 (en) Semiconductor component with a MOS transistor
US9847349B1 (en) Biasing the substrate region of an MOS transistor
US10439045B1 (en) Flipped VFET with self-aligned junctions and controlled gate length
US10236354B2 (en) Three dimensional monolithic LDMOS transistor
US8536659B2 (en) Semiconductor device with integrated channel stop and body contact
US20220131005A1 (en) Semiconductor integrated circuit component
US10658228B2 (en) Semiconductor substrate structure and semiconductor device and methods for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination