JP4700268B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
一方、ドレイン耐圧の低下を防止するために、SOI膜厚を厚くすると、SOIトランジスタが完全空乏モードから部分空乏モードに変遷し、SOIトランジスタの低電圧動作が困難になる。
さらに、SOIトランジスタでは、SOI膜厚を薄くし、ソース/ドレイン領域の底面が絶縁層に接触すると、ゲート電極下のボディ領域が孤立化し、ホットキャリアの蓄積により、ドレイン耐圧が劣化を招く。このため、ゲート電極下のボディ領域をソース領域と接続したり(ボディソース接続型)、ボディ領域をゲート電極と接続したり(ダイナミックスレッショールド型)することにより、ボディ領域に蓄積したホットキャリアを逃がす方法がある。
図5において、絶縁層21上には単結晶半導体層23が形成され、単結晶半導体層23は素子分離絶縁膜22で分離されている。そして、単結晶半導体層23上には、ゲート絶縁膜24を介してゲート電極25が形成されている。また、単結晶半導体層23には、ゲート電極25の両側にそれぞれ配置されたソース層26aおよびドレイン層26bが形成されている。なお、図5(b)に示すように、ソース層26aおよびドレイン層26bの底面は絶縁層21に接触し、ゲート電極25下のボディ領域は、ソース層26aとドレイン層26bとの間で孤立化している。
ここで、単結晶半導体層23には、nチャンネルトランジスタが形成されているものとすると、単結晶半導体層23およびボディソース接続層27a、27bはp型に設定され、ソース層26aおよびドレイン層26bはn+型に設定される。
そこで、本発明の目的は、ボディソース接続層の境界でのインパクトイオン化を抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
これにより、MOSトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース/ドレイン接合容量を低減させて、MOSトランジスタの高速化を図ることが可能となる。
図1(a)は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図、図1(b)は、図1(a)のA1−A1線で切断した断面図、図1(c)は、図1(a)のB1−B1線で切断した断面図である。
そして、ゲート電極5が形成された単結晶半導体層3上には層間絶縁膜9が形成され、ソース層6a側には、ソース層6aおよびボディソース接続層7a、7bとコンタクトをとるためのソースコンタクトC1、C2が電界緩和領域8a、8bにそれぞれ跨るように配置されている。すなわち、層間絶縁膜9には、図1(c)に示すように、電界緩和領域8a、8bにそれぞれ跨るようにして、ソース層6a上およびボディソース接続層7a、7b上にそれぞれ食み出して配置されたコンタクトホールK1、K2が形成されている。そして、ソース層6aおよびボディソース接続層7a、7bは、コンタクトホールK1、K2をそれぞれ介してソース配線10a、10bに接続されている。
ここで、単結晶半導体層3には、nチャンネルトランジスタが形成されているものとすると、単結晶半導体層3およびボディソース接続層7a、7bはp型に設定され、ソース層6aおよびドレイン層6bはn+型に設定される。また、電界緩和領域8a、8bは、例えば、p-型に設定することができる。
また、ソース層6aとボディソース接続層7a、7bとの境界にそれぞれ沿って電界緩和領域8a、8bを設けることにより、ソース層6aとボディソース接続層7a、7bとの間でのインパクトイオン化を抑制することが可能となり、ボディ領域のキャリアを逃がすことを可能としつつ、ドレイン耐圧の低下を抑制することができる。
図2において、例えば、LOCOS法を用いて単結晶半導体層3の選択酸化を行うことにより、単結晶半導体層3を分離する素子分離絶縁膜2を形成する。そして、例えば、単結晶半導体層3の熱酸化などの方法により単結晶半導体層3上にゲート絶縁膜4を形成する。そして、例えば、CVDなどの方法によりゲート絶縁膜4上に多結晶シリコン膜を堆積し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜4上にゲート電極5を形成する。
Claims (3)
- 絶縁層上に形成された半導体層と、
前記半導体層上に配置されたゲート電極と、
前記ゲート電極の一方の側に配置され、前記半導体層に形成された第1導電型のソース層と、
前記ゲート電極の他方の側に配置され、前記半導体層に形成された第1導電型のドレイン層と、
前記ゲート電極下のボディ領域と前記ソース層とを電気的に接続する第2導電型のボディソース接続層と、
前記ソース層と前記ボディソース接続層との間に設けられた第2導電型の電界緩和領域と、
前記ソース層と前記ボディソース接続層とを前記電界緩和領域を跨ぐようにして電気的に接続するソース配線とを備え、
前記電界緩和領域は前記ソース層側にのみ形成され、前記ボディソース接続層および前記電界緩和領域が前記ドレイン層と接しないようにして、前記ゲート電極下のチャネル領域に接し、さらに、
前記電界緩和領域と前記ボディソース接続層は、前記ソース層に含まれる第1導電型の不純物と導電型の異なる第2導電型の不純物をそれぞれ含み、前記電界緩和領域における前記第2導電型の不純物の濃度は前記ボディソース接続層に含まれる前記第2導電型の不純物の濃度と比較して低いことを特徴とする半導体装置。 - 前記絶縁層上に形成された半導体層はSOI基板上に形成されていることを特徴とする請求項1記載の半導体装置。
- 絶縁層上の半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置された第1導電型のソース/ドレイン層を前記半導体層に形成する工程と、
前記ゲート電極下のボディ領域と前記ソース層とを電気的に接続する第2導電型のボディソース接続層を前記半導体層に形成する工程と、
前記ソース層と前記ボディソース接続層との間に配置された第2導電型の電界緩和領域を前記半導体層に形成する工程と、
前記ソース層と前記ボディソース接続層とを前記電界緩和領域を跨ぐようにして電気的に接続するソース配線を形成する工程とを備え、
前記電界緩和領域は前記ソース層側にのみ形成し、前記ボディソース接続層および前記電界緩和領域が前記ドレイン層と接しないようにして、前記ゲート電極下のチャネル領域に接し、さらに、
前記ソース層に含まれる第1導電型の不純物と導電型の異なる第2導電型の不純物を前記電界緩和領域と前記ボディソース接続層とにそれぞれ含み、前記電界緩和領域における前記第2導電型の不純物の濃度を前記ボディソース接続層に含まれる前記第2導電型の不純物の濃度と比較して低くすることを特徴とする半導体装置の製造方法。
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