JP3664704B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（silicon on insulator）構造のＭＯＳＦＥＴ（金属−酸化物−半導体−電界効果トランジスタ）を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来のこの種の半導体装置の問題点が下記の文献に示されれいる。
【０００３】
【非特許文献１】
シー・アイ・フアング他、「薄膜ＳＯＩ素子においてＬＯＣＯＳにより生じる応力効果」、アイ・トリプルイー電子デバイス・レター、第４４巻第４号、１９９７年４月、第６４６〜６５０頁（C.I.Huang 他， "LOCOS-Induced Stress Effects on Thin-Film SOI Devices," IEEE ELECTRON DEVICE LETTERS，Vol. 44, No.4, April 1997, p.646-650）
【０００４】
図６（ａ）及び（ｂ）に従来のＳＯＩ構造のＭＯＳＦＥＴを備えた半導体装置を示す。同図（ａ）は、部分空乏型（partially-depleted：ＰＤ）デバイスであり、同図（ｂ）は、完全空乏型（fully-depleted：ＦＤ）デバイスである。図示のように、これらの半導体装置は、半導体基板２１と、基板２１上に形成された埋め込み酸化膜（ＢＯＸ膜）２２と、その上に形成されたＳＯＩ膜２５とを有する。ＳＯＩ膜２５にＭＯＳＦＥＴのソース・ドレイン３１、及びチャンネル２７が形成され、その上にゲート絶縁膜２８が形成され、その上にゲート電極２９が形成されている。ゲート電極２９の両側には、サイドウォール３０が形成されている。また、このようなＭＯＳＦＥＴは、隣接する他の素子、例えば同様のＭＯＳＦＥＴから、素子分離膜２６により分離されている。
部分空乏型（partially-depleted：ＰＤ）デバイスと完全空乏型（fully-depleted：ＦＤ）デバイスの構造的な違いはＳＯＩ膜２５の厚さｔＳＯＩであり、部分空乏型では通常１００乃至２００ｎｍ程度、完全空乏型では５０ｎｍ以下の薄いＳＯＩ膜が使用される。
ＳＯＩ（silicon on insulator）ＭＯＳＦＥＴはその構造的特徴から寄生容量が小さいこと、ラッチアップが起きないこと、ソフトエラー率が低いこと、素子分離が比較的容易であること等の長所を有しており、高速・低消費電力ＬＳＩへの適用可能性について大きな関心が向けられている。特に、図６（ｂ）に示される完全空乏型ＳＯＩデバイスでは、ゲート下に形成される空乏層がＳＯＩ膜２５の下の埋込み酸化膜２２まで到達するために、空乏層容量が小さくなり、サブスレッショルド係数（Ｓ値）がほぼ理想値まで小さくなる。このため、同一のオフリーク電流とした場合に、しきい値電圧（Ｖth）を、バルク（Bulk）デバイスや部分空乏型ＳＯＩデバイス（図６（ａ））より小さくできるという利点がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の非特許文献１において、ＮＭＯＳＦＥＴの相互コンダクタンス（ｇｍ）がバルクデバイスに比べＳＯＩデバイスで小さくなるという結果が報告されている。この報告は、素子分離にＬＯＣＯＳ（local oxidation of silicon）法を用いた場合についてのものであり、その酸化膜が厚いほど相互コンダクタンスの低下が大きくなっている。逆に、ＰＭＯＳＦＥＴにおいては酸化膜が厚いほど相互コンダクタンスが増大する。この原因として、素子分離領域の酸化膜（ＳｉＯ2膜）の体積膨張により、ＳＯＩ膜に圧縮応力が加えられるためとしている。この応力による電流値の低減は最大４０％近くにもなり、ＳＯＩデバイスのメリットが無くなるため、応力を低減することが重要となる。
【０００６】
上記論文は、素子分離領域の応力の影響により相互コンダクタンスが低下するとの報告であるが、発明者らは、素子分離膜を非常に薄くして素子分離領域からの応力を十分に低減した場合にも、ＮＭＯＳではバルクデバイスよりも電流が低減し、ＰＭＯＳでは増大するという現象を観察している。この原因は、上記論文では影響が小さいとされているＳｉとＳｉＯ2の熱膨張係数の違いによる応力の、キャリアー移動度への影響と考えている。
【０００７】
積層膜において発生する応力について、図７に模式的に示した。熱膨張係数は、Ｓｉで２．５×１０−６／℃、ＳｉＯ2で５×１０−７／℃であり、半導体装置の製造工程中に酸化シリコンが粘性となる温度（約１０００℃）に加熱されると、その時にＳｉとＳｉＯ2がフラットな状態になっており、そこから温度が下がる過程で熱膨張係数差によりＳｉ膜の方がより大幅に収縮し、その結果図示のように下に凸に反るためにＳｉ膜の上面側に圧縮応力が発生する。
この熱膨張係数の違いにより発生する応力は、ＳＯＩ膜厚とＢＯＸ膜厚の比（ＳＯＩ膜厚／ＢＯＸ膜厚）が大きいほど大きくなる。このため、ＳＯＩ層が薄い完全空乏型ＳＯＩデバイスで影響が大きく出やすくなる。ＢＯＸ膜を薄くすれば、熱膨張係数の違いにより発生する応力の影響は小さくなるが、ＳＯＩデバイスのメリットである寄生容量が低いこと、完全空乏型ＳＯＩデバイスにおけるＳ値が小さいことと言う利点がなくなる。
【０００８】
そこで、本発明の目的は、ＢＯＸ膜とＳＯＩ膜の熱膨張係数の違いにより発生する応力の影響を受け難く、寄生容量が低く、Ｓ値が小さいなどの良好な特性を有するＳＯＩ構造のＭＯＳＦＥＴを備えた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、
半導体基板の上に配置された下層埋め込み酸化膜と、その上に配置された応力緩和膜と、その上に配置された上層埋め込み酸化膜と、その上に配置されたＳＯＩ膜とを有し、該ＳＯＩ膜にソース、ドレイン及びチャンネルが形成されたＭＯＳＦＥＴを有し、上記応力緩和膜の熱膨張係数が上記上層埋め込み酸化膜の熱膨張係数より大きく、
上記応力緩和膜が、第１のシリコン膜と、その上に配置されたゲルマニウム膜と、その上に配置された第２のシリコン膜とを積層した複合膜で形成されていることを特徴とする半導体装置を提供する。
本発明はまた、
半導体基板の上に配置された下層埋め込み酸化膜と、その上に配置された応力緩和膜と、その上に配置された上層埋め込み酸化膜と、その上に配置されたＳＯＩ膜とを含むＳＯＩ基板と、
前記ＳＯＩ膜に形成されたソース、ドレイン及びチャネルを備える複数のＭＯＳＦＥＴと、
前記ＳＯＩ膜から前記下層埋め込み酸化膜へと延在するトレンチを含む素子分離領域とを備え、
前記素子分離領域は、前記複数のＭＯＳＦＥＴを分離するとともに、分離された前記ＭＯＳＦＥＴのソース、ドレイン及びチャネルが形成されたＳＯＩ膜下に配置される前記応力緩和膜を分離し、
前記応力緩和膜の熱膨張係数は、前記上層埋め込み酸化膜の熱膨張係数より大きく、
前記応力緩和膜は、前記分離されたＭＯＳＦＥＴのソース、ドレイン及びチャネルが形成されたＳＯＩ膜に対向する位置のすべての領域のみに設けられていることを特徴とする半導体装置を提供する。
本発明はまた、
絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体層の表面から前記絶縁層へと延在して設けられ、かつ、前記半導体層における前記半導体素子の形成予定領域を規定するトレンチ型の素子分離領域と、
前記半導体素子の形成領域下にある前記絶縁層の一部を介して前記半導体層下に配置されるとともに、前記トレンチ型の素子分離領域により分離される応力緩和膜とを有し、
前記応力緩和膜は、前記絶縁層の熱膨張係数よりも大きい熱膨張係数を有し、
前記応力緩和膜は前記半導体素子の形成予定領域に対向する位置のすべての領域のみに設けられていることを特徴とする半導体装置を提供する。
【００１１】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。
【００１２】
第１の実施の形態
図１はこの発明の第１の実施例の、ＳＯＩ（silicon on insulator）構造の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えた半導体装置を示す概略断面図である。
【００１３】
この半導体装置は、半導体基板２１と、この基板２１上に配置された下層埋込み酸化膜（ＢＯＸ膜）４２と、その上に配置された応力緩和膜４３と、その上に配置された上層ＢＯＸ膜４４と、その上に配置されたＳＯＩ膜２５とを有する。つまり、絶縁層である埋め込み酸化膜と、埋め込み酸化膜上に形成された半導体層であるＳＯＩ層２５とを有し、ＳＯＩ層２５と接する埋め込み酸化膜の上面から所定の距離離間し、かつ、少なくともＳＯＩ層２５に形成される半導体素子の形成予定領域下に存在する埋め込み酸化膜の一部を介して配置された応力緩和層４３が設けられている。
【００１４】
基板２１は、高抵抗単結晶シリコンで形成されている。下層ＢＯＸ膜４２及び上層ＢＯＸ膜４４は、例えば酸化シリコン（ＳｉＯ2）で形成されている。応力緩和膜４３は、シリコン膜で形成されている。言換えると、応力緩和膜４３はＳＯＩ膜２５と同一の材料で構成されていると言うこともできる。このシリコン膜は、例えば、結晶膜、ポリクリスタル膜（多結晶膜）、又はアモルファス膜で形成されており、Ｎ型及びＰ型の不純物を略完全に含まない。即ち、ノンドープ膜である。
【００１５】
ＳＯＩ膜２５には、ＭＯＳＦＥＴのソース・ドレイン３１、及びチャンネル２７が形成されている。チャンネル２７の上にゲート絶縁膜２８が配置され、その上にゲート電極２９が配置されている。ゲート電極２９の両側には、サイドウォール３０が配置されている。
【００１６】
このようなＭＯＳＦＥＴは、隣接する他の素子、例えば同様のＭＯＳＦＥＴから、素子分離膜２６により分離されている。素子分離膜２６は、例えば酸化シリコン（ＳｉＯ2）で形成されており、ＳＴＩ(shallow trench isolation)法により形成されたものである。
【００１７】
本実施の形態のＳＯＩＭＯＳＦＥＴは完全空乏型のものであり、ＳＯＩ膜２５は、膜厚が例えば約５０ｎｍである。ＳＯＩ層２５と応力緩和層４３との間に介在する上層ＢＯＸ膜４４は、ＳＯＩ膜２５と略同じ膜厚であり、例えば約５０ｎｍであり、下層ＢＯＸ膜４２は、上層ＢＯＸ膜４４よりも例えば数倍程度厚く、例えば約１５０ｎｍである。また、応力緩和膜４３の膜厚は、下層ＢＯＸ膜４２の膜厚と同程度であり、例えば約１５０ｎｍである。さらに、応力緩和層４３は、上記したようにシリコン膜で形成されており、ＳＯＩ膜２５と同程度の熱膨張係数を有する。
【００１８】
以上のように、本実施の形態の構造は、ＳＯＩ層２５の下のＢＯＸ膜（図６の２２に相当する）が２層（４２、４４）に分けられ、中間にドーピングされていないシリコン（ノンドープシリコン）から成る応力緩和膜４３が挿入されている点において、従来のＳＯＩ−ＭＯＳＦＥＴと異なる。
【００１９】
上記のように、従来の構造では、ＢＯＸ膜とＳＯＩ膜の熱膨張係数の違いによりＳＯＩ膜に応力が掛かるが、本実施の形態では、応力緩和膜４３を設けることにより、図７に示すような下に凸となる反りを抑制ないし防止している。即ち、応力緩和膜４３もＳＯＩ膜２５と同程度の熱膨張係数を有し、酸化シリコンが粘性となる温度からの温度低下に伴いＳＯＩ膜２５と同程度収縮するため、上層ＢＯＸ４４と応力緩和膜４３のみであれば、上に凸に反る。本実施の形態のように、上層ＢＯＸ膜４４を挟んで上下にＳＯＩ膜２５と応力緩和膜４３が配置されている３層構造は、下に凸となるか上に凸となるかは、上側のＳＯＩ膜２５と下側の応力緩和膜４３の熱膨張係数、及び厚さによって決まる。上記したように、本実施の形態では、ＳＯＩ膜２５と応力緩和膜４３の熱膨張係数は互いに略等しいので、厚さのみで決まる。本実施の形態のように、下側に位置する応力緩和膜４３の方が厚いので、この３層構造は上に凸になろうとする。実際には、上記の３層のほかに、下層ＢＯＸ膜４２など他の層があり、また素子分離膜２６の影響があるので、上記のように簡単ではないが、従来の構造に比べＳＯＩ膜とその下に位置する厚いＢＯＸ膜とにより下に凸となる傾向を抑制し得ることは明らかである。このように、ＳＯＩ膜２５が下に凸に反る傾向を抑制する結果、応力によるＳＯＩ−ＭＯＳＦＥＴの特性低下を抑制することができる。
【００２０】
そして、上記のように、ＳＯＩ膜が下に反る傾向を抑制する効果を大きくするには、応力緩和膜４３の熱膨張係数と、厚さを大きくすれば良い。
【００２１】
このように、応力緩和膜４３が厚い程、ＳＯＩ膜２５に掛かる応力が小さくなので、この点からは応力緩和膜４３は厚ければ厚いほど良いが、一方、厚すぎると、後の工程（ＳＴＩ法による素子分離膜形成の際）におけるエッチングが困難となる。そこで、応力緩和膜４３の膜厚は、下層ＢＯＸ膜と同程度の膜厚とすることとしている。
【００２２】
また、上層ＢＯＸ膜４４を薄くすることで、ＳＯＩ膜２５や応力緩和膜４３に比べ上層ＢＯＸ膜４４の熱膨張係数が比較的小さいことによりＳＯＩ膜２５や応力緩和膜４３に掛かる応力を小さくしている。そして、この小さくなった応力をＳＯＩ膜２５と応力緩和膜４３とで分担しており、その分担割合は、より厚い応力緩和膜４３の方が大きい。一方、下層ＢＯＸ膜４２は比較的厚いので、その熱膨張係数が比較的小さいことにより発生する応力は大きいが、その応力は大部分応力緩和膜４３に掛かり、ＳＯＩ膜２５には殆ど掛からない。
【００２３】
また、下層ＢＯＸ膜４２が存在することにより、ソース・ドレインの基板に対する寄生容量は上層ＢＯＸ膜４４の容量と下層ＢＯＸ膜４２の寄生容量の直列容量とすることができるので、上層ＢＯＸ膜４４と下層ＢＯＸ膜４２を合計した厚さのＢＯＸ膜が存在する場合と同等の寄生容量とすることが可能である。さらに、本実施形態における半導体装置によれば、ＭＯＳトランジスタ等の半導体素子が形成されるＳＯＩ層領域下の埋め込み酸化膜中の所望の位置に応力緩和層４３を設けるようにしたので、ＳＯＩ層への応力の影響を最小限に抑えつつ、応力緩和層４３下の下層ＢＯＸ層４２の膜厚を十分に厚くすることも可能となる。つまり、半導体基板２１とＳＯＩ層２５とを分離するＢＯＸ膜の総膜厚を厚くすることが可能となるため、結果として、半導体装置の寄生容量をさらに低くし、良好な特性を有するＳＯＩデバイスを実現することが可能となる。
【００２４】
さらに、応力緩和膜４３をノンドープ膜とすることでゲート下の空乏層の延びがＳＯＩ膜２５内で終端する（部分空乏型として動作する）ことが無くなるため、完全空乏型ＳＯＩデバイスとすることが可能となる。
【００２５】
以上のことより、ＳＯＩ−ＭＯＳＦＥＴのＳＯＩ層下のＢＯＸ中にドーピングされていないシリコン（ノンドープシリコン）層から成る応力緩和膜４３を挿入することにより、寄生容量の増大が無く、応力を緩和した高駆動力のＳＯＩ−ＭＯＳＦＥＴを実現することが可能となる。
【００２６】
以下、上記の半導体装置の製造方法を図２及び図３を参照して説明する。
先ず、半導体基板１１を用意する（図２（ａ））。半導体基板１１は、導電型が例えばｐ型である単結晶シリコンウエハである。次に、半導体基板１１の表面に、エピタキシャル成長法により、ｐマイナス層からなるエピタキシャル成長層１２を形成する（図２（ｂ））。この場合、エピタキシャル成長層１２の膜厚は例えば１０μｍとされる。
【００２７】
次に、エピタキシャル成長層１２の表面に、酸化処理を施して、酸化シリコン膜４４を形成する（図２（ｃ））。この酸化シリコン膜４４は後に上層ＢＯＸ膜４４として利用されるものであり、膜厚は例えば約５０ｎｍとされる。エピタキシャル成長層１２のうち、酸化されなかった部分２５がシリコン層として残り、この部分が後にＳＯＩ膜２５として利用される。
【００２８】
次に、酸化シリコン膜４４の表面にＣＶＤ法により、ノンドープ・ポリシリコン膜１３を形成する（図２（ｄ））。このポリシリコン膜１３の厚さは例えば約２３０ｎｍとされている。
【００２９】
次に、ポリシリコン膜１３の表面に酸化処理を施して、酸化シリコン膜４２を形成する（図２（ｅ））。この酸化シリコン膜４２は後に下層ＢＯＸ膜４２として利用されるものであり、膜厚は例えば約１５０ｎｍとされる。ポリシリコン膜１３のうち、酸化されなかった部分（約１５０ｎｍ）４３はポリシリコン層として残り、この部分が後に応力緩和膜４３として利用される。
【００３０】
これにより、ＳＯＩ基板の素子形成用半導体基板（ボンド基板）１０が形成される。
【００３１】
上記のボンド基板とは別に、ベース用半導体基板２１を用意する（図３（ａ））。
このベース用半導体基板２１は、素子形成用半導体基板の半導体基板１１と同様の導電型、例えばｐ型である単結晶シリコンウエハである。
【００３２】
次に、ベース用半導体基板２１の表面と、半導体基板１１などから成るボンド基板１０の酸化シリコン膜１６の表面とを向かい合わせた状態で密着した後、熱処理（例えば１０００℃程度）法を用いて、熱処理を行ない、それらを密着して貼り合わせる（図３（ｂ））。
【００３３】
その後、貼り合わされたボンド基板１０の裏面（図３（ｂ）で上側）から、半導体基板１１を、研磨法を用いて研磨によって取り除き、さらに、エピタキシャル２５を所望の厚さ（例えば約５０ｎｍ）となるまで研磨する。これにより、ＳＯＩ基板が完成する（図３（ｃ））。
【００３４】
次に、上記のようにして形成されたＳＯＩ基板のエピタキシャル成長層２５の所定の領域に、ＳＴＩ法により、例えば酸化シリコン膜などからなる素子分離用絶縁膜２６を形成する（図３（ｄ））。このＳＴＩにおいて形成されるトレンチは、応力緩和膜４３に達するだけの（応力緩和膜４３には達するが下層ＢＯＸ膜４２には達しない）深さであっても良く、図示のように下層ＢＯＸ膜４２にまで達する深さであっても良い。
【００３５】
次に、エピタキシャル成長層２５の表面上に、周知の方法で、ゲート絶縁膜２８、ゲート電極２９、サイドウォールス３０を形成する。
【００３６】
次に、エピタキシャル成長層２５に、例えばリン（Ｐ）などのｎ型の不純物をイオン注入法を使用してイオン打込みした後、熱拡散装置を使用してｎ型の不純物を熱拡散して、ＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体領域３１を形成する（図１）。
【００３７】
その後、ＳＯＩ基板の上に、図示しない絶縁膜、プラグ、配線層などを形成する。これにより、半導体装置が完成する。
【００３８】
以上説明したように、この実施の形態のＳＯＩ構造のＭＯＳＦＥＴにおいては、比較的薄い上層ＢＯＸ膜４４の上にＳＯＩ膜２５が形成され、その下に上層ＢＯＸ膜４４よりも熱膨張係数の大きい応力緩和膜４３が配置されるため、ＳＯＩ膜２５が下に凸に反る傾向が抑制され、ＳＯＩ膜２５の上面側に掛かる応力（ＳＯＩ膜を構成するシリコンとＢＯＸ膜を構成する酸化シリコンの熱膨張係数の違いにより発生する応力）が小さくなる。このため、応力に起因するＮＭＯＳＦＥＴでの移動度の低下を抑制することができ、高駆動力のＳＯＩ−ＭＯＳＦＥＴとすることが可能である。
【００３９】
なお、上記の実施の形態では、応力緩和膜４３は、ポリシリコンで形成されているが、アモルファスシリコンで形成しても良く、結晶シリコンで形成しても良い。（ポリシリコンとアモルファスシリコンとの間には大きな差はなく、アモルファスシリコンは熱処理過程でポリシリコンとなる。）
【００４０】
上記の実施の形態では、応力緩和層４３は、上記したようにシリコン膜で形成されており、ＳＯＩ膜２５と同程度の熱膨張係数を有するが、応力緩和膜４３の熱膨張係数がＳＯＩ膜２５の熱膨張係数よりも大きければ一層良い。上層ＢＯＸ膜４４の熱膨張係数が比較的低いためにＳＯＩ膜２５が下に凸に反る傾向を抑制する上で、その方が一層効果的であるからである。
【００４１】
第２の実施の形態
図４はこの発明の第２の実施例を示すＳＯＩ−ＭＯＳＦＥＴの構造を示す概略断面図である。
【００４２】
この実施の形態の構成は、第１の実施の形態と概して同じであるが、応力緩和膜として、第１の実施の形態のポリシリコン膜４３の代わりに、ドーピングされていないシリコン（Ｓｉ）膜／ゲルマニウム（Ｇｅ）膜／シリコン（Ｓｉ）膜の複合膜（積層膜）５３が用いられている。即ち、この複合膜５３は、下層シリコン膜６１と、その上に配置されたゲルマニウム膜６２と、その上に配置された上層シリコン膜６３とから成る。ゲルマニウム膜６２は、上層シリコン膜６３及び下層シリコン膜６１の各々よりも厚い。下層シリコン膜６１の膜厚は例えば約２０ｎｍ、ゲルマニウム膜６２の膜厚は例えば約１００ｎｍ、上層シリコン膜６３の膜厚は例えば約２０ｎｍである。複合膜の総厚さは、約１４０ｎｍであり、下層ＢＯＸ膜４２の膜厚（約１５０ｎｍ）と略等しい。
【００４３】
上層及び下層シリコン膜６１、６３は、結晶膜、ポリクリスタル膜、又はアモルファス膜で形成されており、Ｎ型及びＰ型の不純物を略完全に含まない。また、上層及び下層シリコン膜６１、６３が、ゲルマニウム膜６２に比べて薄い。ＳＯＩ層の応力を緩和させる膜としてゲルマニウム膜６２を用いる本第２の実施の形態の場合、ゲルマニウム膜の単層により埋め込み酸化膜中に設ける応力緩和層５３を構成することも可能であるが、ゲルマニウム膜６２上下にシリコン膜６１，６３を設けた複合層とすれば、例えばシリコン酸化膜より形成された埋め込み酸化膜との密着性を向上させ、かつ、埋め込み酸化膜４２，４４とゲルマニウム膜６２との界面に発生する界面電位を下げることが可能となり望ましい。
【００４４】
第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と略同じであるが、応力緩和膜５３の製造工程が異なる。
【００４５】
以下、図５を参照して第２の実施の形態の半導体装置の製造方法を説明する。と略同様に製造することができる。まず、第１の実施の形態について図２（ａ）乃至図２（ｃ）を参照して説明したのと同様、基板１１の上にエピタキシャル成長層２５が配置され、その上に酸化シリコン膜４４が配置された積層構造（図２（ｃ））を得る。
【００４６】
次に、酸化シリコン膜４４の上に、ＣＶＤ法により、まずポリシリコン膜６３を形成し、その上にゲルマニウム膜６２を形成する（図５（ａ））。本実施の形態では、応力緩和層５３を構成するゲルマニウム膜６２の膜厚をできる限り厚くすると、ＳＯＩ層２５への応力の影響を抑えることが可能となり望ましい。これは、ＳＯＩ層２５を構成するシリコン膜に比べて高い熱膨張係数を有するゲルマニウム膜の膜厚を厚くすることで、より多くの応力が応力緩和層５３のゲルマニウム膜６２に掛かり、ＳＯＩ層２５に加えられる応力を緩和することができるようになるためである。ここで、ポリシリコン膜６３の膜厚は、例えば約２０ｎｍとされ、ゲルマニウム膜６２の膜厚は例えば約１００ｎｍとされる。
【００４７】
次に、ＣＶＤ法により、ゲルマニウム膜６２の上にポリシリコン膜５５を形成する（図５（ｂ））。ここで、ポリシリコン膜５５の膜厚は例えば約１７０ｎｍとされる。
【００４８】
次に、ポリシリコン膜５５を酸化処理して、下層ＢＯＸ膜４２となる酸化シリコン膜を形成する（図５（ｃ））。酸化シリコン膜４２は、後に下層ＢＯＸ膜４２として利用されるものであり、その膜厚は例えば約１５０ｎｍとされる。ポリシリコン膜５５のうち、酸化されなかった部分６１は後に下層ポリシリコン膜６１として利用されるものであり、その膜厚は例えば約２０ｎｍとされる。
【００４９】
このようにして形成したボンド基板１０’を、第１の実施の形態について図３（ｂ）以降を参照して説明したのと同様に、ベース基板２１と貼り合わせて、ＳＯＩ基板を形成し、さらに第１の実施の形態と同様にしてＭＯＳＦＥＴなどの素子を形成することで半導体装置を完成させる。
【００５０】
ゲルマニウムの熱膨張係数は５．８×１０−６／℃であり、シリコンよりも大きい。従って、ＳＯＩ膜２５を下に凸に反らせようとする傾向を一層小さくすることができ、ＳＯＩ膜２５に掛かる応力が一層小さくなる。このため、応力に起因するＮＭＯＳＦＥＴでのキャリアの移動度の低下を一層抑制することができ、高駆動力のＳＯＩ−ＭＯＳＦＥＴを得ることができる。
【００５１】
【発明の効果】
以上のように、本発明によれば、ＳＯＩ膜とＢＯＸ膜の熱膨張係数の差によって、ＳＯＩ膜が下に凸に反る傾向を抑制することができ、従って、ＢＯＸ膜とＳＯＩ膜の熱膨張係数の違いにより発生する応力の影響を受け難く、寄生容量が低く、Ｓ値が小さいなどの良好な特性を有するＳＯＩ構造のＭＯＳＦＥＴを備えた半導体装置を得ることができる。
【００５２】
また、応力緩和膜の熱膨張係数がＳＯＩ膜の熱膨張係数と略等しい又はそれよりも大きい場合には、上層ＢＯＸ膜の熱膨張係数が比較的小さいことの影響を、一層小さくすることができる。即ち、上層ＢＯＸ膜の熱膨張係数が比較的小さいことにより、ＳＯＩ膜が下に凸に反る傾向を一層抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置を示す断面図である。
【図２】 第１の実施の形態の半導体装置の製造方法の各工程を示す図である。
【図３】 第１の実施の形態の半導体装置の製造方法の各工程を示す図である。
【図４】 本発明の第２の実施の形態の半導体装置を示す断面図である。
【図５】 第２の実施の形態の半導体装置の製造方法の各工程を示す図である。
【図６】 従来の半導体装置を示す断面図である。
【図７】 従来の半導体装置の問題点を示す図である。
【符号の説明】
２１ 基板、 ２５ ＳＯＩ膜、 ４２ 下層ＢＯＸ膜、 ４３ 応力緩和膜、 ４４ 上層ＢＯＸ膜、 ５３ 応力緩和膜、 ６１ シリコン膜、 ６２ ゲルマニウム膜、 ６３ シリコン膜。
【発明の属する技術分野】
この発明は、ＳＯＩ（silicon on insulator）構造のＭＯＳＦＥＴ（金属−酸化物−半導体−電界効果トランジスタ）を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来のこの種の半導体装置の問題点が下記の文献に示されれいる。
【０００３】
【非特許文献１】
シー・アイ・フアング他、「薄膜ＳＯＩ素子においてＬＯＣＯＳにより生じる応力効果」、アイ・トリプルイー電子デバイス・レター、第４４巻第４号、１９９７年４月、第６４６〜６５０頁（C.I.Huang 他， "LOCOS-Induced Stress Effects on Thin-Film SOI Devices," IEEE ELECTRON DEVICE LETTERS，Vol. 44, No.4, April 1997, p.646-650）
【０００４】
図６（ａ）及び（ｂ）に従来のＳＯＩ構造のＭＯＳＦＥＴを備えた半導体装置を示す。同図（ａ）は、部分空乏型（partially-depleted：ＰＤ）デバイスであり、同図（ｂ）は、完全空乏型（fully-depleted：ＦＤ）デバイスである。図示のように、これらの半導体装置は、半導体基板２１と、基板２１上に形成された埋め込み酸化膜（ＢＯＸ膜）２２と、その上に形成されたＳＯＩ膜２５とを有する。ＳＯＩ膜２５にＭＯＳＦＥＴのソース・ドレイン３１、及びチャンネル２７が形成され、その上にゲート絶縁膜２８が形成され、その上にゲート電極２９が形成されている。ゲート電極２９の両側には、サイドウォール３０が形成されている。また、このようなＭＯＳＦＥＴは、隣接する他の素子、例えば同様のＭＯＳＦＥＴから、素子分離膜２６により分離されている。
部分空乏型（partially-depleted：ＰＤ）デバイスと完全空乏型（fully-depleted：ＦＤ）デバイスの構造的な違いはＳＯＩ膜２５の厚さｔＳＯＩであり、部分空乏型では通常１００乃至２００ｎｍ程度、完全空乏型では５０ｎｍ以下の薄いＳＯＩ膜が使用される。
ＳＯＩ（silicon on insulator）ＭＯＳＦＥＴはその構造的特徴から寄生容量が小さいこと、ラッチアップが起きないこと、ソフトエラー率が低いこと、素子分離が比較的容易であること等の長所を有しており、高速・低消費電力ＬＳＩへの適用可能性について大きな関心が向けられている。特に、図６（ｂ）に示される完全空乏型ＳＯＩデバイスでは、ゲート下に形成される空乏層がＳＯＩ膜２５の下の埋込み酸化膜２２まで到達するために、空乏層容量が小さくなり、サブスレッショルド係数（Ｓ値）がほぼ理想値まで小さくなる。このため、同一のオフリーク電流とした場合に、しきい値電圧（Ｖth）を、バルク（Bulk）デバイスや部分空乏型ＳＯＩデバイス（図６（ａ））より小さくできるという利点がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の非特許文献１において、ＮＭＯＳＦＥＴの相互コンダクタンス（ｇｍ）がバルクデバイスに比べＳＯＩデバイスで小さくなるという結果が報告されている。この報告は、素子分離にＬＯＣＯＳ（local oxidation of silicon）法を用いた場合についてのものであり、その酸化膜が厚いほど相互コンダクタンスの低下が大きくなっている。逆に、ＰＭＯＳＦＥＴにおいては酸化膜が厚いほど相互コンダクタンスが増大する。この原因として、素子分離領域の酸化膜（ＳｉＯ2膜）の体積膨張により、ＳＯＩ膜に圧縮応力が加えられるためとしている。この応力による電流値の低減は最大４０％近くにもなり、ＳＯＩデバイスのメリットが無くなるため、応力を低減することが重要となる。
【０００６】
上記論文は、素子分離領域の応力の影響により相互コンダクタンスが低下するとの報告であるが、発明者らは、素子分離膜を非常に薄くして素子分離領域からの応力を十分に低減した場合にも、ＮＭＯＳではバルクデバイスよりも電流が低減し、ＰＭＯＳでは増大するという現象を観察している。この原因は、上記論文では影響が小さいとされているＳｉとＳｉＯ2の熱膨張係数の違いによる応力の、キャリアー移動度への影響と考えている。
【０００７】
積層膜において発生する応力について、図７に模式的に示した。熱膨張係数は、Ｓｉで２．５×１０−６／℃、ＳｉＯ2で５×１０−７／℃であり、半導体装置の製造工程中に酸化シリコンが粘性となる温度（約１０００℃）に加熱されると、その時にＳｉとＳｉＯ2がフラットな状態になっており、そこから温度が下がる過程で熱膨張係数差によりＳｉ膜の方がより大幅に収縮し、その結果図示のように下に凸に反るためにＳｉ膜の上面側に圧縮応力が発生する。
この熱膨張係数の違いにより発生する応力は、ＳＯＩ膜厚とＢＯＸ膜厚の比（ＳＯＩ膜厚／ＢＯＸ膜厚）が大きいほど大きくなる。このため、ＳＯＩ層が薄い完全空乏型ＳＯＩデバイスで影響が大きく出やすくなる。ＢＯＸ膜を薄くすれば、熱膨張係数の違いにより発生する応力の影響は小さくなるが、ＳＯＩデバイスのメリットである寄生容量が低いこと、完全空乏型ＳＯＩデバイスにおけるＳ値が小さいことと言う利点がなくなる。
【０００８】
そこで、本発明の目的は、ＢＯＸ膜とＳＯＩ膜の熱膨張係数の違いにより発生する応力の影響を受け難く、寄生容量が低く、Ｓ値が小さいなどの良好な特性を有するＳＯＩ構造のＭＯＳＦＥＴを備えた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、
半導体基板の上に配置された下層埋め込み酸化膜と、その上に配置された応力緩和膜と、その上に配置された上層埋め込み酸化膜と、その上に配置されたＳＯＩ膜とを有し、該ＳＯＩ膜にソース、ドレイン及びチャンネルが形成されたＭＯＳＦＥＴを有し、上記応力緩和膜の熱膨張係数が上記上層埋め込み酸化膜の熱膨張係数より大きく、
上記応力緩和膜が、第１のシリコン膜と、その上に配置されたゲルマニウム膜と、その上に配置された第２のシリコン膜とを積層した複合膜で形成されていることを特徴とする半導体装置を提供する。
本発明はまた、
半導体基板の上に配置された下層埋め込み酸化膜と、その上に配置された応力緩和膜と、その上に配置された上層埋め込み酸化膜と、その上に配置されたＳＯＩ膜とを含むＳＯＩ基板と、
前記ＳＯＩ膜に形成されたソース、ドレイン及びチャネルを備える複数のＭＯＳＦＥＴと、
前記ＳＯＩ膜から前記下層埋め込み酸化膜へと延在するトレンチを含む素子分離領域とを備え、
前記素子分離領域は、前記複数のＭＯＳＦＥＴを分離するとともに、分離された前記ＭＯＳＦＥＴのソース、ドレイン及びチャネルが形成されたＳＯＩ膜下に配置される前記応力緩和膜を分離し、
前記応力緩和膜の熱膨張係数は、前記上層埋め込み酸化膜の熱膨張係数より大きく、
前記応力緩和膜は、前記分離されたＭＯＳＦＥＴのソース、ドレイン及びチャネルが形成されたＳＯＩ膜に対向する位置のすべての領域のみに設けられていることを特徴とする半導体装置を提供する。
本発明はまた、
絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体層の表面から前記絶縁層へと延在して設けられ、かつ、前記半導体層における前記半導体素子の形成予定領域を規定するトレンチ型の素子分離領域と、
前記半導体素子の形成領域下にある前記絶縁層の一部を介して前記半導体層下に配置されるとともに、前記トレンチ型の素子分離領域により分離される応力緩和膜とを有し、
前記応力緩和膜は、前記絶縁層の熱膨張係数よりも大きい熱膨張係数を有し、
前記応力緩和膜は前記半導体素子の形成予定領域に対向する位置のすべての領域のみに設けられていることを特徴とする半導体装置を提供する。
【００１１】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。
【００１２】
第１の実施の形態
図１はこの発明の第１の実施例の、ＳＯＩ（silicon on insulator）構造の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えた半導体装置を示す概略断面図である。
【００１３】
この半導体装置は、半導体基板２１と、この基板２１上に配置された下層埋込み酸化膜（ＢＯＸ膜）４２と、その上に配置された応力緩和膜４３と、その上に配置された上層ＢＯＸ膜４４と、その上に配置されたＳＯＩ膜２５とを有する。つまり、絶縁層である埋め込み酸化膜と、埋め込み酸化膜上に形成された半導体層であるＳＯＩ層２５とを有し、ＳＯＩ層２５と接する埋め込み酸化膜の上面から所定の距離離間し、かつ、少なくともＳＯＩ層２５に形成される半導体素子の形成予定領域下に存在する埋め込み酸化膜の一部を介して配置された応力緩和層４３が設けられている。
【００１４】
基板２１は、高抵抗単結晶シリコンで形成されている。下層ＢＯＸ膜４２及び上層ＢＯＸ膜４４は、例えば酸化シリコン（ＳｉＯ2）で形成されている。応力緩和膜４３は、シリコン膜で形成されている。言換えると、応力緩和膜４３はＳＯＩ膜２５と同一の材料で構成されていると言うこともできる。このシリコン膜は、例えば、結晶膜、ポリクリスタル膜（多結晶膜）、又はアモルファス膜で形成されており、Ｎ型及びＰ型の不純物を略完全に含まない。即ち、ノンドープ膜である。
【００１５】
ＳＯＩ膜２５には、ＭＯＳＦＥＴのソース・ドレイン３１、及びチャンネル２７が形成されている。チャンネル２７の上にゲート絶縁膜２８が配置され、その上にゲート電極２９が配置されている。ゲート電極２９の両側には、サイドウォール３０が配置されている。
【００１６】
このようなＭＯＳＦＥＴは、隣接する他の素子、例えば同様のＭＯＳＦＥＴから、素子分離膜２６により分離されている。素子分離膜２６は、例えば酸化シリコン（ＳｉＯ2）で形成されており、ＳＴＩ(shallow trench isolation)法により形成されたものである。
【００１７】
本実施の形態のＳＯＩＭＯＳＦＥＴは完全空乏型のものであり、ＳＯＩ膜２５は、膜厚が例えば約５０ｎｍである。ＳＯＩ層２５と応力緩和層４３との間に介在する上層ＢＯＸ膜４４は、ＳＯＩ膜２５と略同じ膜厚であり、例えば約５０ｎｍであり、下層ＢＯＸ膜４２は、上層ＢＯＸ膜４４よりも例えば数倍程度厚く、例えば約１５０ｎｍである。また、応力緩和膜４３の膜厚は、下層ＢＯＸ膜４２の膜厚と同程度であり、例えば約１５０ｎｍである。さらに、応力緩和層４３は、上記したようにシリコン膜で形成されており、ＳＯＩ膜２５と同程度の熱膨張係数を有する。
【００１８】
以上のように、本実施の形態の構造は、ＳＯＩ層２５の下のＢＯＸ膜（図６の２２に相当する）が２層（４２、４４）に分けられ、中間にドーピングされていないシリコン（ノンドープシリコン）から成る応力緩和膜４３が挿入されている点において、従来のＳＯＩ−ＭＯＳＦＥＴと異なる。
【００１９】
上記のように、従来の構造では、ＢＯＸ膜とＳＯＩ膜の熱膨張係数の違いによりＳＯＩ膜に応力が掛かるが、本実施の形態では、応力緩和膜４３を設けることにより、図７に示すような下に凸となる反りを抑制ないし防止している。即ち、応力緩和膜４３もＳＯＩ膜２５と同程度の熱膨張係数を有し、酸化シリコンが粘性となる温度からの温度低下に伴いＳＯＩ膜２５と同程度収縮するため、上層ＢＯＸ４４と応力緩和膜４３のみであれば、上に凸に反る。本実施の形態のように、上層ＢＯＸ膜４４を挟んで上下にＳＯＩ膜２５と応力緩和膜４３が配置されている３層構造は、下に凸となるか上に凸となるかは、上側のＳＯＩ膜２５と下側の応力緩和膜４３の熱膨張係数、及び厚さによって決まる。上記したように、本実施の形態では、ＳＯＩ膜２５と応力緩和膜４３の熱膨張係数は互いに略等しいので、厚さのみで決まる。本実施の形態のように、下側に位置する応力緩和膜４３の方が厚いので、この３層構造は上に凸になろうとする。実際には、上記の３層のほかに、下層ＢＯＸ膜４２など他の層があり、また素子分離膜２６の影響があるので、上記のように簡単ではないが、従来の構造に比べＳＯＩ膜とその下に位置する厚いＢＯＸ膜とにより下に凸となる傾向を抑制し得ることは明らかである。このように、ＳＯＩ膜２５が下に凸に反る傾向を抑制する結果、応力によるＳＯＩ−ＭＯＳＦＥＴの特性低下を抑制することができる。
【００２０】
そして、上記のように、ＳＯＩ膜が下に反る傾向を抑制する効果を大きくするには、応力緩和膜４３の熱膨張係数と、厚さを大きくすれば良い。
【００２１】
このように、応力緩和膜４３が厚い程、ＳＯＩ膜２５に掛かる応力が小さくなので、この点からは応力緩和膜４３は厚ければ厚いほど良いが、一方、厚すぎると、後の工程（ＳＴＩ法による素子分離膜形成の際）におけるエッチングが困難となる。そこで、応力緩和膜４３の膜厚は、下層ＢＯＸ膜と同程度の膜厚とすることとしている。
【００２２】
また、上層ＢＯＸ膜４４を薄くすることで、ＳＯＩ膜２５や応力緩和膜４３に比べ上層ＢＯＸ膜４４の熱膨張係数が比較的小さいことによりＳＯＩ膜２５や応力緩和膜４３に掛かる応力を小さくしている。そして、この小さくなった応力をＳＯＩ膜２５と応力緩和膜４３とで分担しており、その分担割合は、より厚い応力緩和膜４３の方が大きい。一方、下層ＢＯＸ膜４２は比較的厚いので、その熱膨張係数が比較的小さいことにより発生する応力は大きいが、その応力は大部分応力緩和膜４３に掛かり、ＳＯＩ膜２５には殆ど掛からない。
【００２３】
また、下層ＢＯＸ膜４２が存在することにより、ソース・ドレインの基板に対する寄生容量は上層ＢＯＸ膜４４の容量と下層ＢＯＸ膜４２の寄生容量の直列容量とすることができるので、上層ＢＯＸ膜４４と下層ＢＯＸ膜４２を合計した厚さのＢＯＸ膜が存在する場合と同等の寄生容量とすることが可能である。さらに、本実施形態における半導体装置によれば、ＭＯＳトランジスタ等の半導体素子が形成されるＳＯＩ層領域下の埋め込み酸化膜中の所望の位置に応力緩和層４３を設けるようにしたので、ＳＯＩ層への応力の影響を最小限に抑えつつ、応力緩和層４３下の下層ＢＯＸ層４２の膜厚を十分に厚くすることも可能となる。つまり、半導体基板２１とＳＯＩ層２５とを分離するＢＯＸ膜の総膜厚を厚くすることが可能となるため、結果として、半導体装置の寄生容量をさらに低くし、良好な特性を有するＳＯＩデバイスを実現することが可能となる。
【００２４】
さらに、応力緩和膜４３をノンドープ膜とすることでゲート下の空乏層の延びがＳＯＩ膜２５内で終端する（部分空乏型として動作する）ことが無くなるため、完全空乏型ＳＯＩデバイスとすることが可能となる。
【００２５】
以上のことより、ＳＯＩ−ＭＯＳＦＥＴのＳＯＩ層下のＢＯＸ中にドーピングされていないシリコン（ノンドープシリコン）層から成る応力緩和膜４３を挿入することにより、寄生容量の増大が無く、応力を緩和した高駆動力のＳＯＩ−ＭＯＳＦＥＴを実現することが可能となる。
【００２６】
以下、上記の半導体装置の製造方法を図２及び図３を参照して説明する。
先ず、半導体基板１１を用意する（図２（ａ））。半導体基板１１は、導電型が例えばｐ型である単結晶シリコンウエハである。次に、半導体基板１１の表面に、エピタキシャル成長法により、ｐマイナス層からなるエピタキシャル成長層１２を形成する（図２（ｂ））。この場合、エピタキシャル成長層１２の膜厚は例えば１０μｍとされる。
【００２７】
次に、エピタキシャル成長層１２の表面に、酸化処理を施して、酸化シリコン膜４４を形成する（図２（ｃ））。この酸化シリコン膜４４は後に上層ＢＯＸ膜４４として利用されるものであり、膜厚は例えば約５０ｎｍとされる。エピタキシャル成長層１２のうち、酸化されなかった部分２５がシリコン層として残り、この部分が後にＳＯＩ膜２５として利用される。
【００２８】
次に、酸化シリコン膜４４の表面にＣＶＤ法により、ノンドープ・ポリシリコン膜１３を形成する（図２（ｄ））。このポリシリコン膜１３の厚さは例えば約２３０ｎｍとされている。
【００２９】
次に、ポリシリコン膜１３の表面に酸化処理を施して、酸化シリコン膜４２を形成する（図２（ｅ））。この酸化シリコン膜４２は後に下層ＢＯＸ膜４２として利用されるものであり、膜厚は例えば約１５０ｎｍとされる。ポリシリコン膜１３のうち、酸化されなかった部分（約１５０ｎｍ）４３はポリシリコン層として残り、この部分が後に応力緩和膜４３として利用される。
【００３０】
これにより、ＳＯＩ基板の素子形成用半導体基板（ボンド基板）１０が形成される。
【００３１】
上記のボンド基板とは別に、ベース用半導体基板２１を用意する（図３（ａ））。
このベース用半導体基板２１は、素子形成用半導体基板の半導体基板１１と同様の導電型、例えばｐ型である単結晶シリコンウエハである。
【００３２】
次に、ベース用半導体基板２１の表面と、半導体基板１１などから成るボンド基板１０の酸化シリコン膜１６の表面とを向かい合わせた状態で密着した後、熱処理（例えば１０００℃程度）法を用いて、熱処理を行ない、それらを密着して貼り合わせる（図３（ｂ））。
【００３３】
その後、貼り合わされたボンド基板１０の裏面（図３（ｂ）で上側）から、半導体基板１１を、研磨法を用いて研磨によって取り除き、さらに、エピタキシャル２５を所望の厚さ（例えば約５０ｎｍ）となるまで研磨する。これにより、ＳＯＩ基板が完成する（図３（ｃ））。
【００３４】
次に、上記のようにして形成されたＳＯＩ基板のエピタキシャル成長層２５の所定の領域に、ＳＴＩ法により、例えば酸化シリコン膜などからなる素子分離用絶縁膜２６を形成する（図３（ｄ））。このＳＴＩにおいて形成されるトレンチは、応力緩和膜４３に達するだけの（応力緩和膜４３には達するが下層ＢＯＸ膜４２には達しない）深さであっても良く、図示のように下層ＢＯＸ膜４２にまで達する深さであっても良い。
【００３５】
次に、エピタキシャル成長層２５の表面上に、周知の方法で、ゲート絶縁膜２８、ゲート電極２９、サイドウォールス３０を形成する。
【００３６】
次に、エピタキシャル成長層２５に、例えばリン（Ｐ）などのｎ型の不純物をイオン注入法を使用してイオン打込みした後、熱拡散装置を使用してｎ型の不純物を熱拡散して、ＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体領域３１を形成する（図１）。
【００３７】
その後、ＳＯＩ基板の上に、図示しない絶縁膜、プラグ、配線層などを形成する。これにより、半導体装置が完成する。
【００３８】
以上説明したように、この実施の形態のＳＯＩ構造のＭＯＳＦＥＴにおいては、比較的薄い上層ＢＯＸ膜４４の上にＳＯＩ膜２５が形成され、その下に上層ＢＯＸ膜４４よりも熱膨張係数の大きい応力緩和膜４３が配置されるため、ＳＯＩ膜２５が下に凸に反る傾向が抑制され、ＳＯＩ膜２５の上面側に掛かる応力（ＳＯＩ膜を構成するシリコンとＢＯＸ膜を構成する酸化シリコンの熱膨張係数の違いにより発生する応力）が小さくなる。このため、応力に起因するＮＭＯＳＦＥＴでの移動度の低下を抑制することができ、高駆動力のＳＯＩ−ＭＯＳＦＥＴとすることが可能である。
【００３９】
なお、上記の実施の形態では、応力緩和膜４３は、ポリシリコンで形成されているが、アモルファスシリコンで形成しても良く、結晶シリコンで形成しても良い。（ポリシリコンとアモルファスシリコンとの間には大きな差はなく、アモルファスシリコンは熱処理過程でポリシリコンとなる。）
【００４０】
上記の実施の形態では、応力緩和層４３は、上記したようにシリコン膜で形成されており、ＳＯＩ膜２５と同程度の熱膨張係数を有するが、応力緩和膜４３の熱膨張係数がＳＯＩ膜２５の熱膨張係数よりも大きければ一層良い。上層ＢＯＸ膜４４の熱膨張係数が比較的低いためにＳＯＩ膜２５が下に凸に反る傾向を抑制する上で、その方が一層効果的であるからである。
【００４１】
第２の実施の形態
図４はこの発明の第２の実施例を示すＳＯＩ−ＭＯＳＦＥＴの構造を示す概略断面図である。
【００４２】
この実施の形態の構成は、第１の実施の形態と概して同じであるが、応力緩和膜として、第１の実施の形態のポリシリコン膜４３の代わりに、ドーピングされていないシリコン（Ｓｉ）膜／ゲルマニウム（Ｇｅ）膜／シリコン（Ｓｉ）膜の複合膜（積層膜）５３が用いられている。即ち、この複合膜５３は、下層シリコン膜６１と、その上に配置されたゲルマニウム膜６２と、その上に配置された上層シリコン膜６３とから成る。ゲルマニウム膜６２は、上層シリコン膜６３及び下層シリコン膜６１の各々よりも厚い。下層シリコン膜６１の膜厚は例えば約２０ｎｍ、ゲルマニウム膜６２の膜厚は例えば約１００ｎｍ、上層シリコン膜６３の膜厚は例えば約２０ｎｍである。複合膜の総厚さは、約１４０ｎｍであり、下層ＢＯＸ膜４２の膜厚（約１５０ｎｍ）と略等しい。
【００４３】
上層及び下層シリコン膜６１、６３は、結晶膜、ポリクリスタル膜、又はアモルファス膜で形成されており、Ｎ型及びＰ型の不純物を略完全に含まない。また、上層及び下層シリコン膜６１、６３が、ゲルマニウム膜６２に比べて薄い。ＳＯＩ層の応力を緩和させる膜としてゲルマニウム膜６２を用いる本第２の実施の形態の場合、ゲルマニウム膜の単層により埋め込み酸化膜中に設ける応力緩和層５３を構成することも可能であるが、ゲルマニウム膜６２上下にシリコン膜６１，６３を設けた複合層とすれば、例えばシリコン酸化膜より形成された埋め込み酸化膜との密着性を向上させ、かつ、埋め込み酸化膜４２，４４とゲルマニウム膜６２との界面に発生する界面電位を下げることが可能となり望ましい。
【００４４】
第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と略同じであるが、応力緩和膜５３の製造工程が異なる。
【００４５】
以下、図５を参照して第２の実施の形態の半導体装置の製造方法を説明する。と略同様に製造することができる。まず、第１の実施の形態について図２（ａ）乃至図２（ｃ）を参照して説明したのと同様、基板１１の上にエピタキシャル成長層２５が配置され、その上に酸化シリコン膜４４が配置された積層構造（図２（ｃ））を得る。
【００４６】
次に、酸化シリコン膜４４の上に、ＣＶＤ法により、まずポリシリコン膜６３を形成し、その上にゲルマニウム膜６２を形成する（図５（ａ））。本実施の形態では、応力緩和層５３を構成するゲルマニウム膜６２の膜厚をできる限り厚くすると、ＳＯＩ層２５への応力の影響を抑えることが可能となり望ましい。これは、ＳＯＩ層２５を構成するシリコン膜に比べて高い熱膨張係数を有するゲルマニウム膜の膜厚を厚くすることで、より多くの応力が応力緩和層５３のゲルマニウム膜６２に掛かり、ＳＯＩ層２５に加えられる応力を緩和することができるようになるためである。ここで、ポリシリコン膜６３の膜厚は、例えば約２０ｎｍとされ、ゲルマニウム膜６２の膜厚は例えば約１００ｎｍとされる。
【００４７】
次に、ＣＶＤ法により、ゲルマニウム膜６２の上にポリシリコン膜５５を形成する（図５（ｂ））。ここで、ポリシリコン膜５５の膜厚は例えば約１７０ｎｍとされる。
【００４８】
次に、ポリシリコン膜５５を酸化処理して、下層ＢＯＸ膜４２となる酸化シリコン膜を形成する（図５（ｃ））。酸化シリコン膜４２は、後に下層ＢＯＸ膜４２として利用されるものであり、その膜厚は例えば約１５０ｎｍとされる。ポリシリコン膜５５のうち、酸化されなかった部分６１は後に下層ポリシリコン膜６１として利用されるものであり、その膜厚は例えば約２０ｎｍとされる。
【００４９】
このようにして形成したボンド基板１０’を、第１の実施の形態について図３（ｂ）以降を参照して説明したのと同様に、ベース基板２１と貼り合わせて、ＳＯＩ基板を形成し、さらに第１の実施の形態と同様にしてＭＯＳＦＥＴなどの素子を形成することで半導体装置を完成させる。
【００５０】
ゲルマニウムの熱膨張係数は５．８×１０−６／℃であり、シリコンよりも大きい。従って、ＳＯＩ膜２５を下に凸に反らせようとする傾向を一層小さくすることができ、ＳＯＩ膜２５に掛かる応力が一層小さくなる。このため、応力に起因するＮＭＯＳＦＥＴでのキャリアの移動度の低下を一層抑制することができ、高駆動力のＳＯＩ−ＭＯＳＦＥＴを得ることができる。
【００５１】
【発明の効果】
以上のように、本発明によれば、ＳＯＩ膜とＢＯＸ膜の熱膨張係数の差によって、ＳＯＩ膜が下に凸に反る傾向を抑制することができ、従って、ＢＯＸ膜とＳＯＩ膜の熱膨張係数の違いにより発生する応力の影響を受け難く、寄生容量が低く、Ｓ値が小さいなどの良好な特性を有するＳＯＩ構造のＭＯＳＦＥＴを備えた半導体装置を得ることができる。
【００５２】
また、応力緩和膜の熱膨張係数がＳＯＩ膜の熱膨張係数と略等しい又はそれよりも大きい場合には、上層ＢＯＸ膜の熱膨張係数が比較的小さいことの影響を、一層小さくすることができる。即ち、上層ＢＯＸ膜の熱膨張係数が比較的小さいことにより、ＳＯＩ膜が下に凸に反る傾向を一層抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置を示す断面図である。
【図２】 第１の実施の形態の半導体装置の製造方法の各工程を示す図である。
【図３】 第１の実施の形態の半導体装置の製造方法の各工程を示す図である。
【図４】 本発明の第２の実施の形態の半導体装置を示す断面図である。
【図５】 第２の実施の形態の半導体装置の製造方法の各工程を示す図である。
【図６】 従来の半導体装置を示す断面図である。
【図７】 従来の半導体装置の問題点を示す図である。
【符号の説明】
２１ 基板、 ２５ ＳＯＩ膜、 ４２ 下層ＢＯＸ膜、 ４３ 応力緩和膜、 ４４ 上層ＢＯＸ膜、 ５３ 応力緩和膜、 ６１ シリコン膜、 ６２ ゲルマニウム膜、 ６３ シリコン膜。
Claims (9)
- 半導体基板の上に配置された下層埋め込み酸化膜と、その上に配置された応力緩和膜と、その上に配置された上層埋め込み酸化膜と、その上に配置されたＳＯＩ膜とを有し、該ＳＯＩ膜にソース、ドレイン及びチャンネルが形成されたＭＯＳＦＥＴを有し、上記応力緩和膜の熱膨張係数が上記上層埋め込み酸化膜の熱膨張係数より大きく、
上記応力緩和膜が、第１のシリコン膜と、その上に配置されたゲルマニウム膜と、その上に配置された第２のシリコン膜とを積層した複合膜で形成されていることを特徴とする半導体装置。 - 上記複合膜の上記第１及び第２のシリコン膜が、結晶膜、ポリクリスタル膜、又はアモルファス膜で形成されており、かつ、上記シリコン膜は、ノンドープシリコン膜であることを特徴とする請求項１に記載の半導体装置。
- 上記複合膜の上記第１及び第２のシリコン膜が、上記複合膜の上記ゲルマニウム膜に比べて薄いことを特徴とする請求項１に記載の半導体装置。
- 絶縁層と、前記絶縁層上に設けられた半導体層と、前記半導体層に形成された半導体素子とを有する半導体装置において、
前記絶縁層の前記半導体層と接する上面より前記半導体層の下方に離間した位置には、前記絶縁層の熱膨張係数よりも大きい熱膨張係数を有する応力緩和層が設けられ、
前記半導体層と前記応力緩和層とは、前記絶縁層の一部を介して配置されており、
前記応力緩和層は、ゲルマニウム膜と、前記ゲルマニウム膜上に設けられ、かつ、前記半導体層に接する第１のシリコン膜と、前記ゲルマニウム膜下に設けられる第２のシリコン膜とからなる複合膜により構成されている
ことを特徴とする半導体装置。 - 半導体基板の上に配置された下層埋め込み酸化膜と、その上に配置された応力緩和膜と、その上に配置された上層埋め込み酸化膜と、その上に配置されたＳＯＩ膜とを含むＳＯＩ基板と、
前記ＳＯＩ膜に形成されたソース、ドレイン及びチャネルを備える複数のＭＯＳＦＥＴと、
前記ＳＯＩ膜から前記下層埋め込み酸化膜へと延在するトレンチを含む素子分離領域とを備え、
前記素子分離領域は、前記複数のＭＯＳＦＥＴを分離するとともに、分離された前記ＭＯＳＦＥＴのソース、ドレイン及びチャネルが形成されたＳＯＩ膜下に配置される前記応力緩和膜を分離し、
前記応力緩和膜の熱膨張係数は、前記上層埋め込み酸化膜の熱膨張係数より大きく、
前記応力緩和膜は、前記分離されたＭＯＳＦＥＴのソース、ドレイン及びチャネルが形成されたＳＯＩ膜に対向する位置のすべての領域のみに設けられている
ことを特徴とする半導体装置。 - 前記素子分離領域はＳＴＩ法により形成されたものであることを特徴とする請求項５に記載の半導体装置。
- 前記素子分離領域は前記上層埋め込み酸化膜及び前記下層埋め込み酸化膜を貫通して設けられており、前記上層埋め込み酸化膜及び前記下層埋め込み酸化膜は前記素子分離領域により分断されていることを特徴とする請求項５に記載の半導体装置。
- 絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体層の表面から前記絶縁層へと延在して設けられ、かつ、前記半導体層における前記半導体素子の形成予定領域を規定するトレンチ型の素子分離領域と、
前記半導体素子の形成領域下にある前記絶縁層の一部を介して前記半導体層下に配置されるとともに、前記トレンチ型の素子分離領域により分離される応力緩和膜とを有し、
前記応力緩和膜は、前記絶縁層の熱膨張係数よりも大きい熱膨張係数を有し、
前記応力緩和膜は前記半導体素子の形成予定領域に対向する位置のすべての領域のみに設けられている
ことを特徴とする半導体装置。 - 前記トレンチ型の素子分離領域は前記絶縁層を貫通して設けられており、前記絶縁層は前記トレンチ型の素子分離領域により分断されていることを特徴とする請求項８に記載の半導体装置。
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