KR20060121516A - 게르마늄 온 인슐레이터 구조 및 이를 이용한 반도체 소자 - Google Patents
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Abstract
게르마늄 온 인슐레이터(Germanium On Insulator: GOI)구조 및 이를 이용한 반도체 소자가 개시된다. 본 발명에 따른 GOI구조는 단결정 실리콘 기판; 상기 기판 위에 형성되고 그 일부를 노출시키는 윈도우를 가지는 절연층; 상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부; 및 상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄층;을 포함한다.
SOI, GOI, 단결정 게르마늄, 3차원 반도체 소자, 에피택시
Description
도1은 종래의 실리콘 온 인슐레이터 구조를 이용한 박막트랜지스터를 도시한다.
도2는 본 발명의 일 실시예에 따른 GOI구조를 도시한다.
도3은 본 발명의 다른 실시예에 따른 GOI구조를 도시한다.
도4는 상기 도2의 GOI구조 위에 인장 실리콘층이 형성된 실시예를 도시한다.
도5는 상기 도2의 GOI구조를 이용한 트랜지스터의 실시예를 도시한다.
도6은 상기 도4의 GOI구조를 이용한 트랜지스터의 실시예를 도시한다.
도7은 본 발명의 GOI구조를 이용한 3차원 반도체 소자의 실시예를 도시한다.
도8a 내지 도8d는 본 발명에 따른 GOI구조의 제조 공정을 개략적으로 도시한다.
도9a 내지 도9f는 본 발명에 따른 3차원 반도체 소자를 제조하는 공정을 개략적으로 도시한다.
* 도면의 주요 부분에 대한 부호의 설명
101: 단결정 실리콘 기판 102: 단결정 게르마늄 기판
110: 절연층 111: 윈도우
115: 에피택셜 성장부 120: 단결정 게르마늄층
130: 게이트 절연층 140: 게이트
160: 소스 전극 170: 드레인 전극
180: 버퍼층 190: 단결정 인장 실리콘층
201: 단결정 실리콘 기판 210: 제1절연층
211: 제1윈도우 215: 제1 에피택셜 성장부
220: 제1 단결정 게르마늄층 250: 제2절연층
251: 제2윈도우 253: 인터커넥트부
255: 제2 에피택셜 성장부 320: 제2 단결정 게르마늄층
본 발명은 게르마늄 온 인슐레이터(GOI)구조와 상기 GOI구조를 이용한 반도체 소자에 관한 것으로, 더 상세하게는 절연층 위에 단결정 게르마늄(x-Ge)층이 형성된 구조 및 그 제조방법과 이를 이용한 반도체 소자에 관한 것이다.
일반적으로 게르마늄 온 인슐레이터(Germanium On Insulator) 구조란 반도체 물질층과 주 기판 사이에 절연층을 구비하는 세미컨덕터 온 인슐레이터(Semiconductor On Insulator) 구조의 하나로서 상기 반도체 물질층이 게르마늄으로 이루어진 기판 구조를 말한다.
종래의 실리콘 온 인슐레이터(Silicon On Insulator) 구조를 이용한 트랜지스터를 예로 들어 설명하면, 이러한 세미컨덕터 온 인슐레이터 구조는 스위칭 속도를 향상시키고, 우주선(cosmic ray) 입자로 인한 시그널 노이즈의 영향을 덜 받게 한다. 또한, 인접한 트랜지스터와의 사이가 실리콘 옥사이드 등의 절연층에 의해 절연되므로, 래치-업(latch-up) 문제를 방지하여 트랜지스터 사이의 간격을 더 좁힐 수 있어서 칩의 집적도를 높일 수 있도록 하는 장점을 갖는다.
도1은 종래의 실리콘 온 인슐레이터(SOI) 구조를 이용한 박막트랜지스터(20)를 도시한다. 상기 도1을 참조하면, 실리콘, 유리(glass) 또는 플라스틱 기판(10) 위에 절연층(11)이 마련되고 이 위에 실리콘 채널층(12)이 마련된다. 실리콘 채널층(12)의 양측에는 도핑에 의한 소스(12a) 및 드레인(12b) 영역이 마련되어 있다. 상기 채널층(12)의 위에는 게이트 절연층(13)이 마련되고, 그 위에 게이트(14)가 형성되어 있다. 게이트(14)의 위에는 ILD(interlayer dielectric)(15)이 형성되어 있다. ILD에서 역시 상기 소오스 전극(Source Electrode)(16)과 드레인 전극(Drain Electrode)(17) 대응하는 부분에 관통공이 형성되어 있다. 소오스 전극(16)은 실리콘 채널의 소오스에 연결되어 있고, 드레인 전극(17)은 실리콘 채널의 드레인에 연결되어 있다.
상기한 세미컨덕터 온 인슐레이터 구조를 이용한 트랜지스터의 경우, 그 반도체층을 형성하는 물질의 이동도(mobility)가 높아질수록 그 스위칭 속도가 빨라진다. 이동도는 물질의 종류 및 결정구조에 따라 다른 값을 가지는데, 비정질 구조보다 다결정 구조의 이동도가 높고, 다결정 구조보다 단결정 구조의 이동도가 높고 균질성이 우수하다. 또한, 일반적으로 게르마늄(Ge)은 실리콘(Si)보다 이동도가 높다. 따라서 단결정 게르마늄(x-Ge)을 이용할 경우 스위칭 속도가 매우 우수한 트랜지스터를 제공할 수 있음을 예측할 수 있다.
또한 게르마늄은 실리콘에 비해 결정화에 필요한 공정온도가 낮아 3차원 구조의 CMOS 디바이스(미국 특허번호 US 6,882,010 참조) 또는 플라스틱 기판을 이용한 SOP(System On Panel)구조에 호환성이 높다. 다만, 게르마늄은 그 네이티브 옥사이드(native oxide)의 품질이 낮고, MOSFET 구현 시 게이트 누출(gate leakage)이 커서 널리 활용되지 못했으나, 최근 고유전율 게이트 절연체와 함께 GOI구조로서의 활용이 모색되고 있다.
이와 같이, 트랜지스터의 스위칭 속도를 향상시킬 수 있는 세미컨덕터 온 인슐레이터 구조 및 그 제조방법에 대한 연구가 진행되고 있으며, Strained Si, SiGe, and Ge on-insulator: review of wafer bonding fabrication techniques Gianni Taraschi (Gianni araschi et al.,Solid-State Electronics 48 (2004)1297-1305) 등을 통해서 소개된 바 있다.
종래의 기술은 주로 웨이퍼 본딩(wafer bonding) 공정을 이용한다. 소위 스마트컷(SmartCut™)이라 일컬어지는 방법에 따르면, 종래의 GOI구조의 제조방법은 일정 두께의 초기 베어 웨이퍼(bare wafer) 위에 농도 기울기를 갖는 실리콘/게르마늄 합금 버퍼층을 형성하는 과정, 수소(H+)이온을 상기 버퍼층 내에 주입하여 수소 불순물에 의한 경계층을 형성하는 과정, 상기 버퍼층 위에 에치-스탑(etch- stop)층과 게르마늄 층을 형성하는 과정 및 경계층을 분리하고 웨이퍼를 별도의 기판에 본딩한 후 연마와 에칭 과정을 거쳐 게르마늄 층이 노출되도록 하는 과정 등을 포함하는 복잡한 공정을 필요로 한다. 복잡한 공정은 많은 시간과 비용의 소비로 연결되는 것이어서 문제된다.
본 발명은 단결정 게르마늄층을 가지는 것으로 상대적으로 간단한 공정에 의해 제조가 가능한 게르마늄 온 인슐레이터(GOI) 구조와 그 제조방법 및 상기 GOI구조를 이용한 반도체 소자를 제공하는 데 그 목적이 있다.
본 발명의 일면에 따른 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 구조는,
단결정 실리콘 기판;
상기 기판 위에 형성되는 것으로, 상기 기판의 일부를 노출시키는 적어도 하나의 윈도우를 가지는 절연층;
상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부; 및
상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄층;을 포함한다.
상기 단결정 실리콘 기판이란, 실리콘 웨이퍼 뿐만 아니라, 유리나 플라스틱 으로 이루어진 지지기판(support substrate) 위에 단결정 실리콘 층이 형성된 기판을 포함하는 개념이다.
상기 윈도우가 둘 이상 구비된 경우, 각각의 에피택셜 성장부 표면을 결정화 종자층으로 하여 단결정 게르마늄층이 형성되며, 이들이 만나는 부분에는 결정 경계면(grain boundary)이 형성되어, 둘 이상의 단결정 영역들로 이루어진 단결정 게르마늄층을 갖는 GOI구조가 제공될 수 있다.
또한, 본 발명의 기술사상은, 상기 GOI구조에 한정되는 것은 아니고,
단결정의 제1반도체 기판;
상기 기판 위에 형성되는 것으로 상기 기판의 일부를 노출시키는 윈도우를 가지는 절연층;
상기 윈도우에 의해 노출된 상기 기판 부분에 선택적으로 형성되는 것으로, 제1반도체 물질과 제2반도체 물질의 이원합금으로 이루어진 에피택셜 성장부; 및
상기 절연층 및 에피택셜 성장부 위에 형성되는 것으로 상기 에피택셜 성장부를 결정화 종자층으로 하여 결정화된 단결정의 제2반도체층;을 포함하는 세미컨덕터 온 인슐레이터(Semiconductor On Insulator) 구조를 포함할 수 있다.
여기서, 상기 제1 및 제2반도체 물질은 4족원소, 3족과 5족의 금속간화합물, 2족과 7족의 화합물 등의 반도체 물질로서, 실리콘(Si)과 게르마늄(Ge), 사파이어(Al2O3)와 실리콘(Si) 등과 같이 에피택셜 성장이 가능한 조합으로 선택될 수 있다.
본 발명에 따른 상기 GOI 구조를 이용한 반도체 소자의 예로서, GOI구조를 이용한 트랜지스터는,
상기 단결정 게르마늄층에 형성된 것으로 그 양측에 소스와 드레인이 마련된 게르마늄 채널;
상기 게르마늄 채널 위에 형성된 게이트 절연층; 및
상기 게이트 절연층 위에 형성된 게이트;를 포함한다.
본 발명에 따른 상기 GOI 구조를 이용한 반도체 소자의 또 다른 예로서, GOI구조를 이용한 3차원 반도체 소자는,
상기 GOI구조 기판의 제1 단결정 게르마늄층의 활용 영역에 마련된 제1 반도체 소자부;
상기 제1트랜지스터부의 상면을 덮는 것으로, 상기 제1 단결정 게르마늄층의 비활용 영역 일부를 노출시키는 제2윈도우를 가지는 제2절연층;
상기 제2윈도우에 의해 노출된 상기 제1 단결정 게르마늄층 표면으로부터 형성되는 제2에피택셜 성장부; 및
상기 제2절연층 및 제2에피택셜 성장부의 위에 형성되는 것으로, 상기 제2에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 제2 단결정 게르마늄층의 활용 영역에 마련된 제2 반도체 소자부;를 포함한다.
본 발명에 따른 GOI구조를 제조하는 방법은,
단결정의 실리콘 기판 상에 절연층을 형성하고, 상기 절연층에 상기 기판의 일부를 노출시키는 윈도우를 형성하는 단계;
상기 윈도우에 의해 노출된 상기 기판 표면에 실리콘/게르마늄 합금을 기상 증착하여 에피택셜 성장부를 형성하는 단계;
상기 절연층 및 에피택셜 성장부 상에 게르마늄을 증착하여 결정화 대상층을 형성하는 단계; 및
상기 결정화 대상층을 열처리함으로써 상기 에피택셜 성장부의 표면을 종자층으로 하여 게르마늄을 결정화하는 단계;를 포함한다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 GOI구조와 이를 이용한 반도체 소자 및 상기 GOI구조의 제조방법의 실시예를 상세히 설명한다.
도2는 본 발명의 일 실시예에 따른 GOI구조를 도시한다. 본 실시예에 따른 GOI구조(51)는, 단결정 실리콘(x-Si) 기판(101)과, 상기 기판 위에 형성된 절연층(110)과 및 상기 절연층(110) 위에 형성된 단결정 게르마늄(x-Ge)층(120)으로 이루어진다. 상기 절연층(110)에는 상기 기판(101)의 일부를 노출시키는 관통공인 윈도우(111)가 구비되고, 상기 윈도우(111)에는 상기 단결정 실리콘 기판의 표면으로부터 선택적 에피택시(selective epitaxy)에 의해 수직 방향으로 성장된 에피택셜 성장부(115)가 구비된다.
상기 에피택셜 성장부는 실리콘/게르마늄 합금(epi-Si1-xGex)으로 이루어지고, 더 구체적으로는 상기 실리콘 기판(101) 표면으로부터 멀어질수록 게르마늄의 합금비가 점차 증가되는 것이 바람직하다. 상기 에피택셜 성장부(115)는 노출된 상기 기판(101)의 표면(114)을 결정화 종자층으로 하여 성장되고, 수직 방향으로 게르마늄 합금비가 점차 증가하는 농도 기울기를 가짐으로써, 그 상면(119)를 결정화 종자층으로 하여 상기 게르마늄층(120)이 결정화될 수 있도록 한다.
이러한 GOI구조는, 게르마늄 단결정의 전자 및 정공에 대한 이동도가 500㎠/Vs 이상으로 매우 높으므로 고속 스위칭이 가능한 박막트랜지스터 등에 이용될 수 있고, 세미컨덕터 온 인슐레이터 구조의 장점과 결합되어 고밀도집적회로(large scale integrated circuit) 등에 적용되어 우수한 특성을 제공할 수 있다. 또한 게르마늄 단결정의 밴드갭(band gap)이 낮으므로 저전압 설계에 유리하고, 광 센서(특히, 적외선 센서)에도 채용될 수 있다.
도3은 GOI구조의 다른 예(52)를 도시한다. 단결정 게르마늄(x-Ge) 기판(102)과 절연층(110), 및 단결정 게르마늄층(120)을 갖는다. 상기 절연층(110)에는 상기 기판(101)의 일부를 노출시키는 관통공인 윈도우(111)가 구비되고, 상기 윈도우(111)에는 상기 단결정 게르마늄 기판(102)의 표면(112)으로부터 선택적 에피택시(selective epitaxy)에 의해 수직 방향으로 성장된 에피택셜 성장부(113)가 구비된다. 이 경우, 상기 에피택셜 성장부(113)는 게르마늄(epi-Ge)으로 이루어지고, 그 상면(118)을 결정화 종자층으로 하여 게르마늄층(120)이 결정화 된다.
도4는 상기 도2의 GOI구조 위에 인장 실리콘(strained Si)층이 형성된 실시예를 도시한다. 본 실시예(53)에 따르면, 상기 도2에 도시된 GOI구조의 단결정 게르마늄(x-Ge)층(120) 위에, 실리콘/게르마늄 합금으로 이루어진 버퍼층(epi-Si1-xGex)(180)과, 상기 버퍼층(180) 표면을 결정화 종자층으로 하여 결정화된 단결정 인장 실리콘(strained Si)층(190)을 구비한다.
상기 버퍼층(180)은 상기 단결정 게르마늄층(120) 표면으로부터 멀어질수록 게르마늄 합금비가 감소하는 농도 기울기를 갖는다. 다만, 상기 버퍼층(180)과 상기 단결정 인장 실리콘층(190)의 경계면에서 게르마늄 농도가 불연속적으로 감소하도록 하여 단결정 실리콘층(190)의 결정구조에 충분한 인장변형(tensile strain)이 가해지도록 하는 것이 바람직하다.
도5는 본 발명의 GOI구조를 이용한 트랜지스터의 실시예를 도시한다. 단결정 실리콘 기판(101) 위에 절연층(110)이 마련되고 이 위에 단결정 게르마늄 채널층(120)이 마련된다. 단결정 게르마늄 채널(120)의 양측에는 도핑에 의한 소스(120a) 및 드레인(120b) 영역이 마련되어 있다. 상기 채널층(120)의 위에는 게이트 절연층(130)이 마련되고, 그 위에 게이트(140)가 형성되어 있다. 게이트(140)의 위에는 ILD(interlayer dielectric)(150)이 형성되어 있다. ILD에서 상기 소오스 전극(Source Electrode)(160)과 드레인 전극(Drain Electrode)(170) 대응하는 부분에 관통공이 형성되어 있다. 소오스 전극(160)은 게르마늄 채널의 소오스(120a)에 연결되어 있고, 드레인 전극(170)은 게르마늄 채널의 드레인(120b)에 연결되어 있다.
본 발명에 따른 GOI구조를 이용한 트랜지스터(61)의 특징은, 상기 절연층(110)의 일측에 관통공인 윈도우(111)가 형성되어 있고, 상기 윈도우(111) 내에 전술한 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부(115)가 구비되어 있다는 점이다. 본 발명에 따른 트랜지스터(61)는, 상기 단결정 실리콘 기판(101)의 노출된 표면과 상기 에피택셜 성장부(115)의 상면을 각각 제1차 및 제2차 결정화 종자층으로 하여 소스, 드레인 및 채널이 형성되는 게르마늄층(120)의 면방향 결정화 (lateral crystallization)를 가능하게 하는 구조를 갖는다.
상기 게이트 절연층(130)은 하프늄옥사이드(HfO2), 지르코니아(ZrO2), 및 실리콘옥사이드(SiO2)로 이루어진 그룹에서 선택된 어느 하나로 형성되는 것이 바람직하고, 상기 그룹에서 선택된 둘 이상의 절연 물질층이 적층된 구조를 가질 수도 있다.
도6은 상기 도4의 GOI구조를 이용한 트랜지스터의 실시예(62)를 도시한다. 상기 단결정 게르마늄층(120) 위에 버퍼층(180)과 단결정 인장 실리콘(190)층이 형성된 상기 도4의 실시예(53)에 따른 GOI구조를 이용하여, 상기 단결정 인장 실리콘층(190)에 형성된 실리콘 채널과 소스(190a) 및 드레인(190b)을 갖는다. 상기 에피택셜 성장부(115) 등 기판 구조에 관해서는 상기 도4의 실시예(53)와 같고, 게이트(140), 게이트 절연층(130) 등 채널과 소스 및 드레인을 제외한 기타 트랜지스터 구조에 관해서는 상기 도5의 실시예(61)에서 설명한 바와 같다.
상기 도5 및 도6을 통해 설명한 박막트랜지스터(61,62)는 MOSFET(금속산화물 반도체 전계효과트랜지스터)으로서 상기 단결정 게르마늄층 또는 인장 실리콘층의 도핑 타입에 따라 PMOSFET과 NMOSFET을 이룰 수 있으며, 이들의 조합을 통해 CMOS(상보성 금속산화물 반도체) 디바이스(device)를 이룰 수 있다. 다만, 이들은 본 발명에 따른 GOI구조를 이용한 반도체 소자의 몇 가지 예에 불과하고 커패시터(capacitor) 등의 수동소자는 물론, 논리(logic) 회로를 포함하는 집적회로(IC) 등, 기존의 SOI(silicon on insulator)구조를 통해 구현 가능한 모든 반도체 디바이 스의 구현이 가능하다. 뿐만 아니라, 단결정 게르마늄의 낮은 밴드갭을 이용하여 광 센서(특히, 적외선 센서) 등으로도 활용가치가 높다.
도7은 본 발명의 GOI구조를 이용한 3차원 반도체 소자의 실시예(71)를 도시한다. 상기 도7은 PMOSFET과 NMOSFET가 입체적으로 적층된 CMOS 디바이스의 일부를 도시한 것으로서, 각각의 MOSFET은 이중으로 적층된 GOI구조의 각 단결정 게르마늄층에 형성된다.
본 실시예에 따른 3차원 반도체 소자(71)는, 단결정 실리콘(x-Si) 기판(201)과, 상기 기판 위에 형성된 제1절연층(210)과 및 상기 제1절연층(210) 위에 형성된 제1 단결정 게르마늄(x-Ge)층(220)에 형성된 제1 반도체 소자부(63)를 포함한다. 상기 제1절연층(210)에는 상기 기판(201)의 일부를 노출시키는 관통공인 제1윈도우(211)가 구비되고, 상기 제1윈도우(211)에는 상기 제1 단결정 실리콘 기판의 표면으로부터 선택적 에피택시(selective epitaxy)에 의해 수직 방향으로 성장된 제1 에피택셜 성장부(215)가 구비된다. 상기 제1 에피택셜 성장부(215)는 실리콘/게르마늄 합금으로서 그 합금비와 농도 기울기는 상기 도2의 실시예(51)에서 설명된 바와 같다.
상기 제1 단결정 게르마늄층(220) 및 제1 반도체 소자부(63)의 위에는 제2절연층(250)이 형성되고, 상게 제2절연층(250)에 의해 평탄화된 상면에 제2 단결정 게르마늄층(320)이 형성된다. 상기 제2절연층(250)에는 상기 제1 단결정 게르마늄층(220)의 비활용 영역 일부를 노출시키는 제2윈도우(251)가 형성되고, 상기 제2윈도우(251) 내에는 제1 단결정 게르마늄층(220)의 표면으로부터 선택적 에피택시 (selective epitaxy)에 의해 수직 방향으로 성장된 제2 에피택셜 성장부(215)가 구비된다. 상기 제2 에피택셜 성장부(215)는 순수한 게르마늄으로 이루어진 것이 바람직하다.
상기 제2 단결정 게르마늄층(320)은 상기 제2 에피택셜 성장부(215)의 상면을 종자층으로 하여 결정화된 것으로, 그 활용 영역에 제2 반도체 소자부(64)가 형성된다. 상기 제1 및 제2 반도체 소자부(63,64)에는 다양한 반도체 소자가 마련될 수 있으며, 본 실시예(71)에서는 일 예로서, 각각 PMOSFET(63)과 NMOSFET(64)가 마련된다. 이때 상기 제2절연층(250)에는 일단이 상기 제1 반도체 소자부(63)와 연결되고 타단이 상기 제2 반도체 소자부(64) 또는 타 회로 구조(미도시)와 전기적으로 연결되는 인터커넥트부(253)가 구비된다. 상기 인터커넥트부(253)는 금속물질 또는 도핑된 반도체물질 등 도전성 물질로 채워진다. 본 실시예에 따른 3차원 반도체 소자(71)는 CMOS 디바이스로서 상기 PMOSFET(63)의 소스/드레인이 상기 NMOSFET(64)의 소스/드레인과 상기 인터커넥트부(253)를 통해 연결된다.
이러한 3차원 반도체 소자는 그 활용범위가 매우 넓다. 단결정 게르마늄 반도체 소자로서 스위칭 속도가 빠르고, 저전압 구동 회로의 설계가 용이한 장점을 그대로 가지면서도, 회로를 복층화 하여 칩의 면적을 획기적으로 줄일 수 있다. 이 외에도 3차원 반도체 소자의 표층에는 단결정 게르마늄을 이용한 광 센서를 배치하고, 그 하층에 신호를 처리하는 회로를 형성하는 등의 다양한 활용이 가능하다.
본 발명에 따른 3차원 반도체 소자는 전술한 바와 같이 상기 도2의 실시예(51)에 따른 GOI구조를 이용한 반도체 소자층이 절연층을 사이에 두고 복층화된 구 조 뿐만 아니라, 상기 도4의 실시예(53)에 따라 인장 실리콘층을 포함하는 GOI구조를 이용한 반도체 소자층이 절연층을 사이에 두고 복층화된 구조, 및 전자의 반도체 소자층과 후자가 반도체 소자층이 절연층을 사이에 두고 복층화된 구조로 제공될 수도 있다.
이하, 본 발명에 따른 GOI구조의 제조방법에 따른 실시예를 상세히 설명한다. 도8a 내지 도8d는 본 발명에 따른 GOI구조의 제조 공정을 개략적으로 도시한다.
먼저 도8a에 도시된 바와 같이, 단결정의 실리콘 기판(101)을 마련하고, 그 위에 절연층(110)을 형성하고, 상기 절연층(110)에 상기 기판(101)의 일부를 노출시키는 관통공인 윈도우(111)를 형성한다. 상기 단결정 실리콘 기판(101)은 바람직하게는 실리콘 웨이퍼이고, 이외에 유리나 플라스틱으로 이루어진 지지기판 표면에 단결정 실리콘(x-Si)층이 형성된 기판을 포함하며, 상기 윈도우(111)를 통해 단결정 실리콘이 노출되는 것으로 족하다. 절연층(110)은 예를들어 SiO2 의 증착에 의해 형성될 수 있다. 다만, 이에 한정되는 것은 아니고 산화물 또는 질화물 등 종래에 알려진 다양한 절연 물질로 형성될 수 있으며, 다양한 방법에 의해 형성될 수 있음은 물론이다.
다음으로 도8b에 도시된 바와 같이, 상기 윈도우(111)에 의해 노출된 상기 기판 표면(114)에 실리콘/게르마늄 합금을 기상증착하여 에피택셜 성장부(115)를 형성한다. 상기 에피택셜 성장부(115)의 결정성장은 선택적 에피택시(selective epitaxy)법에 의해 이루어진다. UHV(Ultra High Vacuum)-CVD법 또는 LP(Low Pressure)-CVD법을 이용하여 실리콘 소스(source)와 게르마늄 소스로부터 상기 단결정 실리콘 기판(101)의 표면을 종자층으로 하여 실리콘/게르마늄 합금 결정을 수직 방향으로 성장시킨다. 이때, 상기 에피택셜 성장부(115)의 결정성장이 진행될수록 게르마늄 소스의 분압을 점차 높임으로써 게르마늄의 합금비를 점차 증가시키는 것이 바람직하다. 이런 방법을 통해 결정 격자의 형상을 유지하면서 격자간 거리를 점진적으로 변화시킬 수 있다.
다음으로는, 도8c에 도시된 바와 같이, 상기 절연층(110) 및 에피택셜 성장부(115) 상에 게르마늄을 증착하여 결정화 대상층(120')을 형성한다. 이때 상기 결정화 대상층(120')은 비정질 게르마늄(a-Ge)이나, 그 증착 방법의 차이에 따라 나타나는 다결정 게르마늄(p-Ge) 또는 이들이 혼재된 게르마늄(mixed-Ge)일 수 있다.
결정화 대상층(120')을 마련한 뒤에는 도8d에 도시된 바와 같이, 상기 결정화 대상층(120')을 용융 및 냉각시키는 열처리(annealing)를 수행함으로써 상기 에피택셜 성장부(115)의 표면(119)을 종자층으로 하여 게르마늄을 결정화한다. 이때 사용할 수 있는 열원으로는 엑시머레이저를 들 수 있다. 즉, 상기 결정화 대상층(120')을 ELA(Excimer Laser Annealing)에 의해 용융시킨 후 냉각시켜 게르마늄층을 단결정화한다. 상기 ELA법에 따르면 상기 GOI구조의 표면만을 높은 온도로 가열할 수 있기 때문에 열처리 과정이 하부 구조에 미치는 열충격이나 불필요한 물질의 확산을 최소화 할 수 있다.
상기 열처리 과정으로서 RTA(Rapid Thermal Annealing)법을 이용할 수도 있 다. 이는 할로겐 램프 등의 열원을 이용하여 짧은 시간 동안에 높은 온도까지 가열하는 방법이다. 상기 RTA법은 일반적으로 ELA법에 비해서는 하부 구조에 미치는 열적 영향이 클 수 있으나, 게르마늄의 용융온도가 대략 958℃로서 실리콘의 용융온도(대략 1415℃)보다 현저히 낮기 때문에 본 발명에 따른 GOI구조의 제조에 활용될 수 있다.
상기 결정화 대상층(120')의 결정화는 용융된 게르마늄이 냉각되면서 상기 에피택셜 성장부(115)의 표면으로부터 기판에 평행한 횡방향(lateral direction)으로 진행된다. 이때, 상기 에피택셜 성장부(115)로부터의 거리가 먼 영역에는 횡적 결정화(lateral crystallization)가 미치지 못해 용융 게르마늄의 다발적 뉴클리에이션(nucleation)에 의해 다결정화가 진행될 수 있으므로, 적정 간격마다 상기 에피택셜 성장부(115)가 마련되는 것이 바람직하다. 이와 같이 다수의 에피택셜 성장부(115)로부터 결정화가 진행될 경우, 각 단결정들이 만나는 부분에 경계(boundary)가 형성될 수 있다.
이러한 과정을 거쳐 제조된 GOI구조를 이용하여 트랜지스터 등의 반도체 소자를 제조하는 방법은 종래에 알려진 방법들을 용이하게 채용할 수 있다. 이하에서는 3차원 CMOS 디바이스를 포함하는 3차원 반도체 소자를 제조하는 방법을 간략하게 설명한다. 도9a 내지 도9f는 본 발명에 따른 3차원 반도체 구조를 제조하는 공정을 개략적으로 도시한다.
도9a에 도시된 바와 같이, 전술한 방법에 의해 제조된 GOI구조의 단결정 게르마늄층(220)에 제1 반도체 소자부(63)를 형성한다. 예를들면, 게이트 절연층 및 게이트를 형성하고, 상기 단결정 게르마늄층(220)에 도핑을 통해 소스와 드레인을 형성함으로써 PMOSFET을 마련할 수 있다.
도9b와 같이 상기 제1 반도체 소자부(63) 위에 제2절연층(250)을 형성하여 평탄화한 후, 도9c와 같이 상기 제2절연층(250)의 소정 영역에 제2윈도우(251)를 형성하고, 선택적 에피택시법에 의해 상기 제1 단결정 게르마늄층(220)의 표면(254)을 결정화 종자층으로 삼아 수직방향으로 게르마늄 결정(epi-Ge)을 성장시킴으로써 제2 에피택셜 성장부(255)를 형성한다. 또한 제2절연층(250)에는 저면이 상기 제1 반도체 소자부(63)의 소정 부분에 이르는 또 다른 관통공인 인터커넥트부(252)를 형성하고 도전성 물질을 충전하여 층간의 전기적 연결을 가능하게 한다.
다음으로는, 도9d와 같이 제2 단결정 게르마늄층(320)을 형성한다. 비정질 또는 다결정의 게르마늄층을 형성한후 ELA 또는 RTA를 이용하여 용융 및 냉각시킴으로써 상기 제2 에피택셜 성장부(255)의 표면(259)으로부터 횡적 결정화(lateral crystallization)을 진행시킨다. 이렇게 형성된 제2 단결정 게르마늄층(320)에는 도9e에 도시된 바와 같이, 제2 반도체 소자부(64)를 형성한다. 예를 들면, NMOSFET을 형성할 수 있고 이 경우, NMOSFET인 제2 반도체 소자부(64)는 인터커넥트부(253)를 통해 상기 PMOSFET인 제1 반도체 소자부(63)와 연결되어 CMOS 디바이스를 이룰 수 있다. 다음으로는, 도9f에 도시된 바와 같이, ILD(interlayer dielectric) 및 소스/드레인 전극(360,370)을 형성한다.
이상에서 본 발명에 따른 바람직한 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변 형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 보호범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
본 발명은 단결정 게르마늄층을 가지는 것으로 상대적으로 간단한 공정에 의해 제조가 가능한 게르마늄 온 인슐레이터(GOI) 구조와 그 제조방법 및 상기 GOI구조를 이용한 반도체 소자를 제공하는 효과가 있다.
또한, 이상에서 설명한 단결정 게르마늄의 특성 및 세미컨덕터 온 인슐레이터 구조의 장점을 활용하여 고속, 고집적도의 반도체 소자, 특히 3차원 반도체 소자를 제공하는 효과가 있다.
Claims (34)
- 단결정 실리콘 기판;상기 기판 위에 형성되는 것으로, 상기 기판의 일부를 노출시키는 적어도 하나의 윈도우를 가지는 절연층;상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부; 및상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄층;을 포함하는 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 구조.
- 제1항에 있어서,상기 에피택셜 성장부는 상기 기판으로부터 멀어질수록 게르마늄의 합금비가 점차 증가하는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조.
- 단결정 실리콘 기판;상기 기판 위에 형성되는 것으로, 상기 기판의 일부를 노출시키는 적어도 하나의 윈도우를 가지는 절연층;상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부;상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄층;상기 단결정 게르마늄층 위에 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 버퍼층; 및상기 버퍼층의 표면에 형성되는 것으로 상기 버퍼층 표면을 결정화 종자층으로 하여 결정화된 단결정 인장 실리콘층;을 포함하는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조.
- 제3항에 있어서,상기 에피택셜 성장부는 상기 기판으로부터 멀어질수록 게르마늄의 합금비가 점차 증가하고,상기 버퍼층은 상기 단결정 게르마늄층으로부터 멀어질수록 게르마늄의 합금비가 점차 감소하는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조.
- 단결정의 제1반도체 기판;상기 기판 위에 형성되는 것으로 상기 기판의 일부를 노출시키는 윈도우를 가지는 절연층;상기 윈도우에 의해 노출된 상기 기판 부분에 선택적으로 형성되는 것으로, 제1반도체 물질과 제2반도체 물질의 이원합금으로 이루어진 에피택셜 성장부; 및상기 절연층 및 에피택셜 성장부 위에 형성되는 것으로 상기 에피택셜 성장 부를 결정화 종자층으로 하여 결정화된 단결정의 제2반도체층;을 포함하는 세미컨덕터 온 인슐레이터(Semiconductor On Insulator) 구조.
- 제5항에 있어서,상기 에피택셜 성장부는 상기 제1반도체층 표면으로부터 멀어질수록 상기 제2반도체 물질의 합금비가 증가하는 것을 특징으로 하는 세미컨덕터 온 인슐레이터 구조.
- 단결정 실리콘 기판;상기 기판 위에 형성되는 것으로, 상기 기판의 일부를 노출시키는 적어도 하나의 윈도우를 가지는 절연층;상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부;상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄으로 이루어지고, 그 양측에 소스와 드레인이 마련된 게르마늄 채널;상기 게르마늄 채널 위에 형성된 게이트 절연층; 및상기 게이트 절연층 위에 형성된 게이트;를 포함하는 트랜지스터.
- 제7항에 있어서,상기 에피택셜 성장부는 상기 기판으로부터 멀어질수록 게르마늄의 합금비가 점차 증가하는 것을 특징으로 하는 트랜지스터.
- 제7항에 있어서,상기 게이트 절연층은 하프늄옥사이드(HfO2), 지르코니아(ZrO2), 및 실리콘옥사이드(SiO2)로 이루어진 그룹에서 선택된 적어도 어느 하나의 층으로 이루어진 것을 특징으로 하는 트랜지스터.
- 단결정 실리콘 기판;상기 기판 위에 형성되는 것으로, 상기 기판의 일부를 노출시키는 적어도 하나의 윈도우를 가지는 절연층;상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부;상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄층;상기 단결정 게르마늄층 위에 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 버퍼층;상기 버퍼층의 표면을 결정화 종자층으로 하여 결정화된 인장 실리콘으로 이루어지고, 그 양측에 소스와 드레인이 마련된 인장 실리콘 채널;상기 인장 실리콘 채널 위에 형성된 게이트 절연층; 및상기 게이트 절연층 위에 형성된 게이트;를 포함하는 트랜지스터.
- 제10항에 있어서,상기 에피택셜 성장부는 상기 기판으로부터 멀어질수록 게르마늄의 합금비가 점차 증가하는 것을 특징으로 하는 트랜지스터.
- 제10항에 있어서,상기 버퍼층은 상기 단결정 게르마늄층으로부터 멀어질수록 게르마늄의 합금비가 점차 감소하는 것을 특징으로 하는 트랜지스터.
- 상기 제1항 또는 제2항에 따른 GOI구조 기판의 제1 단결정 게르마늄층의 활용 영역에 마련된 제1 반도체 소자부;상기 제1트랜지스터부의 상면을 덮는 것으로, 상기 제1 단결정 게르마늄층의 비활용 영역 일부를 노출시키는 제2윈도우를 가지는 제2절연층;상기 제2윈도우에 의해 노출된 상기 제1 단결정 게르마늄층 표면으로부터 형성되는 제2에피택셜 성장부; 및상기 제2절연층 및 제2에피택셜 성장부의 위에 형성되는 것으로, 상기 제2에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 제2 단결정 게르마늄층의 활용 영역에 마련된 제2 반도체 소자부;를 포함하는 3차원 반도체 소자.
- 제13항에 있어서,상기 제1 반도체 소자부는 상기 제2절연층을 관통하는 인터커넥트부를 통해 상기 제2 반도체 소자부 또는 타 회로 구조와 전기적으로 연결되는 것을 특징으로 하는 3차원 반도체 소자.
- 제13항에 있어서,상기 제1 및 제2 반도체 소자부는 각각 소스, 드레인, 채널 및 상기 채널에 대응되는 게이트를 가지는 제1 및 제2 트랜지스터인 것을 특징으로 하는 3차원 반도체 소자.
- 제15항에 있어서,상기 제1트랜지스터는 P타입 전계효과트랜지스터(PFET)이고, 상기 제2트랜지스터는 N타입 전계효과트랜지스터(NFET)인 것을 특징으로 하는 3차원 반도체 소자.
- 상기 제5항 또는 제6항에 따른 GOI구조 기판의 제1 인장 실리콘층의 활용 영역에 마련된 제1 반도체 소자부;상기 제1 반도체 소자부의 상면을 덮는 것으로, 상기 제1 인장 실리콘층의 비활용 영역 일부를 노출시키는 제2윈도우를 가지는 제2절연층;상기 제2윈도우에 의해 노출된 상기 제1 인장 실리콘층 표면으로부터 형성되 는 것으로 실리콘/게르마늄 합금으로 이루어진 제2에피택셜 성장부; 및상기 제2절연층 및 제2에피택셜 성장부의 위에 형성되는 것으로, 상기 제2에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 제2 단결정 게르마늄층;상기 제2 단결정 게르마늄층 위에 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 제2 버퍼층; 및상기 제2 버퍼층의 표면에 형성되는 것으로, 상기 제2 버퍼층의 표면을 결정화 종자층으로 하여 결정화된 인장 실리콘층의 활용 영역에 마련된 제2 반도체 소자부;를 포함하는 3차원 반도체 소자.
- 제17항에 있어서,상기 제1 반도체 소자부는 상기 제2절연층을 관통하는 인터커넥트부를 통해 상기 제2 반도체 소자부 또는 타 회로 구조와 전기적으로 연결되는 것을 특징으로 하는 3차원 반도체 소자.
- 제17항에 있어서,상기 제2에피택셜 성장부는 노출된 상기 제1 인장 실리콘층의 표면으로부터 멀어질수록 게르마늄의 합금비가 점차 증가하는 것을 특징으로 하는 3차원 반도체 소자.
- 제17항에 있어서,상기 제2버퍼층은 상기 제2 단결정 게르마늄층의 표면으로부터 멀어질수록 게르마늄의 합금비가 점차 감소하는 것을 특징으로 하는 3차원 반도체 소자.
- 제17항에 있어서,상기 제1 및 제2 반도체 소자부는 각각 소스, 드레인, 채널 및 상기 채널에 대응되는 게이트를 가지는 제1 및 제2 트랜지스터인 것을 특징으로 하는 3차원 반도체 소자.
- 제21항에 있어서,상기 제1트랜지스터는 P타입 전계효과트랜지스터(PFET)이고, 상기 제2트랜지스터는 N타입 전계효과트랜지스터(NFET)인 것을 특징으로 하는 3차원 반도체 소자.
- 단결정의 실리콘 기판 상에 절연층을 형성하고, 상기 절연층에 상기 기판의 일부를 노출시키는 윈도우를 형성하는 단계;상기 윈도우에 의해 노출된 상기 기판 표면에 실리콘/게르마늄 합금을 기상증착하여 에피택셜 성장부를 형성하는 단계;상기 절연층 및 에피택셜 성장부 상에 게르마늄을 증착하여 결정화 대상층을 형성하는 단계; 및상기 결정화 대상층을 열처리함으로써 상기 에피택셜 성장부의 표면을 종자층으로 하여 게르마늄을 결정화하는 단계;를 포함하는 게르마늄 온 인슐레이터 (Germanium On Insulator: GOI) 구조의 제조방법.
- 제23항에 있어서,상기 에피택셜 성장부를 형성하는 단계는,상기 절연층을 마스크로하여 UHV-CVD 또는 LP-CVD를 수반하는 선택적 에피택시(selective epitaxy)법에 의한 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제24항에 있어서,상기 에피택셜 성장부를 형성하는 단계는,UHV-CVD 또는 LP-CVD를 수행함에 있어서, 상기 기판 표면으로부터 수직으로 결정이 성장함에 따라 게르마늄 소스의 분압을 점차 높이는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제23항에 있어서,상기 결정화 대상층은 비정질 게르마늄으로 이루어진 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제23항에 있어서,상기 열처리는 레이저 어닐링(laser annealing) 또는 RTA(Rapid Thermal Annealing)에 따른 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제23항에 있어서,단결정 게르마늄층 위에 실리콘/게르마늄 합금을 기상증착하여 버퍼층을 형성하는 단계; 및상기 버퍼층 위에 실리콘을 증착하고 열처리함으로써 상기 버퍼층의 표면을 결정화 종자층으로 하여 실리콘을 결정화 시키는 단계;를 더 포함하는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제28항에 있어서,상기 버퍼층 표면의 게르마늄 합금비가 0보다 큰 값을 갖도록 하는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제28항에 있어서,상기 버퍼층을 형성하는 단계는,UHV-CVD 또는 LP-CVD를 수반하는 수직 에피택시(vertical epitaxy)법에 따르는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 제30항에 있어서,상기 버퍼층을 형성하는 단계는,UHV-CVD 또는 LP-CVD를 수행함에 있어서, 상기 단결정 게르마늄층 표면으로부터 수직으로 결정이 성장함에 따라 게르마늄 소스의 분압을 점차 낮추는 것을 특징으로 하는 게르마늄 온 인슐레이터 구조의 제조방법.
- 단결정의 제1반도체 기판 상에 절연층을 형성하고, 상기 절연층에 상기 기판의 일부를 노출시키는 윈도우를 형성하는 단계;상기 윈도우에 의해 노출된 상기 기판 표면에 제1반도체 및 제2반도체의 이원합금을 기상증착하여 에피택셜 성장부를 형성하는 단계;상기 절연층 및 에피택셜 성장부 상에 제2반도체 물질을 증착하여 결정화 대상층을 형성하는 단계; 및상기 결정화 대상층을 열처리함으로써 상기 에피택셜 성장부의 표면을 종자층으로 하여 상기 제2반도체 물질을 결정화하는 단계;를 포함하는 세미컨덕터 온 인슐레이터 구조의 제조방법.
- 제32항에 있어서,상기 에피택셜 성장부를 형성하는 단계는,상기 기판 표면으로부터 결정이 성장함에 따라 상기 제2반도체 물질 소스의 분압을 점차 높임으로써 제2반도체 물질의 합금비를 점차 증가시키는 것을 특징으로 하는 세미컨덕터 온 인슐레이터 구조의 제조방법.
- 제32항에 있어서,상기 결정화 대상층을 형성하는 단계는,제2반도체 물질을 비정질 상태로 증착하는 것을 특징으로 하는 세미컨덕터 온 인슐레이터 구조의 제조방법.
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