KR100738458B1 - 반도체 기판, 그 제조 방법 및 그 제조 장치 - Google Patents

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Abstract

본 발명은, 가압 성형 공정에 의해 형성된 스트레인드 반도체층을 포함하는 반도체 기판, 그 제조 방법 및 그 제조 장치에 관한 것이다. 본 발명은 응력 버퍼층 상에 직접 접촉하는 스트레인드 반도체층 형성 영역을 포함하는 반도체 기판을 제공하는 단계; 및 반도체 기판의 상부에 수직 응력을 인가하여, 스트레인드 반도체층 형성 영역에 수평 방향의 인장 스트레인을 유도하는 단계를 포함하는 반도체 기판의 제조 방법을 개시한다.
BOX(buried oxide layer), 수직 응력, 플라스틱 변형(plastic deformation), 스트레인드 반도체층(strained semiconductor layer), 전하 이동도(carrier mobility), SOI(silicon on insulator), SSOI(strained-silicon on insulator)

Description

반도체 기판, 그 제조 방법 및 그 제조 장치{Semiconductor, Method of fabricating the same and apparatus for fabricating the same}
도 1은 본 발명에 따른 반도체 기판의 제조 공정에 사용되는 반도체 기판을 나타내는 사시도이다.
도 2는 본 발명에 따른 반도체 기판의 제조 공정에 의하여 제조된 반도체 기판을 나타내는 단면도이다.
도 3은 실리콘 기판의 온도에 따른 실리콘 기판의 변형을 위한 최소 응력을 나타내는 그래프이다.
도 4는 본 발명에 따른 스트레인드 반도체층을 형성하기 위한 가압 성형 공정을 수행하는 반도체 기판의 제조 장치를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 100a : 각각 가압 성형 공정 전후의 반도체 기판
101 : 스트레인드 반도체층 형성 영역 101a : 스트레인드 반도체층
102 : 응력 버퍼층 103 : 벌크 기판 영역
104 : 보호층
300 : 반도체 기판의 제조 장치(가압 장치) 301 : 지지체
302 : 프레스 패드 304 : 유로
400 : 가열 장치
본 발명은 반도체 기판, 그 제조 방법 및 그 제조 장치에 관한 것으로서, 더욱 상세하게는, 스트레인드 반도체층(strained semiconductor layer)을 형성하기 위한 반도체 기판, 그 제조 방법 및 그 제조 장치에 관한 것이다.
반도체 소자의 제조 비용을 감소시키고, 소자 성능을 개선하기 하기 위하여, 반도체 소자, 특히 전계 효과 트랜지스터(field effect transistor; FET)의 집적도는 지속적으로 증가해왔다. 그러나, 집적회로의 집적도가 증가할수록 반도체 소자 내의 전계 강도가 증가하기 때문에, 반도체 소자의 성능 예를 들면, FET의 스위칭 속도 및 구동 전류의 크기를 결정하는 전자 및 홀의 이동도가 감소될 수 있다.
집적회로의 집적도 증가에 대응하여 감소되는 전하 이동도를 개선하기 위한 기술로서, 반도체 소자가 형성되는 반도체 기판의 활성층에 변형(strain)을 초래하여 에너지 밴드의 구조를 수정하는 기술이 개발되고 있다. 일반적으로, 스트레인드 실리콘층은 변형되지 않은 실리콘층보다 80 % 이상 증가된 전하 이동도를 가질 수 있다. 이와 같은 스트레인드 실리콘층에 트랜지스터의 채널을 형성하면 전하 이동도가 개선되어, 이득이 큰 고속의 저전력 고밀도 집적회로를 제조할 수 있다.
스트레인드 실리콘층을 형성하는 기술로서, 예를 들면, 1992년 12월 캘리포니아주 샌프란시스코에서 개최된 국제 전자 소자 회의(International Electron Devices Meeting)에서 출판된 1000-1002쪽의 J. Welser 등의 논문 "스트레인드 실리콘/완화된 실리콘-저머늄 구조체에 형성된 NMOS 및 PMOS 트랜지스터(NMOS and PMOS transistors fabricated in strained silicon/relaxed silicon-germanium structure)"에 개시된 바와 같이, 버퍼층으로서 실리콘보다 격자 상수가 큰 SiXGe1 -X 층 상에 에피택셜 실리콘층(epitaxial silicon layer)을 형성하여 상기 에피택셜 실리콘층에 이축 인장변형(biaxial tensile strain)을 유도함으로써 스트레인드 실리콘층을 형성할 수 있다.
그러나, 버퍼층으로서 사용되는 SiXGe1-X에는 쓰레딩 디스로케이션(threading dislocations; TDs) 및 부정합 디스로케이션(misfit dislocation)과 같은 디스로케이션의 결함 밀도가 예를 들면 106 내지 1010 개/cm2 정도로 높고, 이들 중 일부는 스트레인드 실리콘층으로 전파되기 때문에, 실제 적용시 트랜지스터의 성능을 열화시킬 수 있다. 이들 결함을 제거하기 위하여, 예를 들면, 브라즌(Brasen) 등의 미국 특허 제5,442,205호에 개시된 바와 같이, 실리콘 기판 상에 저머늄의 조성비가 공간적인 구배를 갖도록 저머늄의 조성비를 증가시켜 가면서 SiXGe1-X 층을 형성할 수 있다.
그러나, 상기와 같이, 전하 이동도를 개선하기 위해 실리콘과 격자 상수가 다른 이종 재료, 예를 들면 SiGe, SiGeC 등을 접합시킨 스트레인드 Si/SiGe, 스트레인드 Si/SiGeC 또는 스트레인드 Si/조성비의 구배를 갖는 SiXGe1-X 등과 같은 헤테로 구조체(heterostructure)를 포함하는 반도체 기판은, 상기 이종 재료로 인하여 실리콘 기반의 종래의 CMOS 제조 기술과 부합하지 않는 문제점을 초래한다. 예를 들면, 버퍼층으로 SiGe 층을 사용하는 경우, N 형 도펀트의 확산이 어렵고, 실리콘과 버퍼층 사이에서 저머늄의 확산에 의해 스트레인드 실리콘층과 SiGe 버퍼층이 혼합될 수 있으며, 얕은 트랜치 분리(shallow trench isolation; STI) 및 실리사이드 등을 형성하는데 어려움이 있다. 또한, 헤테로 구조체는 격자 불일치로 인하여 쓰레딩 디스로케이션(threading dislocations; TDs), 부정합 디스로케이션(misfit dislocation). 적층 결함(stacking fault) 또는 쌍정(twin) 등과 같은 결함이 필연적으로 발생하고, 상기 결함들은 스트레인드 실리콘층으로 전파되어 크로스 해치(cross-hatch)와 같은 표면 거칠기를 유도할 수 있다. 이 표면 거칠기는 트랜지스터 채널의 전하 이동도를 열화시켜, 반도체 소자의 성능을 저하시키는 요인이 된다. 또한, 버퍼층은 0.01 내지 1 ㎛ 두께를 갖도록 형성되는데, 분자빔 에피택시(molecular beam epixaxy) 또는 화학기상증착법 등과 같은 시간 소모적인 고가의 공정에 의하여 버퍼층을 형성하는 경우, 반도체 소자의 제조 비용이 상승되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 높은 동작 속도를 갖고 전력 소모가 적은 반도체 소자를 제조하기 위하여, 버퍼층으로서 이종 재료층을 이용하지 않고서 스트레인드 반도체층을 형성할 수 있는 반도체 기판을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 높은 동작 속도를 갖고 전력 소모가 적은 반도체 소자를 제조하기 위하여, 버퍼층으로서 이종 재료층을 이용하지 않고서 스트레인드 반도체층을 형성할 수 있는 반도체 기판의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 높은 동작 속도를 갖고 전력 소모가 적은 반도체 소자를 제조하기 위하여, 버퍼층으로서 이종 재료층을 이용하지 않고서 스트레인드 반도체층을 형성할 수 있는 반도체 기판의 제조 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 기판은, 벌크 기판 영역; 상기 벌크 기판 영역 상에 형성된 응력 버퍼층; 및 상기 응력 버퍼층 상에 직접 접촉하고, 가압 성형 공정에 의해 0.1 % 내지 10 % 의 수평 방향의 인장 스트레인(tensile strain)이 유도된 스트레인드 반도체층을 포함한다.
바람직하게는, 상기 스트레인드 반도체층의 두께는 20 Å 내지 3000 Å 일 수 있다. 또한, 바람직하게는, 상기 스트레인드 반도체층은 [100] 배향을 갖는 스트레인드 실리콘층일 수 있다.
상기 응력 버퍼층은 벌크 기판 영역(103)으로의 수직 응력 전달을 차단시키는 역할을 하며, 그 두께는 30 Å 내지 5000 Å 일 수 있다. 바람직하게는, 상기 응력 버퍼층은 상기 반도체 기판의 산화물(oxide), 질화물(nitride), 산소질화물(oxynitride) 또는 이들의 결합으로 이루어진 그룹으로 선택된 적어도 하나 이상의 층으로 이루어질 수 있다. 또한, 상기 응력 버퍼층은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(boding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 바람직하게는, 상기 응력 버퍼층은 절연체로 이루어질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 기판의 제조 방법은, 응력 버퍼층 상에 직접 접촉하는 스트레인드 반도체층 형성 영역을 포함하는 반도체 기판을 제공하는 단계; 및 상기 반도체 기판의 상부에 수직 응력을 인가하여, 상기 스트레인드 반도체층 형성 영역에 수평 방향의 인장 스트레인을 유도하는 단계를 포함한다. 바람직하게는, 상기 수직 응력은 10 MPa 내지 20 GPa 일 수 있다.
바람직하게는, 상기 수평 방향의 인장 스트레인을 유도하는 단계 이전에, 상기 수직 응력을 감소시키기 위하여 상기 반도체 기판을 가열하는 단계를 더 수행할 수 있다. 상기 반도체 기판은 700 ℃ 내지 1400 ℃로 가열할 수 있다. 더욱 바람직하게는, 상기 반도체 기판은 1100 ℃ 내지 1400 ℃로 가열할 수 있다. 바람직하게는, 상기 반도체 기판을 분당 5 ℃ 내지 200 ℃의 속도 또는 초당 30 ℃ 내지 300 ℃의 속도로 가열할 수 있다. 상기 가열된 반도체 기판에서 요구되는 상기 수직 응력은 10 MPa 내지 1000 MPa 로 감소될 수 있다. 바람직하게는, 상기 반도체 기판을 산소, 산소를 포함하는 혼합 가스, 질소 또는 질소를 포함하는 혼합 가스 중의 어느 하나 또는 이들의 혼합 가스 분위기에서 가열하여, 상기 스트레인드 반도체층 형성 영역 상에 상기 반도체 기판의 표면을 보호하기 위한 보호층을 형성할 수 있다.
바람직하게는, 상기 수평 방향의 인장 스트레인을 유도하는 단계 이후에, 상기 수평 방향의 인장 스트레인이 유지되도록 상기 반도체 기판을 냉각하는 단계를 더 수행할 수 있다. 이때, 상기 반도체 기판은 자연 냉각 또는 냉매를 이용하여 냉각할 수 있다. 또한, 바람직하게는, 상기 수평 방향의 인장 스트레인을 유도하는 단계 이후에, 상기 반도체 기판의 표면에 존재하는 손상을 제거하는 단계를 더 수행할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 반도체 기판의 제조 장치는, 반도체 기판의 하부를 지지하는 지지체; 상기 반도체 기판의 상부 표면에 수직응력을 인가하기 위한 프레스 패드(press pad)를 포함한다. 상기 프레스 패드는 실리카 또는 알루미나로 이루어질 수 있다. 상기 반도체 기판의 제조 장치는 상기 반도체 기판을 가열하기 위한 가열 장치 또는 상기 반도체 기판을 냉각하기 위한 냉각 장치를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 반도체 기판의 제조 공정에 사용되는 반도체 기판을 나타내는 사시도이다. o 은 반도체 기판의 원자를 나타낸다.
도 1을 참조하면, 본 발명의 반도체 기판(100)은 반도체 기판 내의 소정의 깊이에 형성된 응력 버퍼층(102)을 포함한다. 응력 버퍼층(102)은 반도체 기판(100)을 벌크(bulk) 기판 영역(103)과 후술하는 스트레인드 반도체층(도 2의 101a)이 형성되는 응력 버퍼층(102) 상의 반도체층 영역(이하, 스트레인드 반도체층 형성 영역이라 함, 101)을 한정한다. 스트레인드 반도체층 형성 영역(101)의 두께가 너무 얇은 경우에는 스트레인드 반도체층을 형성하기 위하여 반도체 기판의 상부에 수직 응력을 가하는 공정(이하, 가압 성형 공정이라 함)에서 스트레인드 반도체층 형성 영역(101)이 파손될 수 있으며, 그 두께가 너무 큰 경우에는 스트레인드 반도체층을 형성하기 위한 수직 응력이 매우 커진다. 바람직하게는, 본 발명의 반도체 기판(100)의 스트레인드 반도체층 형성 영역(101)의 두께는 20 내지 3000 Å일 수 있다. 또한, 응력 버퍼층(102)의 두께는 30 Å 내지 5000 Å 일 수 있다.
스트레인드 반도체층 형성 영역(101)은 반도체 소자가 형성되는 활성층에 해당한다. 스트레인드 반도체층 형성 영역(101)은 가압 성형 공정에서 수평 방향의 인장 스트레인이 용이하게 일어날 수 있도록, [100] 배향을 가질 수 있다.
응력 버퍼층(102)은 가압 성형 공정 동안 반도체 기판(100)의 변형이 스트레인드 반도체층 형성 영역(101)에 국한되어 일어나도록, 벌크 기판 영역(103)으로의 수직 응력 전달을 차단시키는 역할을 한다. 예를 들면, 응력 버퍼층(101)은 가압 성형 공정 동안 변형됨으로써 벌크 기판 영역(103)으로의 수직 응력 전달을 차단시킬 수 있다. 바람직하게는, 응력 버퍼층(101)은 반도체 기판(100)의 산화물 (oxide), 질화물(nitride), 산소질화물(oxynitride) 또는 이들의 결합으로 이루어진 그룹으로 선택된 적어도 하나 이상의 층으로 이루어질 수 있다. 이 경우, 응력 버퍼층(102)은 기계적으로 수직 응력을 흡수하기 위하여 단일층 또는 복합다층 구조를 가질 수 있다.
응력 버퍼층(102)은, 종래의 SIMOX(separation by implantation of oxygen) 공정에 의하여 형성된 매몰 산화물((buried oxide; BOX)과 유사하게, 이온주입공정에 의하여 반도체 기판(100)의 소정의 깊이에 형성할 수 있다. 선택적으로는, 응력 버퍼층(102)은 당해 분야에 알려진 바와 같이, 반도체층을 제공하는 도너(donor) 기판과 박막 형태의 응력 버퍼층(102)이 상부에 형성된 타겟(target) 기판을 열 본딩(thermal bonding)하여 웨이퍼 결합체를 형성한 후, 층전이(layer transfer)를 위하여 적합한 컷팅 기술 예를 들면 스마트컷 기술을 이용하여 반도체층 및 응력 버퍼층을 포함하는 타겟 기판을 제조함으로써 형성할 수 있다. 또는, 통상의 지대용융 및 재결정(zone-melting and recrystallization; ZMR) 방법에 의하여 반도체 기판과 동일한 재료로 이루어진 응력 버퍼층(102)을 형성할 수 있다.
특히, 응력 버퍼층(102)을 절연체로 형성한다면, 반도체 기판(100)의 벌크 기판 영역으로부터 집적회로가 형성되는 반도체층(101)이 절연되기 때문에, 소자의 성능 측면에서는 집적회로의 트랜지스터들 사이에 나타나는 용량성 결합(capacitor coupling)이 감소되고, 저전압 구동이 가능해지고, 문턱 기울기(threshold slope)가 증가되며, 소자의 제조 측면에서는 제조 공정수가 감소되는 이점이 있다.
또한, 바람직하게는, 본 발명의 반도체 기판(100)은 스트레인드 반도체층 형 성 영역(101) 상에 가압 성형 공정으로부터 반도체 기판(100)의 표면이 오염되거나 손상되는 것을 방지하도록 보호층(104)을 더 포함할 수 있다. 바람직하게는, 보호층(104)은 스트레인드 반도체층 형성 영역(101)의 산화물 또는 질화물로 이루어질 수 있다. 예를 들면, 보호층(104)은 스트레인드 반도체층 형성 영역(101)의 표면을 산화시키거나 질화시키는 방법에 의하여 형성할 수 있으며, 별도로 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)에 의하여 형성할 수도 있다.
도 2는 본 발명에 따른 반도체 기판의 제조 공정에 의하여 제조된 반도체 기판을 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(100)의 상부에 수직 응력을 인가한다. 반도체 기판(100a)에 인가된 수직 응력(σZ)은 스트레인드 반도체층 형성 영역(101)에 수평 방향의 인장 스트레인(εX, εY)을 유도하여 스트레인드 반도체층(101a)을 형성한다.
일반적으로, 반도체 소자의 전하 이동도를 증가시키기 위한 수평 방향의 인장 스트레인(εX, εY)은 5% 미만이다. 예를 들어, 종래의 SiXGe1 -X 버퍼층 상에 에피택셜 성장된 이상적인 실리콘 에피택셜층을 고려하면, X가 0인 순수한 저머늄 버퍼층인 경우에, 수평 방향의 인장 스트레인(εX, εY)은 각각 (aGe - aSi) / aSi ≒ 0.042 = 4.2 % 이다. 여기서, aGe 및 aSi는 각각 저머늄 단결정과 실리콘 단결정의 격자 상수이다. 수평 방향의 인장 스트레인(εX, εY)을 유도하기 위하여 반도체 기판에 인가되는 수직 응력(σZ)의 크기는 하기의 식 (1) 및 식(2)에 나타낸 바와 같이 구할 수 있다.
식 (1) εZ = -εX/ν= -εY /ν,
식 (2) σZ = - EεZ (여기서, εX, εY 는 수평 방향의 인장 변형률이고, εZ 는 수직 방향의 인장 변형률이며, σZ 는 수직 응력이며, ν 및 E 는 각각 상기 반도체 기판의 푸아송비(poisson ratio) 및 영의 모듈러스(Young' Modulus)임)
식 (1)로부터, 실리콘 기판에서 수평 방향의 인장 변형률 예를 들면, 4.2 %의 변형률을 얻기 위해서는, 실리콘의 푸아송비 0.28을 고려할 때, 15 % 의 수직 방향의 인장 스트레인이 요구된다. 식 (2)로부터, 15 %의 수직 방향의 인장 스트레인을 얻기 위해서는, 실리콘의 영의 모듈러스 131 GPa를 고려할 때, 19.65 GPa의 수직 응력이 반도체 기판(100)에 인가되어야 한다.
그러나, 상기 19.65 GPa 의 수직 응력(σZ)은 순수한 저머늄 기판 상에 이상적으로 성장된 스트레인드 실리콘층의 스트레인과 동일한 수평 방향의 인장 스트레인을 유도하기 위하여 필요한 응력이므로, 저머늄의 조성비가 1이 아닌 SiXGe1-X 버퍼층 상의 스트레인드 실리콘층과 동일한 수평 방향의 인장 스트레인(σZ)을 유도하기 위해서는 19.65 GPa 보다 작은 수직 응력이 요구된다. 수평 방향의 인장 스트레인(εX,εY)을 유도하기 위한 수직 응력(σZ)은 10 MPa 내지 20 GPa 일 수 있다. 그러나, 수평 방향의 인장 스트레인(εX,εY)을 유도하는 수직 응력(σZ)의 크기는 반도체 기판(100)의 온도에 의존한다. 따라서, 반도체 기판(100a)의 온도를 제어함으로써 요구되는 수직 응력(σZ)의 크기를 감소시킬 수 있다.
도 3은 실리콘 기판의 온도에 따른 실리콘 기판의 변형을 위한 최소 응력을 나타내는 그래프이다.
그래프에 나타낸 바와 같이, 실리콘 기판의 온도(T)가 증가할수록 요구되는 응력(σZ )은 감소된다. 이는 온도가 증가함에 따라 원자간 거리가 멀어지기 때문에, 원자간 상호 작용력이 감소되어 실리콘 결정의 플라스틱 변형(plastic deformation)이 더욱 용이해지기 때문이다. 예를 들면, 실리콘 기판의 온도를 700 내지 1400 ℃ 로 가열하는 경우 요구되는 수직 응력은 10 MPa 내지 1000 MPa 로 감소될 수 있다. 본 발명에 따르면, 반도체 기판을 가열함으로써 동일한 수직 응력(σZ )에서 얻어지는 수평 방향의 인장 스트레인(εX, εY)을 증가시킬 수 있기 때ans에, 종래의 SiXGe1 -X에서 얻을 수 있는 최대 스트레인인 0.42 % 보다 더 큰 수평 방향의 인장 스트레인(εX, εY)을 얻을 수 있다. 그 결과, 본 발명에 따르면, 저머늄층 상에 이상적으로 에피택셜 성장된 실리콘층의 스트레인의 범위인 0 내지 4.2 % 보다 더 큰 0.1 내지 10 % 범위의 수평 방향의 인장 스트레인을 얻을 수 있다.
또한, 본 발명에 따라 반도체 기판(100a)을 가열하는 경우, 수직 응력(σZ) 을 감소시킬 수 있을 뿐만 아니라, 스트레인드 반도체층 형성 영역(101a)이 플라스틱과 같은 연성의 특성을 갖게 되어, 가압 성형 공정에서 반도체 기판(100a)이 파손되는 현상을 개선할 수 있는 이점이 있다. 또한, 반도체 기판(100a)을 특히 1100 ℃ 이상으로 가열하는 경우, 스트레인드 반도체층 형성 영역(101)과 응력 버퍼층(102) 사이에 비스코스 흐름(viscous flow)이 나타나므로, 수평 방향의 인장 스트레인(εX,εY)에 의해 초래될 수 있는 디스로케이션 결함을 억제할 수 있는 이점이 있다.
도 4는 본 발명에 따른 스트레인드 반도체층을 형성하기 위한 가압 성형 공정을 수행하는 반도체 기판의 제조 장치를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 반도체 기판의 제조 장치(300)는, 반도체 기판(100)에 수직 응력을 인가하기 위하여, 반도체 기판(100)의 하부를 지지하는 지지체(301)와 반도체 기판(100)의 상부에 수직 응력을 인가하기 위한 프레스 패드(press pad, 302)를 포함하는 가압 장치이다. 바람직하게는, 반도체 기판의 제조 장치(300)의 프레스 패드(302)는 가압 성형 공정에서 오염원으로 작용하지 않고, 적합한 내열성과 내구성을 가질 수 있는 실리카 또는 알루미나 등으로 이루어질 수 있다.
반도체 기판(100)의 온도를 제어함으로써 스트레인드 반도체층(101a)을 형성하기 위한 수직 응력(σZ)의 크기를 감소시키기 위하여, 가열로(furnace) 또는 급속열처리(rapid thermal annealing) 등의 가열 장치(400)를 이용하여 반도체 기판 (100)을 가열할 수 있다. 반도체 기판(100)을 분당 5 ℃ 내지 200 ℃의 속도로 가열함으로써 수직 응력(σZ)이 인가되는 공정 온도까지 가열한다. 바람직하게는, 분당 5 ℃ 내지 10 ℃의 속도로 반도체 기판(100)을 가열함으로써 디스로케이션과 같은 결함의 발생을 최소화할 수 있다. 또한, 바람직하게는, 반도체 기판(100)을 산소, 산소를 포함하는 혼합 가스, 질소 또는 질소를 포함하는 혼합 가스 중의 어느 하나 또는 이들의 혼합 가스 분위기에서 가열함으로써, 반도체 기판(100)을 가열하는 것과 동시에 보호층(104)을 형성할 수 있다. 특히, 산소 또는 산소를 포함하는 혼합 가스 분위기에서 열처리를 하는 경우, 스트레인드 반도체층 형성 영역(101)에 침투한 산소가 응력 버퍼층(102)에 도달하여 응집(segregation)됨으로써, 응력 버퍼층(102) 상의 반도체층 형성 영역(101)의 비스코스 흐름(viscous flow)을 더 향상시킬 수 있는 이점이 있다. 필요에 따라서, 상기 산소를 포함하는 혼합 가스 및 질소를 포함하는 혼합 가스에는 산소 및 질소 이외에 아르곤과 같은 불활성 가스가 혼합될 수 있다.
반도체 기판(100)이 소정의 온도로 가열되면, 수평 방향의 인장 스트레인을 유도하기 위하여 반도체 기판의 제조 장치(300)에 의하여 반도체 기판(100) 상에 수직 응력을 인가한다. 바람직하게는, 반도체 기판의 제조 장치(300)는 가열 장치(400)를 더 포함함으로써, 인시츄(in-situ)로 반도체 기판(100)이 가열된 상태에서 스트레인드 반도체층(101a)을 형성하기 위한 가압 성형 공정을 수행할 수 있다. 바람직하게는, 도면에 도시하지 않았지만, 가열 장치(400)는 지지체(301) 및/또는 프레스 패드(302)에 부설할 수 있다.
바람직하게는, 스트레인드 반도체층 형성 영역(101)에 수평 방향의 인장 스트레인(εX, εY)을 유도한 후에, 수평 방향의 인장 스트레인(εX, εY)이 유지되도록 반도체 기판(100)을 냉각하는 단계를 더 수행할 수 있다. 반도체 기판(100)을 냉각시키기 위하여 자연 냉각 방식을 이용하거나 물, 가스 및 액체 질소 등의 냉매를 이용할 수 있다. 바람직하게는, 반도체 기판의 제조 장치(300)에 냉매의 흐름을 제공할 수 있는 유로(304)와 같은 냉각 장치를 부설하여 반도체 기판을 냉각시킬 수 있다. 도면에는 도시하지 않았지만, 유로(304)는 프레스 패드(302) 내에도 더 형성될 수 있다.
또한, 반도체 기판(100)을 냉각하는 단계는 반도체 기판(100)에 수직 응력(σZ)을 인가한 상태에서 수행할 수 있다. 선택적으로는, 반도체 기판에 수직 응력(σZ)을 인가한 상태에서 반도체 기판(100)의 온도가 소정의 온도 예를 들면 700 ℃까지 냉각하고, 소정의 온도 예를 들면, 700 ℃ 이하부터는 인가된 수직 응력(σZ)을 갑자기 또는 서서히 해제하면서 냉각할 수 있다.
반도체 기판(100)을 냉각한 후에, 가압 성형 공정에 의해 반도체 기판(100a)의 표면 상에 존재하는 손상 또는 결함을 제거하는 공정을 더 수행할 수 있다. 반도체 기판(100)을 보호하기 위하여 상부에 보호층(104)을 형성한 경우에는 보호층(104)을 제거하여야 한다. 예를 들면, 보호층(104)이 산화막 또는 질화막인 경우에 각각 불산이나 인산을 이용한 습식 식각에 의하여 제거할 수 있다. 반도체 기 판(100a)의 표면에 존재하는 손상 또는 결함을 제거하기 위하여, 반도체 기판의 표면을 식각하거나 화학 기계적 연마(CMP) 공정을 수행할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명의 반도체 기판은, 버퍼층으로서 이종 재료층을 이용하지 않고서 가압 성형 공정에 의해 스트레인드 반도체층을 형성함으로써, 종래의 CMOS 제조 공정 기술과 부합하는 고속의 전력 소모가 적은 반도체 소자를 제조할 수 있는 반도체 기판을 제공한다.
또한, 본 발명의 반도체 기판의 제조 방법은, 버퍼층으로서 이종 재료층을 이용하지 않고서 가압 성형 공정에 의해 스트레인드 반도체층을 형성함으로써, 종래의 CMOS 제조 공정 기술과 부합하는 고속의 전력 소모가 적은 반도체 소자를 제조할 수 있는 반도체 기판의 제조 방법을 제공한다.
또한, 본 발명의 반도체 기판의 제조 장치는, 버퍼층으로서 이종 재료층을 이용하지 않고서 가압 성형 공정에 의해 스트레인드 반도체층을 형성함으로써, 종래의 CMOS 제조 공정 기술과 부합하는 고속의 전력 소모가 적은 반도체 소자를 제조할 수 있는 반도체 기판의 제조 장치를 제공한다.

Claims (28)

  1. 벌크 기판 영역;
    상기 벌크 기판 영역 상에 형성되어, 상기 벌크 기판 영역에 대한 수직 응력 전달을 차단시키는 응력 버퍼층; 및
    상기 응력 버퍼층 상에 직접 접촉하고, 가압 성형 공정에 의해 0.1 % 내지 10 % 의 수평 방향의 인장 스트레인(tensile strain)이 유도된 스트레인드 반도체층을 포함하는 반도체 기판.
  2. 제 1 항에 있어서,
    상기 스트레인드 반도체층의 두께는 20 Å 내지 3000 Å 인 것을 특징으로 하는 반도체 기판.
  3. 제 1 항에 있어서,
    상기 스트레인드 반도체층은 [100] 배향을 갖는 스트레인드 실리콘층인 것을 특징으로 하는 반도체 기판.
  4. 제 1 항에 있어서,
    상기 응력 버퍼층의 두께는 30 Å 내지 5000 Å 인 것을 특징으로 하는 반도체 기판.
  5. 제 1 항에 있어서,
    상기 응력 버퍼층은 상기 반도체 기판의 산화물(oxide), 질화물(nitride), 산소질화물(oxynitride) 또는 이들의 결합으로 이루어진 그룹으로 선택된 적어도 하나 이상의 층으로 이루어지는 것을 특징으로 하는 반도체 기판.
  6. 제 1 항에 있어서,
    상기 응력 버퍼층은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)인 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 응력 버퍼층 상에 직접 접촉하는 스트레인드 반도체층 형성 영역을 포함하는 반도체 기판을 제공하는 단계; 및
    상기 반도체 기판의 상부에 수직 응력을 인가하여, 상기 스트레인드 반도체층 형성 영역에 수평 방향의 인장 스트레인을 유도하는 단계를 포함하는 반도체 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 수직 응력의 크기는 소정의 수평 방향의 인장 스트레인을 유도하도록 다음의 식 (1) 및 (2)에 따라 결정되는 것을 특징으로 하는 반도체 기판의 제조 방법.
    식 (1) εZ = -εX/ν= -εY /ν 이고,
    식 (2) σZ = - EεZ (여기서, εX,εY 는 수평 방향의 인장 스트레인이고, εZ 는 수직 방향의 인장 변형률이며, σZ 는 수직 응력이며, ν 및 E 는 각각 상기 반도체 기판의 푸아송비(poisson ratio) 및 영의 모듈러스(Young' Modulus)임)
  9. 제 7 항에 있어서,
    상기 수직 응력은 10 MPa 내지 20 GPa 인 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제 7 항에 있어서,
    상기 수평 방향의 인장 스트레인을 유도하는 단계 이전에, 상기 반도체 기판을 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판은 700 ℃ 내지 1400 ℃ 로 가열되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제 10 항에 있어서,
    상기 반도체 기판은 1100 ℃ 내지 1400 ℃ 로 가열되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 제 10 항에 있어서,
    상기 수직 응력은 10 MPa 내지 1000 MPa 인 것을 특징으로 하는 반도체 기판의 제조 방법.
  14. 제 10 항에 있어서,
    상기 반도체 기판의 온도는 분당 5 ℃ 내지 200 ℃의 속도 또는 초당 30 ℃ 내지 300 ℃ 로 증가되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  15. 제 10 항에 있어서,
    상기 반도체 기판의 온도는 분당 5 ℃ 내지 10 ℃의 속도로 증가되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  16. 제 10 항에 있어서,
    상기 반도체 기판을 산소, 산소를 포함하는 혼합 가스, 질소 또는 질소를 포함하는 혼합 가스 중의 어느 하나 또는 이들의 혼합 가스 분위기에서 가열하여, 상기 스트레인드 반도체층 형성 영역 상에 보호층을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제 7 항에 있어서,
    상기 수평 방향의 인장 스트레인을 유도하는 단계 이후에, 상기 수평 방향의 인장 스트레인이 유지되도록 상기 반도체 기판을 냉각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  18. 제 17 항에 있어서,
    상기 반도체 기판을 냉각하는 단계는 자연 냉각 또는 냉매를 이용하여 수행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  19. 제 17 항에 있어서,
    상기 반도체 기판을 냉각하는 단계는 상기 반도체 기판에 상기 수직 응력이 인가된 상태에서 수행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  20. 제 17 항에 있어서,
    상기 반도체 기판을 냉각하는 단계는 상기 반도체 기판에 상기 수직 응력이 인가된 상태에서 상기 반도체 기판을 소정의 온도까지 냉각시키고, 상기 소정의 온도 이하에서는 상기 수직 응력을 해제하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  21. 제 20 항에 있어서,
    상기 소정의 온도는 600 ℃ 내지 800 ℃ 인 것을 특징으로 하는 반도체 기판의 제조 방법.
  22. 제 7 항에 있어서,
    상기 수평 방향의 인장 스트레인을 유도하는 단계 이후에, 상기 반도체 기판의 표면에 존재하는 손상을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  23. 제 22 항에 있어서,
    상기 반도체 기판의 표면에 존재하는 손상을 제거하는 단계는, 상기 반도체 기판의 표면을 식각 또는 화학 기계적 연마(CMP)에 의하여 수행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  24. 제 16 항에 있어서,
    상기 수평 방향의 인장 스트레인을 유도하는 단계 이후에, 상기 보호층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  25. 반도체 기판의 하부를 지지하는 지지체;
    상기 반도체 기판의 상부 표면에 수직응력을 인가하기 위한 프레스 패드(press pad)를 포함하는 반도체 기판의 제조 장치.
  26. 제 25 항에 있어서,
    상기 프레스 패드는 실리카 또는 알루미나로 이루어지는 것을 특징으로 하는 반도체 기판의 제조 장치.
  27. 제 25 항에 있어서,
    상기 반도체 기판을 가열하기 위한 가열 장치를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 장치.
  28. 제 25 항에 있어서,
    상기 반도체 기판을 냉각하기 위한 냉각 장치를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 장치.
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01189909A (ja) * 1988-01-26 1989-07-31 Nippon Telegr & Teleph Corp <Ntt> 複合半導体基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01189909A (ja) * 1988-01-26 1989-07-31 Nippon Telegr & Teleph Corp <Ntt> 複合半導体基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053703A (ko) * 2013-11-08 2015-05-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다수의 반도체 디바이스층을 갖는 반도체 구조체를 위한 시스템 및 방법
KR101658706B1 (ko) 2013-11-08 2016-09-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다수의 반도체 디바이스층을 갖는 반도체 구조체 및 그 제조 방법
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