KR101096980B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 폴리머(Polymer) 기판상에 절연막을 형성하는 단계, 상기 절연막 상에 게르마늄층을 성장시키는 단계, 상기 게르마늄층 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 포함한 전체 표면상에 금속층을 증착하는 단계, 상기 금속층을 어닐링하여 상기 금속층과 상기 게르마늄층이 혼합된 혼합층을 형성하는 단계 및 상기 금속층을 식각하여 콘택을 형성하는 단계를 포함한다. 이를 통해, 폴리머 기판의 우수한 절연 특성으로 인해 누설 전류를 방지할 수 있고, 게르마늄 채널을 이용함으로써 저전력 특징인 동작 속도 향상을 달성할 수 있다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 소자가 고집적화됨에 따라 벌크 실리콘(Bulk silicon)을 몸체(Body)로 하는 전계 효과 트랜지스터(Field effect transistor, FET)의 크기가 작아지면서, 단 채널 효과(Short channel effect) 및 누설 전류의 증가(Increase of a leakage current)와 같은 문제들이 발생한다.
이러한 문제들을 극복하기 위해, SOI(Silicon on insulator) 구조의 기판에 트랜지스터를 구현하는 반도체 소자의 제조 방법이 제안되었다. 하지만, SOI 구조의 기판에 트랜지스터를 구현하는 경우 부유 몸체 효과(Floating body effect)가 발생한다. SOI 구조의 기판은 절연막이 반도체 기판과 실리콘층 사이에 존재하는 것이므로, SOI 구조의 기판 자체가 캐패시터의 구조를 가진다. 따라서, 트랜지스터의 몸체를 통해 반복적으로 전하가 이동하는 경우 바이어스와 캐리어 발생과 재결합 과정을 통해 전술한 캐패시터에 전하가 축적되고, 결과적으로 반도체 소자의 동 작에 악영향을 미친다. 이는 캐패시터에 축적된 전하로 인하여 트랜지스터의 문턱 전압이 변화하게 되고, 캐패시터가 전하를 축적하고 방출하는 과정을 반복함으로써 열에너지가 발생하기 때문이다. 이러한 전계 집중에 따른 누설 전류의 현상이 지속적으로 발생하고 있다.
전술한 반도체 소자의 제조 방법에서, 반도체 소자 중 MOSFET은 짧아지는 유효 채널에 의해 생기는 DIBL(Drain-Induced Barrier Lowering) 등의 누설 전류와 바디 효과(Body Effect)를 감소시키기 위해 트랜치 기술을 이용하여 리세스 게이트로 발전해 왔다. 그러나, 유효 채널이 더 짧아짐에 따라 트랜치를 이용한 리세스 기술도 한계에 다다르고 있는 실정이다. 특히, 기존의 SI 기판의 경우 채널이 짧아짐에 따른 누설 전류가 증가하고 저전력으로 구동하기가 어려워지고 있으며 SI 기판의 제조 원가가 비싼 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 폴리머(Polymer) 기판의 상부 및 하부에 절연막을 형성한 후, 상부 절연막 상에 게르마늄층을 형성함으로써, 게르마늄층을 채널로 이용한 반도체 소자의 저전력 특성 및 동작 속도를 향상시키고 폴리머 기판의 절연 특성을 이용하여 누설 전류(Leakage Current)를 방지하며 반도체 소자의 제조 단가를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 폴리머(Polymer) 기판상에 절연막을 형성하는 단계, 상기 절연막 상에 게르마늄층을 성장시키는 단계 및 상기 게르마늄층을 채널로 이용하여 반도체 소자 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게르마늄층은 200 ~ 600℃ 온도에서 1~100nm 두께만큼 성장시키는 것을 특징으로 한다.
바람직하게는, 상기 게르마늄층은 도핑 소스가 될 인(P), 붕소(B), 비소(As), 플루오르화붕소(BF3) 등의 가스와 함께 GeH4, Ge2H6, Ge3H8 등의 가스를 혼합하여 CVD(Chemical Vapor Deposition) 및 LPCVD(Low Power Chemical Vapor Deposition) 등을 이용하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 게르마늄층은 도핑 소스가 될 인(P), 붕소(B), 비 소(As), 플루오르화붕소(BF3) 등의 가스를 이온 주입하여 100 ~ 600℃ 온도에서 열처리 공정을 실시하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자 패턴을 형성하는 단계는 상기 게르마늄층 상에 게이트 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계는 상기 게르마늄층 상에 산화막, 게이트 전극 및 하드마스크층을 증착하는 단계, 게이트 패턴 마스크를 이용한 상기 하드마스크층, 상기 게이트 전극 및 상기 산화막을 식각하는 것을 포함한다.
바람직하게는, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 패턴을 형성한 후, 상기 게이트 패턴을 포함한 전체 표면상에 금속층을 증착하는 단계, 상기 금속층을 어닐링하여 상기 금속층과 상기 게르마늄층이 혼합된 혼합층을 형성하는 단계 및 상기 금속층을 식각하여 콘택을 형성하는 단계를 포함한다.
바람직하게는, 상기 산화막은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 코발트(Co) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 금속층은 코발트(Co), 니켈(Ni), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 금속층을 식각하여 상기 콘택을 형성하는 단계는 화학적기계적 평탄화(CMP) 또는 에치백(Etchback) 공정을 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 폴리머 기판과 상기 절연막 사이에 접착층을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 폴리머 기판의 하부에 또 다른 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
본 발명은 반도체 기판을 구성하는 폴리머(Polymer) 기판의 상부 및 하부에 절연막을 형성한 후, 상부 절연막 상에 게르마늄층을 형성함으로써, 게르마늄층을 채널로 이용한 반도체 소자의 저전력 특성 및 동작 속도를 향상시키고 폴리머 기판의 절연 특성을 이용하여 누설 전류(Leakage Current)를 방지하며 반도체 소자의 제조 단가를 줄일 수 있는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 폴리머(Polymer) 기판(100)상에 접착층(110) 및 절연막(120)을 증착한다. 여기서, 폴리머 기판(100)은 500℃ 이상의 온도에서도 물 성이 변화하지 않고 탁월한 안정성을 가지며 20℃ 온도에서 높은 전기 절연성을 유지하는 특성을 갖는다. 이러한 전기 절연성 특성은 기판 사이의 누설 전류(Leakage Current) 발생을 억제할 수 있다. 이때, 접착층(110)은 폴리머 기판(100)과 절연막(120) 사이의 접착성을 향상시켜주기 위해 사용된다. 또한, 절연막(120)은 누설 전류를 방지하기 위해 형성하되, 폴리머 기판(100)의 하부에도 절연막(125)을 형성하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 절연막(120) 상에 게르마늄(Ge, 130)층을 형성한다. 이때, 게르마늄층(130)뿐만 아니라, 실리콘층 및 탄소나노튜브층도 증착 가능하다. 여기서, 게르마늄(130)층은 채널(Channel)로 사용하기 위함이며, 기존의 실리콘(1.1eV) 대비 게르마늄(0.4eV) 층의 밴드 갭(Band gap)이 낮기 때문에 이를 채널로 사용하면 낮은 동작 전압에서도 동작이 가능하며 동작 속도도 향상된다. 이러한 게르마늄(130)층은 200 ~ 600℃ 온도에서 1 ~ 100nm 두께만큼 성장하는 것이 바람직하다. 이때, 도핑 소스가 될 인(P), 붕소(B), 비소(As), 플루오르화붕소(BF3) 등의 가스와 함께 GeH4, Ge2H6, Ge3H8 등의 가스를 혼합하여 CVD(Chemical Vapor Deposition) 및 LPCVD(Low Power Chemical Vapor Deposition) 등을 이용하여 성장시킨다. 또는, 인트린징(Intrinsic) 방법으로 게르마늄(Ge)층을 성장시킨 후 도핑 소스가 될 인(P), 붕소(B), 비소(As), 플루오르화붕소(BF3) 등의 가스를 이온 주입하여 100 ~ 600℃ 온도에서 열처리 공정을 통하여 채널로 이용할 수 있다.
도 1e를 참조하면, 게르마늄(130)층 상에 유전율이 높은 산화막(140), 게이 트 전극(150) 및 하드마스크층(160)을 순차적으로 적층한 후, 감광막을 형성한다. 이때, 유전율이 높은 산화 막(140)은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 코발트(Co) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하되, ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition) 및 퍼니스(Furnace) 등을 이용하여 증착하는 것이 바람직하다. 여기서, 유전율이 높은 산화막(140)은 종래의 게이트 산화막과 같은 역할을 하지만 게이트 산화막보다 유전율이 크기 때문에 두께에 따른 유전율을 제어할 수 있는 장점이 있다.
게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 하드마스크층(160), 게이트 전극(150) 및 산화막(140)을 식각하여 게이트 패턴(170)을 형성한다.
다음에는, 게이트 패턴(170)을 포함한 전면에 절연막을 증착한 후, 에치백 (Etchback) 공정으로 절연막을 식각하여 게이트 패턴(170)의 측벽에 스페이서(180)를 형성한다.
도 1f를 참조하면, 게이트 패턴(170)을 포함한 전면에 금속층(190)을 증착한다. 이때, 금속층(190)은 코발트(Co), 니켈(Ni), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하되, PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 증착하는 것이 바람직하다.
도 1g를 참조하면, 금속층(190)에 어닐링(Annealing) 공정을 실시하면 금속층(190)과 게르마늄(130)층이 서로 반응하여 혼합층(200)이 형성된다. 예를 들어, 금속층(190)의 종류 중 하나인 니켈(Ni)층과 하부의 게르마늄(130)이 서로 반응하 는 물질의 특성으로 인한 니켈 게르마늄층이 형성된다. 이때, 혼합층(200)은 기존의 실리콘(Si) 층과 금속층이 결합된 실리사이드층 보다 저항이 낮은 특성을 가지므로 후속 공정으로 형성될 콘택(210)의 저항 및 속도를 개선할 수 있다.
도 1h를 참조하면, 금속층(190)을 화학적기계적 평탄화(Chemical Mechanical Polishing) 공정 또는 에치백(Etchback) 공정을 이용하여 식각함으로써 게이트 패턴(170) 사이에 콘택(210)을 형성한다.
전술한 바와 같이, 본 발명은 반도체 기판을 구성하는 폴리머(Polymer) 기판의 상부 및 하부에 절연막을 형성한 후, 상부 절연막 상에 게르마늄층을 형성함으로써, 게르마늄층의 채널을 이용한 반도체 소자의 저전력 특성 및 동작 속도를 향상시키고 폴리머 기판의 절연 특성을 이용하여 누설 전류(Leakage Current)를 방지하며 반도체 소자의 제조 단가를 줄일 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (13)

  1. 폴리머(Polymer) 기판상에 절연막을 형성하는 단계;
    상기 절연막 상에 게르마늄층을 성장시키는 단계;
    상기 게르마늄층 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함한 전체 표면상에 금속층을 형성하는 단계;
    상기 금속층을 어닐링하여 상기 금속층과 상기 게르마늄층이 혼합된 혼합층을 형성하는 단계; 및
    상기 금속층을 식각하여 콘택을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게르마늄층은 200 ~ 600℃ 온도에서 1~100nm 두께만큼 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 게르마늄층은 도핑 소스가 될 인(P), 붕소(B), 비소(As) 또는 플루오르화붕소(BF3) 가스와 함께 GeH4, Ge2H6 또는 Ge3H8 가스를 혼합하여 CVD(Chemical Vapor Deposition) 또는 LPCVD(Low Power Chemical Vapor Deposition)를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 게르마늄층은 도핑 소스가 될 인(P), 붕소(B), 비소(As) 또는 플루오르화붕소(BF3) 가스를 이온 주입하여 100 ~ 600℃ 온도에서 열처리 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 게르마늄층 상에 산화막, 게이트 전극 및 하드마스크층을 증착하는 단계;
    게이트 패턴 마스크를 이용한 상기 하드마스크층, 상기 게이트 전극 및 상기 산화막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 산화막은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 코발트(Co) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 금속층은 코발트(Co), 니켈(Ni), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 금속층을 식각하여 상기 콘택을 형성하는 단계는 화학적기계적 평탄화(CMP) 또는 에치백(Etchback) 공정을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 폴리머 기판과 상기 절연막 사이에 접착층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 폴리머 기판의 하부에 또 다른 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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