KR20140008225A - 파워 ｍｏｓ 트랜지스터에 대한 장치 및 방법 - Google Patents

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KR20140008225A
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drain
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천-와이 응
쉐-리앙 초우
포-치 수
뤠이-신 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

MOS 트랜지스터는 기판, 기판 위에 형성된 제1 영역, 제1 영역으로부터 성장된 제2 영역, 제2 영역에 형성된 제3 영역, 제3 영역에 형성된 제1 드레인/소스 영역, 제1 트렌치에 형성된 제1 게이트 전극, 제2 영역에 그리고 제1 트렌치의 제1 드레인/소스 영역과 반대 측에 형성된 제2 드레인/소스 영역, 및 제2 드레인/소스 영역과 제2 영역 사이에 연결된 제2 트렌치를 포함하고, 제2 트렌치는 제1 트렌치와 동일한 깊이로 이루어진다.

Description

파워 ＭＯＳ 트랜지스터에 대한 장치 및 방법{APPARATUS AND METHOD FOR POWER MOS TRANSISTOR}
본 발명은 반도체 분야에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 개선으로 인해 급격한 성장을 겪어 왔다. 대부분은 집적 밀도의 이 개선은 반도체 프로세스 노드를 축소시킨 것(예를 들어, 20 nm 이하 노드를 향해 프로세스 노드를 축소시킴)으로부터 비롯되었다. 반도체 디바이스가 스케일링 다운(scale down)됨에 따라, 한 세대에서 다음 세대로 전자 컴포넌트의 성능을 유지하기 위해 새로운 기술이 필요하다. 예를 들어, 파워 애플리케이션(power applications)의 경우 트랜지스터의 낮은 온 저항(on resistance) 및 낮은 게이트-드레인 커패시턴스가 바람직할 수 있다.
반도체 기술이 발달함에 따라, 오늘날의 집적 회로에 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)가 널리 사용되어 왔다. MOSFET은 전압 제어된 디바이스(voltage controlled device)이다. 제어 전압이 MOSFET의 게이트에 인가되고 제어 전압이 MOSFET의 문턱값보다 더 클 경우, 전도 채널이 MOSFET의 드레인과 소스 사이에 구축된다. 그 결과, MOSFET의 드레인과 소스 사이에 전류가 흐른다. 반면에, 제어 전압이 MOSFET의 문턱값보다 더 작을 경우에는, 그에 따라 MOSFET은 턴오프된다.
MOSFET은 2개의 주요 범주를 포함할 수 있다. 하나는 n 채널 MOSFET이고, 다른 하나는 p 채널 MOSFET이다. 구조 차이에 따라, MOSFET은 2개의 하위범주, 즉 트렌치 파워(trench power) MOSFET 및 수평형(lateral) 파워 MOSFET로 더 나뉘어질 수 있다. n 채널 트렌치 파워 MOSFET에서는, p 바디(p-body) 영역이 채용되며, p 바디 영역 위에 형성된 소스 영역과 p 바디 영역 아래에 형성된 드레인 영역 사이에 연결된 채널을 형성한다. 또한, 트렌치 파워 MOSFET에서는 드레인 및 소스가 웨이퍼의 대향 측에 배치된다. 트렌치 파워 MOSFET의 드레인과 소스 사이에 형성된 게이트 전극을 포함하는 트렌치 구조가 존재할 수 있다.
트렌치 파워 MOSFET은 일반적으로 수직형(vertical) 파워 MOSFET으로 알려져 있다. 수직형 파워 MOSFET은 그의 낮은 게이트 구동 전력, 빠른 스위칭 속도 및 더 낮은 온 저항으로 인해 높은 전압 및 전류 애플리케이션에 널리 사용되었다.
본 발명은 파워 MOS 트랜지스터에 대한 장치 및 방법을 제공하고자 한다.
MOS 트랜지스터는 기판, 기판 위에 형성된 제1 영역, 제1 영역으로부터 성장된 제2 영역, 제2 영역에 형성된 제3 영역, 제3 영역에 형성된 제1 드레인/소스 영역, 제1 트렌치에 형성된 제1 게이트 전극, 제2 영역에 그리고 제1 트렌치의 제1 드레인/소스 영역과 반대 측에 형성된 제2 드레인/소스 영역, 및 제2 드레인/소스 영역과 제2 영역 사이에 연결된 제2 트렌치를 포함하고, 제2 트렌치는 제1 트렌치와 동일한 깊이로 이루어진다.
본 발명에 따라 파워 MOS 트랜지스터에 대한 장치 및 방법을 제공할 수 있다.
본 개시 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1은 실시예에 따른 준수직형(quasi-vertical) 트렌치 MOS 트랜지스터의 단순화된 단면도를 예시한다.
도 2는 실시예에 따라 N 타입 에피텍셜 층 및 NBL 층이 기판 위에 형성된 후의 반도체 디바이스의 단면도를 예시한다.
도 3은 실시예에 따라 유전체 층 및 하드 마스크 층이 기판 위에 형성된 후의, 도 2에 도시된 반도체 디바이스의 단면도를 예시한다.
도 4는 실시예에 따라 적합한 에칭 공정이 유전체 층 및 하드 마스크 층에 적용된 후의, 도 3에 도시된 반도체 디바이스의 단면도를 예시한다.
도 5는 실시에에 따라 에칭 공정이 N 타입 에피텍셜 층에 적용된 후의, 도 4에 도시된 반도체 디바이스의 단면도를 예시한다.
도 6은 실시예에 따라 산화물 증착 공정이 제1 트렌치 및 제2 트렌치에 적용된 후의, 도 5에 도시된 반도체 디바이스의 단면도를 예시한다.
도 7은 실시예에 따라 에칭 공정이 산화물 층에 적용된 후의, 도 6에 도시된 반도체 디바이스의 단면도를 예시한다.
도 8은 실시예에 따라 하드 마스크 제거 공정이 반도체 디바이스의 상부 표면에 적용된 후의, 도 7에 도시된 반도체 디바이스의 단면도를 예시한다.
도 9는 실시예에 따라 게이트 유전체 층이 트렌치에 형성된 후의, 도 8에 도시된 반도체 디바이스의 단면도를 예시한다.
도 10은 실시예에 따라 게이트 전극 층이 트렌치에 형성된 후의, 도 9에 도시된 반도체 디바이스의 단면도를 예시한다.
도 11은 실시예에 따라 다양한 이온 주입 공정이 반도체 디바이스의 상부 표면에 적용된 후의, 도 10에 도시된 반도체 디바이스의 단면도를 예시한다.
다양한 도면에서 대응하는 번호 및 부호는 달리 나타내지 않는 한 일반적으로 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며 반드시 축척대로 도시된 것은 아니다.
본 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 특정 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 특정 실시예는 단지 본 개시의 실시예를 형성하고 사용하기 위한 구체적 방식을 예시하고자 한 것이며, 본 개시의 범위를 한정하지 않는다.
본 개시는 특정 상황에서의 실시예, 즉 준수직형(quasi-vertical) 파워(power) 금속 산화물 반도체(MOS; metal oxide semiconductor) 트랜지스터 디바이스에 관련하여 기재될 것이다. 그러나, 본 개시의 실시예는 또한 다양한 반도체 디바이스에도 적용될 수 있다. 이하, 첨부 도면을 참조하여 다양한 실시예가 상세하게 설명될 것이다.
도 1은 실시예에 따른 준수직형 트렌치 MOS 트랜지스터의 단순화된 단면도를 예시한다. 준수직형 트렌치 MOS 트랜지스터(100)는 제1 전도성 타입을 갖는 기판(102)을 포함한다. 실시예에 따르면, 제1 전도성 타입은 P 타입이다. 준수직형 트렌치 MOS 트랜지스터(100)는 기판(102) 위에 형성된 N 타입 매립 층(NBL; N-type buried layer)(104) 및 NBL 층(104) 위에 형성된 N 타입 에피텍셜 층(106)을 더 포함한다. 준수직형 트렌치 MOS 트랜지스터(100)는 산화물 영역(110) 및 게이트 영역(112)을 포함하는 제1 트렌치를 더 포함한다. 도 1에 도시된 바와 같이, 게이트 영역(112)은 산화물 영역(110) 위에 형성된다. 준수직형 트렌치 MOS 트랜지스터(100)는 N 타입 에피텍셜 층(106)에 형성된 P 타입 바디(PB; P-type body) 영역(108), P+ 영역(126), 제1 N+ 영역(122) 및 제2 N+ 영역(124)을 더 포함할 수 있다.
도 1에 도시된 바와 같이, P+ 영역(126) 및 제1 N+ 영역(122)은 PB 영역(108)에 형성된다. 제2 N+ 영역(124)은 N 타입 에피텍셜 층(106)에 형성된다. 실시예에 따라, 제1 N+ 영역(122)은 준수직형 트렌치 MOS 트랜지스터(100)의 소스 영역이다. 제2 N+ 영역(124)은 준수직형 트렌치 MOS 트랜지스터(100)의 드레인 영역이다. PB 영역(108)은 준수직형 트렌치 MOS 트랜지스터(100)의 소스와 드레인 사이에 연결된 채널이다. 도 1에 도시된 바와 같이, 제1 N+ 영역(122)과 제2 N+ 영역(124)은 게이트 영역(112)의 대향 측에 형성된다. 제2 N+ 영역(124)은 드레인 영역으로서 기능하며, 이는 N 타입 에피텍셜 층(106) 및 NBL 층(104)을 통해 채널 영역(PB 영역(108))에 연결된다.
준수직형 트렌치 MOS 트랜지스터(100)는 제1 트렌치와 동일한 깊이를 갖는 제2 트렌치를 포함한다. 구체적으로, 제2 트렌치는 딥(deep) 트렌치(114) 및 딥 트렌치(114)의 측벽을 따라 형성된 축적(accumulation) 층(도시되지 않음)을 포함한다. 도 1에 도시된 바와 같이, 제2 트렌치는 제2 N+ 영역(124)에 인접하게 형성된다. 실시예에 따르면, 딥 트렌치(114)는 게이트 영역(112)에 전기적으로 연결될 수 있다. 게이트 제어 전압이 게이트 영역(112) 뿐만 아니라 딥 트렌치(114)에도 인가될 때, 게이트 제어 전압은 다수 캐리어를 유인하여 딥 트렌치(114)의 측벽을 따라 축적 층(도시되지 않음)을 생성할 수 있다. 축적 층은 더 많은 다수 캐리어로 이루어질 수 있다. 그 결과, NBL 층(104)과 제2 N+ 영역(124) 사이에 낮은 저항 드레인 전류 전도성 경로가 구축된다.
도 1에 도시된 바와 같이, N 타입 에피텍셜 층(106)이 NBL 층(104)으로부터 제2 N+ 영역(124)으로 드레인 전류를 수송할 수 있지만, N 타입 에피텍셜 층(106)의 저항은 딥 트렌치(114)의 측벽을 따라 형성된 축적 층보다는 더 높다. 제2 N+ 영역(124)과 NBL 층(104) 사이에 연결되는 축적 층을 채용함으로써, 전류 수송이 개선된다. 또한, NBL 층(104)을 제2 N+ 영역(124)과 연결함으로써, 드레인 전류가 NBL 층(104)으로부터 픽업될 수 있다. 그 결과, 준수직형 트렌치 MOS 트랜지스터(100)의 드레인은 소스와 동일 측에 배치될 수 있다.
준수직형 MOS 트랜지스터(100)의 하나의 이로운 특징은 도 1에 도시된 준수직형 구조가 수평형 제조 공정으로 쉽게 통합될 수 있다는 것이다. 준수직형 MOS 트랜지스터(100)의 다른 이로운 특징은 제2 트렌치의 측벽을 따라 형성된 축적 층이 드레인 전류에 대하여 낮은 온 저항 채널을 제공하는 것을 돕는다는 것이다. 그 결과, 준수직형 구조가 채용되지만 MOS 트랜지스터(100)의 온 저항은 개선된다.
도 2 내지 도 11은 실시예에 따라 도 1에 도시된 준수직형 트렌치 MOS 트랜지스터(100)를 제조하는 중간 단계들을 예시한다. 도 2는 실시예에 따라 N 타입 에피텍셜 층 및 NBL 층이 기판 위에 형성된 후의 반도체 디바이스의 단면도를 예시한다. 도 2에 도시된 바와 같이, NBL 층(104)이 P 타입 기판(102) 위에 형성된다. N 타입 에피텍셜 층(106)이 NBL 층(104) 위에 형성된다. 도 2는 기판(102)의 전도성이 P 타입인 것을 예시하고 있지만 이는 단지 예일 뿐임을 유의하여야 한다. 기판(102)은 N 타입일 수 있다. 당해 기술 분야에서의 숙련자라면, 다른 층의 전도성 타입은 기판(102)의 전도성 타입 변경에 대응하여 바뀔 수 있다는 것을 알 것이다.
기판(102)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드 등으로 형성될 수 있다. 대안으로서, 기판(102)은 SOI(silicon-on-insulator) 기판일 수 있다. SOI 기판은 실리콘 기판에 형성되는 절연체 층(예를 들어, 매립 산화물 등) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 등)의 층을 포함할 수 있다. 사용될 수 있는 기타 기판은 다층 기판, 구배 기판(gradient substrate), 하이브리드 배향 기판 등을 포함한다.
NBL 층(104)은 기판(102) 안으로 인 등과 같은 N 타입 도핑 재료를 주입함으로써 형성될 수 있다. 대안으로서, NBL 층(104)은 확산 공정에 의해 형성될 수 있다. 실시예에 따르면, NBL 층(104)은 약 1019 /cm3 내지 약 1020 /cm3 범위의 도핑 밀도로 이루어진다.
N 타입 에피텍셜 층(106)은 NBL 층(104)으로부터 성장된다. N 타입 에피텍셜 층(106)의 에피텍셜 성장은 화학적 기상 증착(CVD; chemical vapor deposition), UHV-CVD(ultra-high vacuum chemical vapor deposition) 등과 같은 임의의 적합한 반도체 제조 공정을 사용함으로써 구현될 수 있다. 실시예에 따르면, N 타입 에피텍셜 층(106)은 약 1015 /cm3 내지 약 1018 /cm3 범위의 도핑 밀도로 이루어진다.
도 3은 실시예에 따라 유전체 층 및 하드 마스크 층이 기판 위에 형성된 후의, 도 2에 도시된 반도체 디바이스의 단면도를 예시한다. 유전체 층(302)은 산화물 층을 포함할 수 있다. 유전체 층(302)은 산화물 층을 포함할 수 있다. 유전체 층(302)은 산화물, H2O, NO, 또는 이들의 조합을 포함하는 주변 환경에서의 습식 또는 건식 열 산화와 같은 임의의 산화 공정에 의해 또는 전구체로서 TEOS(tetra-ethyl-ortho-silicate) 및 산소를 사용한 CVD 기술에 의해 형성될 수 있다.
실시예에 따라 하드 마스크 층(302)이 유전체 층(302) 상에 증착된다. 하드 마스크층(304)은 실리콘 질화물로 형성될 수 있다. 하드 마스크 층(304)은 CVD 등과 같은 적합한 제조 기술을 통해 유전체 층(302)의 상면에 증착된다.
도 4는 실시예에 따라 적합한 에칭 공정이 유전체 층 및 하드 마스크 층에 적용된 후의, 도 3에 도시된 반도체 디바이스의 단면도를 예시한다. 하드 마스크 층(304) 및 유전체 층(302)은 준수직형 파워 MOSFET(100)(도 1에 도시됨)의 제1 트렌치 및 제2 트렌치의 위치를 고려하여 패터닝된다. 그 후에, 반응성 이온 에칭(RIE; reactive ion etch)이나 기타 건식 에칭, 이방성 습식 에칭, 또는 임의의 기타 적합한 이방성 에칭이나 패터닝 공정과 같은 에칭 공정이 도 4에 도시된 개구(402 및 404)를 형성하도록 수행된다. 실시예에 따라 개구(404)의 폭이 개구(402)의 폭보다 더 큰 것을 유의하여야 한다.
도 5는 실시예에 따라 에칭 공정이 N 타입 에피텍셜 층에 적용된 후의, 도 4에 도시된 반도체 디바이스의 단면도를 예시한다. 트렌치(502) 및 트렌치(504)를 형성하도록 RIE, 건식 에칭, 습식 에칭, 또는 임의의 기타 적합한 이방성 에칭 기술과 같은 에칭 공정이 N 타입 에피텍셜 층(106)에 적용된다. 도 5에 도시된 바와 같이, 제1 트렌치(502) 및 제2 트렌치(504)는 둘 다 동일한 제조 단계에서 형성된다. 제1 트렌치(502) 및 제2 트렌치(504)의 이러한 단일 단계 형성은 MOS 트랜지스터(100)의 제조 비용을 감소시키는 것을 돕는다.
도 5에 도시된 바와 같이, 에칭 공정은 N 타입 에피텍셜 층(106)을 관통하여 에칭하고 NBL 층(104)을 부분적으로 에칭할 수 있다. 또한, 도 5는 제1 트렌치(502)의 깊이가 제2 트렌치(504)의 깊이와 대략 동일함을 예시하고 있다. 도 5에 도시된 바와 같이, 제2 트렌치(504)의 폭은 제1 트렌치(502)의 폭보다 더 큼을 유의하여야 한다. 제2 트렌치(504)의 상대적으로 더 큰 개구는 후속 산화물 증착 공정 동안 개구를 유지하는 것을 돕는다. 산화물 증착 공정은 도 6에 관련하여 아래에 상세하게 기재될 것이다.
도 6은 실시예에 따라 유전체 증착 공정이 제1 트렌치 및 제2 트렌치에 적용된 후의, 도 5에 도시된 반도체 디바이스의 단면도를 예시한다. 도 6에 도시된 바와 같이, 유전체 층(602)은 제1 트렌치(502)(도 5에 도시됨)를 채우지만, 제2 트렌치(504)는 부분적으로 채운다. 유전체 증착 공정 후에 제2 트렌치(504)에 개구(604)가 존재할 수 있다. 도 5에 관련하여 상기 기재된 바와 같이, 제2 개구(504)의 폭은 제1 개구(502)의 폭보다 더 크다. 그 결과, 유전체 증착 공정을 제어함으로써, 유전체 층(602)은 제2 트렌치(504)를 부분적으로 채울 수 있다.
실시예에 따르면, 유전체 층(602)은 산화물로 형성될 수 있다. 설명 전반에 걸쳐, 유전체 층(602)은 대안으로서 산화물 층(602)으로 지칭될 수 있다. 산화물 층(602)은 적합한 열 처리 기술, 습식 처리 기술 또는 PVD, CVD, ALD 등과 같은 증착 기술을 사용함으로써 형성될 수 있다. 도 6에 도시된 산화물 층(602)은 단지 예일 뿐임을 유의하여야 한다. 질화물, 산질화물, 하이 k 재료, 이들의 조합, 이들의 다층과 같은 다른 유전체 재료가 대안으로서 사용될 수 있다.
도 7은 실시예에 따라 에칭 공정이 산화물 층에 적용된 후의, 도 6에 도시된 반도체 디바이스의 단면도를 예시한다. 도 7에 도시된 산화물 층(110)을 형성하기 위해 제1 트렌치에서의 산화물 층의 상부 부분을 제거하도록 RIE, 이방성 습식 에칭, 또는 임의의 기타 적합한 이방성 에칭 공정과 같은 에칭 공정이 수행된다.
또한, 에칭 공정은 제2 트렌치에서의 산화물 층이 완전히 제거되도록 제어된다. 다르게 말하자면, 제2 트렌치에는 산화물이 없다. 실시예에 따르면, 도 7에 도시된 산화물 층(110)은 두께 H1로 이루어진다. H1은 약 0.5 um 내지 약 5 um 범위이다. 설명 전반에 걸쳐 인용된 치수는 단지 예일 뿐이며 다른 값으로 변경될 수 있다는 것을 유의하여야 한다. 도 7에 도시된 산화물 층(110)은 표면 전기장을 감소시키도록 돕는 전계판으로서 기능할 수 있음을 또한 유의하여야 한다. 더욱이,산화물 층(110)을 따라 감소된 표면 전기장은 MOS 트랜지스터(100)의 전압 정격을 개선할 수 있다.
도 8은 실시예에 따라 하드 마스크 제거 공정이 반도체 디바이스의 상부 표면에 적용된 후의, 도 7에 도시된 반도체 디바이스의 단면도를 예시한다. 도 8에 도시된 바와 같이, 도 7에 도시된 하드 마스크 층 및 산화물 층은 습식 에칭 공정과 같은 적합한 하드 마스크 층 제거 공정을 통해 제거되었다. 제거 공정은 N 타입 에피텍셜 층(106)이 노출될 때까지 반도체 디바이스의 상부 표면에 적용된다.
도 9는 실시예에 따라 게이트 유전체 층이 트렌치에 형성된 후의, 도 8에 도시된 반도체 디바이스의 단면도를 예시한다. 도 9에 도시된 바와 같이, 게이트 유전체 층(902)은 제1 트렌치 뿐만 아니라 제2 트렌치에도 형성된다. 게이트 유전체 층(902)은 산화물, 질화물, 산질화물, 하이 k 재료, 이들의 조합, 및 이들의 다층과 같은 일반적으로 사용되는 유전체 재료로 형성될 수 있다.
실시예에 따르면, 게이트 유전체 층(902)은 산화물 층이다. 게이트 유전체 층(902)은 적합한 열 처리 기술, 습식 처리 기술 또는 PVD, CVD, ALD 등과 같은 증착 기술을 사용함으로써 형성될 수 있다.
도 10은 실시예에 따라 게이트 전극 층이 트렌치에 형성된 후의, 도 9에 도시된 반도체 디바이스의 단면도를 예시한다. 게이트 영역(112) 및 딥 트렌치(114)는 동일한 제조 공정을 통해 동일한 재료로 채워질 수 있다.
게이트 영역(112) 및 딥 트렌치(114)는 금속 재료(예를 들어, 탄탈룸, 티타늄, 몰리브덴, 텅스텐, 플래티늄, 알루미늄, 하프늄, 루데늄), 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈룸 실리사이드), 금속 질화물(예를 들어, 티타늄 질화물, 탄탈룸 질화물), 도핑된 다결정질 실리콘, 기타 전도성 재료, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 실시예에 따르면, 비정질 실리콘이 증착 및 재결정화되어 다결정질 실리콘(폴리실리콘)을 생성한다.
실시예에 따르면, 게이트 영역(112) 및 딥 트렌치(114)는 폴리실리콘으로 형성될 수 있다. 게이트 영역(112) 및 딥 트렌치(114)는 LPCVD(low-pressure chemical vapor deposition)에 의해 도핑 또는 도핑되지 않은 폴리실리콘을 증착함으로써 형성될 수 있다. 다른 실시예에 따르면, 게이트 영역(112) 및 딥 트렌치(114)는 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 티타늄, 탄탈룸, 및/또는 조합과 같은 금속 재료로 형성된다. 금속 게이트 전극 층은 ALD, CVD, PVD 등과 같은 적합한 증착 기술을 사용하여 형성될 수 있다. 상기 증착 기술은 당해 기술 분야에 잘 알려 있으며, 따라서 여기에서 설명되지 않는다.
도 11은 실시예에 따라 다양한 이온 주입 공정이 반도체 디바이스의 상부 표면에 적용된 후의, 도 10에 도시된 반도체 디바이스의 단면도를 예시한다. 도 11에 도시된 바와 같이, PB 영역(108)은 N 타입 에피텍셜 층(106)에 형성된다. 실시예에 따르면, PB 영역은 약 1016 /cm3 내지 약 1018 /cm3 범위의 도핑 농도로 이루어진다. P+ 영역(126)은 약 1019 /cm3 내지 약 1020 /cm3 사이의 농도로 붕소와 같은 p 타입 도펀트를 주입함으로써 형성될 수 있다.
제1 N+ 영역(122)이 PB 영역(108) 위에 형성된다. 실시예에 따르면, 제1 N+ 영역(122)은 MOS 트랜지스터(100)의 소스로서 기능한다. 소스 영역은 약 1019 /cm3과 약 1020 /cm3 사이의 농도로 인과 같은 n 타입 도펀트를 주입함으로써 형성될 수 있다. 또한, 소스 컨택(도시되지 않음)이 제1 N+ 영역(122) 위에 형성될 수 있다.
제2 N+ 영역(124)이 N 타입 에피텍셜 층에 형성된다. 실시예에 따르면, 제2 N+ 영역(124)은 MOS 트랜지스터(100)의 드레인일 수 있다. 드레인 영역은 약 1019 /cm3 내지 약 1020 /cm3 사이의 농도로 인과 같은 n 타입 도펀트를 주입함으로써 형성될 수 있다. 도 1에 도시된 바와 같이, 드레인 영역은 소스(제1 N+ 영역(122))와 반대 측에 형성된다.
P+ 영역(126)은 약 1019 /cm3 내지 약 1020 /cm3 사이의 농도로 붕소와 같은 p 타입 도펀트를 주입함으로써 형성될 수 있다. P+ 영역(126)은 MOS 트랜지스터(100)의 p 타입 바디에 접촉할 수 있다. 바디 이펙트(body effect)를 없애기 위해, P+ 영역(126)은 소스 컨택(도시되지 않음)을 직접 통해 제1 N+ 영역(122)(MOS 트랜지스터(100)의 소스)에 연결될 수 있다.
도 11에 도시된 반도체 디바이스의 상부 표면 위에 층간 유전체(ILD; inter-layer dielectric) 층(도시되지 않음)이 형성된다. ILD 층은 실리콘 질화물 도핑된 실리케이트 유리로 형성될 수 있지만, 붕소 도핑된 인 실리케이트 유리 등과 같은 다른 재료가 대안으로서 이용될 수 있다. 컨택 개구(도시되지 않음)가 에칭 공정을 통해 ILD 층에 형성될 수 있다. 에칭 공정 후에, ILD 층의 일부는 남아있고 게이트-소스 유전체 층(132)이 된다. 또한, 전도성 재료가 소스 컨택(도시되지 않음)을 형성하도록 개구 안에 증착된다.
본 개시의 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다.
또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정하고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 본 개시로부터 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 추후에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 용이하게 알 것이다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다.
100: 준수직형 트렌치 MOS 트랜지스터
102: 기판
104: N 타입 매립 층(NBL)
106: N 타입 에피텍셜 층
108: P 타입 바디(PB) 영역
110: 산화물 영역
112: 게이트 영역
114: 딥(deep) 트렌치
122: 제1 N+ 영역
124: 제2 N+ 영역
126: P+ 영역
132: 게이트-소스 유전체 층

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 전도성의 기판;
    상기 기판 위에 형성된 제2 전도성의 제1 영역;
    상기 제1 영역으로부터 성장된 제2 전도성의 제2 영역;
    상기 제2 영역에 형성된 제1 전도성의 제3 영역;
    상기 제3 영역에 형성된 제2 전도성의 제1 드레인/소스 영역;
    제1 트렌치로서, 상기 제1 트렌치의 하부 부분에 형성된 유전체 층과, 상기 제1 트렌치의 상부 부분에 형성된 게이트 영역을 포함하는 제1 트렌치;
    상기 제2 영역에 그리고 상기 제1 트렌치의 상기 제1 드레인/소스 영역과 반대 측에 형성된 제2 전도성의 제2 드레인/소스 영역; 및
    상기 제2 드레인/소스 영역과 상기 제2 영역 사이에 연결된 제2 트렌치를 포함하고,
    상기 제2 트렌치는 상기 제1 트렌치와 동일한 깊이로 이루어지는 것인 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 더 큰 것인 반도체 디바이스.
  3. 청구항 1에 있어서, 상기 제2 트렌치는 상기 제2 트렌치의 측벽을 따라 축적 층(accumulation layer)을 발생시키도록 구성되는 것인 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 제1 영역은 매립 층(buried layer)인 것인 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 제3 영역에 형성된 제1 전도성을 갖는 제4 영역을 더 포함하고, 상기 제4 영역은 상기 제1 드레인/소스 영역에 연결되는 것인 반도체 디바이스.
  6. 디바이스에 있어서,
    제1 전도성을 갖는 제1 드레인/소스 영역;
    제1 트렌치에 형성된 제1 게이트로서, 상기 제1 트렌치는 상기 제1 게이트 아래에 형성된 유전체 층을 포함하는 것인 제1 게이트;
    제1 전도성을 갖는 제2 드레인/소스 영역으로서, 상기 제1 드레인/소스 영역 및 상기 제2 드레인/소스 영역은 상기 제1 게이트의 대향 측에 형성되는 것인 제2 드레인/소스 영역; 및
    상기 제1 트렌치와 동일한 깊이로 이루어지는 제2 트렌치를 포함하고,
    상기 제2 트렌치와 상기 제1 트렌치는 상기 제2 드레인/소스 영역의 대향 측에 형성되는 것인 디바이스.
  7. 청구항 6에 있어서,
    제2 전도성의 기판;
    상기 기판 위에 형성된 제1 전도성의 제1 영역;
    상기 제1 영역으로부터 성장된 제1 전도성의 제2 영역; 및
    상기 제2 영역에 형성된 제2 전도성의 제3 영역을 포함하고,
    상기 제2 드레인/소스 영역은 상기 제2 영역에 형성되고, 상기 제1 드레인/소스 영역은 상기 제3 영역에 형성되는 것인 디바이스.
  8. 제1 전도성을 갖는 매립 층을, 제2 전도성을 갖는 기판 위에 형성하는 단계와;
    상기 매립 층으로부터 제1 전도성을 갖는 에피텍셜 층을 성장시키는 단계와;
    상기 에피텍셜 층 및 매립 층 안으로 연장하는 제1 트렌치 및 제2 트렌치를 형성하는 단계와 - 상기 제1 트렌치와 상기 제2 트렌치는 동일한 깊이로 이루어지고, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 더 큼 - ;
    상기 제1 트렌치의 하부 부분에 유전체 층을 형성하는 단계와;
    상기 제1 트렌치의 상부 부분에 제1 게이트 전극을 형성하는 단계와;
    바디 영역을 형성하도록 상기 제1 트렌치의 제1 면 상의 에피텍셜 층 안으로 제2 전도성을 갖는 이온을 주입하는 단계와;
    상기 제1 트렌치의 제1 면 상의 바디 영역 위에 제1 드레인/소스 영역을 형성하는 단계와;
    상기 제1 트렌치의 제2 면 상의 에피텍셜 층 위에 제2 드레인/소스 영역을 형성하는 단계를 포함하는 방법.
  9. 청구항 8에 있어서,
    상기 제1 드레인/소스 영역에 인접하게 바디 컨택(body contact)을 형성하는 단계를 더 포함하고, 상기 바디 컨택은 상기 제1 드레인/소스 영역에 연결되는 것인 방법.
  10. 청구항 8에 있어서,
    상기 제1 트렌치가 유전체 재료로 완전히 채워지고 상기 제2 트렌치가 유전체 재료로 부분적으로 채워질 때까지 상기 제1 트렌치 및 제2 트렌치 안에 유전체 재료를 증착하는 단계를 더 포함하는 방법.
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