JP7113666B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
センス素子は、半導体スイッチング素子のメイン電流と比例した電流が流れるセンス端子と、半導体スイッチング素子のメイン端子とセンス端子の間に接続され、センス電流を電圧変換するセンス抵抗とで構成されている。また、過電流検出部は、上述のセンス素子を流れるセンス電流を検出し、センス電流が所定値を超えた場合、半導体スイッチング素子をオフにして、半導体スイッチング素子を過電流から保護する。
一方、半導体基板の表面上にダイオードを形成し、当該ダイオードを温度センス素子として利用することが考えられる。半導体基板の表面側で温度変化が生じれば、それに伴ってダイオードの特性(電圧値等)が変化する。したがって、ダイオードの特性の変化を監視しておくことで、半導体基板の温度変化を検出することができる。
本発明の目的は、精度よく簡単に作製することができる半導体装置およびその製造方法を提供することである。
同様に、双方向ツェナーダイオードが、半導体層に形成された第2トレンチ内に配置されている。そのため、双方向ツェナーダイオードの第1導電型部および第2導電型部を形成する際に、露光フォーカスを精度よく合わせることができる。その結果、双方向ツェナーダイオードの第1導電型部および第2導電型部の寸法ばらつきを抑制することができる。
本発明の一実施形態に係る半導体装置では、前記ダイオードは、平面視環状に形成された前記第1導電型部と、前記第1導電型部に取り囲まれた領域に形成された前記第2導電型部とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、複数の前記ダイオードが、互いに電気的に接続された態様で設けられており、前記複数のダイオードは、1つの第1ダイオードと、前記第1ダイオードに並列接続され、互いに直列接続された複数の第2ダイオードとを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極、前記ダイオードおよび前記双方向ツェナーダイオードは、ポリシリコン体からなっていてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜は、前記ゲートトレンチの側面に配置された第1部分と、前記ゲート絶縁膜の前記第1部分よりも厚く形成され、前記ゲートトレンチの底面に配置された第2部分とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲートトレンチ、前記第1トレンチ、前記第2トレンチおよび前記ソーストレンチは、互いに同じ深さを有していてもよい。
本発明の一実施形態に係る半導体装置は、前記第2トレンチの内面と前記双方向ツェナーダイオードとの間に形成された第2絶縁膜を含み、前記第2絶縁膜は、前記第2トレンチの底面に配置された第1部分と、前記第2絶縁膜の前記第1部分よりも厚く形成され、前記第2トレンチの側面に配置された第2部分とを含んでいてもよい。
本発明の一実施形態に係る半導体装置の製造方法は、半導体層に、ゲートトレンチ、第1トレンチおよび第2トレンチを同時に形成する工程と、前記ゲートトレンチの内面、前記第1トレンチの内面および前記第2トレンチの内面に、互いに連続する絶縁膜を形成する工程と、前記半導体層上に半導体材料を堆積することによって、前記絶縁膜を介して、前記ゲートトレンチ、前記第1トレンチおよび前記第2トレンチのそれぞれに前記半導体材料を埋め込む工程と、前記ゲートトレンチの側方に、第1導電型不純物および第2導電型不純物を選択的に注入することによって、前記半導体層の表面から前記ゲートトレンチの側面に沿って順に、第1導電型のソース領域、第2導電型のボディ領域および第1導電型のドレイン領域を形成する工程と、前記第1トレンチ内の前記半導体材料に、第1導電型不純物および第2導電型不純物を選択的に注入することによって、第1導電型部および第2導電型部を有するダイオードを形成する工程と、前記第2トレンチ内の前記半導体材料に、第1導電型不純物および第2導電型不純物を選択的に注入することによって、一対の第1導電型部および前記一対の第1導電型部の間に形成された少なくとも一つの第2導電型部を有する双方向ツェナーダイオードを形成する工程とを含む。
図1は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。
半導体装置1は、たとえば、ディスクリート半導体装置であって、この実施形態では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)として構成されている。半導体装置1は、本発明の半導体層の一例としての半導体基板2を備えている。半導体基板2は、平面視四角形状に形成されていてもよい。この実施形態では、半導体基板2は、一対の長辺および一対の短辺を有する平面視長方形状に形成されている。
また、半導体基板2の一対の長辺を定義する面は、第3面5および第4面6である。第3面5および第4面6は、互いに対向している。一方、半導体基板2の一対の短辺を定義する面は、第5面7および第6面8である。第5面7および第6面8は、互いに対向している。半導体基板2の第3面5、第4面6、第5面7および第6面8は、第1面3と第2面4との間を接続している。また、半導体基板2の第3面5、第4面6、第5面7および第6面8は、半導体基板2の側面と称してもよい。また、半導体基板2の第1面3において、第3面5、第4面6、第5面7および第6面8の近傍領域は、半導体基板2の周縁部と称してもよい。
ソース導電膜12は、アクティブ領域23の、アノード導電膜10およびカソード導電膜11が形成された領域を除くほぼ全域を覆うように形成されている。
図2は、図1のII-II線に沿う断面図であって、半導体装置1のトランジスタ構造を説明するための図である。
半導体基板2は、ベース基板25と、ベース基板25上に形成されたエピタキシャル層26とを含む。ベース基板25は、シリコン製のn+型半導体層であってもよい。エピタキシャル層26は、シリコン製のn-型半導体層であってもよい。エピタキシャル層26によって、半導体基板2の第1面3が形成されており、ベース基板25によって半導体基板2の第2面4が形成されている。
半導体基板2の第2面4には、ドレイン電極27が接続されている。これにより、n型のベース基板25およびエピタキシャル層26が、n型のドレイン領域28として形成されている。ドレイン電極27の材料としては、たとえば、ゲート導電膜9等の複数の導電パターンの材料と同一のものを適用できる。
不純物領域43は、この実施形態では、ボディ領域37に連なって形成され、ソーストレンチ38の内面に露出している。より具体的には、不純物領域43は、ボディ領域37からソーストレンチ38の底部へ向かってソーストレンチ38の側面に沿って延びる第1部分44と、ソーストレンチ38の底面から半導体基板2の第2面4に向かって延びる第2部分45とを一体的に有していてもよい。
一方、不純物領域43の第2部分45は、ソーストレンチ38の底面から半導体基板2の第2面4へ向かう方向の厚さが一様ではない。より具体的には、第2部分45は、ソーストレンチ38の幅方向中央部の直下の位置を頂部とし、半導体基板2の第2面4へ突出する断面視弧状に形成されている。これにより、第2部分45の厚さは、ソーストレンチ38の幅方向両端部から中央部に向かって漸増する大きさとなっている。たとえば、第2部分45の最も大きな厚さ(弧状の頂部の厚さ)は、たとえば、約0.4μmであってもよい。
半導体基板2の第1面3の上には、単位セル30を覆う絶縁層47が形成されている。絶縁層47は、たとえば、複数の絶縁膜が積層された積層構造を有していてもよいし、1つの絶縁膜だけを含む単層構造を有していてもよい。絶縁層47は、たとえば酸化シリコン(SiO2)または窒化シリコン(SiN)を含んでいてもよい。
ソース導電膜12は、絶縁層47の上に形成されている。ソース導電膜12は、絶縁層47の上からコンタクト孔48に入り込むと共に、ソーストレンチ38に入り込んでいる。ソース導電膜12は、ソーストレンチ38の側面においてソース領域36およびボディ領域37に接しており、半導体基板2の第1面3においてソース領域36に接している。これにより、ソース導電膜12は、ソース領域36およびボディ領域37に電気的に接続されている。
図3は、図1の二点鎖線IIIで囲まれた部分の拡大図である。図4は、図1の二点鎖線IIIで囲まれた部分の拡大図である。図5は、図3のV-V線に沿う断面図である。
第1絶縁膜51は、たとえば、酸化シリコン(SiO2)等の絶縁材料からなっていてもよい。第1絶縁膜51は、第1トレンチ50の底面に形成された第1部分52と、ダイオード49を覆うと共に、第1トレンチ50の第1部分52よりも上側の部分に埋め込まれた第2部分53とを含んでいてもよい。
そして、この第1絶縁膜51の上に、ダイオード49が配置されている。ダイオード49は、ゲート電極34と同じ材料(この実施形態では、ポリシリコン)からなっていてもよい。この実施形態では、1つの第1トレンチ50に、複数のダイオード49(図3~図5では、5つ)が互いに間隔を空けて配置されている。複数のダイオード49は、たとえば、平面視長方形状の第1トレンチ50の長手方向に沿って配列されていてもよい。
各ダイオード49は、この実施形態では、本発明の第2導電型部の一例としてのp型部55と、p型部55を取り囲む本発明の第1導電型部の一例としてのn型部56とを含む。たとえば、p型部55は、平面視円形状に形成され、n型部56は、平面視環状に形成されている。
p型部55およびn型部56は、それぞれ、図5に示すようにポリシリコン層の厚さ方向において表面96から裏面97に達するように形成されていてもよいし、図示はしないが、ポリシリコン層の表面部に選択的に形成されていてもよい。なお、p型部55はn型部56で取り囲まれていなくてもよく、たとえば、p型部55およびn型部56は、互い隣接して形成されることによって、共有しない周縁を一部に有していてもよい。
第1絶縁膜51の第2部分53は、図5に示すように、隣り合うダイオード49の間およびダイオード49と第1トレンチ50の側面との間の部分を埋め尽くすと共に、ダイオード49を覆うように、半導体基板2上に形成されている。
そして、アノード電極17、カソード電極20およびダイオード配線22は、第1絶縁膜51の第2部分53上に形成されており、それぞれが、ダイオード49に電気的に接続されている。図3および図4に示すように、アノード電極17、カソード電極20およびダイオード配線22は、ダイオード49のp型部55に接続される第1の形状を有する第1電極57と、ダイオード49のn型部56に接続される第2の形状を有する第2電極58のいずれかであってよい。
これにより、この実施形態では、第1電極57および第2電極58が一体となり、隣り合うダイオード49に跨るダイオード配線22によって隣り合うダイオード49同士が互いに電気的に接続されている。そして、これらの複数のダイオード49は、1つの第1ダイオード66(この実施形態では、紙面左側のダイオード49)と、当該第1ダイオード66に並列接続され、互いに直列接続された複数(この実施形態では、4つ)の第2ダイオード67とを含んでいる。
図6は、図1の二点鎖線VIで囲まれた部分の拡大図である。図7は、図6のVII-VII線に沿う断面図である。
半導体基板2のエピタキシャル層26には、第2トレンチ70が形成されている。第2トレンチ70の深さは、たとえば、ゲートトレンチ29および第1トレンチ50と同じであってもよい。したがって、第2トレンチ70の深さは、たとえば、0.5μm~1.5μmであってもよい。また、第2トレンチ70は、図7に示すように、ベース基板25とエピタキシャル層26との界面に対して、半導体基板2の第1面3側(つまり、エピタキシャル層26内)に底部を有している。
双方向ツェナーダイオード69は、第2トレンチ70内に配置されている。双方向ツェナーダイオード69と第2トレンチ70との内面に第2絶縁膜71が形成されることによって、双方向ツェナーダイオード69と半導体基板2との間が絶縁されている。
第2絶縁膜71の第1部分72は、第2トレンチ70の底面全体に亘って、一様な厚さで形成されており、その厚さt3は、第1絶縁膜51の第1部分52の厚さt1と同じであってもよい。したがって、第2絶縁膜71の第1部分72の厚さt3は、たとえば、1500Å~4000Åであってもよい。
双方向ツェナーダイオード69は、ゲートパッド13の直下の領域に位置する一端部と、ソース導電膜12の11直下の領域に位置する他端部とを有している。
双方向ツェナーダイオード69は、複数(この実施形態では4つ)の双方向ツェナーダイオード要素DEを含む。双方向ツェナーダイオード要素DEは、アノード(p型部76)を介して互いに電気的に接続された一対のツェナーダイオードDZ1,DZ2を含む。
双方向ツェナーダイオード69は、双方向ツェナーダイオード要素DEを一つだけ含む構造を有していてもよい。したがって、双方向ツェナーダイオード69は、一対のn+型部75および一対のn+型部75の間に形成された少なくとも一つのp型部76を有していてもよい。
第2部分73の第2トレンチ70の側面上の部分(第2トレンチ70の側面に接する部分)の厚さt4は、第1部分72の厚さt3よりも厚く、第1絶縁膜51の第2部分53の厚さt2と同じであってもよい。したがって、第2絶縁膜71の第2部分73の厚さt4は、たとえば、5μm~15μmであってもよい。
第2絶縁膜71には、第1コンタクト孔77および第2コンタクト孔78が形成されている。第1コンタクト孔77は、ゲートパッド13の直下に位置する双方向ツェナーダイオード69の一端部(n+型部75)を露出させている。第2コンタクト孔78は、ソース導電膜12の直下に位置する双方向ツェナーダイオード69の他端部(n+型部75)を露出させている。
次に、半導体装置1の動作、および過電流保護方式をより具体的に説明する。
そして、半導体装置1のMISFET(単位セル30)に短絡が発生して過電流が流れると、半導体基板2の第1面3側で温度上昇が発生する。この温度上昇は、アクティブ領域23内のダイオード49にも伝わるので、当該温度上昇に伴ってダイオード49の順方向電圧VFが低下する。たとえば、ダイオード49の立ち上がり電圧が低電圧側にシフトする。そして、短絡保護回路が、この順方向電圧VFの低下を、MISFETにおける短絡の発生として感知し、ゲートパッド13に印加している電圧をオフにする。これにより、MISFETのソース-ドレイン(S-D)間を流れるドレイン電流Idが遮断され、MISFETが保護される。
半導体装置1を製造するには、まず、図8A、図8Bおよび図8Cを参照して、n+型のベース基板25が準備される。次に、n型不純物が導入されながら、ベース基板25の表面(主面)からシリコンがエピタキシャル成長される。これにより、ベース基板25の主面の上にn-型のエピタキシャル層26が形成される。ベース基板25およびエピタキシャル層26を含む積層構造により、半導体基板2が形成される。半導体基板2は、第1面3および第2面4を有している。
次に、図9A、図9Bおよび図9Cを参照して、たとえばCVD法によって、半導体基板2の第1面3の全体に絶縁層85が堆積される。絶縁層85の堆積は、ゲートトレンチ29、ソーストレンチ38、第1トレンチ50および第2トレンチ70が絶縁層85で埋め戻され、半導体基板2の第1面3が絶縁層85で覆われるまで続けられる。
次に、図12A、図12Bおよび図12Cを参照して、たとえばエッチバックによって、導電層88の不要な部分が選択的に除去される。エッチバックは、導電層88の各上面35,42,54,74が半導体基板2の第1面3と面一になるまで続けられる。これにより、ゲート電極34および導電体41が形成される。さらに、第1トレンチ50および第2トレンチ70内の導電層88が、ダイオード49および双方向ツェナーダイオード69の形状に合うように選択的にパターニングされる。
次に、露光および現像により、第1トレンチ50内の導電層88を露出させる開口90、および第2トレンチ70内の導電層88を露出させる開口91が、フォトマスク89に選択的に形成される。
次に、露光および現像により、ソース領域36、ダイオード49のn型部56および双方向ツェナーダイオード69のn+型部75を形成すべき領域をそれぞれ露出させる開口93,94,95が、フォトマスク92に選択的に形成される。
フォーカスマージンとは、露光時において、フォトマスクに対する光の焦点が最適な焦点位置から上方または下方にずれた際に、当該フォトマスクが実用可能な状態で維持できる深度領域の幅のことである。
これにより、ダイオード49のn型部56および双方向ツェナーダイオード69のn+型部75を形成する際に、露光フォーカスを精度よく合わせることができる。その結果、ダイオード49のp型部55およびn型部56の寸法ばらつき、ならびに、双方向ツェナーダイオード69のp型部76およびn+型部75の寸法ばらつきを抑制することができる。
次に、ソーストレンチ38内の絶縁膜39および導電体41が、エッチバックによって上部から一部除去される。これにより、絶縁膜39の上端部40および導電体41の上面42が、半導体基板2の第1面3に対してソーストレンチ38の深さ方向に後退した位置となる。
次に、たとえばスパッタ法により、絶縁層47、第1絶縁膜51の第2部分53、および第2絶縁膜71の第2部分73の上に電極材料(たとえばAlCu)が堆積されて、電極材料層が形成される。次に、たとえばマスク(図示せず)を介するエッチングによって、電極材料層の不要な部分が除去される。これにより、ゲート導電膜9、アノード導電膜10、カソード導電膜11、ソース導電膜12およびダイオード配線22を含む導体パターンが形成される。
その後、たとえばスパッタ法により、半導体基板2の第2面4にドレイン電極27が形成される。以上の工程を経て、半導体装置1が得られる。
図16は、半導体装置1を備える半導体パッケージ101の概略図である。なお、図16では、半導体パッケージ101の内部の明瞭化のため、樹脂パッケージ103を破線で示している。
端子フレーム102は、金属製の板状である。端子フレーム102は、半導体装置1を支持するベース部104(アイランド)と、ドレイン端子105と、ソース端子106と、ゲート端子107と、アノード端子108と、カソード端子109とを含む。
ソース端子106、ゲート端子107、アノード端子108およびカソード端子109は、半導体装置1に対してドレイン端子105の反対側に配置されている。ソース端子106、ゲート端子107、アノード端子108およびカソード端子109は、ベース部104とは分離して形成されている。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態では、半導体装置1のトランジスタ構造の一例として、MISFETを示したが、半導体装置1が備えるトランジスタ構造は、たとえば、IGBT(Insulated Gate Bipolar Transistor)、JFET(Junction Field Effect Transistor)、バイポーラトランジスタ、サイリスタ等であってもよい。
2 半導体基板
28 ドレイン領域
29 ゲートトレンチ
30 単位セル
31 ゲート絶縁膜
32 第1部分
33 第2部分
34 ゲート電極
36 ソース領域
37 ボディ領域
38 ソーストレンチ
39 絶縁膜
41 導電体
43 不純物領域
49 ダイオード
50 第1トレンチ
51 第1絶縁膜
52 第1部分
53 第2部分
55 p型部
56 n型部
66 第1ダイオード
67 第2ダイオード
69 双方向ツェナーダイオード
70 第2トレンチ
71 第2絶縁膜
72 第1部分
73 第2部分
75 n+型部
76 p型部
Claims (15)
- 平面視長方形状に形成された半導体層と、
前記半導体層に形成されたトランジスタセル部と、
前記半導体層に形成され、前記半導体層の長手方向である第1方向に沿う一対の長辺と、前記第1方向に垂直な第2方向に沿う一対の短辺とを有する平面視長方形状に形成された第1トレンチと、
前記トランジスタセル部から電気的に分離され、前記第1トレンチ内に配置された複数のダイオードであって、前記複数のダイオードは、前記第1トレンチの側面から離れ、かつ互いに物理的に独立しており、各前記ダイオードは、第1導電型部および第2導電型部を有する複数のダイオードと、
前記半導体層に形成された第2トレンチと、
前記トランジスタセル部と電気的に接続され、前記第2トレンチ内に配置された一対の第1導電型部および前記一対の第1導電型部の間に形成された少なくとも一つの第2導電型部を有する双方向ツェナーダイオードと、
前記半導体層を覆うように前記半導体層上に形成され、前記第1トレンチが形成されたダイオード領域を露出させるダイオード開口を有する表面導電膜とを含み、
前記ダイオード開口は、前記表面導電膜の中央部において前記第1方向に沿って長手方向を有する平面視長方形状に形成されており、
前記複数のダイオードは、1つの第1ダイオードと、前記第1ダイオードに並列接続され、互いに直列接続された複数の第2ダイオードとを含み、
前記第1ダイオードおよび前記複数の第2ダイオードは、前記第1トレンチの長手方向に沿って配列されている、半導体装置。 - 前記第1トレンチの内面と前記複数のダイオードとの間に形成された第1絶縁膜を含み、
前記第1絶縁膜は、前記第1トレンチの底面に配置された第1部分と、前記第1絶縁膜の前記第1部分よりも厚く形成され、前記第1トレンチの側面に配置された第2部分とを含む、請求項1に記載の半導体装置。 - 各前記ダイオードは、平面視環状に形成された前記第1導電型部と、前記第1導電型部に取り囲まれた領域に形成された前記第2導電型部とを含む、請求項1または2に記載の半導体装置。
- 各前記ダイオードの前記第2導電型部は、平面視円形状に形成されている、請求項3に記載の半導体装置。
- 前記半導体層上に形成され、平面視において、前記第1トレンチを挟んで前記第2方向に対向する第1配線および第2配線と、
前記第2方向において前記第1配線から前記第2配線へ向かって延び、前記複数のダイオードの前記第1導電型部に接続された第1電極と、
前記第2方向において前記第2配線から前記第1配線へ向かって延び、前記複数のダイオードの前記第2導電型部に接続された第2電極とを含む、請求項1~4のいずれか一項に記載の半導体装置。 - 前記第1配線は、平面視において前記半導体層の周縁部から前記ダイオード開口に向かって前記第1方向に延びる第1フィンガーを含み、
前記第2配線は、平面視において前記半導体層の周縁部から前記ダイオード開口に向かって、前記第1フィンガーと平行に延びる第2フィンガーを含み、
前記第1フィンガーと前記第2フィンガーとの間の領域は、前記第1トレンチに重なり、第1幅を有する第1領域と、前記半導体層の短辺と前記第1トレンチの前記短辺との間に形成され、前記第1幅よりも狭い第2幅を有する第2領域とを含む、請求項5に記載の半導体装置。 - 前記トランジスタセル部は、
ゲートトレンチと、
前記ゲートトレンチの側方に形成され、前記半導体層の表面に露出する第1導電型のソース領域と、
前記ゲートトレンチの側方に、前記ソース領域に接するように形成された第2導電型のボディ領域と、
前記ゲートトレンチの側方に、前記ボディ領域に接するように形成された第1導電型のドレイン領域と、
前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記ダイオードおよび前記双方向ツェナーダイオードは、前記ゲート電極と同じ材料からなる、請求項1~6のいずれか一項に記載の半導体装置。 - 前記ゲート電極、前記ダイオードおよび前記双方向ツェナーダイオードは、ポリシリコン体からなる、請求項7に記載の半導体装置。
- 前記ゲートトレンチ、前記第1トレンチおよび前記第2トレンチは、互いに同じ深さを有している、請求項7または8に記載の半導体装置。
- 前記ゲート絶縁膜は、前記ゲートトレンチの側面に配置された第1部分と、前記ゲート絶縁膜の前記第1部分よりも厚く形成され、前記ゲートトレンチの底面に配置された第2部分とを含む、請求項7~9のいずれか一項に記載の半導体装置。
- 前記半導体層の表面から前記ソース領域および前記ボディ領域を通過して、前記ドレイン領域に達するソーストレンチと、
前記ソース領域および前記ボディ領域を露出させるようにソーストレンチの内面に形成された絶縁膜と、
前記絶縁膜を介して前記ソーストレンチに埋め込まれた、前記ゲート電極と同じ材料からなる導電体とを含む、請求項7~10のいずれか一項に記載の半導体装置。 - 前記ソーストレンチの底部に形成された第2導電型の不純物領域をさらに含む、請求項11に記載の半導体装置。
- 前記ゲートトレンチ、前記第1トレンチ、前記第2トレンチおよび前記ソーストレンチは、互いに同じ深さを有している、請求項11または12に記載の半導体装置。
- 前記第2トレンチの内面と前記双方向ツェナーダイオードとの間に形成された第2絶縁膜を含み、
前記第2絶縁膜は、前記第2トレンチの底面に配置された第1部分と、前記第2絶縁膜の前記第1部分よりも厚く形成され、前記第2トレンチの側面に配置された第2部分とを含む、請求項1~13のいずれか一項に記載の半導体装置。 - 前記双方向ツェナーダイオードの前記一対の第1導電型部の一方は、前記ゲート電極に電気的に接続され、前記一対の第1導電型部の他方は、前記ソース領域に電気的に接続されている、請求項7~13のいずれか一項に記載の半導体装置。
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