JP2010251422A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ゲート電極とのコンタクトを簡便に得ることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明にかかる半導体装置は、縦型ＭＯＳＦＥＴ５０を有する半導体装置であって、半導体基板に形成され、ゲート絶縁膜３を介して縦型ＭＯＳＦＥＴ５０のゲート電極４ａが埋め込まれている第１トレンチ（トレンチ２ａ）と、第１トレンチとつながって形成され、第１トレンチよりトレンチ幅の広い第２トレンチ（トレンチ２ｂ）と、ゲート電極４ａとつながって形成され、ゲート絶縁膜３を介して第２トレンチの側面に形成されたゲートパッド（ゲート電極４ｂ）と、ゲートパッドの側面と接続するように形成され、ゲートパッドを介してゲート電極４ａと電気的に接続するゲート配線１１と、を備えるものである。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に詳しくは縦型ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関する。
大電流、高電圧を扱う電力用のスイッチとして使用されるパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのパワーデバイスには、一般に、縦型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）が使用されている。縦型ＭＯＳＦＥＴは、トレンチ（溝）の内部にゲート電極を設け、チャネルが縦方向に形成される。そして、半導体基板の一方の表面にソース電極が、他方の裏面にドレイン電極が形成されており、半導体基板の縦方向に電流が流れる。縦型ＭＯＳＦＥＴは、さらなる低オン抵抗化及び低コスト化を図るために高集積化が求められている。この縦型ＭＯＳＦＥＴの高集積化の方法として、トレンチ内に層間絶縁膜を完全に埋め込み、トレンチ内の距離を狭める方法などが知られている。
トレンチ内に層間絶縁膜を埋め込む構造の縦型ＭＯＳＦＥＴでは、トレンチ内に埋め込まれたゲート電極を、ゲートトレンチ上、又はゲートコンタクトから引き出すためのコンタクト孔を形成する必要があり、外周設計上の制約になっている。そのため、ゲート電極を引き出さず、直接、トレンチ内のゲート電極へ配線等を接続する方法が従来から存在する（例えば、特許文献１、２）。
特許文献１には、最外周トレンチ幅を大きく広げ、この幅広トレンチの中に配線を接続するためのコンタクトを形成する方法が開示されている。また、特許文献２には、最外周トレンチ直上に配線を接続するための微小なコンタクト孔を形成し、埋め込まれているゲート配線とのコンタクトを形成する方法が開示されている。
特開２００２−３７３９８８号公報 特開２００２−３６８２２１号公報
しかしながら、特許文献１の構成では、幅広トレンチ内に埋め込むゲート電極をエッチバックから保護するためのエッチバック保護マスクを、フォトレジストなどにより形成するマスク工程が必要となる。これについて、図７及び図８を用いて具体的に説明する。図７及び図８は、特許文献１に開示された従来の縦型ＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。
特許文献１の縦型ＭＯＳＦＥＴは、まず、図示しない半導体基板上にエピタキシャル層１０１を形成し、このエピタキシャル層１０１の表面にトレンチ１０２を形成する。このとき、最外周トレンチには、図７（ａ）に示すように、セル部分のトレンチ１０２ａよりトレンチ幅の広い幅広トレンチ１０２ｂを形成する。次に、エピタキシャル層１０１の表面にゲート絶縁膜１０３を形成する。これにより、図７（ａ）のように、トレンチ１０２ａ内の表面と幅広トレンチ１０２ｂ内の表面とがゲート絶縁膜１０３で覆われる。さらに、図７（ｂ）に示すように、ポリシリコン層１０４を、トレンチ１０２ａの内部と幅広トレンチ１０２ｂの内部とを埋めるよう、半導体基板上の全体に形成する。
続いて、幅広トレンチ１０２ｂ内のポリシリコン層１０４上に、フォトレジストなどからなるエッチバック保護マスク１０５を形成するための、マスク工程を行う。その後、ポリシリコン層１０４をエッチバックする。このとき、幅広トレンチ１０２ｂ内のポリシリコン層１０４は、エッチバック前に形成した保護マスク１０５によって保護されているため、エッチバックされずに残存する。こうして、図７（ｃ）に示すように、トレンチ１０２ａの内部に埋め込まれたポリシリコン層１０４からなるゲート電極１０４ａを形成するとともに、幅広トレンチ１０２ｂの内部に埋め込まれたポリシリコン層１０４からなるゲート電極（ゲートパッド）１０４ｂを形成する。
次に、イオン注入法などを用いて、エピタキシャル層１０１の表面に不純物を導入し、図８（ｄ）に示すように、拡散層１０６とソース領域１０７とを形成する。なお、図８（ｄ）では、拡散層１０６及びソース領域１０７の形成領域は模式的に記載されている。そして、表面に層間絶縁膜１０８を形成し、この層間絶縁膜１０８に、コンタクト孔１０９を開口する。具体的には、ソース領域１０７に到達するコンタクト孔１０９ａとゲート電極１０４ｂに到達するコンタクト孔１０９ｂとをそれぞれ形成する。これにより、図８（ｅ）のように、ゲート電極１０４ａが層間絶縁膜１０８に覆われる。
その後、層間絶縁膜１０８の上に、ソース配線１１０とゲート配線１１１とを形成する。すなわち、セル部分にソース配線１１０、幅広トレンチ１０２ｂ部分にゲート配線１１１をそれぞれ形成する。これにより、図８（ｆ）に示すように、コンタクト孔１０９ａを介してソース領域１０７に接続するソース配線１１０と、コンタクト孔１０９ｂを介してゲート電極１０４ｂに接続するゲート配線１１１とが形成される。
このように、特許文献１の構成では、最外周部分の幅広トレンチ１０２ｂ部分の底にポリシリコン層１０４を残すため、エッチバック工程の前に保護マスク１０５を形成するマスク工程が必要となる。そのため、ウェーハ製造工程数が嵩むという問題がある。
一方、特許文献２の縦型ＭＯＳＦＥＴでは、特許文献１の縦型ＭＯＳＦＥＴとは異なり、最外周に幅広トレンチ１０２ｂを形成しないため、エッチバック保護マスク１０５を形成するためのマスク工程は不要である。しかしながら、最外周トレンチに達するコンタクト孔をトレンチ１０２の寸法より小さく形成する必要がある。これについて、図９及び図１０を用いて具体的に説明する。図９及び図１０は、特許文献２に開示された従来の縦型ＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。
特許文献２の縦型ＭＯＳＦＥＴは、まず、図示しない半導体基板上にエピタキシャル層１０１を形成し、このエピタキシャル層１０１の表面に、トレンチ１０２を形成する。このとき、上記特許文献１のトレンチ１０２ａとは異なり、最外周トレンチには、図９（ａ）に示すように、トレンチ幅がセル部分のトレンチ１０２ａと同様に狭いトレンチ１０２ｃを形成する。次に、エピタキシャル層１０１の表面にゲート絶縁膜１０３を形成する。これにより、図９（ａ）のように、トレンチ１０２ａ内の表面とトレンチ１０２ｃ内の表面とがゲート絶縁膜１０３で覆われる。
その後、ポリシリコン層１０４をエッチバックする。このとき、最外周のトレンチ１０２ｃがセル部分のトレンチ１０２ａと同様に狭いトレンチ幅を有しているため、トレンチ１０２ｃ内のポリシリコン層１０４は、トレンチ１０２ａ内のポリシリコン層１０４と同様、残存する。こうして、図９（ｃ）に示すように、トレンチ１０２ａの内部にポリシリコン層１０４からなるゲート電極１０４ａを形成するとともに、トレンチ１０２ｃの内部にポリシリコン層１０４からなるゲート電極（ゲートパッド）１０４ｃを形成する。
次に、イオン注入法などを用いて、エピタキシャル層１０１の表面に不純物を導入し、図１０（ｄ）に示すように、拡散層１０６とソース領域１０７とを形成する。なお、図１０（ｄ）では、拡散層１０６及びソース領域１０７の形成領域は模式的に記載されている。そして、表面に層間絶縁膜１０８を形成し、この層間絶縁膜１０８に、コンタクト孔１０９を開口する。具体的には、ソース領域１０７に到達するコンタクト孔１０９ａと、ゲート電極１０４ｃに到達するコンタクト孔１０９ｃとをそれぞれ形成する。このとき形成するコンタクト孔１０９ｃの開口寸法は、上記特許文献１のコンタクト孔１０９ｂよりも小さくする必要がある。すなわち、トレンチ１０２よりも小さい開口寸法のコンタクト孔１０９ｃを形成する。これにより、図１０（ｅ）に示す構成となる。
その後、層間絶縁膜１０８の上に、ソース配線１１０とゲート配線１１１とを形成する。すなわち、セル部分にソース配線１１０、トレンチ１０２ｃ部分にゲート配線１１１をそれぞれ形成する。これにより、図１０（ｆ）に示すように、コンタクト孔１０９ａを介してソース領域１０７に接続するソース配線１１０と、コンタクト孔１０９ｃを介してゲート電極１０４ｃに接続するゲート配線１１１とが形成される。
このように、特許文献２の構成では、コンタクト孔１０９ｃをトレンチ１０２より小さく形成する必要がある。一般的に、縦型ＭＯＳＦＥＴでは、トレンチ１０２が最も微細となる設計がなされており、それよりも微細なコンタクト孔１０９ｃを開口するためには、マスク工程とエッチング工程をより微細化する必要がある。そのため、コスト増につながるという問題がある。また、コンタクト孔１０９ｃが小さい為、ゲート抵抗が大きくなり、高速スイッチング動作において動作スピードや効率が低下する等の問題が発生する。
本発明にかかる半導体装置は、縦型ＭＯＳＦＥＴを有する半導体装置であって、半導体基板に形成され、ゲート絶縁膜を介して前記縦型ＭＯＳＦＥＴのゲート電極が埋め込まれている第１トレンチと、前記第１トレンチとつながって形成され、前記第１トレンチよりトレンチ幅の広い第２トレンチと、前記ゲート電極とつながって形成され、前記ゲート絶縁膜を介して前記第２トレンチの側面に形成されたゲートパッドと、前記ゲートパッドの側面と接続するように形成され、前記ゲートパッドを介して前記ゲート電極と電気的に接続するゲート配線と、を備えるものである。これにより、ゲート電極とゲート配線とのコンタクトを得るために設けられた第２トレンチ内の、対向する側面のそれぞれに形成されたゲートパッド同士を離間させた構成とすることができる。従って、ウェーハ製造工程の低コスト化及び簡略化が可能になる。
また、本発明にかかる半導体装置の製造方法は、縦型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、半導体基板に、第１トレンチと、前記第１トレンチにつながり、前記第１トレンチよりトレンチ幅の広い第２トレンチとを形成し、前記第１トレンチ内の表面と、前記第２トレンチ内の表面とを覆うゲート絶縁膜を形成し、前記第１トレンチ内部に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、前記第２トレンチ側面に前記ゲート絶縁膜を介して設けられたゲートパッドとを形成し、前記ゲートパッドの側面と接続するゲート配線を形成するものである。これにより、ゲート電極とゲート配線とのコンタクトを得るために設けられた第２トレンチ内の、対向する側面のそれぞれに形成されるゲートパッド同士を離間させた構成とすることができる。従って、ウェーハ製造工程の低コスト化及び簡略化が可能になる。
本発明によれば、ゲート電極とのコンタクトを簡便に得ることが可能な半導体装置及びその製造方法を提供することができる。
本実施の形態に係る半導体装置の上面図である。 図１のII−II断面図である。 図１のII−II断面からの斜視図である。 本実施の形態に係る半導体装置の製造工程を示した断面図である。 本実施の形態に係る半導体装置の製造工程を示した断面図である。 本実施の形態の別の実施例に係る半導体装置の断面図である。 従来の半導体装置の製造工程を示した断面図である。 従来の半導体装置の製造工程を示した断面図である。 従来の半導体装置の製造工程を示した断面図である。 従来の半導体装置の製造工程を示した断面図である。
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
はじめに、本実施の形態に係る半導体装置の構成について、図１〜図３を用いて説明する。図１は、本実施の形態に係る半導体装置の上面図である。図２は、図１のII−II断面図である。また、図３は、図１のII−II断面からの斜視図である。
本実施の形態の半導体装置は、第１導電型（例えばｎ＋型）の半導体基板を備えている。半導体基板はシリコンなどの一般に使用される半導体材料で形成されている。この半導体基板は、図１に示すように、複数の縦型ＭＯＳＦＥＴ５０が設けられた素子領域と、その外側に設けられた外周領域とを備えている。例えば、素子領域では、複数の縦型ＭＯＳＦＥＴ５０がマトリクス状に配置されている。なお、図１では一部しか図示されていないが、例えば、素子形成領域を囲むように外周領域が形成されている。
半導体基板の表面には、図２及び図３に示すように、シリコンなどの半導体材料からなる第１導電型（例えばｎ−型）のエピタキシャル層１が形成されている。エピタキシャル層１は、半導体基板と共に、縦型ＭＯＳＦＥＴ５０のドレインとして機能する。
エピタキシャル層１の表層には、第２導電型（例えばｐ型）の拡散層６が設けられている。拡散層６には、その表面からエピタキシャル層１の内部に達する溝（トレンチ２）が形成されている。すなわち、拡散層６よりも深い位置まで達するトレンチ２がエピタキシャル層１に形成されている。本実施の形態では、主に素子形成領域に設けられた格子状のトレンチ２ａと、外周領域に設けられたトレンチ幅の広い幅広トレンチ２ｂとが形成されている。
本実施の形態では、所定の間隔で規則的に配置されたトレンチ（第１トレンチ）２ａと、このトレンチ２ａよりトレンチ幅の広い幅広トレンチ（第２トレンチ）２ｂとが形成されている。トレンチ２ａは、主に素子形成領域に設けられ、例えば外周領域で終端する。ここでは、格子状のトレンチ２ａが形成されている。一方、幅広トレンチ２ｂは、外周領域に設けられている。そして、幅広トレンチ２ｂは、トレンチ２ａとつながるように形成されている。ここでは、例えば、図１〜図３のように、最外周に配置されるトレンチ２として、幅広トレンチ２ｂが形成されている。従って、例えば、枠状に設けられた幅広トレンチ２ｂより内側の領域に、幅広トレンチ２ｂと連結するようにトレンチ２ａが格子状に形成されている。
トレンチ２ａにより、半導体基板上に複数のセルが画定されている。すなわち、拡散層６は、トレンチ２ａにより所定の間隔で配置された複数の矩形状の島に分離されている。拡散層６の表層には、第１導電型（例えばｎ＋型）のソース領域７が選択的に形成されている。図２及び図３では、拡散層６及びソース領域７の形成領域が模式的に記載されているが、ソース領域７は、拡散層６の周縁に沿った帯状の平面形状を有している。なお、ここでは、最外周セルには、ソース領域７が形成されておらず、拡散層６のみが形成されている。
トレンチ２ａの内部には、ゲート絶縁膜３を介して、ゲート電極４ａが形成されている。ゲート電極４ａは、トレンチ２ａ内に埋め込まれている。なお、ゲート電極４ａの表面は、エピタキシャル層１の拡散層６表面より低い位置に形成されている。ゲート絶縁膜３は、トレンチ２ａ、２ｂの内壁面を覆うと共に、エピタキシャル層１の拡散層６上に延在している。一方、トレンチ２ｂの内部には、その側面に、ゲート絶縁膜３を介してゲート電極（ゲートパッド）４ｂが形成されている。すなわち、トレンチ２ｂの内壁面に、ゲート電極４ｂがサイドウォール状に形成されている。従って、ゲート電極４ｂは、トレンチ２ｂの側壁から離れた領域には設けられておらず、側壁近傍のみに設けられた構成となっている。ゲート電極４ａ，４ｂは、例えばｎ型ポリシリコンなどの導電性材料によって形成されている。
エピタキシャル層１の上には、ゲート電極４ａを覆う層間絶縁膜８が設けられている。層間絶縁膜８は、ゲート電極４ａ上のトレンチ２ａ内を埋めるように形成されている。層間絶縁膜８には、複数のコンタクト孔９が形成されている。具体的には、拡散層６及びソース領域７に到達するコンタクト孔９ａと、トレンチ２ｂ上に設けられたコンタクト孔９ｂとが形成されている。コンタクト孔９ｂの開口寸法は、トレンチ２ｂよりの開口寸法より小さく、トレンチ２ｂの側面に設けられたゲート電極４ｂ間の間隔より大きく形成されている。すなわち、コンタクト孔９ｂの側面がゲート電極４ｂ上に配置されるように形成されている。従って、ゲート電極４ｂは、上側の表面の少なくとも一部が層間絶縁膜８に覆われているが、ゲート絶縁膜３と接する側と反対側の側面は層間絶縁膜８に覆われていない。このようにトレンチ２ｂ底面のゲート絶縁膜３とゲート電極４ｂの側面とに到達するコンタクト孔９ｂを有する層間絶縁膜８が設けられている。なお、コンタクト孔９ａは、セルごとに設けられている。
層間絶縁膜８の上には、所定のパターン形状の導電性金属層などからなるソース配線１０及びゲート配線１１が形成されている。ソース配線１０は、素子形成領域上のほぼ全体を覆うとともに、コンタクト孔９ａを介して拡散層６及びソース領域７に電気的に接続されている。ゲート配線１１は、外周領域に配設され、コンタクト孔９ｂを覆うように形成されている。ゲート配線１１は、トレンチ２ｂ内を埋めるように形成されている。すなわち、ゲート配線１１が、層間絶縁膜８上からトレンチ２ｂ内部を埋め込むように形成されている。ゲート配線１１は、トレンチ２ｂの底面においてゲート絶縁膜３と接触する。また、ゲート配線１１は、トレンチ２ｂ内においてゲート電極４ｂの側面と接触し、これによりゲート配線１１とゲート電極４ｂとが電気的に接続される。このようにして、ゲート配線１１とゲート電極４ａとが、トレンチ２ｂ内に設けられたゲート電極４ｂを介して電気的に接続される。なお、ゲート配線１１とエピタキシャル層１とは、ゲート絶縁膜３により絶縁が確保される。
上記の半導体基板及びエピタキシャル層１（すなわち、ドレイン）と、ソース領域７と、ゲート電極４ａとにより、並列接続された複数の縦型ＭＯＳＦＥＴ５０が形成される。これらの縦型ＭＯＳＦＥＴ５０は、ソース領域７が設けられた素子形成領域の各セルに対応して形成される。なお、半導体基板の裏面には、図示しないドレイン電極が設けられていてもよい。
なお、エピタキシャル層１と拡散層６との境界には、ｐｎ接合が形成される。エピタキシャル層１は、このｐｎ接合に印加される電界を緩和するための電界緩和層としても機能する。
このように、本実施の形態の半導体装置は、縦型ＭＯＳＦＥＴ５０を有する半導体装置であって、半導体基板に形成され、ゲート絶縁膜３を介して縦型ＭＯＳＦＥＴ５０のゲート電極４ａが埋め込まれているトレンチ２ａ（第１トレンチ）と、トレンチ２ａとつながって形成され、トレンチ２ａよりトレンチ幅の広いトレンチ２ｂ（第２トレンチ）と、ゲート電極４ａとつながって形成され、ゲート絶縁膜３を介してトレンチ２ｂの側面に形成されたゲート電極４ｂ（ゲートパッド）と、ゲート電極４ｂの側面と接続するように形成され、ゲート電極４ｂを介してゲート電極４ａと電気的に接続するゲート配線１１と、を備えている。
次に、以上のように構成された半導体装置の製造方法について、図４及び図５を用いて説明する。図４及び図５は、本実施の形態に係る半導体装置の製造工程を示した断面図である。なお、図５では、図２及び図３と同様、拡散層６及びソース領域７の形成領域は模式的に記載されている。
まず、図示しない半導体基板の表面全体にエピタキシャル層１を成長させる。そして、このエピタキシャル層１の表面にトレンチ２を形成する。このとき、本実施の形態では、所定の間隔で規則的に配置されるトレンチ２ａと、このトレンチ２ａよりトレンチ幅の広い幅広トレンチ２ｂとを形成する。ここでは、トレンチ２ａを格子状に形成し、その最外周に幅広トレンチ２ｂを形成する。さらに、エピタキシャル層１の表面にゲート絶縁膜３を形成する。これにより、図４（ａ）に示すように、トレンチ２ａ内の表面と幅広トレンチ２ｂ内の表面とがゲート絶縁膜３で覆われる。
次に、図４（ｂ）のように、ポリシリコン層４を、トレンチ２ａの内部を埋め、かつトレンチ２ｂを覆うよう、半導体基板上の全体に堆積させる。
その後、ポリシリコン層４をエッチバックする。このとき、本実施の形態では、トレンチ２ａ内にポリシリコン層４が埋め込まれる条件でエッチバックを行う。すると、幅広トレンチ２ｂ内のポリシリコン層４は、底面に形成された膜厚の薄い部分がエッチバックで除去され、側面に形成された膜厚の厚い部分がサイドウォール状に残存する。こうして、図４（ｃ）に示すように、トレンチ２ａの内部にポリシリコンからなるゲート電極４ａを形成するとともに、トレンチ２ｂの側壁面にポリシリコンからなるゲート電極４ｂを形成する。なお、このエッチバックで、幅広トレンチ２ｂの底面のゲート絶縁膜３も僅かにエッチングに晒される。そのため、その分を見込んであらかじめゲート絶縁膜３を厚く形成し、かつ、ゲート絶縁膜３がエッチングされにくい条件にポリシリコン層４のエッチバックを調整する必要がある。
次に、イオン注入法などを用いて、エピタキシャル層１の表層に不純物を導入し、図５（ｄ）に示すように、拡散層６とソース領域７とを形成する。具体的には、ボロン（Ｂ）などのｐ型不純物をイオン注入し、エピタキシャル層１の表層に拡散層６を形成する。続いて、マスク工程を行って、拡散層６の上にマスクパターンを形成した後、砒素（Ａｓ）などのｎ型不純物をイオン注入し、ソース領域を形成する。なお、拡散層６形成時には、トレンチ２ｂの底面に拡散層が形成されないように、マスクをしておく。
その後、半導体基板上の全体に層間絶縁膜８を形成する。続いて、この層間絶縁膜８に、コンタクト孔９を開口する。具体的には、セル部分にコンタクト孔９ａ、トレンチ２ｂ上にコンタクト孔９ｂをそれぞれ形成する。このとき、トレンチ２ｂ内のゲート電極４ｂの上面に層間絶縁膜８が残存し、かつ、ゲート電極４ｂの側面と、トレンチ２ｂ底面のゲート電極４ｂに覆われていない部分のゲート絶縁膜３とを露出させるように、コンタクト孔９ｂを形成する。また、拡散層６及びソース領域７の少なくとも一部を露出させるように、コンタクト孔９ａを形成する。これにより、ゲート電極１０４ａが層間絶縁膜８に覆われ、図５（ｅ）に示す構成となる。
その後、層間絶縁膜８の上に、ソース配線１０とゲート配線１１とを形成する。すなわち、同じ導電性金属層などによって、セル部分にソース配線１０、幅広トレンチ２ｂ部分にゲート配線１１をそれぞれ形成する。これにより、図５（ｆ）に示すように、コンタクト孔９ａを介してソース領域７に接続するソース配線１０と、コンタクト孔９ｂを介してゲート電極４ｂに接続するゲート配線１１とが形成される。以上の工程を経て、本実施の形態に係る半導体装置が完成する。
このように、本実施の形態の半導体装置の製造方法は、縦型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、半導体基板に、トレンチ２ａ（第１トレンチ）と、トレンチ２ａにつながり、トレンチ２ａよりトレンチ幅の広いトレンチ２ｂ（第２トレンチ）とを形成し、トレンチ２ａ内の表面と、トレンチ２ｂ内の表面とを覆うゲート絶縁膜３を形成し、トレンチ２ａ内部にゲート絶縁膜３を介して埋め込まれたゲート電極４ａと、トレンチ２ｂ側面にゲート絶縁膜３を介して設けられたゲート電極４ｂ（ゲートパッド）とを形成し、ゲート電極４ｂの側面と接続するゲート配線１１を形成する。
なお、本実施の形態では、ポリシリコンからなるゲート電極４ａ、４ｂを形成する場合について例示的に説明をしたが、表面がポリサイド化されたポリシリコンによってゲート電極４ａ、４ｂを形成してもよい。図６は、本実施の形態の別の実施例に係る半導体装置の断面図である。図６に示すように、ゲート電極４ａ、４ｂは、ポリシリコン４１の表面上に、シリサイド４２が積層された積層構造を有していてもよい。このような積層構造のゲート電極４ａ，４ｂを形成するには、ポリシリコン層４のエッチバック後に、ポリシリコンをポリサイド化すればよい。これにより、ゲート電極４ａ、４ｂの抵抗を低減できるとともに、ゲート電極４ｂとゲート配線１１との接触抵抗を低減できる。従って、ゲート抵抗の低減と、スイッチング速度の向上とを実現できる。
以上のように、本実施の形態では、素子形成領域のトレンチ２ａより幅の広いトレンチ２ｂの側壁にサイドウォール状のゲート電極４ｂを形成し、ゲート配線１１をゲート電極４ｂの側面の部分でコンタクトさせている。これにより、幅広トレンチ２ｂ底面上のポリシリコン層４をエッチバックから保護する必要がなくなり、エッチバック保護マスク１０５を形成するためのマスク工程が不要となるので、ウェーハ製造工程の低コスト化及び簡略化が可能になる。また、幅広トレンチ２ｂのトレンチ幅がトレンチ２ａより幅広いので、ゲート配線１１をゲート電極４ｂに接続するためのコンタクト孔９ｂの開口寸法をトレンチ２ａよりも微細化する必要がない。そのため、コンタクト孔９形成工程の低コスト化が可能である。さらに、従来よりもコンタクト孔９ｂの開口寸法を大きくできるため、ゲート配線１１の抵抗を低減でき、高速スイッチング動作での特性改善が見込める。従って、本実施の形態によれば、ゲート電極とのコンタクトを簡便に得ることが可能な半導体装置及びその製造方法を提供することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、格子状トレンチ２ａの最外周に幅広トレンチ２ｂを形成するとして例示的に説明を行ったが、幅広トレンチ２ｂの配置はこれに限定されるものではなく、幅広トレンチ２ｂのさらに外側に、格子状トレンチ２ａと同様のトレンチ２ａが形成されていてもよい。例えば、格子状トレンチ２ａと別の格子状トレンチ２ａの間に、これらとつながる幅広トレンチ２ｂを配置してもよい。この場合は、素子形成領域間に外周領域が配置されることとなる。要は、セル部分のゲート電極４ａとの電気的接続を得るために必要なゲートコンタクトを配設する場所に、幅広トレンチ２ｂを形成すればよく、このゲートコンタクトの配設場所については適宜決定してよい。
１ エピタキシャル層、２ トレンチ、
２ａ トレンチ（第１トレンチ）、２ｂ トレンチ（第２トレンチ）、
３ ゲート絶縁膜、４ ポリシリコン層、
４ａ ゲート電極、４ｂ ゲート電極（ゲートパッド）、
６ 拡散層、７ ソース領域、８ 層間絶縁膜、
９、９ａ、９ｂ コンタクト孔、１０ ソース配線、１１ ゲート配線、
４１ ポリシリコン、４２ シリサイド、５０ 縦型ＭＯＳＦＥＴ、
１０１ エピタキシャル層、
１０２、１０２ａ、１０２ｂ、１０２ｃ トレンチ、
１０３ ゲート絶縁膜、１０４ ポリシリコン層、
１０４ａ、１０４ｂ、１０４ｃ ゲート電極、
１０５ 保護マスク、１０６ 拡散層、
１０７ ソース領域、１０８ 層間絶縁膜、
１０９、１０９ａ、１０９ｂ、１０９ｃ コンタクト孔、
１１０ ソース配線、１１１ ゲート配線

Claims (9)

  1. 縦型ＭＯＳＦＥＴを有する半導体装置であって、
    半導体基板に形成され、ゲート絶縁膜を介して前記縦型ＭＯＳＦＥＴのゲート電極が埋め込まれている第１トレンチと、
    前記第１トレンチとつながって形成され、前記第１トレンチよりトレンチ幅の広い第２トレンチと、
    前記ゲート電極とつながって形成され、前記ゲート絶縁膜を介して前記第２トレンチの側面に形成されたゲートパッドと、
    前記ゲートパッドの側面と接続するように形成され、前記ゲートパッドを介して前記ゲート電極と電気的に接続するゲート配線と、を備える半導体装置。
  2. 前記半導体基板上に形成され、前記第２トレンチ底面の前記ゲート絶縁膜と前記ゲートパッドの側面とに到達するコンタクト孔を有する層間絶縁膜をさらに備え、
    前記ゲート配線が、前記層間絶縁膜上から前記第２トレンチ内部を埋め込むように形成されている請求項１に記載の半導体装置。
  3. 前記ゲート電極及び前記ゲートパッドは、ポリシリコンによって形成されている請求項１又は２に記載の半導体装置。
  4. 前記ゲート電極及び前記ゲートパッドは、表面がポリサイド化されたポリシリコンによって形成されている請求項１又は２に記載の半導体装置。
  5. 縦型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
    半導体基板に、第１トレンチと、前記第１トレンチにつながり、前記第１トレンチよりトレンチ幅の広い第２トレンチとを形成し、
    前記第１トレンチ内の表面と、前記第２トレンチ内の表面とを覆うゲート絶縁膜を形成し、
    前記第１トレンチ内部に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、前記第２トレンチ側面に前記ゲート絶縁膜を介して設けられたゲートパッドとを形成し、
    前記ゲートパッドの側面と接続するゲート配線を形成する半導体装置の製造方法。
  6. 前記ゲート電極と前記ゲートパッドは、
    前記ゲート絶縁膜の上に、前記縦型ＭＯＳＦＥＴのゲート電極を形成するための導電層を堆積させた後、前記導電層をエッチバックすることにより形成する請求項５に記載の半導体装置の製造方法。
  7. 前記導電層は、ポリシリコンである請求項６に記載の半導体装置の製造方法。
  8. 前記導電層のエッチバック後、前記ポリシリコンの表面をポリサイド化する請求項７に記載の半導体装置の製造方法。
  9. 前記ゲート配線を形成する前に、前記第２トレンチ底面の前記ゲート絶縁膜と前記ゲートパッドの側面とに到達するコンタクト孔を有する層間絶縁膜をさらに形成し、
    前記ゲート配線を、前記層間絶縁膜上から前記第２トレンチの内部を埋め込むように形成することによって、前記ゲートパッドの側面と接続させる請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
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