WO2022070304A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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俊明 岩松
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    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • MOSFETs Metal Oxide Semiconductor Field Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • insulated gate type semiconductor devices have a trench structure in which the gate wiring is embedded in the semiconductor layer.
  • An insulated gate type semiconductor device having a trench structure can have a higher channel width density in the active region than a planar type semiconductor device in which the gate wiring is formed on the surface of the semiconductor layer. The electrical resistance per unit area can be reduced.
  • a gate wiring and a gate insulating film are formed inside the trench of the trench opening on the active region side and around the upper corner in the terminal region provided around the active region.
  • the electric field is concentrated around the bottom surface of the trench and the upper corners, and the insulation deterioration of the gate insulating film around the bottom surface and the corners occurs, resulting in semiconductors. The reliability of the device was reduced.
  • a method in which an electric field relaxing region having conductivity is provided on the bottom surface of the trench to relax the electric field applied to the gate insulating film on the bottom surface of the trench. Further, a structure including a deep trench having a narrow width of the active region and a shallow trench having a wide width of the terminal region is formed, and the active region is subsequently subjected to a CMP (Chemical Mechanical Polishing) process or a combination of a CMP process and an etchback process. A method is known in which the gate wiring formed in the trench in the terminal region is flattened so that the corner portion of the trench is not covered with the gate wiring (see, for example, Patent Document 1).
  • CMP Chemical Mechanical Polishing
  • the present disclosure has been made to solve the above-mentioned problems, and the gate at the corner of the trench opening end in the terminal region provided around the active region of the insulated gate type semiconductor device having a trench structure.
  • the purpose was to suppress deterioration of the insulating film and deterioration of reliability of the semiconductor device.
  • the semiconductor device of the present disclosure is separated from a semiconductor substrate, a first conductive type drift layer provided on the semiconductor substrate, a second conductive type base region provided on the drift layer, and a base region.
  • a plurality of first conductive type source regions, a gate trench that penetrates the source region and the base region and reaches the drift layer, and a terminal region on the outer peripheral side of the active region in which the gate trench is formed are located.
  • the terminal trench which has a width wider than the width of the gate trench and reaches the drift layer through the base region, and the second conductive type diffusion protection layer formed in the drift layer in contact with the bottom surface of the gate trench.
  • a second conductive type terminal protective layer formed in the drift layer in contact with the bottom surface of the terminal trench, and formed on the diffusion protective layer, the terminal protective layer, the side of the gate trench, and the side of the terminal trench.
  • the gate insulating film is formed inside the terminal trench in contact with the terminal protective layer and has a thickness equal to or greater than the thickness of the gate insulating film.
  • the gate insulating film inside the gate trench is formed.
  • it is formed inside the groove of the portion surrounded by the outer peripheral wall of the terminal trench and the side portion of the terminal insulating film at two or more places sandwiching the terminal insulating film in a certain cross section.
  • the source electrode In contact with the gate wiring connecting between the gate trench and the terminal trench, the source electrode electrically connected to the source region and the terminal protective layer, and the gate wiring and the terminal insulating film in the terminal trench. It is provided with a gate electrode provided and electrically connected to the gate wiring.
  • the method for manufacturing the semiconductor device of the present disclosure includes a step of forming a first conductive type drift layer on the surface of a semiconductor substrate, a step of forming a second conductive type base region on the drift layer, and a step of forming a second conductive type base region on the base region.
  • a terminal insulating film having a thickness equal to or greater than the thickness of the gate insulating film is formed in the terminal trench, and gate wiring is formed at two or more positions across the terminal insulating film in a cross section having the terminal trench. Therefore, deterioration of the gate insulating film at the corner of the trench opening end in the terminal region and deterioration of reliability of the semiconductor device can be suppressed.
  • FIG. It is a schematic plan view of the semiconductor device in Embodiment 1.
  • FIG. It is an enlarged view of the schematic plane of the semiconductor device in Embodiment 1.
  • FIG. It is sectional drawing which shows a part of the semiconductor device in Embodiment 1.
  • FIG. It is sectional drawing which shows a part of the semiconductor device in Embodiment 1.
  • FIG. It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1. It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1. It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1. It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1. It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1. It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. 1 is a plan view illustrating an outline of the semiconductor device according to the present embodiment of the present disclosure.
  • the semiconductor device includes an active region 30 and a terminal region 40.
  • the active region 30 has a gate wiring 10.
  • the terminal region 40 has a terminal trench 6, a terminal insulating film 8, and a gate wiring 10.
  • the active region 30 is provided in the central portion of the semiconductor device, and is a region in which a current flows through the semiconductor device when a voltage is applied to the gate wiring 10 formed in a grid pattern in the active region 30.
  • the terminal region 40 is formed around the active region 30 and includes a terminal trench 6, a terminal insulating film 8, a gate insulating film 9, a gate wiring 10, and a guard ring for the purpose of electric field relaxation, for example.
  • the terminating trench 6 is a trench provided in the terminating region 40.
  • the terminal insulating film 8 is formed inside the terminal trench 6, and the gate insulating film 9 and the gate wiring 10 are formed in a groove in a portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8. It is formed inside.
  • FIG. 2 is an enlarged view of a plane showing an outline of the semiconductor device according to the present embodiment, and is an enlarged view of the vicinity of the terminal trench 6 shown in FIG.
  • the source electrode 13, the gate electrode 14, the drain electrode 15, and the ohmic electrode 16 are omitted.
  • 3 and 4 are schematic cross-sectional views showing a part of the semiconductor device according to the present embodiment, FIG. 3 shows a cross section taken along the line AA of FIG. 2, and FIG. 4 shows a cross section taken along the line BB of FIG. There is.
  • the active region 30 includes a semiconductor substrate 1, a drift layer 2, a base region 3, a source region 4, a gate trench 5, a diffusion protection layer 7a, a gate insulating film 9, a gate wiring 10, and an interlayer insulating film. 11.
  • the source electrode 13, the drain electrode 15, and the ohmic electrode 16 are included.
  • the semiconductor substrate 1 is composed of silicon carbide having an N-type conductive type, nitrogen being added as an N-type impurity, and a polytype of 4H.
  • the drift layer 2 is provided on the semiconductor substrate 1 and exhibits an N-type, and the impurity concentration of nitrogen added as an N-type impurity is 1 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 17 cm -3 or less. It is composed of silicon.
  • the thickness of the drift layer 2 is 5 ⁇ m or more and 200 ⁇ m or less.
  • the base region 3 is provided on the surface of the drift layer 2 and exhibits a P-type, and the concentration of aluminum added as a P-type impurity is 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 20 cm -3 or less. It is composed of silicon.
  • the depth of the base region 3 is 1.0 ⁇ m or more and 6.0 ⁇ m or less.
  • a plurality of source regions 4 are provided on the surface of the base region 3 at intervals and show N-type, and the concentration of nitrogen added as N-type impurities is 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm. It is composed of silicon carbide which is -3 or less.
  • the depth of the source region 4 is shallower than the depth of the base region 3.
  • the gate trench 5 is a trench that penetrates the source region 4 and the base region 3 and reaches the drift layer 2, and is formed in a grid pattern in a plan view, for example, in the active region 30.
  • the width and depth of the gate trench 5 are both 1 ⁇ m or more and 10 ⁇ m or less.
  • the diffusion protection layer 7a is formed in the drift layer 2 in contact with the bottom surface of the gate trench 5 and exhibits a P-type, and the concentration of aluminum added as a P-type impurity is 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 It is composed of silicon carbide having a size of 19 cm -3 or less.
  • the thickness of the diffusion protection layer 7a is made up of 0.1 ⁇ m or more and 2.0 ⁇ m or less.
  • the gate insulating film 9 is formed on the diffusion protective layer 7a and the side portion of the gate trench 5, and is composed of, for example, a silicon oxide film having a thickness of 50 nm or more and 80 nm or less.
  • the gate wiring 10 is formed on the gate insulating film 9 inside the gate trench 5 and is made of polysilicon.
  • the thickness and width of the gate wiring 10 are values obtained by subtracting the thickness and width of the gate insulating film 9 from the depth of the gate trench 5, respectively.
  • the first contact hole 12a is a hole formed in the interlayer insulating film 11 for electrically connecting the source region 4 and the source electrode 13.
  • the ohmic electrode 16 is a layer for reducing contact resistance, and is provided between the source region 4 and the source electrode 13.
  • the ohmic electrode 16 is composed of a metal-semiconductor compound, silicide, a plurality of layers of a metal, or a conductor such as a semiconductor.
  • a source electrode 13 is formed on the interlayer insulating film 11, and a drain electrode 15 is formed on the back surface side of the semiconductor substrate 1.
  • the terminal region 40 includes a semiconductor substrate 1, a drift layer 2, a base region 3, a terminal trench 6, a terminal protection layer 7b, a terminal insulating film 8, a gate insulating film 9, a gate wiring 10, and interlayer insulation.
  • a film 11, a source electrode 13, a gate electrode 14, and a drain electrode 15 are included.
  • the terminal trench 6 is located on the outer peripheral side of the semiconductor substrate 1 rather than the gate trench 5 is formed in a plan view, has a width wider than the width of the gate trench 5, and has a base region 3 as shown in FIG. It is a trench that penetrates and reaches the drift layer 2.
  • the depth of the terminal trench 6 is equal to or greater than the depth of the base region 3, and is composed of 1 ⁇ m or more and 10 ⁇ m or less.
  • a terminal insulating film 8, a gate insulating film 9, and a gate wiring 10 are formed in the terminal trench 6.
  • the terminating protective layer 7b is formed in the drift layer 2 in contact with the bottom surface of the terminating trench 6 and exhibits a P-type, and the concentration of aluminum added as a P-type impurity is 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 It is composed of silicon carbide which is 19 cm -3 or less.
  • the thickness of the terminal protection layer 7b is formed to be the same depth as the diffusion protection layer 7a, and is composed of 0.1 ⁇ m or more and 2.0 ⁇ m or less.
  • the terminal insulating film 8 is formed inside the terminal trench 6 in contact with the terminal protective layer 7b and is composed of a silicon oxide film or a silicon nitride oxide film.
  • the thickness of the terminal insulating film 8 may be greater than or equal to the thickness of the gate insulating film 9 and may be larger than the depth of the terminal trench 6.
  • a groove is formed which reaches the terminal protection layer 7b and has a rectangular or tapered cross-sectional shape. The width of this groove is not more than twice the width of the gate trench 5.
  • the thickness of the gate wiring 10 embedded in the gate trench 5 may be 2.5 ⁇ m or more, and the gate may be gated. If the thickness of the wiring 10 is 2.5 ⁇ m, the width of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 is twice or less the width of the gate trench 5 of 2.5 ⁇ m. Therefore, it is 5.0 ⁇ m or less.
  • the width of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 is set to be twice or less the width of the gate trench 5, this will be performed during the etching back process described later. Etching of the gate wiring 10 in the groove is suppressed, and the gate wiring 10 can be stably formed in the groove, which is more preferable.
  • the gate wiring 10 of the terminal region 40 is formed in a striped shape in a plan view with the terminal insulating film 8 in the terminal trench 6 interposed therebetween. Further, the gate wiring 10 in the active region 30 and the gate wiring 10 in the terminal region 40 are formed by being connected between the gate trench 5 and the terminal trench 6. As shown in FIG. 3, the second contact hole 12b electrically connects the gate wiring 10 and the gate electrode 14 provided in contact with the gate wiring 10 in the terminal trench 6 and the terminal insulating film 8. This is a hole formed in the interlayer insulating film 11.
  • the third contact hole 12c is a hole formed to penetrate the interlayer insulating film 11 and the base region 3 and reach the drift layer 2 to electrically connect the terminal protective layer 7b and the source electrode 13.
  • a terminal insulating film 8 is formed on the outside of the third contact hole 12c, and the terminal insulating film 8 insulates the source electrode 13 and the base region 3 in the third contact hole 12c.
  • FIGS. 5 to 10 are explanatory views of a method for manufacturing a semiconductor device according to the first embodiment.
  • aluminum may be used as the P-type impurity and nitrogen may be used as the N-type impurity, but the present invention is not particularly limited, and other commonly known impurities may be used.
  • FIG. 5 shows a state in which the drift layer 2, the base region 3 and the source region 4 are formed on the semiconductor substrate 1.
  • a semiconductor substrate 1 having a conductive type of N type and a polytype of 4H made of silicon carbide is used as the semiconductor substrate 1.
  • An N-type epitaxial growth layer is formed on the surface of the semiconductor substrate 1 by a chemical vapor deposition (CVD) method.
  • the epitaxial growth layer has an N-type impurity concentration of 1 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 17 cm -3 or less, and a thickness of 5 ⁇ m or more and 200 ⁇ m or less.
  • a base region 3 is formed on the surface of the epitaxial growth layer by adding a P-type impurity by ion implantation.
  • the ion implantation depth of the P-type impurity is not more than the thickness of the epitaxial growth layer, for example, 0.3 ⁇ m or more and 3 ⁇ m or less.
  • the concentration of P-type impurities in the base region 3 is equal to or higher than the concentration of N-type impurities in the epitaxial growth layer, and is 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the region of the epitaxial growth layer excluding the base region 3 is the drift layer 2.
  • the base region 3 may be an epitaxially grown P-type semiconductor, and the P-type impurity concentration and thickness of the base region 3 in that case are the P-type impurity concentration and thickness of the base region 3 formed by ion implantation. May be the same as.
  • N-type impurities are selectively ion-implanted on the surface of the base region 3 to form the source region 4.
  • the source region 4 is formed with a pattern corresponding to the layout of the gate electrode 14 formed in a later step.
  • the ion implantation depth of the N-type impurity is less than the thickness of the base region 3.
  • the concentration of N-type impurities in the source region 4 is equal to or higher than the concentration of P-type impurities in the base region 3, and is 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • FIG. 6 shows a state in which the gate trench 5, the termination trench 6, the diffusion protection layer 7a below the gate trench 5, and the termination protection layer 7b below the termination trench 6 are formed.
  • the gate trench 5 and the terminal trench 6 are formed by selectively etching the base region 3 and the source region 4 using photolithography and reactive ion etching.
  • the depth of the gate trench 5 and the end trench 6 is equal to or greater than the depth of the base region 3 and is 1.0 to 6.0 ⁇ m.
  • the impurity concentration of the diffusion protection layer 7a and the termination protection layer 7b is 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 19 cm -3 or less, and the thickness of the diffusion protection layer 7a and the termination protection layer 7b is 0.1 ⁇ m or more. , 2.0 ⁇ m or less.
  • the impurity concentration takes into consideration the electric field strength generated in the gate insulating film 9 depending on the selected impurity concentration when the same voltage as the withstand voltage of the semiconductor device is applied between the drain electrode 15 and the source electrode 13. Above, the desired value may be selected.
  • the P-type impurities are ion-implanted into the opening of the gate trench 5 from an oblique direction, so that the P-type semiconductor layer is contained in the drift layer 2 in contact with the side surface of the gate trench 5.
  • an annealing treatment is performed to activate the ion-implanted impurities using a heat treatment apparatus.
  • the annealing treatment is carried out by heating at 1300 ° C. to 1900 ° C. for 30 seconds to 1 hour in an atmosphere of an inert gas such as argon (Ar) or in a vacuum.
  • FIG. 7 shows a state in which the terminal insulating film 8 is formed.
  • the terminal insulating film 8 is formed in the active region 30 and the terminal region 40. It is composed of a silicon oxide film or a silicon nitride oxide film deposited by the CVD method, and the thickness of the terminal insulating film 8 is equal to or greater than the depth of the terminal trench 6.
  • the thickness of the terminal insulating film 8 is equal to or greater than the depth of the terminal trench 6 because the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 are formed at the same time as the formation of the gate wiring 10 in the gate trench 5. This is because the gate wiring 10 is embedded in the groove of the portion surrounded by.
  • FIG. 8 shows a state in which the terminal insulating film 8 is patterned to form a groove in a portion surrounded by the outer peripheral wall of the terminal trench 6 in the terminal region 40 and the side portion of the terminal insulating film 8.
  • the terminal insulating film 8 is patterned by reactive ion etching using an etching mask or wet etching such as hydrofluoric acid. These may be combined and patterned.
  • a groove is formed in a portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, but when patterning, the cross-sectional shape is a perfect rectangle, and the corner portion is not a tapered shape. It may be rounded or the like, and the unetched terminal insulating film 8 may remain thinly at the bottom of the groove. In this way, the terminal insulating film 8 is formed in contact with the terminal protective layer 7b inside the terminal trench 6.
  • FIG. 9 shows a state in which the gate insulating film 9 and the gate wiring layer 10a are deposited.
  • a gate insulating film 9 is formed on the diffusion protective layer 7a of the active region 30 and the terminal region 40 and on the side portions of the gate trench 5 and the terminal trench 6.
  • the gate insulating film 9 is composed of a silicon oxide film deposited by the CVD method, and the thickness thereof is not more than the thickness of the terminal insulating film 8 and is 50 nm or more and 80 nm or less.
  • the gate wiring layer 10a is deposited.
  • the gate wiring layer 10a is composed of polysilicon deposited by the reduced pressure CVD method.
  • the gate insulating film 9 and the gate wiring layer 10a are embedded in the gate trench 5, the terminal trench 6, and the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8. Will be done.
  • the gate insulating film 9 may be formed by thermal oxidation treatment or the like.
  • the gate wiring layer 10a can be deposited simultaneously in the active region 30 and the terminal region 40, but can be deposited separately or made of different materials.
  • FIG. 10 shows a state in which the gate wiring layer 10a and the like are etched back, and the gate wiring 10 is formed in the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8.
  • the gate wiring layer 10a protruding from the terminal insulating film 8, the gate insulating film 9, and the terminal trench 6 of the gate wiring layer 10a is etched by the etchback process.
  • the gate wiring 10 in the terminal trench 6 in the cross section of FIG. 10 is arranged at two locations with the terminal insulating film 8 interposed therebetween without riding on the open end of the terminal trench 6.
  • the interlayer insulating film 11 is formed and patterned to form the first contact hole 12a, the second contact hole 12b, and the third contact hole 12c.
  • An interlayer insulating film 11 is formed in the active region 30 and the terminal region 40 by the reduced pressure CVD method.
  • the first contact hole 12a reaching the base region 3 and the source region 4 is formed, and in the terminal region 40, the gate wiring is provided.
  • a second contact hole 12b reaching 10 and a third contact hole 12c reaching the terminal protective layer 7b are formed.
  • the ohmic electrode 16 is formed in the first contact hole 12a formed in the active region 30.
  • the ohmic electrode 16 is formed, for example, by forming a metal film containing nickel (Ni) as a main component on a base region 3 and a source region 4, and then forming Ni and a semiconductor by heat treatment at 600 ° C to 1100 ° C. It is composed of a silicide film formed by reaction.
  • an aluminum alloy or the like is deposited on the interlayer insulating film 11 in the first contact hole 12a, the second contact hole 12b, and the third contact hole 12c to form a metal electrode, and the metal electrode is patterned to form a source. It is separated into an electrode 13 and a gate electrode 14. Then, an aluminum alloy or the like is deposited on the back surface of the semiconductor substrate 1 to form the drain electrode 15. Through the above steps, the semiconductor device according to the present embodiment is formed.
  • the semiconductor device of the present disclosure controls the channel formed in the base region 3 facing the gate wiring 10 via the gate insulating film 9 by controlling the voltage applied between the source electrode 13 and the gate electrode 14. Then, the on state and the off state of the semiconductor device are controlled.
  • the semiconductor device when the semiconductor device is turned on, a current due to the voltage supplied from the external electric circuit flows from the drain electrode 15 to the source electrode 13, so that the voltage between the drain electrode 15 and the source electrode 13 is drained.
  • the on-voltage is a voltage determined by the current flowing from the electrode 15 to the source electrode 13 and the on-resistance of the semiconductor device.
  • the on voltage is much lower than the voltage applied between the drain electrode 15 and the source electrode 13 in the off state. Therefore, in the off state, the depletion layer that has expanded into the drift layer 2 from the diffusion protection layer 7a and the termination protection layer 7b shrinks to the diffusion protection layer 7a and the termination protection layer 7b side when it is turned on.
  • the depletion layer extending from the diffusion protection layer 7a and the termination protection layer 7b into the drift layer 2 expands and contracts with the switching, and the diffusion protection layer 7a and the termination protection layer 7a and the termination protection layer expand and contract.
  • the diffusion protective layer 7a and the terminal protective layer 7b in the operation of repeating the off state and the on state of the semiconductor device, the voltage stress on the gate insulating film 9 can be alleviated and the dielectric breakdown of the gate insulating film 9 can be suppressed. ..
  • a terminal insulating film 8 having a thickness equal to or greater than the thickness of the gate insulating film 9 is formed in the terminal trench 6 having a width wider than that of the gate trench 5, and the terminal insulating film 8 is sandwiched in a cross section of the terminal trench 6. Since the gate wiring 10 is formed at two or more positions, it is possible to prevent the gate wiring 10 inside the terminal trench 6 from being etched to become thinner or the film to disappear in the etch back process. Then, the gate wiring 10 can be electrically connected to the gate electrode 14 in a wide area without riding on the corner portion of the opening end of the terminal trench 6.
  • the semiconductor device when the semiconductor device is turned on, the electric field at the corner of the opening end of the terminal trench 6 is suppressed, the gate insulating film 9 at the corner of the trench opening end in the terminal region is deteriorated, and the reliability of the semiconductor device is lowered. Can be suppressed.
  • the gate electrode 14 is provided in contact with the gate wiring 10 of the terminal region 40, but an ohmic electrode 16 may be formed between the gate wiring 10 and the gate electrode 14.
  • the ohmic electrode 16 is formed, for example, by forming a metal film containing nickel (Ni) as a main component on a base region 3 and a source region 4, and then forming Ni and a semiconductor by heat treatment at 600 ° C to 1100 ° C. It can be composed of a silicide film formed by reaction.
  • the ohmic electrode 16 contributes to electrical conduction between the gate wiring 10 and the gate electrode 14 as a part of the gate wiring 10, the gate electrode 14 is in contact with the gate wiring 10 even when the ohmic electrode 16 is provided. Is substantially synonymous with providing.
  • the gate wiring 10 in the terminal trench 6 is a parallel straight line
  • it may be a polygonal line or an ellipse that is not striped.
  • the thickness of the terminal insulating film 8 is equal to or larger than the thickness of the gate insulating film 9, the thickness of the terminal insulating film 8 may be the same as the depth of the terminal trench 6. The reason is that, as shown in FIG. 9, when the gate wiring 10 is embedded in the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, the gate wiring 10 fills the groove. This is because the gate wiring 10 is prevented from becoming thin or disappearing even after undergoing the etchback process.
  • the thickness of the terminal insulating film 8 corresponds to the length of the terminal insulating film 8 formed between the bottom surface of the terminal trench 6 and the bottom surface of the gate electrode 14, as shown in FIG. 3, for example. Further, the same does not mean only those that are completely the same, but is an optimum design according to the depth of the terminal trench 6 and the amount of deposition of the terminal insulating film 8, the gate insulating film 9, and the gate wiring layer 10a. It indicates that the range of values, the range of individual differences due to manufacturing, and the range of other tolerances and errors are also included.
  • the combined thickness of the electric field relaxation layer 17 and the terminal insulating film 8 may be 80% or more and 120% or less of the depth of the terminal trench 6.
  • the gate wiring 10 may be formed in a grid pattern that connects parallel straight lines at right angles, and there are three or more gate wiring 10s in a certain cross section, and each gate wiring 10 has.
  • the terminal insulating film 8 may be formed between them.
  • the gate electrode 14 may not be provided on the outermost gate wiring 10 in the terminal trench 6, and the outermost gate wiring 10 may be covered with the interlayer insulating film 11.
  • the terminal insulating film 11 In the cross section of the terminal trench 6 of FIG. 11, there are five gate wirings 10 and the terminal insulating film 8 is formed between them.
  • the second contact hole 12b formed in the interlayer insulating film 11 is formed so that the outermost gate wiring 10 does not overlap in a plan view, and is connected to the gate electrode 14 at three points of the gate wiring 10.
  • the gate insulating film 9 and the gate wiring 10 are formed in a groove in a region sandwiched between the terminal insulating films 8, and these grooves are also formed on the outer peripheral wall of the terminal trench 6 and the side portions of the terminal insulating film 8. It is formed at the same time as the groove of the portion surrounded by, and has a similar width in a plan view and a similar shape in a cross-sectional view.
  • the terminal trench 6 is provided in a part around the active region 30, as shown in FIG. 12, the terminal trench 6 may be formed in an endless ring shape that continuously surrounds the active region 30. .. Further, as shown in FIG. 13, the gate wiring 10 in the terminal region 40 may be formed in a large grid pattern. In this way, when a large number of gate wirings 10 are connected between the active region 30 and the terminal region 40, the gate wiring 10 can be connected to a low resistance between the active region 30 and the terminal region 40. Further, if the opening area of the second contact hole 12b is increased, the connection area between the gate wiring 10 and the gate electrode 14 can be increased, and the gate wiring 10 and the gate electrode 14 can be connected with low resistance.
  • the width of the gate wiring 10 in the terminal region 40 may be set so that the thickness of the gate wiring 10 does not become thin or the film does not disappear due to the etchback process.
  • the thickness of the terminal protective layer 7b should be thicker, preferably more than the thickness of the diffusion protective layer 7a.
  • the diffusion protection layer 7a and the termination protection layer 7b may have the same thickness, but if necessary, the diffusion protection layer 7a and the termination protection layer 7b may be used. You can select the thickness of.
  • Embodiment 2 In the first embodiment, an example is shown in which the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 reaches the terminal protection layer 7b, but in the present embodiment, the example is shown. Regarding an example in which the terminal insulating film 8 also exists below the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, and the bottom of the groove does not reach the terminal protective layer 7b. show. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.
  • FIG. 14 is a schematic cross-sectional view showing a part of the semiconductor device according to the present embodiment, and shows a cross section corresponding to the AA cross section of FIG.
  • the terminal insulating film 8 also exists below the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, and the bottom of the groove is a gate. It is closer to the surface side of the base region 3 than the bottom of the trench 5, in other words, shallower than the gate trench 5.
  • the thickness of the terminal insulating film 8 from the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 to the terminal protective layer 7b is, for example, the thickness of the terminal insulating film 8 from the terminal protective layer 7b to the gate electrode. It may be 20% or more, 30% or less, etc. of the thickness of the terminal insulating film 8 up to 14.
  • the gate insulating film 9 and the gate wiring 10 are formed in the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8.
  • FIGS. 15 to 18 are explanatory views of a method for manufacturing a semiconductor device according to the second embodiment.
  • the parts corresponding to the cross sections AA in FIG. 2 will be described.
  • FIG. 15 shows a state in which the etching mask 50 formed following the formation of the terminal insulating film 8 is patterned to form a groove in a portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8. Is shown.
  • the terminal insulating film 8 is etched in order to form a groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8.
  • the bottom of the groove does not reach the terminal protective layer 7b, and the etching is completed. In other words, the etching ends on the way without penetrating the terminal insulating film 8.
  • Reactive ion etching or wet etching such as hydrofluoric acid is used for etching the terminal insulating film 8. Moreover, you may combine these.
  • an etching mask 50 is formed on the portion other than the terminal trench 6 so as not to be etched.
  • FIG. 16 shows a state in which the etching mask 51 formed after the removal of the etching mask 50 is patterned and the terminal insulating film 8 is etched.
  • the etching mask 50 is removed, and then the etching mask 51 is formed and patterned to form a terminal insulating film 8 inside the gate trench 5 which is not covered with the etching mask 51.
  • Etch. Reactive ion etching or wet etching such as hydrofluoric acid is used for etching the terminal insulating film 8. Moreover, you may combine these.
  • an etching mask 51 is formed so that the terminal insulating film 8 in the terminal trench 6 and in the groove of the connection portion between the terminal protective layer 7b and the source electrode 13 is not etched.
  • FIG. 17 shows a state in which the gate insulating film 9 and the gate wiring layer 10a are deposited. After the cross section shown in FIG. 16 is formed, the etching mask 51 is removed, and the gate insulating film 9 and the gate wiring layer 10a are deposited on the active region 30 and the terminal region 40.
  • FIG. 18 shows a state in which the gate wiring layer 10a is etched back and the gate wiring 10 is formed in the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8.
  • the gate wiring layer 10a protruding from the terminal trench 6 of the terminal insulating film 8, the gate insulating film 9, and the gate wiring layer 10a is etched by the etchback process.
  • the gate wiring 10 in the terminal trench 6 is arranged at two locations with the terminal insulating film 8 interposed therebetween without riding on the open end of the terminal trench 6.
  • the gate wiring 10 inside the terminal trench 6 similarly to the first embodiment, it is possible to prevent the gate wiring 10 inside the terminal trench 6 from being etched to become thinner or the film to disappear in the etchback process. Then, the gate wiring 10 can be electrically connected to the gate electrode 14 in a wide area without riding on the corner portion of the opening end of the terminal trench 6. Therefore, when the semiconductor device is turned on, the electric field at the corner of the opening end of the terminal trench 6 is suppressed, the gate insulating film 9 at the corner of the trench opening end in the terminal region is deteriorated, and the reliability of the semiconductor device is lowered. Can be suppressed.
  • the semiconductor device since the terminal protective layer 7b and the terminal insulating film 8 are present between the gate insulating film 9 in the terminal trench 6 and the drift layer 2 in the cross-sectional view, the semiconductor device is turned off. In the case of the state, the electric field generated in the gate insulating film 9 formed on the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 is relaxed, and the gate insulating film 9 is formed. It is possible to prevent dielectric breakdown.
  • Embodiment 3 In the first embodiment, an example in which the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 reaches the terminal protection layer 7b has been described, but in the present embodiment, the example has been described. An example is shown in which the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 is in contact with the electric field relaxation layer 17 formed on the terminal protection layer 7b. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.
  • FIG. 19 is a schematic cross-sectional view showing a part of the semiconductor device according to the present embodiment, and shows a cross section corresponding to the AA cross section of FIG.
  • the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 is in contact with the electric field relaxation layer 17 formed on the terminal protection layer 7b. ..
  • the electric field relaxation layer 17 has an insulating property, has a relative permittivity higher than the relative permittivity of the terminal insulating film 8, and has a thickness equal to or greater than the thickness of the gate insulating film 9 and less than the depth of the terminal trench 6.
  • the electric field relaxation layer 17 is composed of an oxide film nitride, but is not limited to the oxide film nitrided, and has a higher relative permittivity than the relative permittivity of the terminal insulating film 8, such as an insulator containing tantalum or yttrium. All you need is.
  • the thickness of the terminal insulating film 8 corresponding to the length from the upper surface of the terminal protection layer 7b to the bottom surface of the gate electrode 14 may be the same as the depth of the terminal trench 6. The reason is that when the gate wiring 10 is embedded in the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, the gate wiring 10 is filled in this groove and undergoes an etch back process.
  • the gate wiring 10 is prevented from becoming thin or disappearing.
  • identical does not mean only those that are completely the same, but is an optimum design according to the depth of the terminal trench 6 and the amount of deposition of the terminal insulating film 8, the gate insulating film 9, and the gate wiring layer 10a. It indicates that the range of values, the range of individual differences due to manufacturing, and the range of other tolerances and errors are also included.
  • the combined thickness of the electric field relaxation layer 17 and the terminal insulating film 8 may be 80% or more and 120% or less of the depth of the terminal trench 6.
  • the electric field relaxation layer 17 is formed from the active region 30 to the terminal region 40 in the same manner as the terminal insulating film 8.
  • the electric field relaxation layer 17 is formed by the CVD method in the same manner as the terminal insulating film 8, but another generally known insulating film forming method may be used.
  • the terminal insulating film 8 is formed and undergoes a patterning step, but etching is performed to the extent that it penetrates the terminal insulating film 8, in other words, reaches the electric field relaxation layer 17.
  • the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 is in contact with the electric field relaxation layer 17. Since the subsequent steps after forming the terminal insulating film 8 are the same as the steps described in the first embodiment, the description thereof will be omitted.
  • the electric field relaxation layer 17 is formed only below the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, but the electric field relaxation layer 17 is also end-insulated. Since it is an insulating layer similar to the film 8 and functions as a part of the terminal insulating film 8, the electric field relaxation layer 17 may be formed so as to cover the upper surface of the terminal protection layer 7b in the terminal trench 6. In this case, the total thickness of the electric field relaxation layer 17 and the thickness of the terminal insulating film 8 may be the same as the depth of the terminal trench 6.
  • the gate wiring 10 is embedded in the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8, the gate wiring 10 is filled in this groove and undergoes an etch back process. This is because the gate wiring 10 is prevented from becoming thin or disappearing.
  • the same does not mean only those that are completely the same, but also the range of the optimum design value according to the depth of the terminal trench 6 and the amount of deposition between the terminal insulating film 8 and the gate wiring 10, and the individual by manufacturing. It means that the range of difference and other tolerances and error range are also included.
  • the combined thickness of the electric field relaxation layer 17 and the terminal insulating film 8 may be 80% or more and 120% or less of the depth of the terminal trench 6.
  • the gate wiring 10 inside the terminal trench 6 similarly to the first embodiment, it is possible to prevent the gate wiring 10 inside the terminal trench 6 from being etched to become thinner or the film to disappear in the etchback process. Then, the gate wiring 10 can be electrically connected to the gate electrode 14 in a wide area without riding on the corner portion of the opening end of the terminal trench 6. Therefore, when the semiconductor device is turned on, the electric field at the corner of the opening end of the terminal trench 6 is suppressed, the gate insulating film 9 at the corner of the trench opening end in the terminal region is deteriorated, and the reliability of the semiconductor device is lowered. Can be suppressed.
  • the specific dielectric constant between the gate insulating film 9 in the terminal trench 6 and the drift layer 2 is higher than the specific dielectric constant of the terminal protective layer 7b and the terminal insulating film 8. Since the electric field relaxation layer 17 having a ratio is present, it is formed on the bottom of the groove of the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8 when the semiconductor device is in the off state. The electric field generated in the gate insulating film 9 is relaxed corresponding to the capacitance corresponding to the specific dielectric constant of the electric field relaxation layer 17, and the dielectric breakdown of the gate insulating film 9 can be prevented.
  • the terminal insulating film 8 In the etching after the formation of the terminal insulating film 8, the terminal insulating film 8 is not penetrated, and is below the bottom of the groove in the portion surrounded by the outer peripheral wall of the terminal trench 6 and the side portion of the terminal insulating film 8. , The terminal insulating film 8 and the electric field relaxation layer 17 are present, and the bottom of the groove may be in contact with the terminal insulating film 8.
  • FIG. 19 shows an example in which the terminal insulating film 8 is formed in contact with the electric field relaxation layer 17, but the electric field relaxation layer 17 is not formed in the contacted region, and the terminal insulating film 8 is terminal protected. It may be formed on the layer 7b.
  • Embodiment 4 In the first embodiment, an example in which the gate wiring 10 on the terminal insulating film 8 in the terminal trench 6 is etched by the etchback process has been described, but in the present embodiment, the terminal insulating film 8 in the terminal trench 6 has been described. An example in which the gate wiring 10 is formed is shown above. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.
  • FIG. 20 is a schematic cross-sectional view showing a part of the semiconductor device according to the present embodiment, and shows a cross section corresponding to the AA cross section of FIG.
  • the gate insulating film 9 and the gate wiring 10 are formed on the terminal insulating film 8 in the terminal trench 6.
  • the thickness of the gate wiring 10 on the terminal insulating film 8 is 0.1 ⁇ m or more.
  • the gate wiring 10 and the gate electrode 14 are connected via a joint surface having an area equivalent to the opening area of the terminal trench 6.
  • an etching mask is formed on the gate wiring 10 over the active region 30 and the termination region 40, and the etching mask above the termination trench 6 is left. Remove the etching mask in other parts. Then, the etching back process etches the gate wiring 10 at the portion protruding from the terminal trench 6 of the terminal insulating film 8, the gate insulating film 9, and the gate wiring 10, and then removes the etching mask.
  • the gate wiring 10 in the terminal trench 6 does not ride on the open end of the terminal trench 6, and the gate insulating film 9 and the gate wiring 10 are formed on the terminal insulating film 8 in the terminal trench 6.
  • the region covering the gate wiring 10 with the etching mask may be set so that the gate wiring 10 in the terminal trench 6 does not ride on the open end of the terminal trench 6, for example, the second as shown in FIG. 20. It may be about the opening area of the contact hole 12b. Since the subsequent steps after forming the interlayer insulating film 11 are the same as the steps described in the first embodiment, the description thereof will be omitted.
  • the gate wiring 10 inside the terminal trench 6 similarly to the first embodiment, it is possible to prevent the gate wiring 10 inside the terminal trench 6 from being etched to become thinner or the film to disappear in the etchback process. Then, the gate wiring 10 can be electrically connected to the gate electrode 14 in a wide area without riding on the corner portion of the opening end of the terminal trench 6. Therefore, when the semiconductor device is turned on, the electric field at the corner of the opening end of the terminal trench 6 is suppressed, the gate insulating film 9 at the corner of the trench opening end in the terminal region is deteriorated, and the reliability of the semiconductor device is lowered. Can be suppressed.
  • the gate insulating film 9 and the gate wiring 10 are formed on the terminal insulating film 8 in the terminal trench 6, and the gate is formed through a joint surface having an area equivalent to the opening area of the terminal trench 6. Since the wiring 10 and the gate electrode 14 are connected, the gate wiring 10 and the gate electrode 14 can be electrically connected in a larger area than in the first embodiment, and can be connected to a lower resistance.
  • the materials, the method of forming each layer and each region, and the numerical values of the concentration, the thickness, and the depth are not limited to the illustrated contents, and can be changed as appropriate.
  • the semiconductor device an example in which the first conductive type is N type and the second conductive type is P type has been described, but the semiconductor device is a semiconductor device in which the first conductive type is P type and the second conductive type is N type. You may.
  • the semiconductor device is a MOSFET has been described
  • the semiconductor device may be an IGBT, and in that case, the conductive type of the semiconductor substrate 1 may be a P type.
  • the drift layer 2 is silicon carbide has been described, the drift layer 2 may be a wide bandgap semiconductor such as gallium nitride or diamond.

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Abstract

本開示の半導体装置は、活性領域に設けられたゲートトレンチと、終端領域に設けられ、ゲートトレンチよりも広い幅を有する終端トレンチと、ゲートトレンチの底面に接して形成された拡散保護層と、終端トレンチの底面に接して形成された終端保護層と、ゲートトレンチ及び終端トレンチの内部に設けられたゲート絶縁膜及びゲート配線と、ゲート配線に電気的に接続されたゲート電極と、ソース領域と拡散保護層と終端保護層とに電気的に接続されたソース電極と、を備えており、さらに、終端トレンチには、両側面のゲート絶縁膜から離間し、ゲート絶縁膜の厚み以上の厚みの終端絶縁膜が形成されており、ゲート配線は、終端絶縁膜を挟んで２箇所以上の、終端トレンチの外周壁と終端絶縁膜の側部とで囲まれた部分の溝の内側に形成されている構成の半導体装置。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関するものである。
　パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、もしくは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が広く使用されている。これらの絶縁ゲート型半導体装置には、ゲート配線が半導体層に埋め込まれたトレンチ構造を有するものがある。トレンチ構造を有する絶縁ゲート型半導体装置は、ゲート配線が半導体層の表面に形成されるプレーナ型の半導体装置に比べ、活性領域のチャネル幅密度を高くすることができるため、半導体装置のオン状態において単位面積当たりの電気抵抗を低くできる。
　従来、トレンチ構造を有する絶縁ゲート型半導体装置は、活性領域の周囲に設けられた終端領域において、活性領域側のトレンチ開口部のトレンチ内部および上側角部周辺にはゲート配線およびゲート絶縁膜が形成されていたが、ゲート電圧が印加されて半導体装置がオン状態となった際、トレンチ底面および上側角部周辺に電界が集中し、底面および角部周辺のゲート絶縁膜の絶縁劣化が生じ、半導体装置の信頼性が低下していた。
　この問題を解決するため、トレンチ底面に導電性を有する電界緩和領域を設けることで、トレンチ底面のゲート絶縁膜にかかる電界を緩和する方法が知られている。また、活性領域の幅が狭く深いトレンチと終端領域の幅が広く浅いトレンチとを備える構造を形成し、その後のＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセスまたはＣＭＰプロセスとエッチバックプロセスとの併用により、活性領域および終端領域のトレンチに形成されたゲート配線を平坦化することで、トレンチの角部がゲート配線に覆われないようにする方法が知られている（例えば特許文献１参照）。
特表２００６―５２００９１号公報
　しかしながら、トレンチ底面に電界緩和領域を設ける方法では、トレンチ上側角部周辺の絶縁劣化を抑制することができない場合があった。ＣＭＰプロセスを用いる方法は、半導体基板の反りや表面の凹凸や、半導体基板上に形成される膜の面内厚み均一性、パーティクル等の影響による膜の凹凸の影響を非常に小さくする必要があり、現実的には採用するのが困難であった。更に、終端領域に幅の広いトレンチを形成してゲート絶縁膜、ゲート配線を連続的に堆積させる場合、その後のエッチバックプロセスにおいてゲート配線の露出面積が大きくなり、ゲート配線がエッチングされて厚みが薄くなること、または、膜が消失するため、絶縁ゲート型半導体装置の安定した動作を果たせなかった。
　本開示は、上述のような課題を解決するためになされたものであり、トレンチ構造を有する絶縁ゲート型半導体装置の、活性領域の周囲に設けられた終端領域におけるトレンチ開口端の角部のゲート絶縁膜の劣化および半導体装置の信頼性低下を抑制することを目的とした。
　本開示の半導体装置は、半導体基板と、半導体基板上に設けられた第１導電型のドリフト層と、ドリフト層上に設けられた第２導電型のベース領域と、ベース領域上に、離隔して複数設けられた第１導電型のソース領域と、ソース領域とベース領域とを貫通してドリフト層まで達するゲートトレンチと、ゲートトレンチが形成される活性領域の外周側にある終端領域内に位置し、ゲートトレンチの幅よりも広い幅を有し、ベース領域を貫通してドリフト層まで達する終端トレンチと、　ゲートトレンチの底面に接してドリフト層内に形成された第２導電型の拡散保護層と、終端トレンチの底面に接してドリフト層内に形成された第２導電型の終端保護層と、拡散保護層上、終端保護層上、ゲートトレンチの側部および終端トレンチの側部に形成されるゲート絶縁膜と、終端トレンチの内側に終端保護層に接して上方に形成され、ゲート絶縁膜の厚み以上である厚みの終端絶縁膜と、ゲートトレンチにおいては、ゲートトレンチの内側のゲート絶縁膜の上に形成され、終端トレンチにおいては、ある断面において終端絶縁膜を挟んで２箇所以上の、終端トレンチの外周壁と終端絶縁膜の側部とで囲まれた部分の溝の内側に形成され、ゲートトレンチと終端トレンチとの間で繋がる、ゲート配線と、ソース領域と終端保護層とに電気的に接続されたソース電極と、終端トレンチ内のゲート配線上と終端絶縁膜上とに接して設けられ、ゲート配線に電気的に接続されたゲート電極とを備える。
　また本開示の半導体装置の製造方法は、半導体基板の表面に第１導電型のドリフト層を形成する工程と、ドリフト層上に第２導電型のベース領域を形成する工程と、ベース領域上に離隔する複数の第１導電型のソース領域を形成する工程と、ソース領域とベース領域とを貫通してドリフト層まで達するゲートトレンチを形成する工程と、ゲートトレンチが形成される活性領域の外周側にある終端領域内に、ゲートトレンチの幅よりも広い幅を有し、ベース領域を貫通してドリフト層まで達する終端トレンチを形成する工程と、ゲートトレンチの底面に接してドリフト層内に第２導電型の拡散保護層を形成する工程と、終端トレンチの底面に接してドリフト層内に第２導電型の終端保護層を形成する工程と、終端トレンチの内側に終端保護層に接して上方に終端絶縁膜を形成する工程と、拡散保護層上、終端保護層上、ゲートトレンチの側部および終端トレンチの側部に、終端絶縁膜の厚み以下である厚みのゲート絶縁膜を形成する工程と、終端絶縁膜上およびゲート絶縁膜上にゲート配線層を堆積後にゲート配線層をエッチバックすることにより、ゲートトレンチにおいては、ゲートトレンチの内側のゲート絶縁膜の上に、終端トレンチにおいては、ある断面において終端絶縁膜を挟んで２箇所以上の、終端トレンチの外周壁と終端絶縁膜の側部とで囲まれた部分の溝の内側に、ゲートトレンチと終端トレンチとの間で繋がって、ゲート配線を形成する工程と、ソース領域と終端保護層とに電気的に接続されたソース電極を形成する工程と、終端トレンチ内のゲート配線上と終端絶縁膜上とに接して、ゲート配線に電気的に接続されたゲート電極を形成する工程とを備える。
　本開示によれば、終端トレンチに厚みがゲート絶縁膜の厚み以上である終端絶縁膜が形成され、終端トレンチのある断面において終端絶縁膜を挟んで２箇所以上の位置にゲート配線を形成されるため、終端領域におけるトレンチ開口端の角部のゲート絶縁膜の劣化および半導体装置の信頼性低下を抑制できる。
実施の形態１における半導体装置の概略平面図である。 実施の形態１における半導体装置の概略平面の拡大図である。 実施の形態１における半導体装置の一部を示す断面模式図である。 実施の形態１における半導体装置の一部を示す断面模式図である。 実施の形態１の半導体装置の製造方法の説明図である。 実施の形態１の半導体装置の製造方法の説明図である。 実施の形態１の半導体装置の製造方法の説明図である。 実施の形態１の半導体装置の製造方法の説明図である。 実施の形態１の半導体装置の製造方法の説明図である。 実施の形態１の半導体装置の製造方法の説明図である。 実施の形態１における半導体装置のゲート配線構造の一例を示す概略平面の拡大図である。 実施の形態１における半導体装置の終端トレンチの一例を示す概略平面図である。 実施の形態１における半導体装置のゲート配線構造の一例を示す概略平面の拡大図である。 実施の形態２における半導体装置の一部を示す断面模式図である。 実施の形態２の半導体装置の製造方法の説明図である。 実施の形態２の半導体装置の製造方法の説明図である。 実施の形態２の半導体装置の製造方法の説明図である。 実施の形態２の半導体装置の製造方法の説明図である。 実施の形態３における半導体装置の一部を示す断面模式図である。 実施の形態４における半導体装置の一部を示す断面模式図である。
　以下に、本開示の実施の形態に係る半導体装置および半導体装置の製造方法を、図面に基づいて詳細に説明する。簡潔に説明するために、半導体層や電極の詳細は省略する場合がある。
実施の形態１．
　図１は、本開示の本実施の形態の半導体装置の概略を示す平面図である。図１に示すように、半導体装置は、活性領域３０と終端領域４０とを備えている。活性領域３０は、ゲート配線１０を有する。終端領域４０は、終端トレンチ６、終端絶縁膜８、ゲート配線１０を有する。
　活性領域３０は、半導体装置の中央部に設けられ、活性領域３０内に格子状に形成されたゲート配線１０に電圧が印加された場合に、半導体装置に電流を流す領域である。
　終端領域４０は、活性領域３０の周囲に形成され、終端トレンチ６、終端絶縁膜８、ゲート絶縁膜９およびゲート配線１０の他、例えば電界緩和を目的とするガードリングを含む。終端トレンチ６は、終端領域４０に設けられたトレンチである。終端絶縁膜８は終端トレンチ６の内側に形成されており、ゲート絶縁膜９とゲート配線１０とは、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の内側に形成されている。
　次に、本実施の形態の半導体装置の活性領域３０と終端領域４０との境界部の近傍の構成について、図２、図３および図４を用いて説明する。図２は、本実施の形態における半導体装置の概略を示す平面の拡大図であり、図１で示した終端トレンチ６近傍を拡大したものである。ここで図２では、本実施の形態を簡潔に説明するため、ソース電極１３、ゲート電極１４、ドレイン電極１５およびオーミック電極１６を省略した。図３、図４は、本実施の形態における半導体装置の一部を示す断面模式図であり、図３は図２のＡ－Ａ断面を、図４は図２のＢ－Ｂ断面を示している。
　まず活性領域３０の構成について説明する。図３に示すように、活性領域３０には、半導体基板１、ドリフト層２、ベース領域３、ソース領域４、ゲートトレンチ５、拡散保護層７ａ、ゲート絶縁膜９、ゲート配線１０、層間絶縁膜１１、ソース電極１３、ドレイン電極１５およびオーミック電極１６が含まれている。
　半導体基板１は、導電型がＮ型を示し、Ｎ型不純物として窒素が添加され、ポリタイプが４Ｈの炭化珪素で構成される。
　ドリフト層２は、半導体基板１上に設けられ、Ｎ型を示し、Ｎ型不純物として添加される窒素の不純物濃度が１×１０１４ｃｍ－３以上、１×１０１７ｃｍ－３以下である炭化珪素で構成される。ドリフト層２の厚みは、５μｍ以上、２００μｍ以下である。
　ベース領域３は、ドリフト層２の表面に設けられ、Ｐ型を示し、Ｐ型不純物として添加されるアルミニウムの濃度が１×１０１７ｃｍ－３以上、１×１０２０ｃｍ－３以下である炭化珪素で構成される。ベース領域３の深さは、１．０μｍ以上、６．０μｍ以下である。
　ソース領域４は、ベース領域３の表面に、離隔して複数設けられ、Ｎ型を示し、Ｎ型不純物として添加される窒素の濃度が、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下である炭化珪素で構成される。ソース領域４の深さは、ベース領域３の深さよりも浅い。
　ゲートトレンチ５は、ソース領域４とベース領域３とを貫通してドリフト層２まで達するトレンチであり、例えば活性領域３０内に平面視で格子状に形成される。ゲートトレンチ５の幅、深さは、ともに１μｍ以上、１０μｍ以下で構成される。拡散保護層７ａは、ゲートトレンチ５の底面に接してドリフト層２内に形成され、Ｐ型を示し、Ｐ型不純物として添加されるアルミニウムの濃度が１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下である炭化珪素で構成される。拡散保護層７ａの厚みは、０．１μｍ以上、２．０μｍ以下で構成される。
　ゲート絶縁膜９は、拡散保護層７ａ上とゲートトレンチ５の側部とに形成され、例えば厚みが５０ｎｍ以上、８０ｎｍ以下のシリコン酸化膜で構成される。
　ゲート配線１０は、ゲートトレンチ５の内側のゲート絶縁膜９の上に形成され、ポリシリコンで構成される。ゲート配線１０の厚みおよび幅はそれぞれ、ゲートトレンチ５の深さからゲート絶縁膜９の厚みおよび幅を差し引いた値となる。
　ここで、図３に示すように、第１コンタクトホール１２ａは、ソース領域４とソース電極１３とを電気的に接続するために層間絶縁膜１１に形成される穴である。オーミック電極１６は、接触抵抗を低減させるための層であり、ソース領域４とソース電極１３との間に設けられる。オーミック電極１６は、金属と半導体との化合物、シリサイド、複数層の金属または半導体等の導電体で構成される。層間絶縁膜１１上にはソース電極１３が形成され、半導体基板１の裏面側には、ドレイン電極１５が形成される。
　次に終端領域４０の構成について説明する。図３に示すように、終端領域４０には、半導体基板１、ドリフト層２、ベース領域３、終端トレンチ６、終端保護層７ｂ、終端絶縁膜８、ゲート絶縁膜９、ゲート配線１０、層間絶縁膜１１、ソース電極１３、ゲート電極１４およびドレイン電極１５が含まれる。
　終端トレンチ６は、平面視でゲートトレンチ５が形成されるよりも半導体基板１の外周側に位置し、ゲートトレンチ５の幅よりも広い幅を有し、図３に示すようにベース領域３を貫通してドリフト層２まで達するトレンチである。終端トレンチ６の深さは、ベース領域３の深さ以上であり、１μｍ以上、１０μｍ以下で構成される。終端トレンチ６内には、終端絶縁膜８、ゲート絶縁膜９およびゲート配線１０が形成される。
　終端保護層７ｂは、終端トレンチ６の底面に接してドリフト層２内に形成され、Ｐ型を示し、Ｐ型不純物として添加されるアルミニウムの濃度が１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下である炭化珪素で構成される。終端保護層７ｂの厚みは、ゲートトレンチ５の深さと終端トレンチ６の深さとが同じ場合、拡散保護層７ａと同じ深さに形成され、０．１μｍ以上、２．０μｍ以下で構成される。
　終端絶縁膜８は、終端トレンチ６の内側に終端保護層７ｂに接して上方に形成され、シリコン酸化膜、もしくはシリコン窒化酸化膜で構成される。終端絶縁膜８の厚みは、ゲート絶縁膜９の厚み以上であり、終端トレンチ６の深さより大きくてもよい。図３に示すように、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分には、終端保護層７ｂに達し、断面形状が矩形またはテーパー形状を呈する溝が形成され、この溝の幅は、ゲートトレンチ５の幅の２倍以下である。例えば、ゲートトレンチ５の幅が２．５μｍで、隣り合うゲートトレンチ５同士のピッチが５．０μｍの場合、ゲートトレンチ５に埋設するゲート配線１０の厚みを２．５μｍ以上とすれば良く、ゲート配線１０の厚みが２．５μｍであれば、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の幅は、ゲートトレンチ５の幅２．５μｍの２倍以下であるので、５．０μｍ以下である。ここで、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の幅がゲートトレンチ５の幅の２倍以下にすると、後述するエッチバックプロセスの際に、この溝内のゲート配線１０のエッチングが抑制され、ゲート配線１０がこの溝内に安定的に形成できるため、より好ましい。
　図２に示すように、終端領域４０のゲート配線１０は、終端トレンチ６内の終端絶縁膜８を挟んで平面視でストライプ状に形成される。また、活性領域３０内のゲート配線１０と終端領域４０内のゲート配線１０とは、ゲートトレンチ５と終端トレンチ６との間で繋がって形成される。図３に示すように、第２コンタクトホール１２ｂは、ゲート配線１０と、終端トレンチ６内のゲート配線１０上と終端絶縁膜８上とに接して設けられたゲート電極１４とを電気的に接続するために、層間絶縁膜１１に形成される穴である。第３コンタクトホール１２ｃは、層間絶縁膜１１とベース領域３とを貫通してドリフト層２まで達し、終端保護層７ｂとソース電極１３とを電気的に接続するために形成される穴である。第３コンタクトホール１２ｃの外側には終端絶縁膜８が形成されており、この終端絶縁膜８は第３コンタクトホール１２ｃ内のソース電極１３とベース領域３とを絶縁する。
　引き続き、本開示の半導体装置の製造方法について、図５から図１０を用いて順次、説明する。図５から図１０は、本実施の形態１の半導体装置の製造方法の説明図である。ここでは、図２のＡ－Ａ断面を示しながら説明する。以下、Ｐ型不純物はアルミニウムを、Ｎ型不純物は窒素を用いればよいが、特に限定されず、一般に知られる他の不純物を用いてもよい。
　図５は、半導体基板１にドリフト層２、ベース領域３およびソース領域４が形成された状態を示す。
　半導体基板１には、導電型がＮ型を示し、ポリタイプが４Ｈの炭化珪素で構成される半導体基板１を用いる。
　半導体基板１の表面に、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法でＮ型のエピタキシャル成長層が形成される。エピタキシャル成長層は、Ｎ型不純物濃度が１×１０１４ｃｍ－３以上、１×１０１７ｃｍ－３以下、厚みが５μｍ以上、２００μｍ以下である。
　エピタキシャル成長層の表面に、イオン注入によりＰ型不純物を添加した、ベース領域３が形成されている。Ｐ型不純物のイオン注入深さは、エピタキシャル成長層の厚み以下であり、例えば、０．３μｍ以上、３μｍ以下である。ベース領域３中のＰ型不純物濃度は、エピタキシャル成長層のＮ型不純物濃度以上であり、１×１０１７ｃｍ－３以上、１×１０２０ｃｍ－３以下である。このベース領域３を除いたエピタキシャル成長層の領域はドリフト層２である。ここで、ベース領域３はエピタキシャル成長したＰ型半導体であってもよく、その場合のベース領域３のＰ型不純物濃度と厚みとは、イオン注入によって形成されるベース領域３のＰ型不純物濃度、厚みと同じであってよい。
　ベース領域３の表面に、Ｎ型不純物が選択的にイオン注入されてソース領域４が形成されている。ソース領域４は、後の工程で形成されるゲート電極１４のレイアウトに対応するパターンで形成される。Ｎ型不純物のイオン注入深さは、ベース領域３の厚み未満である。ソース領域４中のＮ型不純物濃度は、ベース領域３のＰ型不純物濃度以上であり、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下である。
　図６は、ゲートトレンチ５、終端トレンチ６、ゲートトレンチ５下方の拡散保護層７ａおよび終端トレンチ６下方の終端保護層７ｂが形成された状態を示す。
　上述のソース領域４の形成後、フォトリソグラフィ、反応性イオンエッチングを利用し、ベース領域３、ソース領域４を選択的にエッチングすることでゲートトレンチ５および終端トレンチ６を形成する。ゲートトレンチ５および終端トレンチ６の深さは、ベース領域３の深さ以上であり、１．０～６．０μｍである。
　次に、Ｐ型不純物をイオン注入し、ゲートトレンチ５の下に拡散保護層７ａ、終端トレンチ６の下に終端保護層７ｂを形成する。拡散保護層７ａおよび終端保護層７ｂの不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下で、拡散保護層７ａおよび終端保護層７ｂの厚みは、０．１μｍ以上、２．０μｍ以下である。ここで、それらの不純物濃度は、半導体装置の耐圧と同じ電圧がドレイン電極１５とソース電極１３との間に印加された場合に、選択する不純物濃度によってゲート絶縁膜９に生じる電界強度を考慮した上で、所望の値を選択すればよい。また、拡散保護層７ａを形成する際に、ゲートトレンチ５の開口に対して斜め方向からＰ型不純物をイオン注入することで、ゲートトレンチ５の側面に接するドリフト層２内にＰ型の半導体層を形成して、Ｐ型の拡散保護層７ａとＰ型のベース領域３とを、このＰ型の半導体層を経由して接続することができる。
　拡散保護層７ａおよび終端保護層７ｂの形成に続き、熱処理装置を用いてイオン注入した不純物を活性化させるアニール処理を行う。アニール処理は、アルゴン（Ａｒ）などの不活性ガス雰囲気中、もしくは、真空中で、１３００℃～１９００℃で３０秒～１時間加熱して行う。
　図７は、終端絶縁膜８が形成された状態を示す。
　上述のアニール処理後、活性領域３０および終端領域４０に終端絶縁膜８が形成される。ＣＶＤ法で堆積されるシリコン酸化膜、もしくはシリコン窒化酸化膜で構成され、終端絶縁膜８の厚みは、終端トレンチ６の深さと同じかそれ以上である。終端絶縁膜８の厚みを終端トレンチ６の深さと同じかそれ以上としたのは、ゲートトレンチ５内のゲート配線１０の形成と同時に、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝にゲート配線１０を埋設するためである。
　図８は、終端絶縁膜８がパターニングされ、終端領域４０の終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝が形成された状態を示す。
　終端絶縁膜８は、エッチングマスクを用いて反応性イオンエッチング、もしくはフッ酸等のウェットエッチングでパターニングする。これらを組み合わせてパターニングしてもよい。ここで、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝が形成されるが、パターニングの際に、断面形状が完全な矩形、テーパー形状ではなく角部が丸まる場合等があってもよく、この溝の底に未エッチングの終端絶縁膜８が薄く残存する場合があってもよい。このように、終端トレンチ６の内側に終端保護層７ｂに接して終端絶縁膜８を形成する。
　図９は、ゲート絶縁膜９およびゲート配線層１０ａが堆積された状態を示す。
　上述のエッチングマスクを除去した後、活性領域３０および終端領域４０の拡散保護層７ａ上と、ゲートトレンチ５と終端トレンチ６との側部とに、ゲート絶縁膜９が形成される。ゲート絶縁膜９は、ＣＶＤ法で堆積されるシリコン酸化膜で構成され、その厚みが終端絶縁膜８の厚み以下であり、５０ｎｍ以上、８０ｎｍ以下である。
　ゲート絶縁膜９の形成後、ゲート配線層１０ａが堆積される。ゲート配線層１０ａは、減圧ＣＶＤ法により堆積されるポリシリコンで構成される。
　これらの結果、ゲート絶縁膜９およびゲート配線層１０ａは、ゲートトレンチ５内、終端トレンチ６内および終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝内に埋設される。ここで、ゲート絶縁膜９は、熱酸化処理等により形成してもよい。ゲート配線層１０ａは、活性領域３０と終端領域４０とに同時に堆積することができるが、別々に堆積することもでき、また別々の材料で構成することもできる。
　図１０は、ゲート配線層１０ａ等がエッチバックされ、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝内にゲート配線１０が形成された状態を示す。
　上述のゲート配線層１０ａの堆積後、エッチバックプロセスにより、終端絶縁膜８、ゲート絶縁膜９およびゲート配線層１０ａの終端トレンチ６からはみ出た部分のゲート配線層１０ａがエッチングされる。ここで、図１０の断面における終端トレンチ６内のゲート配線１０は、終端トレンチ６の開口端に乗り上がることなく、終端絶縁膜８を挟んで２箇所に配置される。
　続いて、層間絶縁膜１１を形成、パターニングし、第１コンタクトホール１２ａ、第２コンタクトホール１２ｂ、第３コンタクトホール１２ｃを形成する。減圧ＣＶＤ法により活性領域３０および終端領域４０に層間絶縁膜１１を形成し、活性領域３０においては、ベース領域３およびソース領域４に達する第１コンタクトホール１２ａを、終端領域４０においては、ゲート配線１０に達する第２コンタクトホール１２ｂと、終端保護層７ｂに達する第３コンタクトホール１２ｃとを形成する。
　その後、活性領域３０に形成した第１コンタクトホール１２ａ内に、オーミック電極１６を形成する。オーミック電極１６は、例えば、ベース領域３とソース領域４との上にニッケル（Ｎｉ）を主成分とする金属膜を製膜した後、６００℃～１１００℃の熱処理で形成したＮｉと半導体とを反応させて形成したシリサイド膜で構成される。
　更に、層間絶縁膜１１上、第１コンタクトホール１２ａ内、第２コンタクトホール１２ｂ内および第３コンタクトホール１２ｃ内に、アルミニウム合金などを堆積させて金属電極を形成し、金属電極をパターニングしてソース電極１３とゲート電極１４とに分離する。そして、半導体基板１の裏面にアルミニウム合金などを堆積させてドレイン電極１５を形成する。以上の工程で、本実施の形態に係る半導体装置が形成される。
　次に、本開示の半導体装置の作用効果について説明する。
　本開示の半導体装置は、ソース電極１３とゲート電極１４との間に印加する電圧を制御することで、ゲート絶縁膜９を介してゲート配線１０に対向するベース領域３に形成されるチャネルを制御し、半導体装置のオン状態とオフ状態とが制御される。
　ソース電極１３とゲート電極１４との間に半導体装置をオン状態とする電圧を印加した場合、ゲート電極１４からゲート配線１０に電圧が印加される。この結果、ゲート絶縁膜９を介してゲート配線１０と対向するベース領域３にチャネルが形成され、Ｎ型のソース領域４とＮ型のドリフト層２との間にキャリアである電子が流れる経路が形成される。そして、ソース領域４からドリフト層２へ流れ込む電子は、ドレイン電極１５とソース電極１３との間に印加された電圧によって形成される電界により、ドリフト層２および半導体基板１を経由してドレイン電極１５に到達する。この結果、ゲート配線１０に閾値以上の電圧を印加することで、ドレイン電極１５からソース電極１３に電流が流れる。
　一方、ソース電極１３とゲート電極１４との間に半導体装置をオフ状態とする電圧を印加する場合、ゲート絶縁膜９を介してゲート配線１０と対向するベース領域３にはチャネルが形成されない。この場合、Ｎ型のソース領域４とＮ型のドリフト層２との間にはＰ型のベース領域３が存在するため、ドレイン電極１５からソース電極１３に向かう電流は流れない。
　半導体装置がオフ状態になると、ドレイン電極１５とソース電極１３との間には外部の電気回路から供給された高い電圧が印加される。半導体装置がオフ状態の場合、拡散保護層７ａおよび終端保護層７ｂを設けることにより、ドリフト層２内に空乏層が拡がるため、ドレイン電極１５とソース電極１３との間に印加された電圧による電界がゲートトレンチ５の底部のゲート絶縁膜９に集中するのを抑制し、ゲートトレンチ５および終端トレンチ底部のゲート絶縁膜９に高電界が印加されても絶縁破壊を防止することができる。
　一方、半導体装置がオン状態になると、ドレイン電極１５からソース電極１３に向かって外部の電気回路から供給された電圧による電流が流れるため、ドレイン電極１５とソース電極１３との間の電圧は、ドレイン電極１５からソース電極１３に流れる電流と半導体装置のオン抵抗によって定まる電圧であるオン電圧となる。オン電圧は、オフ状態でドレイン電極１５とソース電極１３との間に印加される電圧よりもはるかに低い。そのためオフ状態において、拡散保護層７ａおよび終端保護層７ｂからドリフト層２内に拡がった空乏層は、オン状態になることで、拡散保護層７ａおよび終端保護層７ｂ側に縮むことになる。半導体装置がオン状態とオフ状態とを繰り返してスイッチングを行う場合、スイッチングに伴い拡散保護層７ａおよび終端保護層７ｂからドリフト層２内に拡がる空乏層が伸縮し、拡散保護層７ａおよび終端保護層７ｂにはソース電極１３を介して電流が流れる。この電流は、空乏層の等価的な静電容量を充放電する変位電流である。
　半導体装置は、オフ状態とオン状態を繰り返す動作において、拡散保護層７ａおよび終端保護層７ｂを設けることにより、ゲート絶縁膜９への電圧ストレスを緩和し、ゲート絶縁膜９の絶縁破壊を抑制できる。
　また本開示では、ゲートトレンチ５よりも幅の広い終端トレンチ６に、厚みがゲート絶縁膜９の厚み以上である終端絶縁膜８が形成され、終端トレンチ６のある断面において終端絶縁膜８を挟んで２箇所以上の位置にゲート配線１０が形成されるため、エッチバックプロセスにおいて終端トレンチ６内部のゲート配線１０がエッチングされて厚みが薄くなること、または、膜が消失することを抑制できる。そして、ゲート配線１０は、終端トレンチ６の開口端の角部に乗り上がることなく、広い面積でゲート電極１４と電気的に接続できる。よって、半導体装置がオン状態となった場合、終端トレンチ６の開口端の角部の電界は抑制され、終端領域におけるトレンチ開口端の角部のゲート絶縁膜９の劣化および半導体装置の信頼性低下を抑制できる。
　なお、本実施の形態では、終端領域４０のゲート配線１０上に接してゲート電極１４を設けたが、ゲート配線１０とゲート電極１４との間にオーミック電極１６を形成してもよい。オーミック電極１６は、例えば、ベース領域３とソース領域４との上にニッケル（Ｎｉ）を主成分とする金属膜を製膜した後、６００℃～１１００℃の熱処理で形成したＮｉと半導体とを反応させて形成したシリサイド膜で構成できる。ここで、オーミック電極１６はゲート配線１０の一部として、ゲート配線１０とゲート電極１４との間の電気伝導に寄与するため、オーミック電極１６を設ける場合もゲート配線１０上に接してゲート電極１４を設けることと実質的に同義である。
　また、終端トレンチ６内のゲート配線１０が平行な直線であるストライプ状の例を示したが、例えば、ストライプ状でない折れ線状や楕円状等であってもよい。
　また、終端絶縁膜８の厚みは、ゲート絶縁膜９の厚み以上である例を示したが、終端絶縁膜８の厚みは、終端トレンチ６の深さと同一であってもよい。その理由は、図９に示すように、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝にゲート配線１０を埋設する場合、この溝にゲート配線１０が満たされ、エッチバックプロセスを経てもこのゲート配線１０が薄くなること、または、消失することが抑制されるためである。ここで終端絶縁膜８の厚みとは、例えば図３に示すように、終端トレンチ６底面からゲート電極１４底面までの間に形成された終端絶縁膜８の長さに相当する。また、同一とは、完全に同じであるものだけを指すのではなく、終端トレンチ６の深さと、終端絶縁膜８とゲート絶縁膜９とゲート配線層１０ａとの堆積量とに応じた最適設計値の範囲、製造による個体差の範囲およびその他の公差と誤差の範囲も含むことを表している。例えば、電界緩和層１７と終端絶縁膜８とを合わせた厚みは、終端トレンチ６の深さの８０％以上、１２０％以下となる場合がある。
　また、図１１に示すように、ゲート配線１０を平行な直線間を直角に繋ぐような格子状に形成してもよく、ある断面にゲート配線１０が３箇所以上あり、それぞれのゲート配線１０の間に終端絶縁膜８が形成されてもよい。ここで、終端トレンチ６内の最外周のゲート配線１０の上にはゲート電極１４を設けず、最外周のゲート配線１０の上は層間絶縁膜１１で覆われていてもよい。図１１の終端トレンチ６のある断面においては、ゲート配線１０が５箇所あり、それらの間に終端絶縁膜８が形成されている。層間絶縁膜１１に形成される第２コンタクトホール１２ｂは、最外周のゲート配線１０が平面視で重ならないように形成されており、ゲート配線１０の３箇所でゲート電極１４と接続される。ここで、終端絶縁膜８に挟まれた領域の溝にゲート絶縁膜９とゲート配線１０とが形成されているが、この溝も、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝と同時に形成され、平面視において同様の幅と、断面視において同様の形状とを有する。
　また、終端トレンチ６は、活性領域３０の周囲の一部に設けられた例を示したが、図１２に示すように、活性領域３０を連続的に取り囲む無端のリング状に形成してもよい。また、図１３に示すように、終端領域４０内のゲート配線１０を大きな格子状に形成してもよい。このように、活性領域３０と終端領域４０との間で多数、ゲート配線１０が繋がれている場合、活性領域３０から終端領域４０の間で、ゲート配線１０を低抵抗に接続できる。また、第２コンタクトホール１２ｂの開口面積を大きくすれば、ゲート配線１０とゲート電極１４との接続面積を大きくすることができ、ゲート配線１０とゲート電極１４とを低抵抗に接続できる。ここで、終端領域４０内のゲート配線１０の幅は、エッチバックプロセスによってゲート配線１０の厚みが薄くなること、または、膜が消失することがないように設定すればよい。
　更に、終端トレンチ６がゲートトレンチ５と同じ深さに形成される例を示したが、異なる深さに形成してもよい。その場合、半導体装置の動作時におけるゲート絶縁膜９の耐圧の観点から、終端保護層７ｂの厚さは厚い方がよく、拡散保護層７ａの厚さ以上にすることが好ましい。ここで、製造プロセスの工程を簡略化の観点からは、拡散保護層７ａと終端保護層７ｂとを同じ厚さにするとよいが、必要に応じて適宜、拡散保護層７ａと終端保護層７ｂとの厚さを選択すればよい。
　このような構成によっても、終端トレンチ６の開口端の角部の電界は抑制され、終端領域におけるトレンチ開口端の角部のゲート絶縁膜９の劣化および半導体装置の信頼性低下を抑制できる。
　実施の形態２．
　実施の形態１では、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部は、終端保護層７ｂに達する例について示したが、本実施の形態では、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部の下方にも終端絶縁膜８が存在し、この溝の底部が終端保護層７ｂに達しない例について示す。それ以外の構成は実施の形態１と同様であり、説明は省略する。
　まず、活性領域３０と終端領域４０との境界部の近傍の構成について、図１４を用いて説明する。図１４は、本実施の形態における半導体装置の一部を示す断面模式図であり、図２のＡ－Ａ断面に相当する断面を示している。
　図１４に示すように、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部の下方にも終端絶縁膜８が存在し、この溝の底部は、ゲートトレンチ５の底部よりもベース領域３の表面側に近い、換言するとゲートトレンチ５よりも浅い。終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部から終端保護層７ｂまでの間の終端絶縁膜８の厚みは、例えば、終端保護層７ｂからゲート電極１４までの間の終端絶縁膜８の厚みの２０％以上、３０％以下等であればよい。終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝には、ゲート絶縁膜９とゲート配線１０とが形成されている。
　次に、本実施の形態に係る半導体装置の製造方法について、実施の形態１と同様である図７までの工程は省略し、それ以降の工程を図１５から図１８を用いて説明する。図１５から図１８は、本実施の形態２の半導体装置の製造方法の説明図である。ここでは、図２のＡ－Ａ断面に対応する箇所を示しながら説明する。
　図１５は、終端絶縁膜８の形成に続けて形成されるエッチングマスク５０がパターニングされ、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝が形成された状態を示す。
　図７に示す断面が形成された後、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝を形成するため、終端絶縁膜８をエッチングするが、ここでこの溝の底部は、終端保護層７ｂに達することがなく、エッチングは終了する。換言すると、終端絶縁膜８を貫通せずに途中で、エッチングは終了する。終端絶縁膜８のエッチングには、反応性イオンエッチング、もしくはフッ酸等のウェットエッチングが用いられる。またこれらを組み合わせてもよい。ここで、終端トレンチ６を除いた部分については、エッチングマスク５０を形成し、エッチングされないようにしている。
　図１６は、エッチングマスク５０の除去後に形成されるエッチングマスク５１がパターニングされ、終端絶縁膜８がエッチングされた状態を示す。
　図１５に示す断面が形成された後、エッチングマスク５０が除去され、続けてエッチングマスク５１の形成、パターニングを行い、エッチングマスク５１で覆われていない、ゲートトレンチ５内等の終端絶縁膜８をエッチングする。終端絶縁膜８のエッチングには、反応性イオンエッチング、もしくはフッ酸等のウェットエッチングが用いられる。またこれらを組み合わせてもよい。ここで、終端トレンチ６内および終端保護層７ｂとソース電極１３との接続部分の溝内の終端絶縁膜８はエッチングされないようにエッチングマスク５１を形成している。
　図１７は、ゲート絶縁膜９およびゲート配線層１０ａが堆積された状態を示す。
　図１６に示す断面が形成された後、エッチングマスク５１を除去し、活性領域３０および終端領域４０にゲート絶縁膜９とゲート配線層１０ａとを堆積する。
　図１８は、ゲート配線層１０ａがエッチバックされ、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝内にゲート配線１０が形成された状態を示す。
　図１７に示す断面が形成された後、エッチバックプロセスにより、終端絶縁膜８、ゲート絶縁膜９およびゲート配線層１０ａの終端トレンチ６からはみ出た部分のゲート配線層１０ａがエッチングされる。ここで、終端トレンチ６内のゲート配線１０は、終端トレンチ６の開口端に乗り上がることなく、終端絶縁膜８を挟んで２箇所に配置される。
　以降の工程は、実施の形態１で説明した層間絶縁膜１１形成以降の工程と同様であるため、説明は省略する。
このように本実施の形態は、実施の形態１と同様に、エッチバックプロセスにおいて終端トレンチ６内部のゲート配線１０がエッチングされて厚みが薄くなること、または、膜が消失することを抑制できる。そして、ゲート配線１０は、終端トレンチ６の開口端の角部に乗り上がることなく、広い面積でゲート電極１４と電気的に接続できる。よって、半導体装置がオン状態となった場合、終端トレンチ６の開口端の角部の電界は抑制され、終端領域におけるトレンチ開口端の角部のゲート絶縁膜９の劣化および半導体装置の信頼性低下を抑制できる。
更に、本実施の形態では、断面視において、終端トレンチ６内のゲート絶縁膜９と、ドリフト層２との間に、終端保護層７ｂと終端絶縁膜８とが存在するため、半導体装置がオフ状態の場合に終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底の上に形成されたゲート絶縁膜９に生じる電界が緩和され、ゲート絶縁膜９の絶縁破壊を防止することができる。
　実施の形態３．
　実施の形態１では、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部は、終端保護層７ｂに達する例について説明したが、本実施の形態では、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部は、終端保護層７ｂ上に形成された電界緩和層１７に接する例を示す。それ以外の構成は実施の形態１と同様であり、説明は省略する。
　まず、活性領域３０と終端領域４０との境界部の近傍の構成について、図１９を用いて説明する。図１９は、本実施の形態における半導体装置の一部を示す断面模式図であり、図２のＡ－Ａ断面に相当する断面を示している。
　図１９に示すように、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部は、終端保護層７ｂ上に形成された電界緩和層１７に接している。電界緩和層１７は、絶縁性を有し、比誘電率が終端絶縁膜８の比誘電率よりも高く、厚みはゲート絶縁膜９の厚み以上、終端トレンチ６の深さ未満である。電界緩和層１７は窒化酸化膜で構成されるが、窒化酸化膜に限らず、タンタルまたはイットリウムを含んだ絶縁体のように、終端絶縁膜８の比誘電率よりも比誘電率が高いものであればよい。ここで、終端保護層７ｂの上面から、ゲート電極１４の底面までの長さに相当する終端絶縁膜８の厚みは、終端トレンチ６の深さと同一であってもよい。その理由は、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝にゲート配線１０を埋設する場合、この溝にゲート配線１０が満たされ、エッチバックプロセスを経てもこのゲート配線１０が薄くなること、または、消失することが抑制されるためである。ここで同一とは、完全に同じであるものだけを指すのではなく、終端トレンチ６の深さと、終端絶縁膜８とゲート絶縁膜９とゲート配線層１０ａとの堆積量とに応じた最適設計値の範囲、製造による個体差の範囲およびその他の公差と誤差の範囲も含むことを表している。例えば、電界緩和層１７と終端絶縁膜８とを合わせた厚みは、終端トレンチ６の深さの８０％以上、１２０％以下となる場合がある。
　次に、本実施の形態に係る半導体装置の製造方法について説明する。実施の形態１で示した図７の終端絶縁膜８形成の前に、終端絶縁膜８と同様に活性領域３０から終端領域４０に渡って、電界緩和層１７を形成しておく。電界緩和層１７は、終端絶縁膜８と同様にＣＶＤ法で形成するが、一般に知られる他の絶縁膜の形成方法でもよい。
　続いて終端絶縁膜８を形成し、パターニング工程を経るが、終端絶縁膜８を貫通する程度、換言すれば電界緩和層１７に達する程度までエッチングを行う。これにより、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部は、電界緩和層１７に接する。その後の終端絶縁膜８形成以降の工程については、実施の形態１で説明した工程と同様であるため、説明は省略する。
　なお、図１９では、電界緩和層１７は終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の下方にのみ形成されているが、電界緩和層１７も終端絶縁膜８と同様の絶縁性の層であり、終端絶縁膜８の一部として機能するため、終端トレンチ６内の終端保護層７ｂ上面を覆うように電界緩和層１７を形成してもよい。この場合、電界緩和層１７の厚みと、終端絶縁膜８の厚みとを合わせた厚みは、終端トレンチ６の深さと同一であってもよい。その理由は、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝にゲート配線１０を埋設する場合、この溝にゲート配線１０が満たされ、エッチバックプロセスを経てもこのゲート配線１０が薄くなること、または、消失することが抑制されるためである。ここで同一とは、完全に同じであるものだけを指すのではなく、終端トレンチ６の深さと、終端絶縁膜８とゲート配線１０との堆積量に応じた最適設計値の範囲、製造による個体差の範囲およびその他の公差と誤差の範囲も含むことを表している。例えば、電界緩和層１７と終端絶縁膜８とを合わせた厚みは、終端トレンチ６の深さの８０％以上、１２０％以下となる場合がある。
このように本実施の形態は、実施の形態１と同様に、エッチバックプロセスにおいて終端トレンチ６内部のゲート配線１０がエッチングされて厚みが薄くなること、または、膜が消失することを抑制できる。そして、ゲート配線１０は、終端トレンチ６の開口端の角部に乗り上がることなく、広い面積でゲート電極１４と電気的に接続できる。よって、半導体装置がオン状態となった場合、終端トレンチ６の開口端の角部の電界は抑制され、終端領域におけるトレンチ開口端の角部のゲート絶縁膜９の劣化および半導体装置の信頼性低下を抑制できる。
更に、本実施の形態では、断面視において、終端トレンチ６内のゲート絶縁膜９と、ドリフト層２との間に、終端保護層７ｂと、終端絶縁膜８の比誘電率よりも高い比誘電率を有する電界緩和層１７とが存在するため、半導体装置がオフ状態の場合に終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底の上に形成されたゲート絶縁膜９に生じる電界は、電界緩和層１７の比誘電率に応じた静電容量に相応して緩和され、ゲート絶縁膜９の絶縁破壊を防止することができる。
　なお、終端絶縁膜８の形成後のエッチングにおいて、終端絶縁膜８は貫通されず、終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底部の下方には、終端絶縁膜８と電界緩和層１７とが存在し、この溝の底部は終端絶縁膜８と接してもよい。この場合、半導体装置がオフ状態の場合に終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底の上に形成されたゲート絶縁膜９に生じる電界は、電界緩和層１７と終端絶縁膜８とによって緩和され、ゲート絶縁膜９の絶縁破壊を防止することができる。また、図１９には終端絶縁膜８は電界緩和層１７の上に接して形成された例を示したが、この接した領域に電界緩和層１７は形成されず、終端絶縁膜８は終端保護層７ｂの上に形成されていてもよい。この場合においても、半導体装置がオフ状態の場合に終端トレンチ６の外周壁と終端絶縁膜８の側部とで囲まれた部分の溝の底の上に形成されたゲート絶縁膜９に生じる電界は、電界緩和層１７と終端絶縁膜８とによって緩和され、ゲート絶縁膜９の絶縁破壊を防止することができる。
　実施の形態４．
　実施の形態１では、終端トレンチ６内の終端絶縁膜８上のゲート配線１０は、エッチバックプロセスによりエッチングされる例について説明したが、本実施の形態では、終端トレンチ６内の終端絶縁膜８上にゲート配線１０が形成された例を示す。それ以外の構成は実施の形態１と同様であり、説明は省略する。
　まず、活性領域３０と終端領域４０との境界部の近傍の構成について、図２０を用いて説明する。図２０は、本実施の形態における半導体装置の一部を示す断面模式図であり、図２のＡ－Ａ断面に相当する断面を示している。
　図２０に示すように、終端トレンチ６内の終端絶縁膜８上にゲート絶縁膜９とゲート配線１０とが形成されている。終端絶縁膜８上のゲート配線１０の厚みは、０．１μｍ以上である。ここで、ゲート配線１０とゲート電極１４とは、終端トレンチ６の開口面積と同等の面積の接合面を介して接続される。
　次に、本実施の形態に係る半導体装置の製造方法について説明する。実施の形態１で示した図９のゲート配線１０形成後に、活性領域３０と終端領域４０に渡って、ゲート配線１０上にエッチングマスクを形成し、終端トレンチ６の上方のエッチングマスクを残して、それ以外の部分のエッチングマスクを除去する。そして、エッチバックプロセスにより、終端絶縁膜８、ゲート絶縁膜９およびゲート配線１０の終端トレンチ６からはみ出た部分のゲート配線１０をエッチングし、その後にエッチングマスクを除去する。その結果、終端トレンチ６内のゲート配線１０は、終端トレンチ６の開口端に乗り上がることなく、終端トレンチ６内の終端絶縁膜８上にゲート絶縁膜９とゲート配線１０とが形成される。
　ここで、エッチングマスクでゲート配線１０を覆う領域は、終端トレンチ６内のゲート配線１０が終端トレンチ６の開口端に乗り上がることがないようにすればよく、例えば図２０で示すような第２コンタクトホール１２ｂの開口領域程度にすればよい。その後の層間絶縁膜１１形成以降の工程については、実施の形態１で説明した工程と同様であるため、説明は省略する。
このように本実施の形態は、実施の形態１と同様に、エッチバックプロセスにおいて終端トレンチ６内部のゲート配線１０がエッチングされて厚みが薄くなること、または、膜が消失することを抑制できる。そして、ゲート配線１０は、終端トレンチ６の開口端の角部に乗り上がることなく、広い面積でゲート電極１４と電気的に接続できる。よって、半導体装置がオン状態となった場合、終端トレンチ６の開口端の角部の電界は抑制され、終端領域におけるトレンチ開口端の角部のゲート絶縁膜９の劣化および半導体装置の信頼性低下を抑制できる。
更に、本実施の形態では、終端トレンチ６内の終端絶縁膜８上にゲート絶縁膜９とゲート配線１０とが形成され、終端トレンチ６の開口面積と同等の面積の接合面を介して、ゲート配線１０とゲート電極１４とが接続されるため、実施の形態１よりも広い面積でゲート配線１０とゲート電極１４とを電気的に接続でき、より低抵抗に接続できる。
　なお、本開示において、材料と、各層および各領域の形成方法と、濃度、厚み、深さの数値とは、例示した内容に限定されず、適宜、変更することができる。
　また、半導体装置は、第１導電型がＮ型、第２導電型がＰ型である例について説明したが、第１導電型をＰ型、第２導電型をＮ型とした半導体装置であってもよい。
　また、半導体装置はＭＯＳＦＥＴである例について説明したが、半導体装置はＩＧＢＴであってもよく、その場合は半導体基板１の導電型をＰ型とすればよい。
　また、ドリフト層２は炭化珪素である例について説明したが、ドリフト層２は、窒化ガリウム、ダイヤモンド等のワイドバンドギャップ半導体であってもよい。
　また、本開示において、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、「上」「下」「側」「底」「表」「裏」等の特定の位置および方向を意味する用語が用いられる場合があるが、実施の形態の内容の理解を容易にする目的で用いられており、実際に実施される際の方向と一致させることを目的としていない。
　１　半導体基板、　２　ドリフト層、　３　ベース領域、　４　ソース領域、　５　ゲートトレンチ、　６　終端トレンチ、　７ａ　拡散保護層、　７ｂ　終端保護層、　８　終端絶縁膜、　９　ゲート絶縁膜、　１０　ゲート配線、　１０ａ　ゲート配線層、　１１　層間絶縁膜、　１２ａ　第１コンタクトホール、　１２ｂ　第２コンタクトホール、　１２ｃ　第３コンタクトホール、　１３　ソース電極、　１４　ゲート電極、　１５　ドレイン電極、　１６　オーミック電極、１７　電界緩和層　３０　活性領域、　４０　終端領域、　５０、５１　エッチングマスク。

Claims (8)

  1. 　半導体基板（１）と、
    　前記半導体基板（１）上に設けられた第１導電型のドリフト層（２）と、
    　前記ドリフト層（２）上に設けられた第２導電型のベース領域（３）と、
    　前記ベース領域（３）上に、離隔して複数設けられた第１導電型のソース領域（４）と、
    　前記ソース領域（４）と前記ベース領域（３）とを貫通して前記ドリフト層（２）まで達するゲートトレンチ（５）と、
    　前記ゲートトレンチ（５）が形成される活性領域（３０）の外周側にある終端領域（４０）内に位置し、前記ゲートトレンチ（５）の幅よりも広い幅を有し、前記ベース領域（３）を貫通して前記ドリフト層（２）まで達する終端トレンチ（６）と、
    　前記ゲートトレンチ（５）の底面に接して前記ドリフト層（２）内に形成された第２導電型の拡散保護層（７ａ）と、
    　前記終端トレンチ（６）の底面に接して前記ドリフト層（２）内に形成された第２導電型の終端保護層（７ｂ）と、
    　前記拡散保護層（７ａ）上、前記終端保護層（７ｂ）上、前記ゲートトレンチ（５）の側部および前記終端トレンチ（６）の側部に形成されるゲート絶縁膜（９）と、
    　前記終端トレンチ（６）の内側に前記終端保護層（７ｂ）に接して上方に形成され、前記ゲート絶縁膜（９）の厚み以上である厚みの終端絶縁膜（８）と、
    　前記ゲートトレンチ（５）においては、前記ゲートトレンチ（５）の内側の前記ゲート絶縁膜（９）の上に形成され、前記終端トレンチ（６）においては、ある断面において前記終端絶縁膜（８）を挟んで２箇所以上の、前記終端トレンチ（６）の外周壁と前記終端絶縁膜（８）の側部とで囲まれた部分の溝の内側に形成され、前記ゲートトレンチ（５）と前記終端トレンチ（６）との間で繋がる、ゲート配線（１０）と、
    　前記ソース領域（４）と前記終端保護層（７ｂ）とに電気的に接続されたソース電極（１３）と、
    　前記終端トレンチ（６）内の前記ゲート配線（１０）上と前記終端絶縁膜（８）上とに接して設けられ、前記ゲート配線（１０）に電気的に接続されたゲート電極（１４）とを備える半導体装置。
  2. 　前記溝の幅は、前記ゲートトレンチ（５）の幅の２倍以下であることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記終端トレンチ（６）内の前記ゲート配線（１０）は、平面視において格子状に形成されることを特徴とする、請求項１または請求項２に記載の半導体装置。
  4. 　前記終端トレンチ（６）底面から前記ゲート電極（１４）底面までの間の長さに相当する、前記終端絶縁膜（８）の厚みは、前記終端トレンチ（６）の深さと同一であることを特徴とする、請求項１から請求項３までのいずれか一項に記載の半導体装置。
  5. 　前記溝の底部と前記終端保護層（７ｂ）との間に、更に前記終端絶縁膜（８）が形成されることを特徴とする、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 　前記溝の底部は、前記終端絶縁膜（８）の比誘電率よりも高い比誘電率を有し、前記終端保護層（７ｂ）上に設けられる電界緩和層（１７）と接することを特徴とする、請求項１から請求項３のいずれか一項に記載の半導体装置。
  7. 　前記終端絶縁膜（８）上に前記ゲート配線（１０）を更に備え、前記溝の内側に形成される前記ゲート配線（１０）は、前記終端絶縁膜（８）上の前記ゲート配線（１０）によって互いに接続され、前記終端絶縁膜（８）上の前記ゲート配線（１０）と前記ゲート電極（１４）とが電気的に接続されることを特徴とする、請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 　半導体基板の表面に第１導電型のドリフト層（２）を形成する工程と、
    　前記ドリフト層（２）上に第２導電型のベース領域（３）を形成する工程と、
    　前記ベース領域（３）上に離隔する複数の第１導電型のソース領域（４）を形成する工程と、
    　前記ソース領域（４）と前記ベース領域（３）とを貫通して前記ドリフト層（２）まで達するゲートトレンチ（５）を形成する工程と、
    　前記ゲートトレンチ（５）が形成される活性領域（３０）の外周側にある終端領域（４０）内に、前記ゲートトレンチ（５）の幅よりも広い幅を有し、前記ベース領域を貫通して前記ドリフト層（２）まで達する終端トレンチ（６）を形成する工程と、
    　前記ゲートトレンチ（５）の底面に接して前記ドリフト層（２）内に第２導電型の拡散保護層（７ａ）を形成する工程と、
    　前記終端トレンチ（６）の底面に接して前記ドリフト層（２）内に第２導電型の終端保護層（７ｂ）を形成する工程と、
    　前記終端トレンチ（６）の内側に前記終端保護層（７ｂ）に接して上方に終端絶縁膜（８）を形成する工程と、
    　前記拡散保護層（７ａ）上、前記終端保護層（７ｂ）上、前記ゲートトレンチ（５）の側部および前記終端トレンチ（６）の側部に、前記終端絶縁膜（８）の厚み以下である厚みのゲート絶縁膜（９）を形成する工程と、
    　前記終端絶縁膜（８）上および前記ゲート絶縁膜（９）上にゲート配線層（１０ａ）を堆積後に前記ゲート配線層（１０ａ）をエッチバックすることにより、前記ゲートトレンチ（５）においては、前記ゲートトレンチ（５）の内側の前記ゲート絶縁膜（９）の上に、前記終端トレンチ（６）においては、ある断面において前記終端絶縁膜（８）を挟んで２箇所以上の、前記終端トレンチ（６）の外周壁と前記終端絶縁膜（８）の側部とで囲まれた部分の溝の内側に、前記ゲートトレンチ（５）と前記終端トレンチ（６）との間で繋がって、ゲート配線（１０）を形成する工程と、
    　前記ソース領域（４）と前記終端保護層（７ｂ）とに電気的に接続されたソース電極（１３）を形成する工程と、
    　前記終端トレンチ（６）内の前記ゲート配線（１０）上と前記終端絶縁膜（８）上とに接して、前記ゲート配線（１０）に電気的に接続されたゲート電極（１４）を形成する工程と
    　を備える半導体装置の製造方法。
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