JP2007053226A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造工程数の増加を招くことなく、ショットキー電極を形成した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体層１０上に設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられ、隣接するウェル領域１３間に少なくとも１つの開口部８を有するゲート電極９と、ソース領域１５にオーミック接触するソース電極１９と、半導体基板１１の裏面に設けられたドレイン電極１８とを備えている。ゲート電極９およびソース電極１９上には層間絶縁膜７が形成され、層間絶縁膜７上には、ソース電極１９に接続された上部配線６が形成されている。この層間絶縁膜７は、ゲート電極９の開口部８の内部を通ってドリフト領域１２の表面に達するコンタクトホール８’を有し、上部配線６の一部は、コンタクトホール８’を介してドリフト領域１２の表面に接触し、ショットキー電極として機能する。
【選択図】図１

Description

本発明は、縦型トランジスタ構造を有する半導体装置およびその製造方法に関する。

耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されており、例えば、インバータ等の回路でスイッチング素子として使用される。

以下、図８を参照しながら、パワーデバイスを用いて形成された３相交流インバータの回路を説明する。

電源５１からの交流電圧は、整流ダイオード５２および整流コンデンサ５３によって直流電圧に変換され、この直流電圧がスイッチング素子５４のソースおよびドレイン間に印加される。スイッチング素子５４のゲート電圧を制御して、任意の周波数でスイッチング素子５４のオン状態とオフ状態とのスイッチングを行うことにより、モータ５６に印加する電圧の周波数を制御することができる。ダイオード５５は、スイッチング素子５４に逆電流が流れて破壊することを防止するために設けられている。図１に示すような回路では、スイッチング素子５４に大電流が流れるので、スイッチング素子自体のオン抵抗による電力損失が回路の大きな損失となる。電力損失を抑えて高効率な回路を形成しようとすると、スイッチング素子５４のオン抵抗を低減する必要がある。

パワーデバイスの低損失化を目的として、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスに代わって、炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。ＳｉＣは、Ｓｉよりも絶縁破壊電界が１桁高い。そのため、ＳｉＣを用いたＰＮ接合やショットキー接合において、ＳｉＣ半導体層に形成する空乏層を、Ｓｉを用いた接合における空乏層より薄くしても、逆耐圧を維持できる。従って、ＳｉＣを用いると、デバイスを薄くし、かつ不純物濃度（ドーパントレベル）を高くできるため、オン抵抗が低減され、高耐圧かつ低損失のパワーデバイスを実現できる。

代表的なＳｉＣパワーデバイスの１つとして、二重注入型ＭＩＳＦＥＴが挙げられる。以下、図９（ａ）および（ｂ）を参照しながら、従来のＳｉＣ二重注入型ＭＩＳＦＥＴの構造を説明する。図９（ａ）は、特許文献１に記載されている半導体装置を示す平面図であり、図９（ｂ）は、図９（ａ）のＩ−Ｉ’線断面図である。

図９に示される半導体装置は、ｎ⁺型ＳｉＣ基板１１と、ｎ⁺型ＳｉＣ基板１１の主面上に設けられたエピタキシャル層と、半導体エピタキシャル層に間隔を置いて形成された複数のｐ型ウェル領域１３と、複数のｐ型ウェル領域１３の各々の内部に形成されたｎ⁺型ソース領域１５と、エピタキシャル層のうち複数のｐ型ウェル領域１３が形成されていない部分から構成されるｎ型ドリフト領域１２とを備えている。

この半導体装置は、更に、エピタキシャル層上に設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられたゲート電極９と、ｎ⁺型ソース領域１５にオーミック接触するソース電極１９と、ｎ型ドリフト領域１２にショットキー接触するショットキー電極１１１と、ｎ⁺型ＳｉＣ基板１１の裏面に設けられたドレイン電極１８とを備えている。

ゲート電極９、ソース電極１９、およびショットキー電極１１１は、不図示の層間絶縁膜によって覆われている。図９（ｂ）には、ソース電極１９およびショットキー電極１１１に電気的に接続された端子Ｓと、ゲート電極９に接続された端子Ｇとが模式的に示されている。ソース電極１９の電位は、通常、接地レベルに設定される。

この半導体装置では、ドリフト領域１２のうちウェル領域１３の間に位置する部分の表面にショットキー電極１１１を有しており、このショットキー電極１１１がソース電極１９と電気的に接続されている。

ゲート電極９は、ドリフト領域１２、ウェル領域１３、およびソース領域１５の上に、ゲート絶縁膜１６を介して配置されている。ウェル領域１３とドリフト領域とは逆導電型であるので、境界にＰＮダイオードが形成される。ソース電極１９は、ソース領域１５に接触するとともに、ウェル領域１２にも接触しているので、ソース・ドレイン間には寄生のＰＮダイオードが並列に接続されていることになる。

ショットキー電極１１１が設けられていない従来の半導体装置では、オン状態からオフ状態にスイッチングするとき、少数キャリアに起因する寄生ダイオードの逆回復に要する時間遅れが発生し、このときに流れる逆回復電流がスイッチング損失を引き起こすことになる。これに対し、図９に示される半導体装置は、ドリフト領域１２上にショットキー電極１１１を備えているため、逆回復時間が短縮される。以下、この点をより詳細に説明する。

ＭＩＳＦＥＴがオン状態にあるとき、電流はソース電極１９とドレイン電極１８の間を流れる。ソース電極１９は、ｐ型ウェル領域１３にも接触しており、ｐ型ウェル領域とｎ型ドリフト領域１２との間に寄生ダイオードが並列的に形成されている。このような寄生ダイオードが存在するために、ＭＩＳＦＥＴがオン状態からオフ状態にスイッチングするとき、寄生ダイオードの逆回復に要する時間遅れが生じる。この寄生ダイオードと並列してショットキー電極１１１が存在すると、ドリフト領域１２内の少数キャリアがＰＮ接合を通してソース電極１９に抜き取られるのでなく、ショットキー電極１１１に直接抜き取られるため、少数キャリアによる逆回復時間を短縮することができる。
特許第３５０２３７１号明細書

しかしながら、ショットキー電極を備える上記従来の半導体装置を製造するためには、ショットキー電極を形成する工程が必要になるため、製造コストが増大するという問題がある。

本発明は、上記問題を解決するためになされたものであり、その主たる目的は、製造工程数の増加を招くことなく、ショットキー電極を形成した半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、第１導電型半導体基板と、前記半導体基板の主面上に設けられた半導体層と、前記半導体層に間隔を置いて形成された複数の第２導電型ウェル領域と、前記複数のウェル領域の各々の内部に形成された第１導電型ソース領域と、前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成されるドリフト領域と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、隣接するウェル領域間に少なくとも１つの開口部を有するゲート電極と、前記第１導電型ソース領域に設けられたソース電極と、前記第１導電型半導体基板の裏面に設けられたドレイン電極と、前記ゲート電極および前記ソース電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記ソース電極に接続された上部配線と備える半導体装置であって、前記層間絶縁膜は、前記ゲート電極の前記開口部の内部を通って前記ドリフト領域の表面に達するコンタクトホールを有し、前記上部配線の一部は、前記コンタクトホールを介して前記ドリフト領域の表面に接触している。

好ましい実施形態において、前記上部配線のうち、前記コンタクトホールを介して前記ドリフト領域の表面に接触している部分は、ショットキー電極として機能する。

好ましい実施形態において、前記上部配線は、異なる材料から形成された複数の層を含む積層構造を有している。

好ましい実施形態において、前記上部配線は、前記ドリフト領域の表面に接触する第１導電層と、前記第１導電層の抵抗率よりも低い抵抗率を有する第２導電層とを含んでいる。

好ましい実施形態において、前記第１導電層は高融点金属から形成され、前記第２導電層はアルミニウムを主として含有する材料から形成されている。

好ましい実施形態において、前記コンタクトホールの内部の少なくとも一部は、ＣＶＤ金属で埋め込まれており、前記ＣＶＤ金属が前記上部配線の少なくとも一部を構成している。ここでＣＶＤ金属とは化学的気相成長法（ＣＶＤ）によって堆積された金属のことである。

好ましい実施形態において、前記半導体基板および前記半導体層は、バンドギャップが２ｅＶ以上のワイドバンドギャップ半導体からなる。

好ましい実施形態において、前記ワイドバンドギャップ半導体はＳｉＣである。

好ましい実施形態において、前記上部配線は融点が１０００℃以上の高融点金属から形成されている。

好ましい実施形態において、前記高融点金属はタングステンからなる。

本発明による半導体装置の製造方法は、第１導電型半導体基板と、前記半導体基板の主面上に設けられた半導体層と、前記半導体層に間隔を置いて形成された複数の第２導電型ウェル領域と、前記複数のウェル領域の各々の内部に形成された第１導電型ソース領域と、前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成されるドリフト領域と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、隣接するウェル領域間に少なくとも１つの開口部を有するゲート電極と、前記第１導電型ソース領域に設けられたソース電極と、前記ゲート電極および前記ソース電極上に形成された層間絶縁膜とを備える構造物を用意する工程（Ａ）と、前記ソース電極に達する第１コンタクトホール、および、前記ゲート電極の前記開口部の内部を通って前記ドリフト領域の表面に達する第２コンタクトホールを前記層間絶縁膜に形成する工程（Ｂ）と、前記層間絶縁膜上に導電層を形成することにより、前記第１および第２コンタクトホールを介して前記ソース電極および前記ドリフト領域の表面に達する上部配線を形成する工程（Ｃ）とを含む。

本発明の半導体装置では、上部配線の一部がショットキー電極として機能するため、上部配線と半導体層との間に特別なショットキー電極を形成する必要がなく、デバイスの構成が簡単である。本発明によれば、ショットキー電極を備えていない従来の半導体装置を製造するために必要な工程数と同じ工程数で製造することが可能になり、製造コストの上昇を防ぐことができ、その結果、スイッチング損失の低い実用的なパワー素子が安価に提供可能になる。

本発明の半導体装置は、半導体基板の裏面にドレイン電極を備える縦型の電界効果トランジスタである。半導体基板の主面には半導体層（エピタキシャル層）が形成されており、その半導体層に接触するソース電極は、層間絶縁膜上に設けられた上部電極に接続されている。本発明に特徴的な点は、この上部配線の一部が層間絶縁膜のコンタクトホールを介して半導体層に達し、半導体層中のドリフト領域と接触していることにある。

高濃度に不純物がドープされていない半導体層と上部配線とが直接的に接触する界面領域には、通常、ショットキー接触が形成される。しかし、ショットキー接触の特性を決定するショットキーバリアの高さは、半導体層やショットキー電極の材料のみならず、接触界面の清浄度や製造工程の各種パラメータよっても変動し、その制御が非常に難しい。このため、従来、ショットキーダイオードなどの半導体デバイスを製造する場合には、上部配線とは別に、適切なショットキーバリア高さを示す最適な金属材料を用いてショットキー電極を形成する必要があると考えられていた。

本発明者は、このような技術常識にとらわれず、上部配線の一部をそのままショットキー電極として用いても、前述した寄生ダイオードの逆回復に要する時間遅れを充分に抑制し、その結果、逆回復電流に起因するスイッチング損失を低減できることを見出し、本発明を完成した。

本発明の半導体装置では、上部配線と半導体層との間に特別なショットキー電極を備えておらず、上部配線の一部がショットキー電極として機能するため、デバイスの構成が簡単であり、その製造も容易である。

本発明の半導体装置は、好ましくは、耐圧が１００Ｖ以上であり、かつ１Ａ以上の電流を流すことができるパワーデバイスである。耐圧が高いほど、ゲート絶縁膜には高い電位差が生じ得るため、高い信頼性が要求されるからである。

このようなパワー半導体装置は、Ｓｉ、ＳｉＧｅなどの半導体を用いて形成されてもよいし、それらの半導体よりもバンドギャップの大きいワイドバンドギャップ半導体を用いて形成されてもよいが、好ましくは、ワイドバンドギャップ半導体を用いて形成される。本明細書では、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギ差（バンドギャップ）が２．０ｅＶ以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、ＳｉＣ、ＧａＮ等のＩＩＩ族窒化物、ダイヤモンド等が挙げられる。ワイドバンドギャップ半導体のなかでもＳｉＣを用いると特に有利である。ＳｉＣは、絶縁破壊電界や熱伝導度が大きいなどの物性値に優れるだけでなく、ｐ型およびｎ型の伝導性の制御が比較的容易であり、また、熱酸化によってＳｉ酸化膜が得られるためＭＯＳ構造を製造しやすいなどのプロセス上の利点を有する。

ワイドバンドギャップ半導体を用いることによって高温でもリーク電流が少なく、例えば数百℃以上の環境でもＭＩＳＦＥＴとして動作することができる。またショットキー電極と半導体エピタキシャル層との間の耐圧を確保しやすい。

（実施形態１）
以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態は、複数のスクウェアセルから構成されている二重注入型のＭＩＳＦＥＴ（Metal Insulator-Semiconductor Field-Effect-Transistor）デバイスである。

まず、図１（ａ）〜（ｃ）を参照する。図１（ａ）は、本実施形態における半導体装置の構成を示す平面図であり、図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図である。

本実施形態の半導体装置は、二次的に配列された複数のユニットセルを備えている。図１（ａ）は、この半導体装置を構成する複数のユニットセルのうちの４個のユニットセル示している。複数のユニットセルの各々がソース電極を備えるのに対して、基板裏面側には全てのユニットセルに対する１つのドレイン電極が設けられている。図示されている例では、各ユニットセルの平面形状が正方形であるが、ユニットセルの平面形状は、他の多角形や円などの他の形状であってもよい。また、１つの半導体装置に含まれるユニットセルの個数も任意である。

本実施形態の半導体装置は、図１（ｂ）および（ｃ）に示されるように、半導体基板１１と、半導体基板１１の主面上に形成された半導体エピタキシャル層（厚さ：例えば１０μｍ前後）１０と、半導体エピタキシャル層１０の上に設けられたソース電極１９およびゲート電極９と、半導体基板１１の裏面に設けられたドレイン電極１８とを有している。

本実施形態における半導体基板１１は、４Ｈ−ＳｉＣ基板から形成されており、具体的には（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板である。半導体基板１１の導電型はｎ型であり、ｎ型不純物がドープされている。半導体基板１１におけるｎ型不純物の濃度は１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度であり、相対的に高い値を示すように調整され、低抵抗化されている。

半導体エピタキシャル層１０は、図１（ｃ）に示されるように、各々がユニットセルを構成する複数のｐ型ウェル領域（厚さ：例えば８００ｎｍ前後）１３と、各ウェル領域１３と半導体基板１１との間に位置するｎ型ドリフト領域１２とを備えている。本実施形態では、半導体エピタキシャル層１０もＳｉＣから形成されている。

ドリフト領域１２は、半導体基板１１よりも低い濃度でｎ型不純物がドープされたＳｉＣをエピタキシャル成長させることによって形成されている。ドリフト領域１２におけるｎ型不純物濃度は、半導体基板１１におけるｎ型不純物濃度よりも低い。６００Ｖ耐圧の半導体装置の場合、ドリフト領域１２のｎ型不純物濃度は、たとえば１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3程度に設定される。このため、ドリフト領域１２の電気抵抗は相対的に高く、ドリフト領域１２は高抵抗領域と呼ばれることもある。

複数のウェル領域１３は、半導体エピタキシャル層１０の表面に配列されている。図１（ａ）に示される例では、ウェル領域１３が行および列からなるマトリクス状に周期的に配列されている。ウェル領域１３におけるｐ型不純物濃度は、例えば１×１０¹⁷ｃｍ^-3〜１×１０¹⁸ｃｍ^-3程度に設定される。

本実施形態では、隣接するウェル領域１３の間隔（最短距離）は、２μｍ〜１０μｍ程度である。隣接するウェル領域１３の間隔が大きすぎると（例えば１０μｍ超）、オフ状態で各ウェル領域１３からドリフト領域１２に広がる空乏層がつながらず、その結果として耐圧が低下し、ゲート絶縁膜１６が破壊されるおそれがある。一方、この間隔が小さすぎると（例えば２μｍ未満）、トランジスタのオン状態においてドレイン電極１８から流れる電流の経路が狭くなるので、オン抵抗の増大につながる。また、この間隔が狭すぎると、後述するショットキー電極を形成するための領域を確保できないという問題も生じる。

各ウェル領域１３の内部には、ｐ型不純物濃度が例えば１×１０¹⁹ｃｍ^-3以上のｐ⁺コンタクト領域１４と、ｎ型不純物濃度が例えば１×１０¹⁹ｃｍ^-3以上のｎ型のソース領域１５とが形成されている。ｐ⁺コンタクト領域１４およびソース領域１５の厚さ（接合深さ）は、いずれも、３００ｎｍ程度である。

図１（ａ）および（ｃ）に示されるように、ソース領域１５の略中心付近にｐ⁺コンタクト領域１４が配置されている。ソース電極１９は、ｐ⁺コンタクト領域１４上に設けられ、ｐ⁺コンタクト領域１４に接触するとともに、その外側に位置するソース領域１５の一部とも接触している。ソース電極１９とｐ⁺コンタクト領域１４との間、およびソース電極１９とソース領域１５との間には、オーミック接触が形成されている。

ゲート電極９は、開口部が形成されている部分を除き、半導体エピタキシャル層１０の上面の略全体を覆うようにパターニングされており、図１（ａ）に示されるように、複数のユニットセルに亘って共通の電極として用いられる。ゲート電極９は、ユニットセル毎に第１開口部９’を有しており、第１開口部９’の内部にはソース電極１９が配置されている。第１開口部９’の平面サイズは、図１（ａ）に示されるように、ソース領域１５の平面サイズよりも小さい。このため、ゲート電極９は、ソース領域１５の外縁部分とオーバーラップしている。すなわち、ゲート電極９は、図１（ｃ）に示されるように、ソース領域１５とドリフト領域１２との間に位置するウェル領域１３の表面を覆っており、ゲート電極９にゲート電圧が印加されると、ソース領域１５とドリフト領域１２との間のウェル領域１３の表面に反転層（反転型チャネル層）が形成される。反転層が形成されると、ドリフト領域１２からソース領域１５へ電流が流れ得る状態（オン状態）になる。このとき、ドレイン電極１８とソース電極１９との間に適当な電位差が与えられていると、ドレイン電極１８からソース電極１９に向かってドレイン電流が流れる。

本実施形態におけるゲート電極９は、第１開口部９’とは別に第２開口部８を有している。第２開口部８は、図１（ａ）に示すように、隣接するウェル領域１３の間に位置するドリフト領域１２の表面の一部を露出するように形成されている。この第２開口部８は、後述するショットキー電極のために形成されている。このため、どの位置にショットキー電極を形成するかに応じて、第２開口部８の位置が決定されることになる。本実施形態における第２開口部８は、図１（ａ）に示すように、隣接する４つのウェル領域の中間位置に形成されている。

本実施形態における第２開口部８は円形であるが、第２開口部８の形状は任意であり、多角形やその他の形状であってもよい。また、第２開口部８の大きさも特に限定されないが、第２開口部８を通って上部配線６がドリフト領域１２の表面に達することが必要になるため、第２開口部８は、隣接するウェル領域１３の間隔よりも小さいことが好ましい。第２開口部８が横に広がりすぎてウェル領域１３に達すると、ウェル領域１３のうち第２開口部８の真下に位置する部分は、ゲート電極９によって覆われず、ＭＩＳＦＥＴのチャネルを形成することができない。このことは、ＭＩＳＦＥＴのオン抵抗を増加させることにつながる。

このような平面形状を有するゲート電極９は、ポリシリコンやアルミニウムなどの導電膜をパターニングすることによって形成される。なお、公知のＭＩＳＦＥＴと同様に、ゲート電極９と半導体エピタキシャル層１０との間にはゲート絶縁膜１６が存在する。ゲート絶縁膜１６は、半導体エピタキシャル層１０の表面を熱酸化することによって形成され得る。ゲート絶縁膜１６の厚さは、半導体装置を駆動するときのゲート電圧によって変わるが、例えば数１０ｎｍ程度である。

ゲート電極９およびソース電極１９は、酸化ケイ素などから形成された層間絶縁膜７によって覆われている。層間絶縁膜７は、例えばプラズマＣＶＤ法によって堆積される。層間絶縁膜７の厚さは、その耐圧が半導体装置の設計耐圧以上になるように設定され、例えば１〜３μｍ程度の大きさに設定される。

図１（ｃ）に示すように、層間絶縁膜７にはソース電極１９の表面に達する第１コンタクトホール６’が形成されている。また、図１（ｂ）に示すように、ドリフト領域１２の表面に達する第２コンタクトホール８’と、ゲート電極９の一部に達する第３コンタクトホール３７も形成されている。第２コンタクトホール８’は、ゲート電極９における第２開口部８の内部を通ってドリフト領域１２の表面に達している。第２コンタクトホール８’の直径は、０．５〜５μｍ程度の範囲にある。

層間絶縁膜７上には、アルミニウムなどの金属から形成された上部配線６およびゲートパッド電極３７が設けられている。上部配線６の一部は、第１コンタクトホール６’および第２コンタクトホール８’の内部を埋めている。より詳細には、図１（ｃ）に示すように、上部配線６の一部が第１コンタクトホール６’を介してソース電極１９の表面に達しており、それによって上部配線６とソース電極１９との間で電気的接触が実現している。

一方、図１（ｂ）に示すように、上部配線６の他の一部が第２コンタクトホール８’を介してドリフト領域１２の表面に達しており、それによって上部配線６の一部とドリフト領域１２との間でショットキー接触が実現している。上部配線６のうち、第２コンタクトホール８’の内部に埋め込まれている部分は、直接に半導体エピタキシャル層１０と接触し、ショットキー電極１１１として機能する。ショットキー電極１１１およびソース電極１９は、上部配線６によって相互に接続され、同一の電位が付与される。

ＭＩＳＦＥＴの動作状態では、通常、ソース電極１９は接地電位に固定されるので、ショットキー電極１１１も接地電位に固定される。なお、上部配線６は、全てのユニットセルのソース電極９およびショットキー電極１１１を相互に電気的に接続するだけではなく、ソース電極パッドとしても機能することになる。

ゲート電極パッド３７は、図１（ａ）および（ｂ）に示すように、層間絶縁膜７のうち、半導体装置の端部近傍に位置する領域に形成されている。ゲート電極パッド３７は、層間絶縁膜７に形成された第３コンタクトホール３６を介してゲート電極９に接続されている。ゲート電極９の電位は、外部からゲート電極パッド３７を介して制御される。ゲート電極パッド３７は、上部配線６と同一のレイヤに属しており、同一の金属膜をパターニングすることによって形成され得る。これらの上部配線６およびゲート電極パッド３７に対して、それぞれ、ボンディングワイヤを接続することにより、この半導体装置をパッケージ（不図示）のリードフレームに接続することができる。

なお、本実施形態の半導体装置は、ゲート電極９に電圧を印加することにより、ゲート電極９の下にあるｐ型ウェル領域１３の表面に反転チャネル層を形成する反転型チャネル構造であるが、チャネル層の構造は反転型に限定されない。チャネル移動度を向上させる目的で、半導体エピタキシャル層１０の表面に蓄積型のチャネル層を形成してもよい（蓄積チャネル構造）。

上述した構成を有する半導体装置によれば、ｐ型ウェル領域１３とｎ型ドリフト領域１２との間に寄生ダイオードが並列的に形成されているが、この寄生ダイオードと並列してショットキー電極１１１が存在するため、前述したように、少数キャリアによる逆回復時間を短縮することができる。すなわち、オン状態からオフ状態にスイッチングするとき、少数キャリアに起因する寄生ダイオードの逆回復に要する時間遅れが抑制されるため、その結果、逆回復電流に起因するスイッチング損失が低減される。

本実施形態の半導体装置では、上部配線６と半導体エピタキシャル層１０との間に特別なフォトリソグラフィおよびエッチング工程によって形成されたショットキー電極を備えておらず、上部配線６の一部がショットキー電極１１１として機能している。このため、デバイスの構成および製造工程が簡単になり、スイッチング損失の低い実用的なＭＩＳＦＥＴを安価に提供することが可能になる。

なお、半導体基板１１および半導体エピタキシャル層１０は、いずれもＳｉＣ（炭化珪素）から形成されているが、これらが相互に異なる材料から形成されていてもよい。例えば半導体基板１１がＳｉから形成され、半導体エピタキシャル層１０がＳｉＣから形成されていても良い。この場合、安価なＳｉ基板を用いながらも、絶縁耐圧の高い半導体装置を実現できる。

＜製造方法＞
次に、図２Ａ〜２Ｈを参照しながら、本実施形態の製造方法を説明する。図２Ａ〜図２Ｈは、図１（ａ）のＣ−Ｃ'線に沿って切断した断面における構成を示している。

まず、図２Ａを参照する。本実施形態では、半導体基板１１として、六方晶のＳｉＣである４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板を用いる。半導体基板１１はｎ型の低抵抗基板であり、１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度のｎ型不純物がドープされている。

次に、図２Ａに示すように、半導体エピタキシャル層１０を半導体基板１１上にエピタキシャル成長させる。このエピタキシャル成長は、プロパンガスとシランガスを原料ガス、窒素ガスをドーピングガスとして用いる熱ＣＶＤ法によって行うことができる。半導体エピタキシャル層１０の厚さは、例えば１０μｍであり、ドープするｎ型不純物の濃度は３×１０¹⁵ｃｍ^-3から１×１０¹⁶ｃｍ^-3程度に設定され得る。

次に、図２Ｂに示すように、半導体エピタキシャル層１０の表面領域にｐ型のウェル領域１３、ｎ型のソース領域１５、およびｐ型のコンタクト領域１４を形成する。これらの領域は、半導体エピタキシャル層１０の表面を不図示のマスクで覆った後、マスクの開口部を通して不純物イオンを注入することによって形成される。

注入するｐ型不純物イオンは、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）である。異なる加速エネルギで複数回の注入（多段注入）を行うことにより、深さ方向に所定の不純物濃度プロフィルを有するウェル領域１３を形成することができる。本実施形態のウェル領域１３は、厚さが０.８μｍ程度、不純物濃度が１×１０¹⁸ｃｍ^-3程度であり、コンタクト領域１４は、厚さが０.３μｍ程度、不純物濃度が１×１０²⁰ｃｍ^-3程度である。

ソース領域１５を形成するために注入するｎ型不純物は、例えば窒素（Ｎ）やリン（Ｐ）である。ｐ型不純物と同様に異なる複数の加速エネルギで多段注入を行う。ソース領域１５は、厚さが０.３μｍ程度、不純物濃度が１×１０¹⁹ｃｍ^-3程度である。

注入後には活性化アニールを行う。具体的には、例えば温度１７００℃で３０分程度の熱処理を不活性ガス中で行う。活性化アニールは、各イオン注入工程の後に行ってもよいし、全てのイオン注入工程が終わった後、一括的に行ってもよい。

半導体エピタキシャル層１０のうち、ｐ型のウェル領域１３、ｎ型のソース領域１５、およびｐ型のコンタクト領域１４が形成されていない部分がドリフト領域１２として機能することになる。

次に、図２Ｃに示すように、半導体エピタキシャル層１０の表面にゲート絶縁膜１６として機能する熱酸化膜を形成する。厚さが約８０ｎｍのゲート絶縁膜１６を形成する場合、例えば流量２ＳＬＭのドライ酸素雰囲気中で温度１１８０℃、５時間の熱酸化を行えばよい。

次に、図２Ｄに示すように、ゲート絶縁膜１６上にゲート電極９を形成する。ゲート電極９は、例えば、導電性を制御したポリシリコンを減圧ＣＶＤ法によってゲート絶縁膜１６上に堆積した後、このポリシリコンをフォトリソグラフィおよびドライエッチングによってパターニングすることによって形成され得る。本実施形態では、ゲート電極９が適切な位置に第１開口部９’および第２開口部８を有するようにパターニングを行う。

次に、図２Ｅに示すように、半導体基板１１の裏面にドレイン電極１８を形成し、コンタクト領域１４およびソース領域１５に接触するソース電極１９を形成する。

ドレイン電極１８は、半導体基板１１の裏面に存在する熱酸化膜を除去した後、半導体基板１１の裏面全面にたとえばニッケル（厚さ：２００ｎｍ程度）をＥＢ蒸着法によって堆積することによって形成される。ドレイン電極１８を形成した後、アルゴンや窒素などの不活性ガス雰囲気中において１０００℃で１分程度の熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。

ソース電極１９は、ゲート絶縁膜１６のうちソース領域１５を覆っている部分の一部をエッチングによって除去した後、ＥＢ蒸着法によってニッケル（厚さ：２００ｎｍ程度）堆積することによって形成される。ソース電極１９の形成後、１０００℃で１分程度の熱処理（ＲＴＡ）を行う。

これらの熱処理により、ドレイン電極１８と半導体基板１１の裏面との間でオーミック接触が形成されるとともに、ソース電極１９とソース領域１５およびコンタクト領域１４との間でオーミック接触が形成される。

次に、図２Ｆに示すように、ゲート電極９およびソース電極１９を覆う層間絶縁膜７を半導体エピタキシャル層１０の上に形成する。層間絶縁膜７は、例えばＴＥＯＳおよび酸素を原料するプラズマＣＶＤ法によって堆積された酸化シリコン膜から形成され得る。層間絶縁膜７の厚さは、その絶縁耐圧がソース−ドレイン間耐圧よりも大きくなるよう設定され、例えば１μｍ程度に設定される。

次に、図２Ｇに示すように、ソース電極１９に達する第１コンタクトホール６’と、ドリフト領域１２の表面に達する第２コンタクトホール８’とを層間絶縁膜７に形成する。このとき、ゲート電極９に達する第３コンタクトホール３６（図１（ｂ））も形成される。

これらのコンタクトホールは、公知のフォトリソグラフィおよびドライエッチングによって層間絶縁膜７の所定位置に開口部を設けることによって形成される。

第２コンタクトホール８’は、ゲート電極９の第２開口部８の内部に位置するようにアライメントが行われる。第２コンタクトホール８’を形成するとき、層間絶縁膜７のみならず、ゲート絶縁膜１６もエッチングし、ドリフト領域１２の表面を露出させる。第１コンタクトホール６’および第２コンタクトホール８’は同時に形成することが好ましい。

次に、図２Ｈに示すように、上部配線６を層間絶縁膜７の上に形成する。上部配線６は、例えばアルミニウム（厚さ３μｍ程度）をスパッタ法によって層間絶縁膜７の上に堆積した後、このアルミニウムをフォトリソグラフィおよびエッチングによってパターニングすることによって形成され得る。アルミニウムのエッチングは、塩素系ガスを用いたドライエッチングによって行うことができる。

アルミニウムの堆積直前には、第２コンタクトホール８’の底部に露出したドリフト領域１２の表面を清浄化する工程を行う。コンタクトホール形成のために行うドライエッチングにより、コンタクトホールの底面にはポリマー等のエッチング残渣が形成されている可能性があり、このような残渣は除去しないとコンタクト不良が発生する可能性があるからである。コンタクトホール底部の清浄化は、ポリマー除去液による洗浄や、逆スパッタによるクリーニングによって行うことができる。

上部配線６となる金属材料を層間絶縁膜７上に堆積するとき、各コンタクトホール６’、８’、３６の内部は金属材料で充填される。第２コンタクトホール８’の内部を埋め込む金属材料はドリフト領域１２の表面に接触するため、上部配線６の一部がドリフト領域１２の表面と直接接触する構造が実現する。

上部配線６とドリフト領域１２との界面に存在する極薄の絶縁膜（自然酸化膜）を破壊するため、不活性ガス中で４００℃以下の熱処理を行ってもよい。ドリフト領域１２の不純物濃度が１×１０¹⁷ｃｍ^-3以下であり、また、熱処理の温度が４００℃以下であるため、上部配線６とドリフト領域１２との間にはオーミック接触が形成されず、ショットキー接触が形成されることになる。この結果、上部配線６のうち第２コンタクトホール８’の内部に位置する部分は、ショットキー電極１１１として機能することになる。

本実施形態の方法とは異なり、層間絶縁膜７を形成する前に、別途、ショットキー電極１１１を形成することも可能である。しかしながら、そのようにする場合は、ショットキー電極１１１を形成するための工程が必要になる。このようなショットキー電極１１１を形成するための工程を別途行なう場合の問題を図３および図４を参照しながら説明する。

図３（ａ）から（ｄ）は、それぞれ、ウェル領域１３、ゲート電極９、ショットキー電極１１１、および第２コンタクトホール８’の平面レイアウトの一部を模式的に示す図面である。図３では、簡単のため、ある１つのショットキー電極１１１が形成されるべき領域を部分的に取り出して記載している。

ショットキー電極１１１を形成するためには、ゲート電極９の第２開口部８を形成し、その第２開口部８を図３（ａ）に示す４つのウェル領域１３に囲まれた領域に配置させる必要がある。更にショットキー電極１１１は、このゲート電極９における第２開口部８の内部に高い精度で配置される必要がある。ショットキー電極１１１は、金属膜を堆積した後、フォトリソグラフィ工程およびエッチング工程によってパターニングすることで形成される。このフォトリソグラフィ工程では、先に形成したゲート電極９に対するマスク合わせを行う必要がある。このとき、マスク合わせに不可避的なズレが発生するため、ショットキー電極１１１のサイズは、ゲート電極９の第２開口部８のサイズよりも充分に小さく設計する必要がある。第２開口部８の直径をＤ、マスク合わせ精度をｚとすれば、ショットキー電極１１１の直径はＤ−２×ｚ以下に設定する必要がある。なお、２×ｚで示される「寸法上の余裕」は、「アライメントマージン」と呼ばれる。

隣接するウェルの間隔は通常２〜１０μｍであり、好ましくは２〜５μｍに設定される。このため、第２の開口部８の直径は１〜５μｍ程度に設定することが好ましい。例えば、Ｄ＝３μｍ、ｚ＝０．５μｍのとき、ショットキー電極１１１の直径は、１μｍ（＝Ｄ−２×ｚ＝３−２×０．５）以下に設定する必要がある。

層間絶縁膜７に第２コンタクトホール８’を形成するためのフォトリソグラフィ工程を行うときにもマスク合わせを行う必要がある。第２コンタクトホール８’は、ショットキー電極１１１から外れない位置に形成する必要があり、そのためにもマスク合わせが必要になる。第２コンタクトホール８’の直径も、アライメントマージンを考慮して設計される必要がある。上記の例の場合、第２コンタクトホール８’の直径は、ショットキー電極１１１の直径よりも２×ｚだけ小さく設定されることになる。すなわち、第２コンタクトホール８’の直径はＤ−４×ｚであり、Ｄ＝３μｍ、Ｚ＝０．５μｍの場合、１（＝３−４×０．５）μｍ以下になり、極めて小さくなる。層間絶縁膜の厚さは、通常１〜３μｍであるので、第２コンタクトホール８’のアスペクト比は１〜３と高くなる。コンタクトホールのアスペクト比が高くなると、上部配線でコンタクトホールを埋めることが困難になり、上部配線６とショットキー電極１１１との間で接続不良などの問題が発生する可能性がある。完全な断線にいたらずとも、抵抗が高くなり、少数キャリアを効果的に抜くことができなくなる。

一方、本実施形態によれば、上部配線６を形成すると同時にショットキー電極１１１を形成するため、図４（ａ）から（ｃ）に示すように、ショットキー電極１１１を形成するためのフォトリソグラフィ工程が不要になる。第２コンタクトホール８’を形成するためのフォトリソグラフィ工程は必要であるが、そのときのマスク合わせは、第２コンタクトホール８’の位置をゲート電極９の第２開口部８に対してのみ合わせるだけでよい。このため、第２コンタクトホール８’の直径は、ゲート電極９の第２開口部８の直径よりも、一回分のアライメントマージンだけ縮小すれば良くなる。

このように本実施形態によれば、余分の工程が不要になるだけではなく、寸法設計の余裕も大きくなるため、ショットキー電極１１１を歩留まり良く形成することができる。

（実施形態２）
以下、図５を参照しながら、本発明による半導体装置の第２の実施形態を説明する。図５は、上部配線６のうち、ショットキー電極１１１として機能する部分を含む面で切り取った断面を示している。

実施形態１における半導体装置では、上部配線６が単層のアルミニウムから形成されているが、上部配線６の構造は単一層には限定されない。上部配線６は、複数の材料からなる積層構造を有していてもよい。

図５に示す本実施形態の半導体装置は、上部配線６の構成を除いて実施形態１における半導体装置と同一の構成を備えている。このため、上部配線６以外の構成要素については説明を省略し、以下、上部配線６の構成を詳細に説明することにする。

本実施形態における上部配線６は、層間絶縁膜７に対する密着性に優れた材料からなるチタン層を最下層（第１導電層）６ａとして有している。第１導電層６ａの上には、電気抵抗率が相対的に低いアルミニウムからなる第２導電層６ｂを有している。このような２層構造を採用することにより、良好なショットキー接触を形成しつつ、上部配線６の配線抵抗を低く抑えることができる。

上部配線６は、半導体エピタキシャル層１０に対してショットキー接触を形成し得る材料からなる第１導電層６ａと、この第１導電層６ａよりも低い抵抗率を有する材料からなる第２導電層６ｂとを有していることが好ましい。第２導電層６ｂは、第１導電層６ａよりも厚く形成されることが好ましい。このような積層構造を採用することにより、ショットキー接触を安定に形成しながらも、上部配線６の配線抵抗を全体として低く抑えることができるからである。

例えば第１導電層６ａは厚さ１０ｎｍ〜１００ｎｍ程度のチタン層、第２導電層６ｂは厚さ１μｍ〜３μｍ程度のアルミニウム層から形成することができる。チタンは、ＳｉＯ₂からなる層間絶縁膜やＳｉＣエピタキシャル層に対する密着性がよく、良好なショットキー接触を実現できる。しかし、チタンはアルミニウムより抵抗率が高く、チタン単層で上部配線６の全体を形成すると、上部配線６の配線抵抗が増大してしまうことになる。ショットキー電極１１１として機能させるためには、最下層（チタン層）の厚さを１００ｎｍよりも厚くする必要が無いため、配線抵抗を低減するという観点から、チタン層は薄く（例えば厚さ１００ｎｍ以下）に形成し、抵抗の低い第２導電層６ｂを相対的に厚く形成することが好ましい。

（実施形態３）
次に、図６を参照しながら、本発明による半導体装置の第３の実施形態を説明する。

ＳｉＣなどのワイドバンドギャップ半導体を用いると高温動作が可能になるが、前述の実施形態１、２のように上部配線６の全部または一部がアルミニウムから形成されていると、半導体装置の動作温度を約５００℃以下にする必要がある。これは、アルミニウムの融点が６６０℃であるためである。５００℃を超える高い温度で半導体装置を動作させる場合には、１０００℃以上の融点を有する高融点金属から上部配線６を形成することが好ましい。

本実施形態の半導体装置は、融点が１０００℃を超えるタングステンから形成した上部配線６を備えている。本実施形態の半導体装置は、上部配線６を除いて実施形態１における半導体装置と同一の構成を備えているため、上部配線６以外の構成要素については説明を省略する。

本実施形態において上部配線６の材料として用いるタングステンは、高融点金属であるというだけでなく、六フッ化タングステンを原料とするＣＶＤ法（化学的気相成長法）によっても堆積が可能である。ＣＶＤ法は、スパッタ法とは異なり、アスペクト比の高いコンタクトホールの内部への堆積が容易である。特に六フッ化タングステンを原料とするＣＶＤ法では、コンタクトホールの内部にのみ選択的にタングステンを堆積することも可能である。ＣＶＤ法によってコンタクトホールの内部を埋め込んだ金属は、「ＣＶＤ金属プラグ」と称される場合があり、Ｓｉ集積回路デバイスに用いられている。

なお、タングステンの代わりに、モリブデンなどの他の高融点金属を採用してもよい。上部配線６の全部を高融点金属から形成すれば、ＳｉＣからなるＭＩＳＦＥＴの高温動作可能性を十分に引き出すことができる。

図７は、第２コンタクトホール８’の内部をタングステンからなるＣＶＤ金属６ｃで埋め込み、上部配線６の上層部分をアルミニウムから形成した上部配線６の構成例を示している。この場合は、５００℃を超える高い温度での動作は行えないが、アスペクト比の高いコンタクトホール８’をタングステンによって埋め込むことができるため、コンタクトホール８’の内部で上部配線６が断線するなどの問題を回避できる。

以上の説明から明らかなように、上部配線６の一部がショットキー電極１１１として機能することは、上部配線６のうちショットキー電極１１１として機能する部分と他の部分とが、同一の材料から形成されていることを意味するものではない。本明細書では、上部配線６の一部がショットキー電極１１１として機能する場合とは、上部配線６のうちショットキー電極１１１として機能する部分と他の部分との間で、フォトリソグラフィ工程におけるマスク合わせが行われず、その結果、両者の間に位置ズレが生じていない場合を広く含むものとする。

本発明の半導体装置は、ショットキー電極を設けない従来の半導体装置と同じ工程数で製造することができるため、製造コストを上昇させることなく、性能が向上する。

（ａ）は、本発明による半導体装置の第１の実施形態を示す平面図であり、（ｂ）および（ｃ）はそれぞれＡ−Ａ‘断面図およびＢ−Ｂ’断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 本発明による半導体装置の製造方法を示す工程断面図である。 （ａ）から（ｄ）は、それぞれ、ウェル領域１３、ゲート電極９、ショットキー電極１１１、および第２コンタクトホール８’の平面レイアウトの一部を模式的に示す図面である。 （ａ）から（ｃ）は、それぞれ、ウェル領域１３、ゲート電極９、および第２コンタクトホール８’の平面レイアウトの一部を模式的に示す図面である。 本発明による半導体装置の第２の実施形態を示す断面図である。 本発明による半導体装置の第３の実施形態を示す断面図である。 本発明による半導体装置の他の実施形態を示す断面図である。 ３相交流インバータの回路図である。 （ａ）は、従来の半導体装置の構造を示す平面図であり、（ｂ）は、Ｉ−Ｉ’断面図である。

符号の説明

６ 上部配線
６ａ 第１導電層
６ｂ 第２導電層
６ｃ ＣＶＤ金属
６' 第１コンタクトホール
７ 層間絶縁膜
８ ゲート電極の第２開口部
８' 第２コンタクトホール
９ ゲート電極
９’ ゲート電極の第１開口部
１０ 半導体層（半導体エピタキシャル層）
１１ 半導体基板
１２ ドリフト領域
１３ ウェル領域
１４ Ｐ⁺コンタクト層
１５ ソース領域
１６ ゲート絶縁膜
１８ ドレイン電極
１９ ソース電極
３６ 第３コンタクホール
３７ ゲート電極パッド

Claims (11)

1. 第１導電型半導体基板と、
   前記半導体基板の主面上に設けられた半導体層と、
   前記半導体層に間隔を置いて形成された複数の第２導電型ウェル領域と、
   前記複数のウェル領域の各々の内部に形成された第１導電型ソース領域と、
   前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成されるドリフト領域と、
   前記半導体層上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられ、隣接するウェル領域間に少なくとも１つの開口部を有するゲート電極と、
   前記第１導電型ソース領域に設けられたソース電極と、
   前記第１導電型半導体基板の裏面に設けられたドレイン電極と、
   前記ゲート電極および前記ソース電極上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記ソース電極に接続された上部配線と、
   備える半導体装置であって、
   前記層間絶縁膜は、前記ゲート電極の前記開口部の内部を通って前記ドリフト領域の表面に達するコンタクトホールを有し、
   前記上部配線の一部は、前記コンタクトホールを介して前記ドリフト領域の表面に接触している、半導体装置。
2. 前記上部配線のうち、前記コンタクトホールを介して前記ドリフト領域の表面に接触している部分は、ショットキー電極として機能する、請求項１に記載の半導体装置。
3. 前記上部配線は、異なる材料から形成された複数の層を含む積層構造を有している請求項２に記載の半導体装置。
4. 前記上部配線は、前記ドリフト領域の表面に接触する第１導電層と、前記第１導電層の抵抗率よりも低い抵抗率を有する第２導電層とを含んでいる、請求項３に記載の半導体装置。
5. 前記第１導電層は高融点金属から形成され、
   前記第２導電層はアルミニウムを主として含有する材料から形成されている、請求項４に記載の半導体装置。
6. 前記コンタクトホールの内部の少なくとも一部は、ＣＶＤ金属で埋め込まれており、
   前記ＣＶＤ金属が前記上部配線の少なくとも一部を構成している、請求項２に記載の半導体装置。
7. 前記半導体基板および前記半導体層は、バンドギャップが２ｅＶ以上のワイドバンドギャップ半導体からなる請求項１から６のいずれか１つに記載の半導体装置。
8. 前記ワイドバンドギャップ半導体はＳｉＣである請求項７に記載の半導体装置。
9. 前記上部配線は融点が１０００℃以上の高融点金属から形成されている請求項１に記載の半導体装置。
10. 前記高融点金属は、タングステンからなる請求項９に記載の半導体装置。
11. 第１導電型半導体基板と、前記半導体基板の主面上に設けられた半導体層と、前記半導体層に間隔を置いて形成された複数の第２導電型ウェル領域と、前記複数のウェル領域の各々の内部に形成された第１導電型ソース領域と、前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成されるドリフト領域と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、隣接するウェル領域間に少なくとも１つの開口部を有するゲート電極と、前記第１導電型ソース領域に設けられたソース電極と、前記ゲート電極および前記ソース電極上に形成された層間絶縁膜とを備える構造物を用意する工程（Ａ）と、
    前記ソース電極に達する第１コンタクトホール、および、前記ゲート電極の前記開口部の内部を通って前記ドリフト領域の表面に達する第２コンタクトホールを前記層間絶縁膜に形成する工程（Ｂ）と、
    前記層間絶縁膜上に導電層を形成することにより、前記第１および第２コンタクトホールを介して前記ソース電極および前記ドリフト領域の表面に達する上部配線を形成する工程（Ｃ）と、
    を含む半導体装置の製造方法。

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