JP6950290B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ+型ベース領域を設ける技術が提案されている（例えば、下記特許文献１参照）。さらに、トレンチ底に、トレンチと平行にストライプ状にｐ+型ベース領域を設ける技術が提案されている。
図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース層１６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）２上にｎ-型ドリフト層１、電流拡散領域であるｎ型領域１５およびｐ型ベース層１６となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ型領域１５には、トレンチ３０の底全体を覆うように第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｎ-型ドリフト層１に達しない深さで設けられている。符号１７〜２２、２５、２８は、それぞれ第１ｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極パッド、バリアメタルおよびソース電極である。
図１２の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ+型領域３とｎ型領域１５とのｐｎ接合がトレンチ３０よりも深い位置にある。このため、第１ｐ+型領域３とｎ型領域１５との境界に電界が集中し、トレンチ３０の底部の電界集中を緩和することが可能となる。
また、トレンチ型の縦型ＭＯＳＦＥＴにおいて、トレンチの内部にゲート電極、層間絶縁膜を埋め込み、トレンチ上面を平坦にして、トレンチ上面において、層間絶縁膜とソースコンタクト領域を同じ高さにする技術がある（例えば、下記特許文献２、３参照）。
特開２００９−２６０２５３号公報 特開２０１６−０４０８４４号公報 特開２００８−３０６０９５号公報
しかしながら、上述した従来構造では、セルピッチを４．０μｍより小さくすることは困難であった。セルピッチを小さくするには、図１２の隣り合うソース電極２８間の距離Ｘまたはソース電極２８とトレンチ３０との間の距離Ｙの短縮が必要となる。
例えば、Ｘを狭くすると、コンタクトホールが狭くなる。このため、ソース電極パッド２２を構成するアルミニウム（Ａｌ）のカバレッジが悪化し、めっき化が困難になる。また、ソース電極２８のニッケルシリサイドのカバレッジが悪化し、コンタクト抵抗が増加する。また、バリアメタル２５のカバレッジが悪化し、信頼性が低下する。これらは、タングステン（Ｗ）プラグを用いることで回避することはできるが、Ｗは抵抗が大きいため、オン抵抗が増加する可能性がある。
一方、Ｙを狭くすると、ゲート電極２０とソース電極２８間が狭くなる。このため、ゲート電極２０を構成するポリシリコン（Ｐｏｌｙ−Ｓｉ）とＡｌとのショートのリスクが高まり、ポリシリコンとソース電極２８を構成するニッケルシリサイドとのショートのリスクも高まる。これにより、ゲート電極２０とソース電極２８間の絶縁不良により半導体装置の歩留まりが悪化する可能性がある。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を増加させることなく、セルピッチを４．０μｍより小さくでき、信頼性が高い半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体層が設けられる。前記第３半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記トレンチの内部の前記ゲート電極上に層間絶縁膜が設けられる。前記トレンチの内部の前記層間絶縁膜上に、前記トレンチの表面まで充填されたバリアメタルが設けられる。前記第１半導体領域、前記第２半導体層および前記バリアメタルに接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体領域は、上側第１半導体領域と、前記上側第１半導体領域より幅が狭い下側第１半導体領域とからなる。
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、ＴｉＮまたはＴｉからなることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜の厚さは、０．３μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第２半導体領域を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記トレンチの幅方向と平行なストライプ形状を有していることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体層を形成する第２工程を行う。次に、前記第３半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第４工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記トレンチの内部の前記ゲート電極上に層間絶縁膜を形成する第７工程を行う。次に、前記トレンチの内部の前記層間絶縁膜上に、前記トレンチの表面まで充填させたバリアメタルを形成する第８工程を行う。次に、前記第１半導体領域、前記第２半導体層および前記バリアメタルに接する第１電極を形成する第９工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第４工程では、前記第１半導体領域を、上側第１半導体領域と、前記上側第１半導体領域より幅が狭い下側第１半導体領域とに形成する。
上述した発明によれば、トレンチ内にゲート電極、層間絶縁膜、バリアメタルが埋め込まれている。これにより、トレンチの長さで層間絶縁膜の厚さを調節でき、セルピッチを縮小しても、ゲート電極とソース電極との絶縁を担保できる。このため、ゲート電極とソース電極間の絶縁不良により半導体装置の歩留まりの悪化を解消できる。また、半導体基体の表面が平らになるため、めっき化が容易になり、ニッケルシリサイドのカバレッジもよくなる。さらに、第１ｎ+型ソース領域（第１導電型の第１半導体領域）とニッケルシリサイドとの接触面積が増加して、コンタクト抵抗は低減する。このため、セルピッチを４．０μｍ以下、例えば１．５μｍとしても、タングステンプラグを用いる必要はなく、オン抵抗が増加することがない。
また、ソース領域として、第１ｎ+型ソース領域および第２ｎ+型ソース領域を設け、第１ｎ+型ソース領域にＰまたはＡｓを注入することにより形成し、第２ｎ+型ソース領域にＮ2を注入することにより形成する。これにより、ソース領域を深くすることができ、トレンチの長さを長くできる。このため、トレンチ内にゲート電極、層間絶縁膜、バリアメタルを埋め込むことができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗を増加させることなく、セルピッチを４．０μｍより小さくでき、信頼性が高いという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３Ａ）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３Ｂ）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図８のＸ−Ｘ’部分の断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図８のＹ−Ｙ’部分の断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図８のＺ−Ｚ’部分の断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図７のａ−ａ’部分の上面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す図８のＸ−Ｘ’部分の断面図である（その１Ａ）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す図８のＹ−Ｙ’部分の断面図である（その１Ｂ）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す図８のＸ−Ｘ’部分の断面図である（その２Ａ）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す図８のＹ−Ｙ’部分の断面図である（その２Ｂ）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す図８のＺ−Ｚ’部分の断面図である（その２Ｃ）。 実施例の炭化珪素半導体装置のセルピッチとオン抵抗の関係を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（図７Ａ〜図７Ｃにおいても同様）。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層１６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板：第１導電型の半導体基板）２上にｎ-型ドリフト層（第１導電型の第１半導体層）１およびｐ型ベース層（第２導電型の第２半導体層）１６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層１６と、第１ｎ+型ソース領域（第１導電型の第１半導体領域）１７、第２ｎ+型ソース領域（第１導電型の第１半導体領域）２４、ｐ+型コンタクト領域１８、トレンチ３０、ゲート絶縁膜１９およびゲート電極２０で構成される。具体的には、ｎ-型ドリフト層１のソース側（ソース電極２８側）の表面層には、ｐ型ベース層１６に接するようにｎ型領域１５が設けられている。ｎ型領域１５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域１５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
ｎ型領域１５の内部には、第１ｐ+型領域３および第２ｐ+型領域４（不図示）が選択的に設けられている。第１ｐ+型領域３は、後述するトレンチ３０の底面に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層１６とｎ型領域１５との界面よりもドレイン側に深い位置から、ｎ型領域１５とｎ-型ドリフト層１との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ３０の底面付近に、第１ｐ+型領域３とｎ型領域１５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、例えばアルミニウムがドーピングされ、ｐ型ベース層１６よりも不純物濃度が高い。
また、第１ｐ+型領域３の幅は、トレンチ３０の幅と同じかそれよりも広い。第１ｐ+型領域３の一部をトレンチ側に延在させることで第１ｐ+型領域３同士を接続した構造となっていてもよい。その理由は、第１ｐ+型領域３とｎ型領域１５の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極２８に退避させることでゲート絶縁膜１９への負担を軽減し信頼性をあげるためである。
また、第２ｐ+型領域４はｎ型領域１５の表面層に部分的に設けられ、底が第１ｐ+型領域３と接触している（図４Ｂ参照）。また、第２ｐ+型領域４は、トレンチ３０の側壁と接触する（実施の形態２の図７Ｃ参照）。第２ｐ+型領域４は、例えばアルミニウムがドーピングされ、ｐ型ベース層１６よりも不純物濃度が高い。
ｐ型ベース層１６の内部には、互いに接するようにｎ+型ソース領域およびｐ+型コンタクト領域１８がそれぞれ選択的に設けられている。ｎ+型ソース領域は、互いに接する第１ｎ+型ソース領域１７と第２ｎ+型ソース領域２４からなる。第１ｎ+型ソース領域１７は、ｐ型ベース層１６の表面層に設けられている。第２ｎ+型ソース領域２４は、第１ｎ+型ソース領域１７よりもドレイン側に深い位置に設けられ、第２ｎ+型ソース領域２４の幅は第１ｎ+型ソース領域１７の幅より狭い。ｐ+型コンタクト領域１８の深さは、例えば第２ｎ+型ソース領域２４と同じ深さでも良いし、より深くてもよい。
第１ｎ+型ソース領域１７は、第２ｎ+型ソース領域２４より低不純物濃度であり、不純物の種類が異なる。例えば、第１ｎ+型ソース領域１７には、リン（Ｐ）またはヒ素（Ａｓ）が注入され、第２ｎ+型ソース領域２４には、窒素（Ｎ2）が注入される。第１ｎ+型ソース領域１７と第２ｎ+型ソース領域２４を設けることで、ソース領域を深くすることができる。これにより、トレンチ３０を深くすることができる。
トレンチ３０は、基体おもて面から第１ｎ+型ソース領域１７、第２ｎ+型ソース領域２４およびｐ型ベース層１６を貫通してｎ型領域１５および第１ｐ+型領域３に達する。トレンチ３０の内部には、トレンチ３０の側壁に沿ってゲート絶縁膜１９が設けられ、ゲート絶縁膜１９の内側にゲート電極２０が設けられている。ゲート電極２０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。
トレンチ３０の内部の、ゲート電極２０よりドレイン側に浅い位置（ゲート電極２０より上側）に、例えば二酸化珪素（ＳｉＯ2）からなる層間絶縁膜２１が設けられている。層間絶縁膜２１の厚さは、０．３μｍ以上が好ましい。層間絶縁膜２１をこの厚さ以上にすることでゲート電極２０とソース電極２８とを絶縁することができる。また、トレンチ３０の内部の、層間絶縁膜２１よりドレイン側に浅い位置（層間絶縁膜２１より上側）に、ソース電極２８からゲート電極２０側への金属原子、例えばニッケル（Ｎｉ）の拡散を防止するバリアメタル２５が設けられている。バリアメタル２５は、例えば、窒化チタン（ＴｉＮ）やＴｉで形成される。
トレンチ３０内に層間絶縁膜２１およびバリアメタル２５を埋め込むことにより、炭化珪素基体１００のおもて面を平坦にすることができる。このおもて面全面にＮｉ膜２６およびＴｉ膜２７がこの順番で設けられている。Ｎｉ膜２６およびＴｉ膜２７はソース電極（第１電極）２８を構成し、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８に接するとともに、層間絶縁膜２１によってゲート電極２０と電気的に絶縁されている。ソース電極２８上には、例えばＡｌ−Ｓｉからなるソース電極パッド２２が設けられている。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、図示しないドレイン電極（第２電極）が設けられている。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図２〜図６は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板２を用意する。例えば、ｎ+型炭化珪素基板２として、不純物濃度が１×１０18〜１×１０20／ｃｍ3であり、厚さが１００μｍ〜７００μｍのｎ+型炭化珪素基板２を用意する。
次に、ｎ+型炭化珪素基板２のおもて面に、上述したｎ-型ドリフト層１をエピタキシャル成長させる。例えば、ｎ-型ドリフト層１を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層１の不純物濃度が３×１０15〜５×１０16／ｃｍ3、膜厚が５μｍ〜４０μｍ程度となるように設定してもよい。ここまでの状態が図２に記載される。
次に、フォトリソグラフィおよびｐ型不純物、例えばＡｌのイオン注入により、ｎ-型ドリフト層１の表面層に第１ｐ+型領域３を選択的に形成する。例えば、第１ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０17〜１×１０19／ｃｍ3、深さが０．１μｍ〜１．０μｍ、幅が０．５μｍ〜２．０μｍとなるように設定してもよい。
次に、フォトリソグラフィおよびｎ型不純物、例えばＮ2のイオン注入により、ｎ-型ドリフト層１の表面層に下側ｎ型領域１５ａを選択的に形成する。下側ｎ型領域１５ａは、ｎ型領域１５の一部になる。例えば、下側ｎ型領域１５ａを形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０16〜１×１０18／ｃｍ3、深さが０．１μｍ〜１．５μｍとなるように設定してもよい。ここまでの状態が図３に記載される。
次に、第１ｐ+型領域３および下側ｎ型領域１５ａの上に、ｎ型領域をエピタキシャル成長させる。例えば、このｎ型領域を形成するためのエピタキシャル成長の条件を、ｎ型領域の不純物濃度が３×１０16〜５×１０16／ｃｍ3、厚さが０．３μｍ〜０．６μｍとなるように設定してもよい。このｎ型領域は後述するイオン注入により形成し、ｎ型領域１５の一部となる。
次に、フォトリソグラフィおよびｐ型不純物、例えばＡｌのイオン注入により、ｎ型領域の表面層に第２ｐ+型領域４を選択的に形成する。例えば、第２ｐ+型領域４を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０17〜１×１０19／ｃｍ3、深さが０．１μｍ〜１．０μｍ、幅が０．５μｍ〜２．０μｍとなるように設定してもよい。
次に、フォトリソグラフィおよびｎ型不純物、例えばＮ2のイオン注入により、ｎ型領域の表面層に上側ｎ型領域１５ｂを選択的に形成する。例えば、上側ｎ型領域１５ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０16〜１×１０18／ｃｍ3、深さが０．１μｍ〜１．５μｍとなるように設定してもよい。下側ｎ型領域１５ａと上側ｎ型領域１５ｂとを合わせて、ｎ型領域１５となる。ここまでの状態が図４Ａおよび図４Ｂに記載される。図４Ａおよび図４Ｂは、同じ製造途中の状態で奥行きが異なる断面図である。
次に、第２ｐ+型領域４およびｎ型領域１５の上に、ｐ型ベース層１６をエピタキシャル成長させる。例えば、このｐ型ベース層１６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層１６の不純物濃度が５×１０16〜１×１０18／ｃｍ3、厚さが０．７μｍ〜２．１μｍとなるように設定してもよい。
次に、フォトリソグラフィおよびｎ型不純物、例えばＮ2のイオン注入により、ｐ型ベース層１６の表面層に第２ｎ+型ソース領域２４を選択的に形成する。例えば、第２ｎ+型ソース領域２４を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０17〜１×１０19／ｃｍ3、深さが０．６μｍ〜１．１μｍ、幅が０．５μｍ〜１．５μｍとなるように設定してもよい。
次に、フォトリソグラフィおよびｎ型不純物、例えばＰのイオン注入により、ｐ型ベース層１６の表面層に第１ｎ+型ソース領域１７を選択的に形成する。例えば、第１ｎ+型ソース領域１７を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０18〜１×１０20／ｃｍ3、深さが０．３μｍ〜０．６μｍとなるように設定してもよい。
次に、フォトリソグラフィおよびｐ型不純物、例えばＡｌのイオン注入により、ｐ型ベース層１６の表面層にｐ+型コンタクト領域１８を選択的に形成する。例えば、ｐ+型コンタクト領域１８を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０18〜１×１０20／ｃｍ3、深さが０．３μｍ〜０．６μｍとなるように設定してもよい。ここまでの状態が図５に記載される。
次に、炭化珪素基体１００の表面荒れを低減するために、炭化珪素基体１００の表面にカーボンキャップと呼ばれるカーボンコート層を形成し、活性化アニールを施す。次に、カーボンキャップを除去し、フォトリソグラフィおよびエッチングにより、第１ｎ+型ソース領域１７、第２ｎ+型ソース領域２４およびｐ型ベース層１６を貫通して、ｎ型領域１５および第１ｐ+型領域３に達するトレンチ３０を形成する。また、トレンチエッチング後に、トレンチ３０のダメージを除去するための等方性エッチングや、トレンチ３０の底部およびトレンチ３０の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。
次に、トレンチ３０の内壁に沿ってゲート絶縁膜１９を形成する。このゲート絶縁膜１９は、酸素雰囲気中において１２００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜１９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ゲート絶縁膜１９形成後に水素あるいは水蒸気を含んだ雰囲気でＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）を実施してもよい。次に、トレンチ３０に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ３０の内部にゲート電極２０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを炭化珪素基体１００の表面より内側に残すようにエッチングする。
次に、トレンチ３０内部のポリシリコンの上に埋め込むように例えばＳｉＯ2を堆積しエッチングすることで、トレンチ３０の内部に層間絶縁膜２１となるＳｉＯ2を残す。その際、エッチバックしてＳｉＯ2を炭化珪素基体１００の表面まで残すようにエッチングしてもよい。また、エッチバックの代わりに、ＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）加工を用いてもよく、レジストを厚く積むことによりエッチングで形成してもよい。次に、層間絶縁膜２１を炭化珪素基体１００の表面から、所定の深さ、例えば０．１μｍ以内ドライエッチングする。ここまでの状態が図６に記載される。
次に、トレンチ３０内部の層間絶縁膜２１の上に埋め込むようにバリアメタル２５として、例えばＴｉＮを堆積し、ＣＭＰ加工により炭化珪素基体１００の表面まで残す。次に、炭化珪素基体１００のおもて面側に、例えばスパッタ法でＮｉ膜２６を形成する。次に、例えば８００℃〜１０００℃のシンタリング（熱処理）により炭化珪素半導体部（第１ｎ+型ソース領域１７およびｐ+型コンタクト領域１８）とＮｉ膜２６とを反応させてニッケルシリサイド膜を形成することで、炭化珪素半導体部とのオーミックコンタクトを形成する。
次に、ニッケルシリサイド膜上に、ソース電極として、Ｔｉ膜２７を形成して、Ａｌ−Ｓｉ膜のソース電極パッド２２を形成する。例えば、スパッタ法によりＴｉ膜２７を形成して、Ｔｉ膜２７上部へスパッタ法により、Ａｌ−Ｓｉ膜を形成する。
次に、ｎ+型炭化珪素基板２の裏面に、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。このようにして、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、トレンチ内にゲート電極、層間絶縁膜、バリアメタルが埋め込まれている。これにより、トレンチの長さで層間絶縁膜の厚さを調節でき、セルピッチを縮小しても、ゲート電極とソース電極との絶縁を担保できる。このため、ゲート電極とソース電極間の絶縁不良による半導体装置の歩留まりの悪化を解消できる。また、半導体基体の表面が平らになるため、めっき化が容易になり、ニッケルシリサイドのカバレッジもよくなる。さらに、第１ｎ+型ソース領域とニッケルシリサイドとの接触面積が増加して、コンタクト抵抗は低減する。このため、セルピッチを４．０μｍ以下、例えば１．５μｍとしても、タングステンプラグを用いる必要はなく、オン抵抗が増加することがない。
また、実施の形態１では、ソース領域として、第１ｎ+型ソース領域および第２ｎ+型ソース領域を設け、第１ｎ+型ソース領域にＰまたはＡｓを注入することにより形成し、第２ｎ+型ソース領域にＮ2を注入することにより形成する。これにより、ソース領域を深くすることができ、トレンチの長さを長くできる。このため、トレンチ内にゲート電極、層間絶縁膜、バリアメタルを埋め込むことができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図７Ａ〜図７Ｃは、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図７Ａ〜図７Ｃのａ−ａ’部分の上面図である。ここで、図７Ａは、図８のＸ−Ｘ’部分の断面図であり、図７Ｂは、図８のＹ−Ｙ’部分の断面図であり、図７Ｃは、図８のＺ−Ｚ’部分の断面図である。
実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｎ型領域１５内の第１ｐ+型領域３と第２ｐ+型領域４の位置と形状である。
第１ｐ+型領域３は、図７Ａに示すように、ｎ-型ドリフト層１とトレンチ３０の底と接するように設けられている。また、図８に示すように、第１ｐ+型領域３は、トレンチ３０の幅方向に、ストライプ状の形状を有している。また、図７Ｃに示すように、第２ｐ+型領域４は、トレンチ３０間の第１ｐ+型領域３の上側（ソース電極側）に選択的に設けられている。第１ｐ+型領域３をトレンチ３０の幅方向にストライプ状に設けることで、第２ｐ+型領域４およびトレンチ３０と第１ｐ+型領域３で合わせずれが生じることを防ぐことができる。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図９Ａ〜図１０Ｃは、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法と第１ｐ+型領域３および第２ｐ+型領域４の形成方法が異なる。具体的には、まず、実施の形態１と同様に、ｎ+型炭化珪素基板２を用意し、ｎ-型ドリフト層１をエピタキシャル成長させる工程までの工程を順に行う（図２参照）。
次に、ｎ-型ドリフト層１の上に、下側ｎ型領域１５ａをエピタキシャル成長させる。例えば、この下側ｎ型領域１５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域１５ａの不純物濃度が１×１０16〜１×１０18／ｃｍ3、厚さが０．１μｍ〜１．５μｍとなるように設定してもよい。
次に、フォトリソグラフィおよびｐ型不純物、例えばＡｌのイオン注入により、下側ｎ型領域１５ａの表面層にストライプ状の第１ｐ+型領域３を選択的に形成する。例えば、第１ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０17〜１×１０19／ｃｍ3、深さが０．１μｍ〜１．５μｍ、幅が０．５μｍ〜２．０μｍとなるように設定してもよい。ここまでの状態が図９Ａ、図９Ｂに記載される。図９Ａは、図８のＸ−Ｘ’部分の断面図であり、図９Ｂは、図８のＹ−Ｙ’部分の断面図である。
次に、下側ｎ型領域１５ａおよび第１ｐ+型領域３の上に、上側ｎ型領域１５ｂをエピタキシャル成長させる。例えば、この上側ｎ型領域１５ｂを形成するためのエピタキシャル成長の条件を、上側ｎ型領域１５ｂの不純物濃度が１×１０16〜１×１０18／ｃｍ3、厚さが０．３μｍ〜０．６μｍとなるように設定してもよい。下側ｎ型領域１５ａと上側ｎ型領域１５ｂを合わせて、ｎ型領域１５となる。
次に、フォトリソグラフィおよびｐ型不純物、例えばＡｌのイオン注入により、上側ｎ型領域１５ｂの表面層に第２ｐ+型領域４を選択的に形成する。例えば、第２ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０17〜１×１０19／ｃｍ3、深さが０．１μｍ〜１．０μｍ、幅０．５μｍ〜２．０μｍとなるように設定してもよい。ここまでの状態が図１０Ａ〜１０Ｃに記載される。図１０Ａは、図８のＸ−Ｘ’部分の断面図であり、図１０Ｂは、図８のＹ−Ｙ’部分の断面図であり、図１０Ｃは、図８のＺ−Ｚ’部分の断面図である。
その後、実施の形態１と同様に、ｐ型ベース層１６をエピタキシャル成長させる工程以降の工程を順に行うことで、図７Ａ〜図７Ｃに示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態２では、第１ｐ+型領域がトレンチの幅方向にストライプ状に設けられている。これにより、第１ｐ+型領域とトレンチの位置合わせずれが生じることを防ぐことができる。このため、位置合わせのため、第１ｐ+型領域を大きく形成する必要がないため、半導体装置のセルピッチを縮小させることができる。
図１１は、実施の形態１、２にかかる炭化珪素半導体装置のセルピッチとオン抵抗の関係を示すグラフである。図１１は、ｎ+型炭化珪素基板２の厚さを１５０μｍ、ドレイン電流密度Ｊｃを３００Ａ／ｃｍ2とし、順方向電圧Ｖｔｈを５Ｖにしてシミュレーションした結果である。横軸は、炭化珪素半導体装置のセルピッチを示し単位はμｍであり、縦軸は、単位活性面積当たりのオン抵抗（ＲｏｎＡ）を示し、単位はｍΩｃｍ2である。図１１によると、従来技術で実現可能なセルピッチ４μｍ以上の場合、および本発明により実現可能となるセルピッチ４μｍより小さい場合に、セルピッチが縮小するにつれてオン抵抗が減少することが分かる。本発明により、セルピッチ４μｍより小さい炭化珪素半導体装置を提供できるため、オン抵抗がより少ない炭化珪素半導体装置を提供できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
１ ｎ-型ドリフト層
２ ｎ+型炭化珪素基板
３ 第１ｐ+型領域
４ 第２ｐ+型領域
１５ ｎ型領域
１５ａ 下側ｎ型領域
１５ｂ 上側ｎ型領域
１６ ｐ型ベース層
１７ 第１ｎ+型ソース領域
１８ ｐ+型コンタクト領域
１９ ゲート絶縁膜
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極パッド
２４ 第２ｎ+型ソース領域
２５ バリアメタル
２６ Ｎｉ膜
２７ Ｔｉ膜
２８ ソース電極
３０ トレンチ
１００ 炭化珪素基体

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体層と、
    前記第３半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記トレンチの内部の前記ゲート電極上に設けられた層間絶縁膜と、
    前記トレンチの内部の前記層間絶縁膜上に設けられ、前記トレンチの表面まで充填されたバリアメタルと、
    前記第１半導体領域、前記第２半導体層および前記バリアメタルに接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１半導体領域は、上側第１半導体領域と、前記上側第１半導体領域より幅が狭い下側第１半導体領域とからなることを特徴とする半導体装置。
  2. 前記バリアメタルは、ＴｉＮまたはＴｉからなることを特徴とする請求項１に記載の半導体装置。
  3. 前記層間絶縁膜の厚さは、０．３μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第３半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第２半導体領域を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２半導体領域は、前記トレンチの幅方向と平行なストライプ形状を有していることを特徴とする請求項４に記載の半導体装置。
  6. 第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側に前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体層を形成する第２工程と、
    前記第３半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第３工程と、
    前記第２半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第４工程と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチを形成する第５工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記トレンチの内部の前記ゲート電極上に層間絶縁膜を形成する第７工程と、
    前記トレンチの内部の前記層間絶縁膜上に、前記トレンチの表面まで充填させたバリアメタルを形成する第８工程と、
    前記第１半導体領域、前記第２半導体層および前記バリアメタルに接する第１電極を形成する第９工程と、
    前記半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第４工程では、前記第１半導体領域を、上側第１半導体領域と、前記上側第１半導体領域より幅が狭い下側第１半導体領域とに形成することを特徴とする半導体装置の製造方法。
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