KR101970087B1 - 반도체 장치 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있는 반도체 장치의 구조를 제공하는 것을 목적으로 한다. 그리고, 본 발명은, IGBT나 다이오드 등의 수직형의 반도체 장치로서, N- 드리프트층(14)에 대하여 하면 쪽에 N- 드리프트층(14)에 인접하여 형성되는 N 버퍼층(15)을 갖고, N 버퍼층(15)의 주요부에 있어서, 상면으로부터 하면으로 향하는 방향에 있어서, 깊이 양을 TB(㎛), 불순물 농도를 CB(㎝-3)로 한 변위에 의해 도출되는 농도 기울기 δ는 {0.03≤δ≤0.7}로 규정되는 농도 기울기 조건을 만족하고 있다.

Description

반도체 장치
본 발명은, IGBT, 다이오드 등의 파워 반도체 소자를 갖는 반도체 장치에 관한 것이다.
종래의 트렌치 게이트형 IGBT 및 PIN 다이오드 등의 수직형의 반도체 장치는 수직 구조 영역을 갖고 있다. 수직 구조 영역으로서, 예컨대, IGBT의 경우, N형의 드리프트층에 N형의 버퍼층 및 P형의 콜렉터층을 포함하는 영역, 다이오드에서는 N형의 드리프트층에 N형의 버퍼층, N+ 캐소드층을 포함하는 영역을 생각할 수 있다. 수직 구조 영역을 갖는 IGBT는 예컨대 특허 문헌 1에 개시되어 있다.
또한, 수직 구조 영역을 갖는 IGBT 및 다이오드 등의 종래의 수직형의 반도체 장치에서는, 반도체 장치를 제조하는 Si 웨이퍼로서 에피택셜 성장으로 제조되는 웨이퍼를 이용하고 있다.
이 경우, 웨이퍼의 수직 구조 영역은, 예컨대, IGBT에 있어서, N형의 버퍼층의 불순물 프로파일은, N형의 드리프트층과의 접합부에 걸쳐 가파른 불순물의 기울기를 갖고 또한 고농도가 되는 프로파일로 되어 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 국제 공개 제 2014/054121호 팜플렛
이와 같은, 수직 구조를 갖는 반도체 장치에 있어서의 버퍼층의 불순물 농도 프로파일에서는, 턴 오프 동작의 제어성이 나쁘고 또한 턴 오프시의 차단 능력의 저하를 초래하는 등, 여러 가지의 문제점이 있었다.
본 발명에서는, 상기와 같은 문제점을 해결하고, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있는 반도체 장치의 구조를 제공하는 것을 목적으로 한다.
본 발명에 있어서의 반도체 장치는, 한쪽 주면 및 다른 쪽 주면을 갖고, 제 1 도전형의 드리프트층을 주요 구성부로서 포함하는 반도체 기체와, 상기 반도체 기체 내에 있어서, 상기 드리프트층에 대하여 다른 쪽 주면 쪽에 상기 드리프트층에 인접하여 형성되는 제 1 도전형의 버퍼층과, 상기 반도체 기체의 다른 쪽 주면상에 형성되는, 제 1 및 제 2 도전형 중 적어도 하나의 도전형을 갖는 활성층과, 상기 반도체 기체의 한쪽 주면상에 형성되는 제 1 전극과, 상기 활성층상에 형성되는 제 2 전극을 구비하고, 상기 버퍼층의 주요부에 있어서, 한쪽 주면으로부터 다른 쪽 주면으로 향하는 방향에 있어서의 농도 기울기 δ는, 깊이 양을 TB(㎛), 불순물 농도를 CB(㎝-3)로 한 변위에 의해 이하의 식 (1)로 나타내어지고, 상기 농도 기울기 δ는 {0.03≤δ≤0.7}로 규정되는 농도 기울기 조건을 만족하고 있다.
[수학식 1]
Figure 112017071756772-pct00001
본 발명에 있어서의 반도체 장치는, 버퍼층의 주요부에 있어서, 한쪽 주면으로부터 다른 쪽 주면으로 향하는 방향에 있어서의 농도 기울기 δ가 농도 기울기 조건을 만족하기 때문에, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백해진다.
도 1은 본 발명의 기본 구조가 되는 트렌치 게이트형의 IGBT의 구조를 나타내는 단면도이다.
도 2는 본 발명의 기본 구조가 되는 PIN형의 다이오드의 구조를 나타내는 단면도이다.
도 3은 도 1 및 도 2에서 나타낸 수직형의 반도체 장치의 평면 구조를 모식적으로 나타내는 설명도이다.
도 4는 도 1 및 도 2에서 나타낸 수직 구조 영역에 있어서의 불순물 프로파일을 나타내는 설명도이다.
도 5는 도 4 중의 영역 RA의 확대도이다.
도 6은 본 발명이 제안하는 수직 구조 영역의 개념을 나타내는 설명도이다.
도 7은 본 발명이 제안하는 수직 구조 영역의 개념을 나타내는 설명도이다.
도 8은 본 발명이 제안하는 수직 구조 영역의 개념을 나타내는 설명도이다.
도 9는 본 발명이 제안하는 수직 구조 영역의 개념을 나타내는 설명도이다.
도 10은 활성 셀 영역에 있어서의 트렌치 게이트 구조 IGBT 및 다이오드 구조를 나타내는 단면도이다.
도 11은 제 2 종 다이오드에 있어서, N 버퍼층(15)의 농도 기울기 δ 및 N 버퍼층(15)의 형성 깊이의 영향에 관한 시뮬레이션 결과를 나타내는 그래프이다.
도 12는 제 2 종 다이오드에 있어서, N 버퍼층(15)의 농도 기울기 δ 및 N 버퍼층(15)의 형성 깊이의 영향에 관한 시뮬레이션 결과를 나타내는 그래프이다.
도 13은 다이오드의 시뮬레이션에 의한 턴 오프 동작시의 파형의 사례를 나타내는 그래프이다.
도 14는 다이오드의 시뮬레이션에 의한 턴 오프 동작시의 파형의 사례를 나타내는 그래프이다.
도 15는 다이오드의 시뮬레이션에 의한 턴 오프 동작시의 파형의 사례를 나타내는 그래프이다.
도 16은 IGBT의 시뮬레이션에 의한 턴 오프 동작시의 파형의 사례를 나타내는 그래프이다.
도 17은 제 2 종 다이오드에 있어서 본 실시의 형태의 N 버퍼층(15)의 형성 깊이의 영향을 나타내는 그래프이다.
도 18은 도 17 중의 리크 전류와 동작 온도의 관계를 나타내는 그래프이다.
도 19는 제 2 종 다이오드의 리커버리 동작시의 스냅 오프 전압과 전원 전압의 관계를 나타내는 그래프이다.
도 20은 제 2 종 다이오드에 있어서의 리커버리 동작시의 안전 동작 영역을 나타내는 그래프이다.
도 21은 제 2 종 다이오드에 있어서의 온 전압과 리커버리 동작시의 로스의 트레이드오프 특성을 나타내는 그래프이다.
도 22는 농도 기울기 δ 및 N 버퍼층의 형성 깊이에 관한 제 2 종 다이오드의 디바이스 특성과의 관계를 나타내는 그래프이다.
도 23은 농도 기울기 δ 및 N 버퍼층의 형성 깊이에 관한 제 2 종 다이오드의 디바이스 특성과의 관계를 나타내는 그래프이다.
도 24는 농도 기울기 δ 및 N 버퍼층의 형성 깊이에 관한 제 2 종 다이오드의 디바이스 특성과의 관계를 나타내는 그래프이다.
도 25는 실시의 형태 2의 제 1 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 26은 실시의 형태 2의 제 2 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 27은 실시의 형태 2의 제 3 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 28은 실시의 형태 2의 제 4 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 29는 실시의 형태 2의 제 5 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 30은 실시의 형태 2의 제 6 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 31은 실시의 형태 2의 제 7 태양에 의한 N 버퍼층의 불순물 프로파일을 나타내는 그래프이다.
도 32는 IGBT의 구조에서 도스량 비율 Tα의 영향을 나타내는 그래프이다.
도 33은 내압과 N 버퍼층의 피크 농도의 관계에 관한 것이고, N 보조층의 유무의 영향을 나타내는 그래프이다.
도 34는 실시의 형태 1(실시의 형태 2)에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 35는 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 36은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 37은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 38은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 39는 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 40은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 41은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 42는 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 43은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 44는 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 45는 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 46은 실시의 형태 1에 있어서의 IGBT의 제조 방법을 나타내는 단면도이다.
도 47은 실시의 형태 1(실시의 형태 2)에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 48은 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 49는 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 50은 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 51은 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 52는 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 53은 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 54는 실시의 형태 1에 있어서의 제 2 종 다이오드의 제조 방법을 나타내는 단면도이다.
도 55는 실시의 형태 3의 반도체 장치에 있어서의 제 1 태양을 나타내는 단면도이다.
도 56은 실시의 형태 3의 반도체 장치에 있어서의 제 2 태양을 나타내는 단면도이다.
도 57은 실시의 형태 3의 반도체 장치에 있어서의 제 3 태양을 나타내는 단면도이다.
도 58은 실시의 형태 3의 반도체 장치에 있어서의 제 4 태양을 나타내는 단면도이다.
도 59는 실시의 형태 3의 반도체 장치에 있어서의 제 5 태양을 나타내는 단면도이다.
도 60은 실시의 형태 3의 제 1 태양의 구조를 갖는 IGBT를 채용한 경우의 턴 오프 차단 능력의 안전 동작 영역을 나타내는 그래프이다.
도 61은 실시의 형태 3의 제 3 및 제 4 태양의 구조를 갖는 제 2 종 다이오드를 채용한 경우의 턴 오프 차단 능력의 안전 동작 영역을 나타내는 그래프이다.
<발명의 원리>
본 발명은, 파워 모듈(내압(정격 전압)이 600V 이상)의 키(key) 컴포넌트인 파워 반도체 소자인 IGBT 및 다이오드로 대표되는, 바이폴라계 파워 반도체 소자를 갖는 반도체 장치에 있어서, 이하의 특징 ⒜~⒞를 갖는 수직 구조 영역에 관한 것이다.
⒜ 오프 상태의 전압 차단 능력을 높이고, 또한 고온에서의 리크 전류를 저감하고 오프 로스 저감이나 고온 동작을 실현하는 수직 구조 영역,
⒝ 턴 오프 동작 끝에서의 전압 오버슛(overshoot) 현상(이하, 「스냅 오프 현상」이라고 약기한다)이나, 그것을 트리거로 하는 발진 현상을 억제하는 수직 구조 영역,
⒞ 턴 오프 동작시의 차단 능력을 향상하는 수직 구조 영역이다.
또, 특징 ⒜의 오프 상태의 전압 차단 능력이란, 전류가 흐르고 있지 않은 정적(static)인 상태에서의 전압 유지 능력을 의미하고, ⒞의 턴 오프 동작시의 차단 능력은, 전류가 흐르고 있는 동적(dynamic)인 상태에서의 전압 유지 능력을 나타내고 있다.
반도체 재료로서 Si뿐만 아니라 탄화규소(SiC), 질화갈륨(GaN) 등의 와이드 밴드 갭 재료를 이용한 반도체 디바이스에 대해서도 효과가 얻어진다. 또한, 이하에서 말하는 실시의 형태에서는, 1700~6500V의 고내압 클래스의 반도체 장치를 예로 나타내지만, 내압 클래스에 관계없이 상기 목적에 대하여 효과가 얻어진다.
도 1은 본 발명의 기본 구조가 되는 트렌치 게이트형의 IGBT의 구조를 나타내는 단면도이다. 도 2는 본 발명의 기본 구조가 되는 PIN형의 다이오드의 구조를 나타내는 단면도이다.
도 1에 있어서, 활성 셀 영역(active cell area) R1의 구조에 대하여 설명한다. N- 드리프트층(14)에 대하여 하면 쪽에 N- 드리프트층(14)에 인접하여 N 버퍼층(15)이 형성된다.
N 버퍼층(15)의 하면에는 P형의 P 콜렉터층(16)이 형성되어 있다. P 콜렉터층(16)의 하면에 콜렉터 전극(23C)(제 2 전극)이 형성되어 있다. 또, 이하에서는, N형(제 1 도전형)의 드리프트층인 N- 드리프트층(14)과 N형의 버퍼층인 N 버퍼층(15)을 적어도 포함하는 구조 부분을 「반도체 기체」라고 부르는 경우가 있다.
N- 드리프트층(14)의 상층부에 N층(11)이 형성되어 있다. N층(11)의 상면에는 P 베이스층(9)이 형성되어 있다. P 베이스층(9)과 N층(11)을 세로 방향으로 관통하도록 폴리실리콘으로 이루어지는 트렌치 구조의 매립 게이트 전극(13)을 매립하고 있다. 매립 게이트 전극(13)은 게이트 절연막(12)을 사이에 두고 N- 드리프트층(14), N층(11), P 베이스층(9), 및 N+ 이미터층(7)과 대향하고 있다. 따라서, 매립 게이트 전극(13), N+ 이미터층(7), P 베이스층(9) 및 N층(11)에 의해, IGBT에 있어서의 절연 게이트형 트랜지스터 구조가 형성된다.
P 베이스층(9)의 표면에 게이트 절연막(12)과 접하도록 N형의 N+ 이미터층(7)이 형성되어 있다. P 베이스층(9)의 표면에 P+층(8)이 형성되어 있다. 매립 게이트 전극(13)상에는 층간 절연막(6)이 형성되고, P+층(8)과 전기적으로 접속하도록 N- 드리프트층(14)의 상면(한쪽 주면)상에 이미터 전극(5E)(제 1 전극)이 형성된다. 또, 도 1에 있어서, 2개의 매립 게이트 전극(13) 중 좌측이 본래의 게이트 전극으로서 기여하고, 우측의 매립 게이트 전극(13)은 본래의 게이트 전극으로서 기여하지 않고 이미터 전위가 되는 더미 게이트 전극이다.
다음으로, 중간 영역(interface area) R2에 대하여 설명한다. N- 드리프트층(14)의 상층부에 P 영역(22)이 형성되고, 이 P 영역(22)은 활성 셀 영역 R1 쪽으로 연장되어 더미 전극의 매립 게이트 전극(13)보다 깊게 형성된다. 이 P 영역(22)은 가드 링으로서 기능한다.
N- 드리프트층(14)의 상면상에 절연막(25)이 형성되고, 절연막(25)상에 층간 절연막(6) 및 매립 게이트 전극(13)의 일부(표면 게이트 전극부)가 형성되고, 층간 절연막(6, 6) 사이의 상기 표면 게이트 전극부상에 게이트 전극으로서 기능하는 전극(5X)이 형성된다. 이 전극(5X)은 활성 셀 영역 R1의 이미터 전극(5E)과 동시에 이미터 전극(5E)과 독립하여 형성된다.
다음으로, 종단 영역(edge termination area) R3에 대하여 설명한다. N- 드리프트층(14)의 상층부에 선택적으로 P 영역(22)이 형성된다. 이 P 영역(22)은 필드 링으로서 기능한다. 또한, 활성 셀 영역 R1의 절연 게이트형 트랜지스터 구조와 마찬가지의 구조도 아울러 형성된다.
이와 같이, P 영역(22)은 중간 영역 R2 및 종단 영역 R3 각각에 있어서 내압 유지 기능을 발휘시키는 영역으로서 마련된다. 또, 종단 영역 R3의 절연 게이트형 트랜지스터 구조에 있어서의 N+ 이미터층(7) 및 N층(11)은, P 영역(22)과 N- 드리프트층(14)의 PN 접합부로부터 연장되는 공핍층의 연장을 멈추기 위해서 마련되어 있다.
N- 드리프트층(14)의 상면상에 절연막(25) 및 층간 절연막(6)의 적층 구조가 선택적으로 형성되고, P 영역(22) 및 매립 게이트 전극(13)에 전기적으로 접속하여 플로팅 전극이 되는 전극(5Y)이 형성된다. 이 전극(5Y)은 활성 셀 영역 R1의 이미터 전극(5E)과 동시에 이미터 전극(5E) 및 전극(5X)과 독립하여 형성된다.
그리고, 활성 셀 영역 R1, 중간 영역 R2 및 종단 영역 R3에 걸쳐 이미터 전극(5E), 전극(5X 및 5Y)상에 패시베이션막(20)이 형성되고, 패시베이션막(20) 및 활성 셀 영역 R1의 이미터 전극(5E)의 일부상에 패시베이션막(21)이 형성된다.
또한, 활성 셀 영역 R1, 중간 영역 R2 및 종단 영역 R3 사이에서 공통으로 IGBT용의 수직 구조 영역(27G)이 형성된다. 수직 구조 영역(27G)은 반도체 기체를 구성하는 N- 드리프트층(14) 및 N 버퍼층(15)과, P 콜렉터층(16) 및 콜렉터 전극(23C)에 의한 적층 구조이다.
도 2에 있어서, 활성 셀 영역 R1의 구조에 대하여 설명한다. N- 드리프트층(14)의 하면(다른 쪽 주면)에는, N 버퍼층(15)이 형성되어 있다. N 버퍼층(15)의 하면에는 N+ 캐소드층(17)이 형성되어 있다. N+ 캐소드층(17)의 하면에 캐소드 전극(23K)(제 2 전극)이 형성되어 있다.
N- 드리프트층(14)의 상층부에 P 애노드층(10)(한쪽 전극 영역)이 형성되어 있다. P 애노드층(10)과 N- 드리프트층(14), N 버퍼층(15) 및 N+ 캐소드층(17)에 의해 PIN형의 다이오드 구조가 형성된다. 그리고, P 애노드층(10)의 상면(한쪽 주면)상에 애노드 전극(5A)(제 1 전극)이 형성된다.
다음으로, 중간 영역 R2에 대하여 설명한다. N- 드리프트층(14)의 상층부에 P 영역(22)이 형성되고, 이 P 영역(22)은 활성 셀 영역 R1 쪽으로 연장되어 P 애노드층(10)과 연결된다. 이때, P 영역(22)은 P 애노드층(10)보다 깊게 형성된다. 이 P 영역(22)이 가드 링으로서 기능한다.
N- 드리프트층(14)의 상면상에 절연막(25)이 형성되고, 절연막(25)상에 층간 절연막(24)이 형성되고, 층간 절연막(24)상의 일부에 전극(5A)이 형성된다.
다음으로, 종단 영역 R3에 대하여 설명한다. N- 드리프트층(14)의 상층부에 선택적으로 P 영역(22)이 형성된다. 이 P 영역(22)은 필드 리미팅 링으로서 기능한다. 또한, N- 드리프트층(14)의 표면에 P 영역(22)과는 독립하여 N+층(26)이 선택적으로 형성된다. N+층(26)은 P 영역(22)과 N- 드리프트층(14)의 접합부가 연장되는 공핍층의 연장을 멈출 목적으로 마련된다. P 영역(22)은, 내압 클래스가 높아질수록 P 영역(22)의 개수가 증가하는 구조가 된다.
N- 드리프트층(14) 상면상에 절연막(25) 및 층간 절연막(24)의 적층 구조가 선택적으로 형성되고, P 영역(22) 및 N+층(26)에 전기적으로 접속하여 전극(5Z)이 형성된다. 전극(5Z)은 활성 셀 영역 R1의 애노드 전극(5A)과 동시에 애노드 전극(5A)과 독립하여 형성된다.
그리고, 중간 영역 R2 및 종단 영역 R3에 걸쳐 애노드 전극(5A) 및 전극(5Z)상에 패시베이션막(20)이 형성되고, 패시베이션막(20) 및 중간 영역 R2의 애노드 전극(5A)의 일부상에 패시베이션막(21)이 형성된다.
또한, 활성 셀 영역 R1, 중간 영역 R2 및 종단 영역 R3 사이에서 공통으로 다이오드용의 수직 구조 영역(27D)이 형성된다. 수직 구조 영역(27D)은 반도체 기체가 되는 N- 드리프트층(14) 및 N 버퍼층(15)과, N+ 캐소드층(17) 및 캐소드 전극(23K)에 의한 적층 구조이다.
도 3은 IGBT나 다이오드 등의 수직형의 반도체 장치의 평면 구조를 모식적으로 나타내는 설명도이다. 동 도면에 나타내는 바와 같이, 중앙부에 복수의 활성 셀 영역 R1이 형성되고, 활성 셀 영역 R1, R1 사이에 표면 게이트 배선부 R12가 마련되고, 또한, 일부의 영역에 게이트 패드부 R11이 마련된다.
활성 셀 영역 R1, 게이트 패드부 R11, 및 표면 게이트 배선부 R12의 주변을 둘러싸고 중간 영역 R2가 형성되고, 중간 영역 R2의 주변을 더 둘러싸고 종단 영역 R3이 마련된다. 또, 도 1 및 도 2에서 나타낸 구조는 도 3의 A1-A1 단면에 상당한다.
상술한 활성 셀 영역 R1은, 파워 반도체 칩의 기본 성능을 보장하는 영역이고, 중간 영역 R2는, 활성 셀 영역 R1과 종단 영역 R3이 연결되는 영역에서 파워 반도체의 다이내믹 동작시의 파괴 내량을 보장하고 활성 셀 영역 R1(에 있어서의 반도체 소자)의 본래의 성능을 서포트하는 영역이다.
또한, 종단 영역 R3은, 정적(static)인 상태에서의 내압 유지, 내압 특성의 안정성 및 신뢰성의 보장 및 다이내믹 동작시의 파괴 내량 불량을 억제하여, 활성 셀 영역 R1의 본래의 성능을 서포트하는 영역이다.
수직 구조 영역(27)(수직 구조 영역(27G), 수직 구조 영역(27D))은, 토탈 로스(온 상태의 로스와 턴 오프 상태의 로스를 더한 로스) 성능이나 정적인 상태에서의 내압 유지, 내압 특성의 안정성, 고온에서의 리크 특성 안정성, 신뢰성의 보장 및 다이내믹 동작시의 제어성이나 파괴 내량을 보장하여 파워 반도체의 기본 성능을 서포트하는 영역이 된다.
도 4는 도 1 및 도 2에서 나타낸 수직 구조 영역(27)(수직 구조 영역(27G) 및 수직 구조 영역(27D))에 있어서의 불순물 프로파일을 나타내는 설명도이다.
종래의 IGBT 및 다이오드 등의 수직형의 반도체 장치에서는, 반도체 장치를 제조하는 Si 웨이퍼로서 에피택셜 성장으로 제조되는 웨이퍼를 이용하고 있다. 그 결과, 도 4에 나타내는 불순물 프로파일 PR과 같이, N 버퍼층(15)의 불순물 프로파일은, N 버퍼층(15)으로부터 N- 드리프트층(14)으로 또한 N 버퍼층(15)의 접합부 J20에 걸쳐, 가파른 기울기를 갖고 또한 고농도이고 또한 좌하에 직각 형상이 되는 박스 형상의 특징적인 프로파일로 되어 있다.
이와 같은 불순물 프로파일 PR의 N 버퍼층(15)(Nref(15))을 마련한 경우, IGBT 및 다이오드 각각의 턴 오프 동작과 같은 다이내믹 동작시에, 디바이스 내부의 캐리어 플라즈마 상태와 전계 강도 분포의 관계로부터, N 버퍼층(15)~N- 드리프트층(14)/N 버퍼층(15)의 접합부 부근의 캐리어 플라즈마층이 고갈된다. 또, 캐리어 플라즈마층은, 전자 및 홀 농도가 거의 동일한 고 캐리어 농도의 중성층을 의미하고, N형 혹은 P형(제 2 도전형)의 캐리어 밀도가 1016㎝-3를 넘고 있고, N- 드리프트층(14)의 도핑 캐리어 농도로부터 2~3자릿수 높은 고 캐리어 농도층을 의미한다.
N- 드리프트층(14)/N 버퍼층(15)의 접합부의 전계 강도의 상승이나 턴 오프 파형상에 스냅 오프(snap-off) 현상 및 그 후에 발진 현상이 발생하거나, 스냅 오프 현상으로 디바이스가 파괴되거나 한다.
그 결과, 종래의 수직형의 IGBT, 다이오드에서는, 턴 오프 동작의 제어성이 나쁘고, 또한 턴 오프시의 차단 능력의 저하를 초래한다. 또한, 스냅 오프 현상 및 그 후에 발진 현상이 일어나는 IGBT, 다이오드를 탑재하는 파워 모듈을 포함하는 인버터 시스템에서는, 노이즈 발생의 요인을 포함하여 오동작의 원인이 된다.
지금까지의 상기 문제점의 해결의 한 수단으로서, 턴 오프 동작시에 공핍층이 N 버퍼층(15)에 닿지 않도록 N- 드리프트층(14)의 두께를 두껍게 하거나, N- 드리프트층(14)의 불순물 농도를 높여 그 격차를 작게 하거나 하는 등의 N- 드리프트층(14)의 파라미터를 적정화하는 수법이 선택되고 있었다.
그렇지만, N- 드리프트층(14)의 두께를 두껍게 하면, IGBT, 다이오드 모두 온 전압이 상승하고, 토탈 로스 증가라고 하는 반작용을 나타낸다. 한편, N- 드리프트층(14)의 불순물 농도의 격차를 작게 한다고 하는 것은, Si 웨이퍼 제조 기술이나 이용하는 Si 웨이퍼에 관한 제한을 가하게 되어, Si 웨이퍼 코스트의 상승을 초래한다. 이와 같이, 종래의 IGBT, 다이오드에는, 디바이스 성능을 향상함에 있어서, 딜레마라고도 할 만한 기술 과제가 존재한다.
또한, 상기 종래의 에피택셜 성장으로 제조되는 웨이퍼에서는, 고내압(≥1700V)에 있는 경우, N- 드리프트층(14)이 두꺼워져, 에피택셜법으로 형성하는 Si 두께에 의존하는 결과, Si 웨이퍼 코스트가 매우 높아진다고 하는 단점이 존재한다.
또한, 내압이 1700V 클래스 이하에서도 상기 Si 웨이퍼를 이용하면 IGBT, 다이오드 등의 칩 코스트가 높고, 시장으로부터 요구되는 성능 퍼포먼스를 높이면서 코스트 퍼포먼스가 좋은 칩에 대한 요구에 응할 수 없는 상태로 되어 있다.
그래서, 우선은 이용하는 Si 웨이퍼 재료로서, 상술한 종래의 에피택셜 성장으로 제조되는 웨이퍼가 아닌, FZ(Floating Zone)법으로, 그리고 내압 클래스마다 필요한 N- 드리프트층(14)의 농도로부터 반도체 기체의 불순물 농도를 설정하고, 또한 내압 클래스에 의해 Si 웨이퍼 코스트가 변화하지 않는 Si 웨이퍼를 적용할 수 없는지의 검토가 필요하게 된다.
종래의 수직형의 IGBT 및 다이오드는, 전술한 바와 같이 다이내믹 동작시에, 디바이스 내부의 캐리어 플라즈마 상태와 전계 강도 분포의 관계로부터, N- 드리프트층(14)/N 버퍼층(15)의 접합부 부근의 캐리어 플라즈마층이 고갈되고, N- 드리프트층(14)/N 버퍼층(15)의 접합부의 전계 강도의 상승이나 턴 오프 파형상에서 스냅 오프 현상 및 그 후에 발진 현상이 발생하거나, 스냅 오프 현상으로 디바이스가 파괴되거나 한다. 그 결과, IGBT, 다이오드 모두 턴 오프 동작의 제어성이 나쁘고 또한 턴 오프시의 차단 능력이 저하한다.
이와 같이, 종래의 IGBT, 다이오드 기술에서는, 다이내믹 동작시의 디바이스 내부 상태를 제어하면서, 턴 오프 동작의 제어성 및 턴 오프 차단 능력을 향상시키고, 파워 반도체의 기본 성능인 온 전압의 저감, 안정적인 내압 특성 보장을 실현하는 것이 어렵다. 또한, 칩 코스트 면에 있어서 에피택셜 성장에 의해 제작되는 웨이퍼가 아닌, FZ법으로 제작되는 FZ 웨이퍼를 이용한 상기 과제를 해결하는 수직 구조 영역(특히, N 버퍼층(15)의 구조)이 중요하다고 생각했다.
본 발명은, 상기한 FZ 웨이퍼를 이용하여, 종래의 IGBT, 및 다이오드가 보유하는 디바이스 성능면의 딜레마를 해결하고, 낮은 온 전압, 안정적인 내압 특성, 오프시의 낮은 리크 전류에 의한 오프 로스 저감, 턴 오프 동작의 제어성 향상이나 턴 오프 차단 능력의 대폭적인 향상을 목적으로 한다.
도 6~도 9는 본 발명이 제안하는 수직 구조 영역의 개념을 나타내는 설명도이다. 도 6은 온 상태(under on-state)에 있어서의 캐리어 농도 CC, 불순물 프로파일(도핑 프로파일) DP2를 나타내고, 도 7 및 도 8은 전압 차단 상태(under blocking voltage state) 및 동적 상태(dynamic state)에 있어서의 캐리어 농도 CC, 불순물 프로파일 DP2, 및 전계 강도 EF를 나타내고 있다. 또, 도 6~도 8에 있어서, 상부 및 하부에 나타낸 숫자는 도 2에서 나타낸 P 애노드층(10) 등의 다이오드의 구성 요소를 나타내고 있다.
또한, 도 9는 반도체 장치가 IGBT인 경우에 있어서의 불순물 프로파일 DP1을 나타내고 있다. 또, 도 9에 있어서, 하부에 나타낸 숫자는 N+ 이미터층(7) 등의 도 1에서 나타낸 IGBT의 구성 요소를 나타내고 있다.
종래의 IGBT 및 다이오드에 관한 수직 구조 영역(27)의 문제점에 기인한 상기 기술 과제에 관하여, 이하와 같은 수직 구조 영역(27)(특히, N 버퍼층(15)의 구조)을 실현하면 해결할 수 있다고 생각한다. 이하에 나타내는 개념은, 수직형의 IGBT, 다이오드간에 공통이다. 즉, 도 1에서 나타내는 IGBT 구조, 도 2에서 나타내는 다이오드 구조에 공통으로 적용 가능한 개념이다.
본 발명이 제안하는 수직 구조 영역(27)(수직 구조 영역(27G) 및 수직 구조 영역(27D))을 구성하는 N 버퍼층(15)의 구조의 개념은 이하의 (ⅰ)~(ⅲ)에 나타내는 바와 같다.
(ⅰ) 턴 오프 동작시의 N- 드리프트층(14)/N 버퍼층(15)의 접합부 부근의 캐리어 플라즈마층의 고갈 현상에 관하여, 도 6의 영역 A11이나 도 8의 영역 A12에 나타내는 바와 같이 캐리어 플라즈마층이 잔존하도록, N 버퍼층(15)의 내부에서도 디바이스 온 상태의 전도도(conductivity) 변조 현상이 발생하고, 캐리어 플라즈마층이 존재하도록 N 버퍼층(15)의 저농도화를 행한다. 그 농도는, 캐리어 플라즈마층의 농도는 1016㎝-3 이상의 고농도층이기 때문에, 그 이하의 1015㎝-3 오더(order)로 한다. 이와 같이, N 버퍼층(15)에 캐리어 플라즈마층이 잔존하는 정도로, N 버퍼층(15)의 불순물 농도를 낮게 하고 있다.
(ⅱ) 도 7의 영역 A21이나 도 8의 영역 A22에 나타내는 바와 같이, 정적인 상태에서 전계 강도를 N 버퍼층(15)의 내부에서 멈추고, 다이내믹 동작시는 N 버퍼층(15) 내부를 공핍층이 완만하게 연장되도록, N- 드리프트층(14)/N 버퍼층(15)의 접합부 부근의 농도 기울기는 완만하게 한다.
(ⅲ) 저농도이고 농도 경사가 있고 깊은(두꺼운) N 버퍼층(15)으로 하는 것에 의해, IGBT나 다이오드(후술하는 제 2 종 다이오드)에 내장하는 PNP 바이폴라 트랜지스터의 전류 증폭률(αpnp)을 낮추어 오프시의 낮은 리크 전류에 의한 오프 로스 저감을 실현한다.
이와 같이, 본 발명에 있어서, 수직 구조 영역(27)에 있어서의 N 버퍼층(15)을, 디바이스 내부의 캐리어 플라즈마 상태를 디바이스 동작시에 제어하는 역할을 하는 중요한 층으로서, 불순물 농도나 형성 깊이의 최적화를 도모한 것이 본원 발명이다.
<실시의 형태 1>
실시의 형태 1의 반도체 장치는, IGBT 및 다이오드로 대표되는 수직형 반도체 장치의 수직 구조 영역(27)(수직 구조 영역(27G) 및 수직 구조 영역(27D))에 있어서의 N 버퍼층(15)에 관한 기술이고, 턴 오프 동작시의 스냅 오프 현상이나 그 후의 발진 현상의 억제 효과를 갖고, 오프 상태의 내압 차단 능력을 높이고, 또한 고온에서의 리크 전류를 저감하고, 오프 로스 저감이나 고온 동작을 실현한다.
도 10은 도 3 중의 활성 셀 영역 R1 내의 A2-A2 단면에 있어서의 본 발명의 기술을 포함하는 트렌치 게이트 구조 IGBT 및 다이오드 구조를 나타내는 단면도이다. 또, 도 10⒝의 E-E 단면이, 발명의 원리에서 말한 도 6~도 8의 형성 깊이(depth)의 가로축에 상당한다.
동 도 ⒜는 도 1에서 나타낸 구조의 IGBT를 나타내고, 동 도 ⒝는 도 2에서 나타낸 다이오드를 나타내고, 동 도 ⒞는 도 2에서 나타낸 다이오드에 있어서, N+ 캐소드층(17)을 P 캐소드층(18)(제 2 부분 활성층) 및 N+ 캐소드층(19)(제 1 부분 활성층, 다른 쪽 전극 영역)의 조합으로 대체한 다이오드를 나타내고 있다. 이하, 도 10⒝에서 나타내는 다이오드를 「제 1 종 다이오드」, 도 10⒞에서 나타내는 다이오드를 「제 2 종 다이오드」라고 부르는 경우가 있다.
도 10에 나타내는 N- 드리프트층(14)은, 불순물 농도가 1.0×1012~1.0×1015㎝-3이고, FZ(Floating Zone)법으로 제작된 FZ 웨이퍼를 이용하여 형성된다.
도 10 중의 IGBT 및 다이오드 각각의 각 확산층은 이하의 파라미터가 되도록, 실제의 웨이퍼 프로세스에서 이온 주입 및 어닐링 기술을 이용하여 형성한다.
P 베이스층(9) : 피크 농도는, 1.0×1016~1.0×1018㎝- 3로 설정되고, 형성 깊이는, N+ 이미터층(7)보다 깊고, N층(11)보다 얕아지는 접합 깊이로 형성된다.
N층(11) : 피크(불순물) 농도는, 1.0×1015~1.0×1017㎝- 3로 설정되고, 형성 깊이는, P 베이스층(9)보다 0.5~1.0㎛ 깊어지는 접합 깊이로 형성된다.
N+ 이미터층(7) : 피크 농도는, 1.0×1018~1.0×1021㎝- 3로 설정되고, 형성 깊이는, 0.2~1.0㎛로 형성된다.
P+층(8) : 표면(불순물) 농도는, 1.0×1018~1.0×1021㎝- 3로 설정되고, 형성 깊이는, N+ 이미터층(7)과 동일하거나 또는 깊어지는 형성 깊이로 형성된다.
N 버퍼층(15)(IGBT 및 다이오드 공통) : 피크 농도 PC는, 2.0×1014~1.0×1016㎝-3로 설정되고, 형성 깊이 tNB는, 4.0~50㎛로 형성된다.
P 콜렉터층(16) : 표면 농도는, 1.0×1016~1.0×1020㎝- 3로 설정되고, 형성 깊이는, 0.3~1.0㎛로 형성된다.
P 애노드층(10) : 표면 농도는, 1.0×1016㎝-3 이상, 피크 농도는, 2.0×1016~1.0×1018㎝-3로 설정되고, 형성 깊이는, 2.0~10.0㎛로 형성된다.
N+ 캐소드층(17) : 표면 농도는, 1.0×1018~1.0×1021㎝- 3로 설정되고, 형성 깊이는, 0.3~1.0㎛로 형성된다.
P 캐소드층(18) : 표면 농도는, 1.0×1016~1.0×1020㎝- 3로 설정되고, 형성 깊이는, 0.3~1.0㎛로 형성된다.
도 10⒞에서 나타내는 제 2 종 다이오드는, 도 7에서 나타내는 제 1 종 다이오드에 비하여, 캐소드 쪽의 전계 강도를 완화하는 전계 완화 현상 등, 일본 특허 제 5256357호나 일본 특허 공개 2012-9811호에 나타내는 바와 같은 다이오드 성능면에서의 특징적인 효과가 얻어진다.
또, 상기한 「형성 깊이」는, 도 10에 나타내는 바와 같이, P 콜렉터층(16)(N+ 캐소드층(17), P 캐소드층(18) 및 N+ 캐소드층(19)을 포함하고, 이하, P 콜렉터층(16)을 대표하여 표기) 및 N 버퍼층(15)의 경우, P 콜렉터층(16)의 하면인 기준 위치 SP1로부터, P 콜렉터층(16)의 상면 및 N 버퍼층(15)의 상면까지의 거리를 의미한다. 바꿔 말하면, N 버퍼층(15)의 형성 깊이 tNB는, N- 드리프트층(14)과 N 버퍼층(15)의 접합부(계면)로부터 콜렉터 전극(23C)(캐소드 전극(23K))과 P 콜렉터층(16)의 접합면까지의 거리가 된다.
다른 영역(P 베이스층(9), N층(11), N+ 이미터층(7) 등)은, N- 드리프트층(14)의 최상면을 기준 위치 SP2로 하여, 기준 위치 SP2로부터 P 베이스층(9), N층(11) 및 N+ 이미터층(7) 등의 하면까지의 거리를 의미한다.
또한, 도 10에 있어서, tNB는 N 버퍼층(15)의 형성 깊이를 나타내고, 「t14」는 N- 드리프트층(14)의 형성 깊이를 나타내고 있다. 또한, 디바이스 길이 tD는 IGBT 혹은 다이오드의 세로 방향의 길이(두께)를 나타내고 있다.
전술한 도 4에 있어서, 도 10⒜ 중의 B-B 단면, 도 10⒝ 중의 C-C 단면, 도 10⒞ 중의 D-D 단면에 있어서의 깊이 방향에 관한 불순물 프로파일을 나타내고 있다.
도 4의 가로축의 0㎛ 포인트가, 도 10 중의 IGBT 혹은 다이오드의 활성층이 되는, P 콜렉터층(16), N+ 캐소드층(17), 혹은 P 캐소드층(18) 및 N+ 캐소드층(19)의 하면이다. 이하, 주로 IGBT의 P 콜렉터층(16)을 활성층의 대표로서 설명한다. 도면 중에는, 종래의 마찬가지의 개소의 불순물 프로파일 PR 및 실시의 형태 1의 불순물 프로파일 DP1을 나타내고 있다. 또, 도 4의 세로축은 N- 드리프트층(14)의 불순물 농도를 101로서 규격한 불순물 농도의 축이다.
도 4의 영역 RA에 있어서, N 버퍼층(15)의 주요 영역에 있어서의 종래의 불순물 프로파일 PR과, 실시의 형태 1의 불순물 프로파일 DP1(실선)이 나타내어지고 있다.
실시의 형태 1의 반도체 장치에 있어서의 N 버퍼층(15)의 불순물 프로파일 DP1은, 종래의 N 버퍼층(15)의 불순물 프로파일 PR에 대하여, 저농도이고 또한 N- 드리프트층(14)/N 버퍼층(15)의 접합부 J21로 향해 깊이 방향으로 완만한 농도 경사를 갖고 있다. 또한, 본 실시의 형태의 N 버퍼층(15)은, N- 드리프트층(14)과의 접합부가 종래의 접합부 J20보다 위쪽(도면 중 우측)으로 시프트하여 접합부 J21이 되도록, 종래보다 깊게, 즉, P 콜렉터층(16)의 하면으로부터 N 버퍼층(15)의 상면까지의 거리가 길어지도록 형성되어 있다.
도 5는 도 4 중의 영역 RA의 확대도이다. 도 5에는, 본 실시의 형태의 N 버퍼층(15)의 특징인 깊이 방향으로 농도 경사가 완만한 것에 의한 다이오드의 전기 특성과의 관계를 정량적으로 나타내기 위해, N 버퍼층(15)에 있어서의 주요 영역의 농도 기울기 δ는 다음의 식 (1)에 의해 표현된다.
[수학식 2]
Figure 112017071756772-pct00002
식 (1)에 있어서, 분모는 막 두께 변위 ΔTB(㎛), 분자는 농도 변위 Δlog10CB(㎝-3)를 의미한다. 농도 변위 Δlog10CB에 있어서, N 버퍼층(15)의 불순물 농도 CB의 변화량, log는 밑이 10인 상용로그의 농도(concentration) 변화이고, 막 두께 변위 ΔTB는 N 버퍼층(15)의 깊이 방향의 변화량이다.
또한, 본 실시의 형태에서는, N- 드리프트층(14)/N 버퍼층(15)의 접합부에 관하여, 도 5에 나타내는 농도 기울기선 Lδ의 연장선과 N- 드리프트층(14)의 불순물 농도의 연장선이 교차하는 포인트를 정확한 접합부 J21로 정의하고 있다.
도 11 및 도 12는 각각 도 10⒞에서 나타낸 제 2 종 다이오드를 이용한 내압이 1700V 클래스에 있어서의 「JR(전류 밀도 : A/㎠) vs. VR(역방향 전압 : V)」 특성에 대한 N 버퍼층(15)의 농도 기울기 δ(의 값) 및 N 버퍼층(15)의 형성 깊이 tNB의 영향에 관한 시뮬레이션 결과(동작 온도 298K)를 나타내는 그래프이다.
또, 도 11에 있어서, 특성 곡선 L50은 종래 구조의 특성을 나타내고, 특성 곡선 L1H는 농도 기울기 δ가 비교적 높은 경우의 특성을 나타내고, 특성 곡선 L1L은 농도 기울기 δ가 비교적 낮은 경우의 특성을 나타내고 있다. 또, 농도 기울기 δ가 비교적 높다란, 예컨대, δ=0.47의 경우를 의미하고, 농도 기울기 δ가 비교적 낮다란, 예컨대, δ=0.083의 경우를 의미한다. 이후에 농도 기울기 δ에 대하여 비교적 높다, 비교적 낮다고 말하는 경우도 마찬가지이다.
또한, 도 12에 있어서, 특성 곡선 L21~L24는 N 버퍼층(15)의 형성 깊이(P 캐소드층(18) 및 N+ 캐소드층(19)의 하면으로부터 N 버퍼층(15)의 상면까지의 거리)가 1.0, 7.5, 30.0 및 50.0(㎛)의 경우를 나타내고 있다.
이러한 도면에 나타내는 바와 같이, N 버퍼층(15)의 농도 기울기 δ 및 형성 깊이라고 하는 파라미터는, 정적인 차단 내압(BVRRM)에도 영향을 주지만, 「JR vs. VR」 특성의 대전류 밀도 영역에 보이는 2차 항복 현상("S자 곡선", 정적인 차단 내압(BVRRM)보다 대전류 영역의 내압이 저하하는 현상)에 대한 영향이 현저하다.
도 11 및 도 12에 나타내는 바와 같이, 「JR vs. VR」 특성상에 2차 항복 현상이 발생하는 것은, 이하의 이유에 따른다. 다이오드 구조에서, 공핍층이 도 2에서 나타내는 수직 구조 영역(27D)으로 연장되고 내압을 유지하게 되면 주 접합부(P 애노드층(10)/N- 드리프트층(14)의 접합부)의 전계 강도가 증가한다.
그 결과, 상기 주 접합부에서 임팩트 이온화 현상이 발생하고, 임팩트 이온화에 의해 발생하는 전자가 N- 드리프트층(14) 내의 고전계에 의해 캐소드측(수직 구조 영역(27D)의 방향)으로 N- 드리프트층(14) 내를 이동한다. 이 때문에, N 버퍼층(15)에 전자가 주입되고, 그 농도가 N 버퍼층(15) 내의 캐리어 농도보다 높아지면 캐소드측의 전계 강도가 높아진다.
그 결과, 상기 주 접합부에 더하여 캐소드측의 전계 강도도 높아지고, 「JR vs. VR」 특성에 있어서, 화살표 PJ1~PJ3에 나타내는 바와 같은 2차 항복 발생 포인트가 발생하고, 내압을 저하시키는 2차 항복 현상이 생긴다.
본 현상은, PNP 바이폴라 트랜지스터 구조를 내장하는 제 2 종 다이오드나 IGBT에서 현저하게 발생한다. 「JR vs. VR」 특성의 대전류 밀도 영역에 보이는 2차 항복의 안쪽(특성 곡선 L1H 등의 특성 곡선의 도면 중 좌측)이, IGBT, 다이오드의 어느 디바이스에서도 턴 오프 동작시의 차단 가능한 영역을 나타내고 있다.
2차 항복 후의 전압 저하 거동은 작은 것이 보다 차단 능력이 향상된다. 또한, 도 11에 나타내는 2차 항복 발생 포인트 PJ1~PJ3은 고전류 밀도일수록, 다이오드로서 턴 오프 동작시의 차단 가능한 전류 밀도 증가나, 정적인 상태의 애벌런치(avalanche)시의 파괴 내량 향상을 기대할 수 있다.
따라서, 도 11 및 도 12에서 나타내는 「JR vs. VR」 특성의 대전류 영역에서 관찰되는 2차 항복은, 가능한 한 작고 또한, 2차 항복은 발생 포인트의 대전류 밀도화를 도모한 고성능의 제 2 종 다이오드인 것이 바람직하다. 다시 말해, 주목하고 있는 N 버퍼층(15)의 파라미터인 농도 기울기 δ는 작고, 형성 깊이는 깊은 것이 2차 항복 현상을 억제하는 효과가 있다.
도 13~도 15 및 도 16은 각각 다이오드 및 IGBT의 시뮬레이션에 의한 턴 오프 동작시의 파형의 사례를 나타내는 그래프이다.
도 13, 도 14 및 도 15는 각각 내압이 1700V 및 4500V 클래스의 다이오드의 사례이다. 도 16은 내압이 4500V 클래스 IGBT의 사례이다. 각 IGBT, (제 1 종 및 제 2 종) 다이오드의 구조는, 도 10에 나타내는 디바이스 구조이다. 도 13은 1700V의 도 10⒝에서 나타내는 제 1 종 다이오드의 구조이다. 도 14는 1700V의 도 10⒞에서 나타내는 제 2 종 다이오드의 구조이다. 도 15는 4500V의 제 2 종 다이오드이다.
도 13에 있어서, 전압 변화 L31 및 L32는 N 버퍼층(15)의 형성 깊이 tNB가 1.0 및 50.0(㎛)의 경우의 애노드ㆍ캐소드간 전압 VAK(V)의 변화를 나타내고 있고, 전류 밀도 변화 L41 및 L42는 N 버퍼층(15)의 형성 깊이 tNB가 1.0 및 50.0(㎛)의 경우의 (애노드) 전류 밀도 JA(A/㎠)를 나타내고 있다.
도 14에 있어서, 전압 변화 L30은 종래 구조(및 불순물 농도)의 애노드ㆍ캐소드간 전압 VAK를 나타내고, 전압 변화 L3L 및 L3H는 N 버퍼층(15)의 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 애노드ㆍ캐소드간 전압 VAK(V)의 변화를 나타내고 있다. 또한, 전류 밀도 변화 L40은 종래 구조의 전류 밀도 JA를 나타내고 있고, 전류 밀도 변화 L4L 및 L4H는 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 전류 밀도 JA를 나타내고 있다.
도 15에 있어서, 전압 변화 L50은 종래 구조의 애노드ㆍ캐소드간 전압 VAK를 나타내고, 전압 변화 L5L은 N 버퍼층(15)의 농도 기울기 δ가 비교적 저농도인 경우의 애노드ㆍ캐소드간 전압 VAK(V)의 변화를 나타내고 있다. 또한, 전류 밀도 변화 L60은 종래 구조의 전류 밀도 JA를 나타내고 있고, 전류 밀도 변화 L6L은 농도 기울기 δ가 비교적 저농도인 경우의 전류 밀도 JA를 나타내고 있다.
도 16에 있어서, 전압 변화 L70은 종래 구조의 콜렉터ㆍ이미터간 전압 VCE(V)를 나타내고, 전압 변화 L71은 N 버퍼층(15)의 농도 기울기 δ가 비교적 저농도인 경우의 제 1 태양(후술하는 실시의 형태 2의 N 보조층(29)을 갖지 않는, 도 10⒜에서 나타내는 구조)의 콜렉터ㆍ이미터간 전압 VCE를, 전압 변화 L72는 N 버퍼층(15)의 농도 기울기 δ가 비교적 저농도인 경우의 제 2 태양(후술하는 N 보조층(29)을 갖는, 후술하는 도 25에서 나타내는 구조 등)의 콜렉터ㆍ이미터간 전압 VCE를 나타내고 있다. 또한, 전류 밀도 변화 L80은 종래 구조의 전류 밀도 JA(A/㎠)를 나타내고 있고, 전류 밀도 변화 L81 및 L82는 농도 기울기 δ가 비교적 저농도인 경우의 상기 제 1 및 제 2 태양의 전류 밀도 JA를 나타내고 있다.
또한, 도 13은 스위칭 조건으로서, 동작 전압 VCC는 1100V, 전류 밀도 JF가 20A/㎠(0.1JA), dj/dt=4300A/㎠㎲, 부유 인덕턴스 LS가 1.0μH, 동작 온도가 298K의 경우의 스냅 리커버리 파형을 나타내고 있다.
도 14는 스위칭 조건으로서, 동작 전압 VCC는 1200V, 전류 밀도 JF가 20A/㎠(0.1JA), dj/dt=4200A/㎠㎲, LS=1.0μH, 동작 온도 298K의 경우의 스냅 리커버리 파형을 나타내고 있다.
도 15는 스위칭 조건으로서, 동작 전압 VCC는 3500V, 전류 밀도 JF가 9.6A/㎠(0.1JA), LS=2.0μH, 동작 온도 298K의 경우의 스냅 리커버리 파형을 나타내고 있다.
도 16은 스위칭 조건으로서, 동작 전압 VCC는 2800V, (콜렉터) 전류 밀도 JC가 56A/㎠, LS=2.48μH, 동작 온도 398K의 경우의 턴 오프 파형을 나타내고 있다.
도 13에는, 다이오드의 턴 오프 동작시(리커버리 동작시)의 성능 지수인 스냅 오프 전압 Vsnap-off(리커버리 동작시의 오버슈트 전압(overshoot voltage)) 및 dj/dt(dj/dt : 리커버리 동작시의 전류 밀도 JA 파형의 기울기) 및 djr/dt(djr/dt : 리커버리 동작 종료시에서의 전류 밀도 JA 파형의 기울기)가 나타내어지고 있다. 스냅 오프 전압 Vsnap-off 값은, 작을수록 다이오드의 턴 오프 동작의 제어성이 우수하고, 스냅 오프 현상 및 그 후에 발진 현상의 억제 효과가 있는 것을 나타낸다. 스냅 오프 전압 Vsnap-off의 값의 목표로서, 정적인 내압(BVRRM)보다 낮은 것이 다이오드의 리커버리 동작시의 스냅 오프 현상에 의한 디바이스 파괴 억제의 관점으로부터 바람직하다. dj/dt는, 클수록 다이오드로서 고속의 리커버리 동작이 가능하게 되고 턴 오프 동작시의 파괴 내량이나 안전 동작 영역 SOA(Safe Operating Area)가 큰 것을 나타낸다.
djr/dt는, 클수록 본 발명의 목적 (ⅰ)에서 나타내는 턴 오프 동작시의 캐소드 영역의 잔류하는 캐리어 플라즈마층이 고농도인 것을 의미하고, 낮은 스냅 오프 전압 Vsnap-off에 기여한다.
도 13~도 16에 나타내는 바와 같이, 종래의 IGBT, 다이오드에서는, 각각의 턴 오프 동작시에 상술하는 스냅 오프 현상 및 그 후에 발진 현상이 발생하고 있는 것을 알 수 있다. 특히, 도 14, 도 15 및 도 16에 나타내는 바와 같이, 종래 구조는, 스냅 오프 현상이 심하게 발생하고, 스냅 오프 전압 Vsnap-off 값이 커져 턴 오프 동작시의 제어성이 나빠질 가능성이나 본 디바이스가 파워 모듈에 탑재되면 시스템으로서 노이즈의 원인이 되는 것을 추정할 수 있다.
한편, 본 발명의 농도 기울기 δ를 갖는 N 버퍼층(15)을 이용하는 것에 의해, 도 13~도 16에 나타내는 바와 같이, 어느 내압 클래스의 IGBT, 다이오드에서도 스냅 오프 현상시의 스냅 오프 전압 Vsnap-off 값은 작거나 또는 스냅 오프 현상을 억제하고 있다. 따라서, 본 실시의 형태의 N 버퍼층(15)을 이용하면, 턴 오프 동작시의 제어성이 좋아지는 것을 알 수 있다. 도 13에서, 본 발명의 N 버퍼층(15)의 형성 깊이 tNB는 보다 깊은 것이, djr/dt가 커져 스냅 오프 전압 Vsnap-off의 저감 효과가 있는 것을 알 수 있다.
도 17은 시험제작한 내압이 4500V의 다이오드(다이오드 구조는 도 10⒞에서 나타낸 제 2 종 다이오드)에 있어서의 「JR vs. VR 특성」에 대한 본 실시의 형태의 N 버퍼층(15)의 형성 깊이 tNB의 영향을 나타내는 그래프이다.
동 도면에 있어서, 전류 밀도 변화 L911~L913은 N 버퍼층(15)의 깊이 tNB를 1.0㎛로 한 동작 온도 398K, 423K 및 448K의 경우의 「JR vs. VR 특성」을 나타내고 있다. 전류 밀도 변화 L921~L923은 N 버퍼층(15)의 형성 깊이 tNB를 25.0㎛로 한 동작 온도 398K, 423K 및 448K의 경우의 전류 밀도 JR을 나타내고 있다. 전류 밀도 변화 L931~L933은 N 버퍼층(15)의 형성 깊이 tNB를 40.0㎛로 한 동작 온도 398K, 423K 및 448K의 경우의 「JR vs. VR 특성」을 나타내고 있다. 또, 도 17의 가로축은 역방향 전압 VR(V)이다.
도 18은 도 17 중의 VR=4500V에서의 리크 전류 밀도(A/㎠)와 동작 온도(Operating Temperature)(K)의 관계를 나타내는 그래프이다. 동 도면에 있어서, 전류 밀도 변화 L101~L103은 N 버퍼층(15)의 깊이 tNB가 각각 1.0, 25.0 및 40.0(㎛)의 경우의 전류 밀도 JR을 나타내고 있다. 또, 도 18의 가로축은 동작 온도(K)이다.
도 17 및 도 18에 나타내는 바와 같이, N 버퍼층(15)의 형성 깊이 tNB는, 다이오드의 리크 특성에도 영향을 주고, 형성 깊이 tNB가 1.0㎛에서는 동작 온도 448K에서 칩 자신의 열폭주(thermal runaway)에 의한 열파괴 현상을 일으키지만, N 버퍼층(15)의 깊이 tNB를 보다 깊게 형성하는 것에 의해 오프시의 리크 전류를 저감하여 오프 로스 저감 및 고온에서의 동작이 가능하다.
이와 같이, 리크 전류에 N 버퍼층(15)에 의한 영향이 생기는 것은, 도 10⒞에서 나타내는 제 2 종 다이오드에는, PNP 바이폴라 트랜지스터(P 애노드층(10) + N- 드리프트층(14) 및 N 버퍼층(15) + P 캐소드층(18))가 PIN 다이오드에 병렬로 조립되고, N 버퍼층(15)의 형성 깊이 tNB가 깊어지면, PNP 바이폴라 트랜지스터의 베이스폭이 커지고, 전류 증폭률 αpnp가 작아지는 결과라고 생각된다. 따라서, 제 2 종 다이오드의 구조에서는 고온에서 동작시키려면 내장하는 PNP 바이폴라 트랜지스터가 동작하지 않게 한다고 하는 관점으로부터, N 버퍼층(15)의 형성 깊이 tNB가 중요하게 되고, 보다 깊게 형성하는 것이 바람직하다. 마찬가지의 것이, PNP 트랜지스터를 내장하는 IGBT(도 10⒜)에서도 들어맞는다.
도 19는 시험제작한 내압이 4500V의 다이오드(다이오드 구조는 도 10⒞에서 나타내는 제 2 종 다이오드)에 있어서의 리커버리 동작시의 스냅 오프 전압 Vsnap-off(V)와 전원 전압 VCC(V)의 관계를 나타내는 그래프이다. 세로축은, 도 13에 나타내는 리커버리 동작시의 스냅 오프 전압 Vsnap-off 값을 나타내고 있고, 가로축이 VCC를 나타내고 있다.
동 도면에 있어서, 전압 변화 L120은 제 1 종 다이오드의 종래 구조의 경우, 전압 변화 L12L 및 L12H는 제 1 종 다이오드의 실시의 형태 1의 구조에 있어서의 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 스냅 오프 전압 Vsnap-off를 나타내고 있다. 전압 변화 L13L 및 L13H는 제 2 종 다이오드에 있어서의 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 스냅 오프 전압 Vsnap-off를 나타내고 있다.
도 19에 있어서의 둥글게 둘러싸인 ×표는, 디바이스의 파괴 포인트(destruction point)를 나타낸다. 제 1 종 다이오드 및 제 2 종 다이오드에 의한 「스냅 오프 전압 Vsnap-off vs. VCC」 관계의 거동에 대한 영향은 예컨대 일본 특허 제 5256357호에 개시되어 있는 바와 같이, 캐소드측의 전계 강도를 완화하는 전계 완화 현상 등의 다이오드 성능면에서의 메커니즘에 의한 영향이다.
전압 변화 L120으로 나타내는 종래의 N 버퍼층(15)을 이용한 종래 구조와, 전압 변화 L12L, L12H, L13L 및 L13H로 나타내는, 농도 기울기 δ를 갖는 본 실시의 형태의 N 버퍼층(15)을 이용하는 샘플로 비교하면, 실시의 형태 1의 N 버퍼층(15)을 이용하는 쪽이 스냅 오프 전압 Vsnap-off가 작아지고, 파괴에 이르는 전원 전압 VCC의 향상, 즉, 파괴 내량이 향상되는 것을 알 수 있다.
다시 말해, 본 실시의 형태의 N 버퍼층(15)은, 도 6~도 9에서 나타낸 N 버퍼층(15)의 작용 (ⅰ), (ⅱ)를 나타내는 결과, 도 19와 같이, 종래의 전압 변화 L120과의 차이를 나타낸다. 제 2 종 다이오드의 구조에서는, P 캐소드층(18)에 의한 리커버리 동작시의 홀 주입에 의한 N- 드리프트층(14)/N 버퍼층(15)의 접합부 부근의 전계 완화에 의한 효과로 리커버리 동작시의 스냅 오프 현상을 억제하기 때문에, 제 1 종 다이오드만큼, N 버퍼층(15)의 농도 기울기 δ의 고저차에 의한 효과를 볼 수 없다. 단, 제 2 종 다이오드에서는, 도 17 및 도 18에 나타내는 바와 같이 고온에서의 오프 로스 저감이라고 하는 관점으로부터 본 발명의 N 버퍼층(15)의 효과를 볼 수 있다.
도 20은 시험제작한 내압이 4500V의 다이오드(다이오드 구조는 도 10⒞에서 나타내는 제 2 종 다이오드)에 있어서의 리커버리 동작시의 안전 동작 영역 SOA를 나타내는 그래프이다. 세로축은, 도 13에 나타내는 리커버리 동작시의 차단 가능한 최대 dj/dt 값(×109A/㎠sec)을 나타내고, 가로축은 전원 전압 VCC(V)를 나타낸다. 도 20에 있어서의 리커버리 동작의 조건은, 애노드 전류 IA가 150A(정격 전류 IF의 2.2배), 부유 인덕턴스 LS가 2.0HμH, 동작 온도가 423K이다.
동 도면에 있어서, 특성 변화 L140은 제 1 종 다이오드의 종래 구조의 경우, 특성 변화 L14L 및 L14H는 제 1 종 다이오드의 실시의 형태 1의 구조에 있어서의 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 최대 dj/dt 값을 나타내고 있다. 특성 변화 L15L 및 L15H는 제 2 종 다이오드에 있어서의 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 최대 dj/dt 값을 나타내고 있다.
도면 중의 각 변화선의 아래쪽의 영역이, 리커버리 동작시의 안전 동작 영역 SOA가 된다. 도 20에서, 종래의 N 버퍼층(15)을 이용하는 것보다, 실시의 형태 1의 N 버퍼층(15)을 이용하는 것이 다이오드의 안전 동작 영역 SOA가 보다, 리커버리 특성 평가시에 있어서의 전원 전압 VCC(V)가 높은 영역으로 확대하고 있는 것을 알 수 있다.
도 21은 내압이 4500V의 다이오드(다이오드 구조는 도 10⒞에서 나타내는 제 2 종 다이오드)에 있어서의 온 전압 VF(V)와 리커버리 동작시의 로스(에너지 로스 EREC(×10-3J/Apulse))의 트레이드오프 특성을 나타내는 그래프이다. 또, 동작 조건은, 전원 전압 VCC가 2800V, 전류 밀도 JF가 95.6A/㎠, dj/dt=400A/㎠㎲ec, LS=2.0μH, 동작 온도가 398K의 경우이다.
동 도면에 있어서, 에너지 로스 변화 L160은 제 2 종 다이오드의 종래 구조의 경우, 에너지 로스 변화 L161 및 L16H는 제 2 종 다이오드의 실시의 형태 1의 구조에 있어서의 농도 기울기 δ가 비교적 저농도 및 비교적 고농도인 경우의 에너지 로스 EREC를 나타내고 있다.
동 도면에 나타내는 바와 같이, 제 2 종 다이오드의 본 특성은, 디바이스 내(중간 영역 R2 및 종단 영역 R3을 포함한다)의 캐리어 라이프타임을 전자선, 백금, He, 프로톤 등의 라이프타임 킬러로 제어함으로써 움직이게 하는 것이 가능하게 되는 디바이스 특성이다. 도 21에서, 본 실시의 형태의 N 버퍼층(15)은, 종래 구조의 N 버퍼층(15)보다 「온 전압 VF vs. 에너지 로스 EREC」 트레이드오프 특성을 크게 변화시킬 수 있고, 더 높은 온 전압 VF이고, 또한 낮게 에너지 로스 EREC를 억제하는 것이 가능하게 된다.
IGBT, 다이오드 등의 바이폴라계 파워 반도체 소자의 큰 특징은, 동일한 디바이스 구조로 온 전압과 턴 오프 로스의 트레이드오프 특성을 제어할 수 있는 것이다. 다시 말해, 도 21로부터, 본 실시의 형태의 N 버퍼층(15)은 종래 구조의 N 버퍼층(15)에 비하여 상기한 파워 반도체 소자의 큰 특징의 상기 트레이드오프 특성의 제어에 관하여, 큰 가동 범위를 실현할 수 있는 것을 알 수 있다.
도 22~도 24는 도 10⒞에 나타내는 제 2 종 다이오드에 있어서의 각각 본 실시의 형태의 N 버퍼층(15)의 특징을 나타내는 2개의 파라미터인, 「N 버퍼층(15)의 주요부에 있어서의 농도 기울기 δ」 및 「N 버퍼층(15)의 형성 깊이 tNB」에 관한 다이오드의 디바이스 특성의 관계를 나타내는 그래프이다.
도 22에 있어서, 온 전압 변화 L171은 전류 밀도 JF가 95.6A/㎠, 동작 온도 398K의 경우의 온 전압 VF(V)의 변화를 나타내고 있다. 내압 변화 L172는 동작 온도 298K의 경우의 차단 전압 BVRRM을 나타내고 있다. 스냅 오프 전압 변화 L173은 전원 전압 VCC가 3600V, 애노드 전류 IA가 7A(정격 전류 IF의 0.1배), dj/dt 값이 590A/㎠㎲, 부유 인덕턴스 LS가 2.0HμH, 동작 온도가 298K가 되는 경우의 스냅 오프 전압 Vsnap -off(V)의 변화를 나타내고 있다. 최대 전류 밀도 변화 L174는 애노드 전류 IA가 150A(정격 전류 IF의 2.2배, 전류 밀도 214.3A/㎠), LS=2.0μH, 동작 온도가 423K의 경우의 최대 dj/dt 값(A/㎠sec)을 나타내고 있다. 최대 전력 밀도 변화 L175는 애노드 전류 IA가 150A(정격 전류 IF의 2.2배), LS=2.0μH, 동작 온도가 423K의 경우의 최대 전력 밀도 변화(max. Power Density)(W/㎠)를 나타내고 있다.
도 23 및 도 24에 있어서, 내압 변화 L181H 및 L182H는 N 버퍼층(15)의 농도 기울기 δ가 비교적 고농도로 설정되고, 동작 온도가 298K 및 398K에 있어서의 차단 전압 BVRRM(V)의 변화를 나타내고 있다. 도 23에 있어서, 스냅 오프 전압 변화 L191은, 전원 전압 VCC가 1100V, 전류 밀도 JF가 200A/㎠, dj/dt 값이 1540A/㎠㎲, LS=5.0HμH, 동작 온도가 398K가 되는 경우의 스냅 오프 전압 Vsnap-off(V)의 변화를 나타내고 있다.
도 24에 있어서, 내압 변화 L181L 및 L182L은 N 버퍼층(15)의 농도 기울기 δ가 비교적 저농도로 설정되고, 동작 온도가 298K 및 398K에 있어서의 차단 전압 BVRRM(V)을 나타내고 있다. 또한, 스냅 오프 전압 변화 L201은 전원 전압 VCC가 1100V, 전류 밀도 JF가 20A/㎠(0.1JA), dj/dt 값이 4300A/㎠㎲, LS=1.0μH, 동작 온도가 298K가 되는 경우의 스냅 오프 전압 Vsnap -off(V)의 변화를 나타내고 있다.
도 22는 내압이 4500V 클래스에서의 시험제작 결과이고, 도 23 및 도 24는 시뮬레이션에 의한 결과이다. 다이오드 구조는 도 10⒞에서 나타낸 제 2 종 다이오드의 구조이다. 도 22 중에 나타내는 차단 전압 BVRRM(V)(동작 온도 298K)에서의 타겟 내압 5200V(내압 기준 TBV)는, 내압 4500V 클래스로서 동작 온도 213K에서 보장하는 내압 4500V를 유지하는 관점으로부터, 차단 전압 BVRRM의 온도 의존성에서 산출한 값이다.
도 22로부터, 형성 깊이가 일정한 경우에, N 버퍼층(15)의 농도 기울기 δ는, 0.03~0.7(decade ㎝-3/㎛)일 필요가 있다. N 버퍼층(15)의 농도 기울기 δ는 너무 작으면, 정적인 상태에서의 내압 유지시에 공핍층이 N 버퍼층(15) 쪽으로 너무 연장되어 P 캐소드층(18)에 펀치스루하여, 내압 저하를 초래한다. 또, "decade"는, "log10"을 의미한다.
또한, 상기 타겟 내압치를 클리어하는 관점(BVRRM≥TBV)으로부터 농도 기울기 δ의 최소치(0.03)를 설정한다. 또한, N 버퍼층(15)의 농도 기울기 δ가 너무 커지면, 다이내믹 상태의 턴 오프 동작시에 캐소드측의 잔류 캐리어 플라즈마층을 형성하는 전자 및 홀이 빨리 빠져나가거나, N 버퍼층(15) 내부에서 공핍층이 완만하게 연장되지 않게 되거나 하여, 스냅 오프 현상시의 전압이 커져 턴 오프 동작의 제어성 저하를 초래한다.
도 22에는, 스냅 오프 전압 Vsnap-off의 최대치로서, 4500V 클래스에서 내압 정격치의 4500V(기준 내압 TVS)를 최대치로 설정한다. 스냅 오프 전압 Vsnap-off의 최대치가 4500V보다 낮아지도록 농도 기울기 δ의 최대치(0.7)를 설정할 필요가 있다.
따라서, 식 (1)에서 규정되는 농도 기울기 δ에는 디바이스 성능면에서, 상기 적절한 허용 범위가 존재한다. 다시 말해, 본 발명이 해결하는 기술 과제나 실현하는 디바이스 성능으로부터, 도 22에서 모든 다이오드 성능이 N 버퍼층(15)의 농도 기울기 δ에 의존하지 않는 영역을 농도 기울기 δ의 설정 범위로 한다.
이상에서, 농도 기울기 δ의 허용 범위는, {0.03≤δ≤0.7(decade ㎝-3/㎛)}로 규정되는 농도 기울기 조건을 만족하는 것이 필요하고, 다른 전기적 특성(L171, L172, L175)이 열화하지 않는 것을 고려하면, {0.03≤δ≤0.2(decade ㎝-3/㎛)}로 규정되는 최적 농도 기울기 조건을 만족하는 것이 바람직하다.
실시의 형태 1의 반도체 장치는, N 버퍼층(15)의 주요부에 있어서, N- 드리프트층(14)을 주요 구성부로 하는 반도체 기체(N- 드리프트층(14) + N 버퍼층(15))의 상면으로부터 하면으로 향하는 방향에 있어서의 식 (1)의 농도 기울기 δ가 상기 농도 기울기 조건을 만족하기 때문에, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있는 효과를 갖는다.
이하, IGBT, 제 1 종 다이오드 및 제 2 종 다이오드에 대응하여 구체적으로 설명한다.
도 1 및 도 10⒜에 나타내는 바와 같이, 소자 형성 영역인 활성 셀 영역 R1에 있어서, N- 드리프트층(14)의 상층부에 N형의 절연 게이트형의 트랜지스터 형성 영역(N+ 이미터층(7), P 베이스층(9), N층(11), 게이트 절연막(12) 및 매립 게이트 전극(13))이 형성된다. 그리고, 상기 트랜지스터 형성 영역, N 버퍼층(15), P 콜렉터층(16), 이미터 전극(5E), 콜렉터 전극(23C)에 의해 IGBT가 형성된다. 이와 같이 IGBT를 갖는 반도체 장치에 있어서, 상술한 효과를 발휘할 수 있다.
또한, 도 2 및 도 10⒝에 나타내는 바와 같이, 활성 셀 영역 R1에 있어서의 N- 드리프트층(14)의 상층부에 한쪽 전극 영역인 P 애노드층(10)이 형성된다. 그리고, P 애노드층(10), N 버퍼층(15), N+ 캐소드층(17), 애노드 전극(5A) 및 캐소드 전극(23K)에 의해 제 1 종 다이오드가 형성된다. 이와 같은 제 1 종 다이오드를 갖는 반도체 장치에 있어서, 상술한 효과를 발휘할 수 있다.
또한, 도 2 및 도 10⒞에 나타내는 바와 같이, 활성 셀 영역 R1에 있어서의 N- 드리프트층(14)의 상층부에 한쪽 전극 영역인 P 애노드층(10)이 형성된다. 그리고, P 애노드층(10), N 버퍼층(15), P 캐소드층(18), N+ 캐소드층(19)(다른 쪽 전극 영역), 애노드 전극(5A) 및 캐소드 전극(23K)에 의해 제 2 종 다이오드가 형성된다. 이와 같은 제 2 종 다이오드를 갖는 반도체 장치에 있어서, 상술한 효과를 발휘할 수 있다.
실시의 형태 1의 반도체 장치는, 또한, 상기 최적 농도 기울기 조건을 만족하는 것에 의해, 보다 양호한 전기적 특성을 얻을 수 있다.
또한, 실시의 형태 1의 반도체 장치는 상술한 효과의 오프 로스 저감에 의해, 장치의 냉각 시스템의 간소화에 의해, 냉각 시스템을 포함하는 장치의 감량화 및 장치의 에너지 절약을 도모하고, 또한, 상술한 효과의 턴 오프 차단 능력 향상에 의해, 파워 반도체 소자의 통전 가능한 전류 밀도를 상승시킬 수 있어서, 반도체 장치의 소형화를 도모할 수 있다. 그 결과, 장치의 포장의 감량화 및 소형화도 도모할 수 있다.
또한, 실시의 형태 1의 반도체 장치의 상술한 효과에 있어서의 안정적인 내압 특성 및 턴 오프 차단 능력의 향상에 의해, 반도체 장치의 수명 연장을 도모할 수 있다.
또한, 실시의 형태 1의 반도체 장치의 상술한 효과에 있어서의 안정적인 내압 특성, 턴 오프 동작의 제어성 향상 및 턴 오프 차단 능력의 향상에 의해, 반도체 장치의 수율 향상을 도모할 수 있다.
도 23으로부터, N 버퍼층(15)의 농도 기울기 δ가 일정하면 N 버퍼층(15)의 형성 깊이 tNB는, 상기 타겟 내압치를 클리어하는 관점(Vsnap -off≤BVRRM)으로부터, 4.0㎛ 이상이면 좋은 것을 알 수 있다.
즉, 도 23으로부터, 스냅 오프 전압 Vsnap-off 값이 정적인 내압(BVRRM)보다 낮게 하기 위해, 본 실시의 형태의 농도 기울기 δ를 갖는 N 버퍼층(15)에서는 4.0㎛ 이상의 형성 깊이 tNB가 필요하다.
도 24로부터, 본 실시의 형태의 N 버퍼층(15) 사이에서도 농도 기울기 δ가 비교적 작은 것이 거의 동일한 내압 BVRRM 내압을 보장하면서 리커버리 동작시의 스냅 오프 전압 Vsnap-off 값이 보다 작아져, 턴 오프 동작시의 제어성 향상이라고 하는 관점으로부터 바람직한 것을 알 수 있다.
또한, 본 실시의 형태의 N 버퍼층(15)은 형성 깊이 tNB가 너무 깊어지면, 잔존하는 캐리어 플라즈마층이 고농도화하기 때문에, IGBT, 다이오드 각각의 턴 오프 동작 종료시의 테일 전류 증가에 의한 턴 오프 로스를 초래하고, 토탈 로스 증가라고 하는 반작용을 나타낸다. 이와 같은 반작용을 나타내지 않는 깊이나, 제조 기술면으로부터 N 버퍼층(15)의 형성 깊이 tNB의 허용 범위는 50㎛라고 생각한다.
상술한 바와 같이, 실시의 형태 1의 반도체 장치는, N 버퍼층(15)의 형성 깊이 tNB(N- 드리프트층(14)과 N 버퍼층(15)의 계면으로부터 콜렉터 전극(23C)(캐소드 전극(23K))과 P 콜렉터층(16)(N+ 캐소드층(17), P 캐소드층(18) 및 N+ 캐소드층(19)을 포함한다)의 접합면까지의 거리)는, {4.0≤JD≤50.0(㎛)}으로 규정되는 형성 깊이 조건을 만족하는 것에 의해, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 고온에서의 동작, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있다.
도 22~도 24는, 도 10⒞에 나타내는 제 2 종 다이오드를 이용한 결과이다. 마찬가지의 결과는, 도 10⒜ 및 ⒝에 나타내는 IGBT 및 제 1 종 다이오드의 성능과 N 버퍼층(15)의 농도 기울기 δ의 관계에도 존재한다.
이상으로부터, 도 4 및 도 5에 나타내는 바와 같은 불순물 프로파일 DP1의 특징을 갖는 본 실시의 형태의 N 버퍼층(15)은, 본 발명이 해결하기 위한 기술 목표인, 안정적인 내압 특성, 오프시의 낮은 리크 전류에 의한 오프 로스 저감, 열폭주를 제어하여 고온에서의 동작 보증, 턴 오프 동작의 제어성 향상이나 턴 오프 차단 능력의 대폭적인 향상을 실현 가능한 기술이 된다.
<실시의 형태 2>
실시의 형태 2로서, 실시의 형태 1과 동일한 효과가 얻어지는 N 버퍼층(15)의 구조 기술을 설명한다.
도 25~도 31은 실시의 형태 2의 제 1~제 7 태양에 의한 N 버퍼층(15)의 불순물(농도) 프로파일을 나타내는 그래프이다. 이들 제 1~제 7 태양은, 도 4 및 도 5에 나타내는 실시의 형태 1에서의 N 버퍼층(15)의 불순물 프로파일을 설정하는 경우, 마찬가지 또는 그 이상의 디바이스 특성에 대한 효과를 갖고 있다.
도 25~도 31의 가로축의 0㎛ 포인트가 도 10 중의 P 콜렉터층(16), N+ 캐소드층(17)(19) 및 P 캐소드층(18)의 하면을 나타낸다. 또한, 도 25~도 31의 세로축은 상용로그 표시의 불순물 농도를 나타낸다.
도 25에서 나타내는 제 1 태양은, 실시의 형태 1의 N 버퍼층(15)에 더하여, 도 10⒜~⒞ 중의 P 콜렉터층(16), N+ 캐소드층(17), 혹은 P 캐소드층(18) 및 N+ 캐소드층(19)과 N 버퍼층(15)의 사이에, N 버퍼층(15)보다 피크 농도가 고농도인 N 보조층(29)(버퍼 보조층)을 더 마련한 것을 특징으로 하고 있다. 즉, N 보조층(29)은, N 버퍼층(15)에 대하여 하면 쪽에 N 버퍼층(15)에 인접하여 형성되고, N 보조층(29)의 아래에 P 콜렉터층(16)(N+ 캐소드층(17), 혹은 P 캐소드층(18) 및 N+ 캐소드층(19))을 사이에 두고 콜렉터 전극(23C)(캐소드 전극(23K))이 형성된다. 또, 본 명세서에서는, N- 드리프트층(14), N 버퍼층(15)에 더하여, 반도체 기체에 N 보조층(29)을 포함하는 것으로 한다.
제 1 태양의 N 보조층(29)은, 정적인 내압 유지시나 동적(다이내믹)인 상태에서의 N 버퍼층(15)으로 연장되어 오는 공핍층을 멈추어, P 콜렉터층(16), 혹은 P 캐소드층(18)에 공핍층이 도달하여 발생하는 펀치스루 현상을 방지하는 역할이 있다.
여기서, 제 1 종 및 제 2 종 다이오드의 경우, N+ 캐소드층(17)(19)/N 보조층(29)의 접합부와 N 보조층(29)/N 버퍼층(15)의 접합부에 관하여, 도 25와 같은 상용로그 표시의 불순물 농도와 깊이의 관계에서, 이하와 같이 정의한다.
N+ 캐소드층(17)/N 보조층(29) 접합부 : N+ 캐소드층(17)으로부터의 불순물 농도 프로파일 기울기가 음으로부터 양으로 변화하는 포인트(예컨대, 도 25에 나타내는 바와 같이 접선이 우측으로 비스듬한 경사 방향으로부터 좌측으로 비스듬한 경사 방향으로 변화하는 포인트 J0)로 한다.
N 보조층(29)/N 버퍼층(15) 접합부 : N 보조층(29)으로부터의 불순물 농도 프로파일 기울기가 음으로부터 정으로 변화하는 포인트(예컨대, 도 25에 나타내는 바와 같이 접선이 우측으로 비스듬한 경사 방향으로부터 좌측으로 비스듬한 경사 방향으로 변화하는 포인트 J1)로 한다.
도 32는, 도 10⒜에 나타내는 IGBT의 구조에서, 내압이 4500V 클래스의 디바이스를 상정한 경우의 398K에서의 내압(BVCES)(V)과 N 버퍼층(15)의 형성 깊이 tNB(㎛)의 관계에 관한 N 버퍼층(15)과 N 보조층(29)의 토탈 주입량에서 차지하는 N 보조층(29)의 주입량의 비율(α)의 파라미터의 영향을 시뮬레이션으로 검토한 결과를 나타내는 그래프이다.
여기서, N 버퍼층(15)의 N형의 불순물의 주입량인 도스량(/㎠)을 「DoseㆍNB1」로 하고, N 보조층(29)의 N형의 불순물의 주입량인 도스량(/㎠)을 「DoseㆍNB2」로 하여, N 보조층(29)의 도스량 비율 Tα를 이하의 식 (2)로 정의한다.
[수학식 3]
Figure 112017071756772-pct00003
도 32에 있어서, 내압 변화 L210은 N 보조층(29)이 없는 경우, 내압 변화 L211~L214는, 도스량 비율 Tα가 0.3, 0.5, 0.7, 및 0.9인 경우의 내압 BVCES의 변화를 나타내고 있다. 또, 내압 변화 L210에 있어서, 도스량은 N 버퍼층(15)과 N 보조층(29)의 토탈 주입량과 동일한 양으로 설정되어 있다.
도 32에 나타내는 바와 같이, N 버퍼층(15)의 형성 깊이 tNB(N buffer depth)와의 관계는, N 버퍼층(15) 단체(單體)의 경우에 비하여, N 보조층(29)이 존재하는 것에 의해 내압 유지 능력을 향상시키는 효과가 있다.
또한, N 버퍼층(15)과 N 보조층(29)의 토탈 주입량에서 차지하는 N 보조층(29)의 주입량의 비율인 도스량 비율 Tα는, 어느 N 버퍼층(15)의 형성 깊이 tNB에서도 내압 유지 능력을 보장하는 관점으로부터 내압 기준 TBV2를 상회하도록, 도스량 비율 Tα는 0.3 이상 1 미만으로 설정하는 것이 바람직하다.
이와 같이, 실시의 형태 2의 제 1 태양은, 불순물 주입 비율인 식 (2)의 도스량 비율 Tα가 {0.3≤Tα<1}로 규정되는 불순물 주입 비율 조건을 만족하는 것에 의해, 양호한 내압 특성을 얻을 수 있다.
또한, N 버퍼층(15)의 형성 깊이 tNB는 2.0㎛ 이상 필요하다. 이 경우의 보장하는 내압 기준 TBV2로서, 내압 BVCES를 6350V 이상(동작 온도 398K)으로 하는 것은, 동작 온도 213K에서 4500V 클래스로서 보장하는 내압 4500V를 유지하기 위해 내압 BVCES의 온도 의존성으로부터 설정하고 있다.
또한, 실시의 형태 2의 N 버퍼층(15)은 형성 깊이 tNB가 너무 깊어지면, 실시의 형태 1에서 설명한 바와 같이, 반작용이 있기 때문에 형성 깊이 tNB의 최대치는 50㎛가 바람직하다.
도 33은 도 10⒜에 나타내는 IGBT에서, 내압이 6500V 클래스인 디바이스를 상정한 경우의 298K의 환경하에 있어서의 내압(BVCES)과 N 버퍼층(15)의 피크 농도의 관계에 관한 것이고, N 보조층(29)의 유무의 영향을 나타내는 시뮬레이션 결과이다. 동 도면에 있어서, 내압 변화 L221은 N 버퍼층(15) + N 보조층(29)의 조합 구조를 갖는 제 1 태양의 BVCES(V)의 변화를 나타내고 있고, 내압 변화 L222는 N 보조층(29)이 존재하지 않는 N 버퍼층(15)의 단체 구조의 경우의 내압 BVCES 변화를 나타내고 있다. 또, 가로축은 최대 불순물 농도(㎝-3)를 나타내고 있다.
동 도면에 나타내는 바와 같이, N 버퍼층(15) 단층에서는 내압 보장의 관점으로부터, 내압 기준 TBV3(7500V) 이상을 만족하기 위해, 최소 피크 농도 XPC2는 5.0×1014㎝-3가 된다. 한편, N 보조층(29)을 더함으로써, 내압 기준 TBV3 이상을 만족하는 최소 피크 농도 XPC1은, 2.0×1014㎝-3가 되고, 피크 농도에 대하여 마진이 확대된다. N 버퍼층(15)의 피크 농도 PC의 최대치는, 실시의 형태 1에서 말한 목적 (ⅰ)에서 1.0×1016㎝-3가 된다.
즉, N 버퍼층(15)의 N형의 불순물의 피크 농도 PC는, {2×1014(㎝-3)≤PC≤1.0×1016(㎝-3)}으로 규정되는 피크 불순물 농도 조건을 만족하는 것에 의해, N 보조층(29)을 갖지 않는 실시의 형태 1의 구조를 포함하여, 안정적인 내압을 만족하는 등의 효과를 얻을 수 있다.
이와 같이, 도 25에서 나타내는 실시의 형태 2의 제 1 태양에서는, 실시의 형태 1과 같은 저농도이고 또한 N- 드리프트층(14)/N 버퍼층(15) 접합부로 향해 깊이 방향에 있어서, 도 4 및 도 5에서 나타낸 완만한 농도 기울기 δ를 갖고, 또한 형성 깊이 tNB가 깊다고 하는 특징을 갖는 N 버퍼층(15)을 갖고 있다. 실시의 형태 2의 제 1 태양은, 또한, P 콜렉터층(16), N+ 캐소드층(17)(19) 및 P 캐소드층(18)과 N 버퍼층(15)의 접합부에 N 버퍼층(15)보다 고농도의 N 보조층(29)을 더한 불순물 프로파일에 의해 토탈 N 버퍼층을 구성하고 있다.
그 결과, 실시의 형태 2의 제 1 태양은, 실시의 형태 1과 마찬가지로, 농도 기울기 δ에 관한 농도 기울기 조건을 만족하는 N 버퍼층(15)으로 턴 오프 동작의 제어성 향상이나 턴 오프 차단 능력의 대폭적인 향상을 실현하고, N 버퍼층(15)보다 고농도의 N 보조층(29)으로 보다 안정적인 내압 특성이나 오프시의 낮은 리크 특성에 의한 오프 로스 저감을 실현할 수 있다. 또, 마찬가지의 효과는, N 보조층(29)을 갖는 도 29~도 31에서 나타낸 제 5~제 7 태양도 갖고 있다.
도 26~도 31은 N 버퍼층(15)을, 이온 주입시의 이온종(ionic species)의 가속 에너지를 복수 조건으로 설정하여 형성하는 경우의 사례이다. 이온종은, 셀레늄, 유황, 인이나 프로톤(수소)을 상정한다. 또한, 프로톤(수소)을 이용하는 경우는, 어닐링(온도 : 350~450℃)에 의한 도너화로 N층을 형성하는 확산층 형성 프로세스 기술을 이용한다. 프로톤(수소)은, 이온 주입 이외에도 사이클로트론을 이용한 조사 기술로 Si 중에 도입한다.
도 26~도 31에 나타내는 바와 같이, N 버퍼층(15)에 관하여, Si 중에 이온종을 도입할 때에 가속 에너지 및 도스량을 복수 조건으로 설정함으로써, 농도 변화 LC2~LC7에 나타내는 바와 같이 불순물 프로파일의 마루(crest)는 N 버퍼층(15) 중에 복수 존재하는 복수 피크 불순물 프로파일이 된다. 또한, 도 26~도 31에 나타내는 각 불순물 프로파일의 마루의 피크 농도가 N- 드리프트층(14)/N 버퍼층(15) 접합부로 향해서 저농도화되고 있다.
도 28 및 도 31에 나타내는 제 4 및 제 7 태양의 복수 피크 불순물 프로파일(농도 변화 LC4 및 LC7)은, 불순물 프로파일의 마루의 사이의 골(trough)에 있어서의 불순물 프로파일의 일부에 있어서, N- 드리프트층(14)/N 버퍼층(15)의 접합부로 향해서 저농도화하는 농도 경사 DL4 및 DL7을 갖고 있기 때문에, 동적인 동작시에 N 버퍼층(15) 내부에서 공핍층이 완만하게 연장되도록 할 수 있다.
상술한 농도 경사 DL4 및 DL7을 마련할 때, 도 28 및 도 31에 나타내는 복수 피크 불순물 프로파일 LC4 및 LC7에 있어서, 불순물 프로파일의 골에 있어서의 불순물 프로파일 농도는, N- 드리프트층(14)보다 고농도이고 또한 N 버퍼층(15) 중의 복수의 불순물 프로파일의 마루의 피크 농도보다 낮아지도록 한다.
또한, 도 26~도 31에 나타내는 바와 같이, 복수 피크 불순물 프로파일인 농도 변화 LC2~LC7의 복수의 피크 농도치에 근거하여 상정되는 피크 농도 변화 LC2P~LC7P에 관하여, N 버퍼층(15)의 주요부에 있어서의 가상 농도 기울기 Pδ를 이하의 식 (3)으로 정의한다.
[수학식 4]
Figure 112017071756772-pct00004
식 (3)에 있어서, 분모는 막 두께 변위 ΔPTB(㎛), 분자는 농도 변위 Δlog10PCB(㎝-3)를 의미한다. 농도 변위 Δlog10PCB에 있어서, PCB는 N 버퍼층(15)의 피크 농도 변화 LCiP(i=2~7)의 불순물 농도이고, log는 밑이 10인 상용로그의 농도 변화이고, 막 두께 변위 ΔPTB는 N 버퍼층(15)의 깊이 방향의 변화량이다.
그리고, 가상 농도 기울기 Pδ의 허용 범위는, 실시의 형태 1의 농도 기울기 δ와 마찬가지로, 「0.03≤Pδ≤0.7(decade ㎝-3/㎛)」로 규정되는 가상 농도 기울기 조건을 만족하는 것이 필요하고, 다른 전기적 특성이 열화하지 않는 것을 고려하는 경우, 「0.03≤Pδ≤0.2(decade ㎝-3/㎛)」로 규정되는 가상 최적 농도 기울기 조건을 만족하는 것이 바람직하다.
실시의 형태 2의 제 2~제 7 태양은, N 버퍼층(15)의 주요부에 있어서, 식 (3)에 의한 가상 농도 기울기 Pδ가 상기 가상 농도 기울기 조건을 만족하기 때문에, 실시의 형태 1이나 실시의 형태 2의 제 1 태양과 마찬가지로, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있다.
또한, 도 29~도 31에 나타내는 제 5~제 7 태양은, 제 1 태양과 마찬가지로 N 보조층(29)을 갖고 있다. 여기서, 제 5~제 7 태양에 있어서의 N 버퍼층(15)으로의 토탈 N형 불순물 주입량인 도스량(/㎠)을 「DoseㆍNB3」으로 하고, N 보조층(29)의 N형 불순물 주입량인 도스량(/㎠)을 「DoseㆍNB4」로 하여, N 보조층(29)의 도스량 비율 PTα를 이하의 식 (4)로 정의한다.
[수학식 5]
Figure 112017071756772-pct00005
이때, 제 1 태양의 도스량 비율 Tα의 경우와 마찬가지로, 제 5~제 7 태양에 있어서의 도스량 비율 PTα는 「0.3≤PTα<1」로 규정되는 불순물 주입 비율 조건을 만족하도록 설정된다.
그 결과, 제 5~제 7 태양은, 제 1 태양과 마찬가지로, N 버퍼층(15)보다 고농도의 N 보조층(29)으로 보다 안정적인 내압 특성이나 오프시의 낮은 리크 특성에 의한 오프 로스 저감을 실현할 수 있다.
실시의 형태 2의 반도체 장치도, 실시의 형태 1과 마찬가지로, N 버퍼층(15)의 형성 깊이 tNB는, {4.0≤JD≤50.0(㎛)}으로 규정되는 형성 깊이 조건을 만족하는 것에 의해, 안정적인 내압 특성, 오프시에 있어서의 리크 전류의 저감화에 따르는 오프 로스 저감, 턴 오프 동작의 제어성 향상, 및 턴 오프시의 차단 능력의 향상을 도모할 수 있다.
<제조 방법(실시의 형태 1, 실시의 형태 2)(그 1)>
도 34~도 46은 실시의 형태 1 혹은 실시의 형태 2에 있어서의 IGBT(도 10⒜)의 제조 방법(그 1)을 나타내는 단면도이다. 또, 이들 도면은 활성 셀 영역 R1에 있어서의 제조 방법을 나타내고 있다.
우선, FZ법으로 형성된 실리콘 웨이퍼(이후, 이 실리콘 웨이퍼 또는 처리가 실시된 실리콘 웨이퍼를 「반도체 기체」라고 한다)를 준비한다. 도 34에 나타내는 바와 같이, N- 드리프트층(14)이 형성된 반도체 기체의 상층부에 N층(128)과 P 베이스층(130)을 형성한다. 구체적으로는, N- 드리프트층(14)에 이온 주입 및 어닐링 처리를 실시하여 N층(128)과 P 베이스층(130)을 형성한다.
다음으로, 도 35에 나타내는 바와 같이, 반도체 기체에 이온 주입 및 어닐링 처리를 실시하고, P 베이스층(130)의 표면 쪽에 복수의 N+ 이미터층(136)을 선택적으로 형성한다.
다음으로, 도 36에 나타내는 바와 같이, 반도체 기체의 상면에 산화막(131)을 형성하고, 사진 제판 기술을 이용하여 패터닝한다. 그리고, 산화막(131)의 개구로 노출된 부분에 대하여 플라즈마를 이용한 반응성 이온 에칭을 실시하고, 트렌치(137)를 형성한다. 그 후, 트렌치(137)의 주변부의 결정 결함 및 플라즈마 데미지층의 제거, 트렌치(137)의 바닥의 라운딩, 및 트렌치(137)의 내벽의 평탄화를 목적으로 케미컬 드라이 에칭과 희생 산화 처리를 행한다. 케미컬 드라이 에칭과 희생 산화 처리에 관해서는 예컨대 일본 특허 공개 평 7-263692호 공보에 개시되어 있다. 또한 적절한 트렌치(137)의 깊이에 대해서는 예컨대 WO 2009-122486호 공보에 개시되어 있다.
계속하여, 도 37에 나타내는 바와 같이, 열산화법 또는 CVD법(예컨대, 일본 특허 공개 2001-085686호 공보 참조)으로 트렌치 내벽에 게이트 산화막(134)을 형성한다. 그리고, 게이트 산화막(134)을 포함하는 트렌치(137) 내에, 인을 도핑한 폴리실리콘층(132)을 형성하여 트렌치(137)를 메운다. 또, 반도체 기체의 하면에는, 게이트 산화막(134)의 형성과 동시에 산화막(150)이 형성되고, 폴리실리콘층(132)의 형성과 동시에 산화막(150)상에 인을 도핑한 폴리실리콘층(152)이 형성된다.
다음으로, 도 38에 나타내는 바와 같이, 폴리실리콘층(132) 중 트렌치(137)의 밖으로 나온 부분을 에칭한다. 에칭 후에 반도체 기체 상면 및 트렌치(137)의 매립 표면에 노출되는 폴리실리콘층(132)을 열산화법 또는 CVD법으로 산화 혹은 퇴적시켜 산화막(132a)을 형성한다. 그 후, 반도체 기체의 표면에 P+층(138)을 형성한다. 그 후, 반도체 기체의 상면상에, 붕소 또는 인이 도핑된 산화막(140), 및 TEOS막(141)을 CVD법으로 형성한다. 산화막(140)으로서 TEOS막 또는 실리케이트 유리를 형성하더라도 좋다. 또, 반도체 기체의 하면에는, 산화막(140), 및 TEOS막(141)의 형성과 동시에 TEOS막(154)이 형성된다.
다음으로, 도 39에 나타내는 바와 같이, 불화수소산 또는 혼산(mixture acid)(예컨대, 불화수소산, 질산, 및 아세트산의 혼합액)을 함유하는 액체를 이용하여 반도체 기체의 하면의 TEOS막(154), 폴리실리콘층(152), 및 산화막(150)을 에칭하여 N- 드리프트층(14)을 노출시킨다.
계속하여, 도 40에 나타내는 바와 같이, 불순물을 도핑한 폴리실리콘층(160)(이하, 불순물을 도핑한 폴리실리콘을 「도프드 폴리실리콘」이라고 칭한다)을, 반도체 기체의 하면에 노출된 N- 드리프트층(14)과 접하여 형성한다. 이때 반도체 기체 상면에 소망하지 않는 도프드 폴리실리콘층(162)도 형성된다. 도프드 폴리실리콘층(160, 162)은 LPCVD법으로 형성한다. 도프드 폴리실리콘층(160, 162)에 도핑하는 불순물로서는, 도프드 폴리실리콘층(160, 162)이 N+층이 되도록 인, 비소, 또는 안티몬 등을 이용한다. 도프드 폴리실리콘층(160, 162)의 불순물 농도는 1×1019(㎝-3) 이상으로 설정된다. 또한, 도프드 폴리실리콘층(160, 162)의 층 두깨는 500(㎚) 이상으로 설정된다.
다음으로, 도 41에 나타내는 바와 같이, 질소 분위기 중에 있어서, 반도체 기체의 온도를 900~1000(℃) 정도로 가열하여 도프드 폴리실리콘층(160)의 불순물을 N- 드리프트층(14)의 하면 쪽으로 확산시킨다. 이 확산에 의해, N- 드리프트층(14)의 하면 쪽에 결정 결함과 고농도 불순물을 갖는 게터링층(gettering layer)(164)이 형성된다. 이와 같이, 게터링층 형성 공정이란, 반도체 기체의 하면에 노출된 N- 드리프트층(14)의 하면 쪽에 게터링층(164)을 형성하는 공정이다. 게터링층(164)의 표면의 불순물 농도는, 예컨대, 1.0×1019~1.0×1022(㎝-3)이다.
게터링층 형성 공정 후에, 임의의 강온 스피드로 반도체 기체의 온도를 600~700(℃) 정도까지 낮추고, 그 온도를 4시간 이상 유지한다. 이 공정을 어닐 공정이라고 칭한다. 어닐 공정에서는, 반도체 기체를 가열하여 제조 공정에서 N- 드리프트층(14)에 도입된 금속 불순물, 오염 원자, 및 데미지를 확산시키고 게터링층(164)으로 포획한다.
다음으로, 도 42에 나타내는 바와 같이, 반도체 기체 상면의 도프드 폴리실리콘층(162)을 불화수소산 또는 혼산(예컨대, 불화수소산/질산/아세트산의 혼합액)의 액을 이용하여 선택적으로 제거한다. 도 40~도 42에 나타내는 게터링의 프로세스에 대해서는, 예컨대 WO 2014-054121호 공보에 개시되어 있다.
그리고, 도 43에 나타내는 바와 같이, 반도체 기체의 상면 쪽에 있어서, 산화막(140) 및 TEOS막(141)을 일부 에칭하고, 일부를 외부로 노출시켜 콘택트 홀을 갖는 트렌치 노출부(170)를 형성한다. 트렌치 노출부(170) 이외의 부분은 IGBT에 있어서의 MOS 트랜지스터 부분으로서 기능한다.
또, 도 43에 나타내는 바와 같이, 폴리실리콘층(132)으로 메워진 트렌치(137)가 형성된 영역에 부분적으로 트렌치 노출부(170)를 형성하는 목적은, 폴리실리콘층(132)의 일부를 이미터 전위로 함으로써 실효적인 게이트 폭을 작게 하는 것 및 용량을 조정하는 것이다. 이것에 의해, 포화 전류 밀도 억제, 용량 제어에 의한 단락시의 발진 억제, 단락 내량 향상(자세한 것은 WO 2002-058160호 공보 및 WO 2002-061845호 공보 참조), 및 온 상태의 이미터측 캐리어 농도 향상에 의한 온 전압 저감이 가능하게 된다.
다음으로, 도 44에 나타내는 바와 같이, 스퍼터링 및 어닐링에 의해, 반도체 기체 상면에 실리사이드층(139)과 배리어 메탈층(142)을 형성한다. 스퍼터링할 때의 메탈로서 Ti, Pt, Co 또는 W 등의 고융점 메탈 재료를 이용한다. 다음으로 반도체 기체 상면에, Si를 1~3% 정도 첨가한 메탈 배선층(144)을 스퍼터링법으로 형성한다. 메탈 배선층(144)의 재료는, 예컨대, AlSi, AlSiCu, 또는 AlCu이다. 메탈 배선층(144)은, 트렌치 노출부(170)와 전기적으로 접속되어 있다.
다음으로, 도 45에 나타내는 바와 같이, 반도체 기체의 하면 쪽에 형성되어 있던 게터링층(164)과 도프드 폴리실리콘층(160)을, 연마 또는 에칭에 의해 제거한다. 이와 같이 게터링층(164) 등을 제거하는 공정을 제거 공정이라고 칭한다. 제거 공정에서는, N- 드리프트층(14) 중 게터링층(164)에 접하는 부분을 소망하는 두께만큼 제거하더라도 좋다. 이것에 의해 반도체 기체(N- 드리프트층(14))의 두께 t14를, 반도체 장치의 내압 클래스에 대응한 것으로 할 수 있다.
계속하여, 도 46에 나타내는 바와 같이, 반도체 기체의 하면에 N 버퍼층(15)을 형성한다. 그 후, N 버퍼층(15)의 하면에 P형의 P 콜렉터층(16)을 형성한다. 또한, P 콜렉터층(16)의 하면에 콜렉터 전극(23C)을 형성한다. N 버퍼층(15)의 형성은, 반도체 기체의 하면 쪽으로부터, 인, 셀레늄, 유황으로 프로톤(수소)을 Si에 도입하여 어닐하는 등의 불순물 주입 처리 및 열처리에 의해 행해지고, N 버퍼층(15)은 실시의 형태 1 혹은 실시의 형태 2에서 말한 형성 깊이, 농도 기울기 δ(가상 농도 기울기 Pδ)를 만족하도록 형성된다.
프로톤의 경우, 프로톤의 도입시에 생기는 공공 결함(void)에 수소 원자 및 산소 원자가 결합하여 복합 결함이 된다. 이 복합 결함에는 수소가 포함되기 때문에, 전자 공급원(도너)이 되고 어닐링에 의해 복합 결함 밀도가 증가하고 도너 농도가 증가한다. 이 결과, N- 드리프트층(14)보다 높은 불순물 농도의 도너화한 층을 형성하여 N 버퍼층(15)으로서 디바이스의 동작에 기여시킬 수 있다.
또한, 실시의 형태 2의 제 1, 제 5~제 7 태양과 같이, N 보조층(29)을 형성하는 경우는, N 보조층(29)의 불순물 농도 및 도스량 비율 Tα(PTα)가 상술한 조건을 만족하도록 N 보조층(29)을 형성한다.
마지막으로, P 콜렉터층(16)의 하면상에 콜렉터 전극(23C)을 형성한다. 콜렉터 전극(23C)은, 반도체 장치를 모듈에 탑재할 때에, 모듈 중의 반도체 기체 등과 땜납 접합하는 부분이다. 그 때문에, 콜렉터 전극(23C)을 복수의 메탈을 적층시켜 형성함으로써 낮은 컨택트 저항으로 하는 것이 바람직하다.
도 46과 도 10⒜ 및 도 1의 관계에 있어서, 폴리실리콘층(132)이 매립 게이트 전극(13)에 대응하고, 게이트 산화막(134)이 게이트 절연막(12)에 대응하고, N층(128)이 N층(11)에 대응하고, P 베이스층(130)이 P 베이스층(9)에 대응하고, N+ 이미터층(136)이 N+ 이미터층(7)에 대응하고, P+층(138)이 P+층(8)에 대응하고, 메탈 배선층(144)이 이미터 전극(5E)에 대응한다.
상술한 반도체 장치의 제조 방법(그 1)에서는, 도 46에서 나타내는 공정으로 N 버퍼층(15)을 형성하는 경우를 설명했지만, 이것 대신에 도 34에서 나타내는 공정, 혹은 도 42에서 나타내는 공정으로 N 버퍼층(15)을 형성하도록 하더라도 좋다. 이 경우, 게터링층(164)의 상층에 위치하도록 N 버퍼층(15)을 형성할 필요가 있다.
<제조 방법(실시의 형태 1, 실시의 형태 2)(그 2)>
도 47~도 54는 실시의 형태 1 혹은 실시의 형태 2에 있어서의 제 2 종 다이오드(도 10⒞)의 제조 방법(그 2)을 나타내는 단면도이다.
우선, 도 47에 나타내는 바와 같이, 활성 셀 영역 R1과, 활성 셀 영역 R1을 둘러싸도록 형성된 중간 영역 R2 및 종단 영역 R3이 나타내어지고 있다. 우선, N- 드리프트층(14)만이 형성된 반도체 기체를 준비한다.
그리고, 중간 영역 R2 및 종단 영역 R3에 있어서의 N- 드리프트층(14)의 표면에 P층(52)을 복수 개, 선택적으로 형성한다. P층(52)은, 미리 형성한 산화막(62)을 마스크로 하여 이온 주입하고, 그 후에 반도체 기체에 어닐 처리를 실시함으로써 형성한다. 또, 반도체 기체의 하면에도 산화막(62) 형성시의 산화막(68)이 형성되어 있다.
다음으로, 도 48에 나타내는 바와 같이, 활성 셀 영역 R1에 있어서의 N- 드리프트층(14)의 표면에 이온 주입 및 어닐 처리를 실시하여 P층(50)을 형성한다.
계속하여, 도 49에 나타내는 바와 같이, 반도체 기체의 상면 쪽의 종단 영역 R3의 단부에 N+층(56)을 형성한다. 다음으로, 반도체 기체의 상면에 TEOS층(63)을 형성한다. 그 후에, 반도체 기체의 하면을 노출하는 처리를 행한다. 그리고, 불순물을 도핑한 도프드 폴리실리콘층(65)을, 반도체 기체의 하면에 노출된 N- 드리프트층(14)과 접하도록 형성한다. 이때 반도체 기체의 상면에도 도프드 폴리실리콘층(64)이 형성된다.
다음으로, 도 50에 나타내는 바와 같이, 반도체 기체를 가열하여 도프드 폴리실리콘층(65)의 불순물을 N- 드리프트층(14)의 하면 쪽으로 확산시켜, N- 드리프트층(14)의 하면 쪽에 결정 결함과 불순물을 갖는 게터링층(55)을 형성한다. 이 공정은 제조 방법(그 1)의 사전 처리 어닐 공정과 동일하다. 그 후, 어닐 공정을 실시하여 N- 드리프트층(14)의 금속 불순물, 오염 원자, 및 데미지를 게터링층(55)으로 포획한다.
그리고, 도 51에 나타내는 바와 같이, 기판의 상면에 형성된 도프드 폴리실리콘층(64)을, 불화수소산 또는 혼산(예컨대, 불화수소산/질산/아세트산의 혼합액)의 액을 이용하여 선택적으로 제거한다.
다음으로, 도 52에 나타내는 바와 같이, 반도체 기체의 상면에 P층(52)과 P층(50)과 N+층(56)을 노출시키는 콘택트 홀을 형성한다. 다시 말해, TEOS층(63)을 도 52에 나타내어지는 바와 같이 가공한다. 그 후, Si를 1~3% 정도 첨가한 애노드 전극(5A)용의 메탈 배선층(5)을 스퍼터링법으로 형성한다.
계속하여, 도 53에 나타내는 바와 같이, 반도체 기체의 상면에 패시베이션막(66)을 형성한다. 그 후, 반도체 기체의 하면 쪽에 형성되어 있던 게터링층(55)과 도프드 폴리실리콘층(65)을, 연마 또는 에칭에 의해 제거한다. 이 제거 공정에 의해, 반도체 기체(N- 드리프트층(14))의 두께를, 반도체 장치의 내압 클래스에 대응한 것으로 한다.
그리고, 도 54에 나타내는 바와 같이, N- 드리프트층(14)의 하면 쪽에 N 버퍼층(15)을 형성한다. 그 후, N 버퍼층(15)의 하면에 P 캐소드층(18)을 형성한다.
이때, 반도체 기체의 하면 쪽으로부터, 제조 방법(그 1)과 마찬가지로, 인, 셀레늄, 유황이나 프로톤(수소)을 Si에 도입하여 어닐하는 등의 불순물 주입 처리 및 열처리에 의해, 실시의 형태 1 혹은 실시의 형태 2에서 말한 형성 깊이 tNB, 농도 기울기 δ(가상 농도 기울기 Pδ)를 만족하도록 N 버퍼층(15)이 형성된다.
또한, 실시의 형태 2의 제 1, 제 5~제 7 태양과 같이, N 보조층(29)을 형성하는 경우는, N 보조층(29)의 불순물 농도 및 도스량 비율 Tα(PTα)가 상술한 조건을 만족하도록, N 보조층(29)을 형성한다.
계속하여, 활성 셀 영역 R1에 있어서, P 캐소드층(18)의 일부에 N+ 캐소드층(19)을 형성한다. N 버퍼층(15), P 캐소드층(18), 및 N+ 캐소드층(19)은, 이온 주입과 어닐 처리에 의해 형성하는 확산층이다. 마지막으로, 반도체 기체 하면에 캐소드 전극(23K)을 형성한다.
도 54와 도 10⒞ 및 도 2의 관계에 있어서, P층(50)이 P 애노드층(10)에 대응하고, P층(52)이 P 영역(22)에 대응하고, N+층(56)이 N+층(26)에 대응하고, 메탈 배선층(5)이 애노드 전극(5A)에 대응한다.
상술한 반도체 장치의 제조 방법(그 2)에서는, 도 54에서 나타내는 공정으로 N 버퍼층(15)을 형성하는 경우를 설명했지만, 이것 대신에 도 47에서 나타내는 공정, 혹은 도 51에서 나타내는 공정으로 N 버퍼층(15)을 형성하도록 하더라도 좋다. 이 경우, 게터링층(55)의 상층에 위치하도록 N 버퍼층(15)을 형성할 필요가 있다.
<실시의 형태 3>
실시의 형태 3의 반도체 장치는, 도 3에 나타내는 파워 반도체의 구성 요소와 실시의 형태 1 및 실시의 형태 2에 나타내는 특징적인 N 버퍼층(15)의 관계에 의해, IGBT 및 다이오드의 턴 오프시의 차단 능력의 추가적인 향상을 도모한 기술이다.
도 55~도 59는 실시의 형태 3의 반도체 장치에 있어서의 제 1~제 5 태양을 나타내는 단면도이다. 이들 단면은 도 3의 A1-A1 단면에 상당한다. 제 1 태양은 IGBT(도 1, 도 10⒜)의 개량이고, 제 2 태양은 제 1 종 다이오드(도 2, 도 10⒝)의 개량이고, 제 3~제 5 태양은 제 2 종 다이오드(도 2, 도 10⒞)의 개량이다.
이하, 도 10, 도 1 및 도 2와 동일한 구성 부분에 적당히, 동일 부호를 붙여서 설명을 생략함과 아울러, 특징 부분을 중심으로 설명한다.
도 55에서 나타내는 제 1 태양에서는, 도 10⒜ 및 도 1에서 나타내는 IGBT와 비교하여, 활성 셀 영역 R1의 주변 영역인 중간 영역 R2 및 종단 영역 R3에 P 콜렉터층(16)을 형성하는 일 없이, N 버퍼 연장층(15e)을 형성하고 있는 것을 특징으로 하고 있다. 또, N 버퍼 연장층(15e)은 N 버퍼층(15)(의 접합부 및 그 근방)과 동일한 정도의 불순물 농도로 설정된다.
도 56에서 나타내는 제 2 태양에서는, 도 10⒝ 및 도 2에서 나타내는 제 1 종 다이오드와 비교하여, 주변 영역인 중간 영역 R2 및 종단 영역 R3에 N+ 캐소드층(17)을 형성하는 일 없이, N 버퍼 연장층(15e)을 형성하고 있는 것을 특징으로 하고 있다. 또, N 버퍼 연장층(15e)은, N+ 캐소드층(17)보다 불순물 농도가 낮고, N 버퍼층(15)과 동일한 정도의 불순물 농도로 설정된다.
도 57에서 나타내는 제 3 태양에서는, 도 10⒞에서 나타내는 제 2 종 다이오드와 비교하여, 주변 영역인 중간 영역 R2 및 종단 영역 R3에 N+ 캐소드층(19)(제 1 부분 활성층)을 형성하는 일 없이, P 캐소드층(18x)만을 형성하고 있는 것을 특징으로 하고 있다. 또, P 캐소드층(18x)은 P 캐소드층(18)(제 2 부분 활성층)과 동일한 정도의 불순물 농도로 설정된다.
도 58에서 나타내는 제 4 태양에서는, 도 10⒞ 및 도 2에서 나타내는 제 2 종 다이오드와 비교하여, 주변 영역인 중간 영역 R2 및 종단 영역 R3에 P 캐소드층(18) 및 N+ 캐소드층(19)을 형성하는 일 없이, N 버퍼 연장층(15e)을 형성하고 있는 것을 특징으로 하고 있다. N 버퍼 연장층(15e)은 N 버퍼층(15)과 마찬가지의 불순물 농도로 설정된다.
도 59에서 나타내는 제 5 태양에서는, 도 10⒞ 및 도 2에서 나타내는 제 2 종 다이오드와 비교하여, 주변 영역인 중간 영역 R2 및 종단 영역 R3에 P 캐소드층(18)을 형성하는 일 없이, N+ 캐소드층(19x)만을 형성하고 있는 것을 특징으로 하고 있다. 또, N+ 캐소드층(19x)은 N+ 캐소드층(19)과 동일한 정도의 불순물 농도로 설정된다.
이와 같이, 실시의 형태 3의 제 1~제 5 태양은, IGBT, 제 1 종 다이오드, 및 제 2 종 다이오드에 있어서, 활성 셀 영역 R1과, 중간 영역 R2 및 종단 영역 R3에 있어서의 콜렉터 전극(23C)(캐소드 전극(23K))과 접하는 활성층에 상당하는 영역의 구조를 바꾸고 있는 것을 특징으로 하고 있다.
따라서, 제 1~제 5 태양은, IGBT, 제 1 종 다이오드, 및 제 2 종 다이오드 전부에 있어서, 온 상태로부터, 종단 영역 R3의 콜렉터측(캐소드측)으로부터의 캐리어 주입을 억제하는 구조로 되어 있다.
그 결과, 실시의 형태 3의 제 1~제 5 태양은, 턴 오프 동작시에 중간 영역 R2에 존재하는 주 접합의 PN 접합부의 전계 강도를 완화시켜, 국소적인 전계 강도의 상승을 억제하고, 임팩트 이온화에 의한 전류 집중 기인의 국소적인 온도 상승에 의한 열파괴를 억제하는 작용(열파괴 억제 작용)이 있다.
도 60은 시험제작한 도 10⒜에 나타내는 IGBT 구조의 4500V 클래스에서의 종래의 N 버퍼층(15)을 갖는 IGBT(전체 구조는 도 1과 마찬가지)에서, 도 55에서 나타낸 제 1 태양의 구조를 갖는 IGBT를 채용하고, 또한 실시의 형태 1의 N 버퍼층(15)을 갖는 구조와의 사이에 있어서의 턴 오프 차단 능력의 안전 동작 영역 SOA를 나타내는 그래프이다. 동 도면에 있어서, 세로축의 전류 밀도 JC(break) 및 max. Power Density는 각각 턴 오프시의 최대 차단 전류 밀도(A/㎠)와 최대 파워 밀도(W/㎠)를 나타내고 있고, 가로축은 전원 전압 VCC를 나타내고 있다.
도 60에 있어서, 전류 밀도 변화 L220은 종래의 N 버퍼 구조(도 4 중의 불순물 프로파일 PR의 N 버퍼층(15)(Nref(15))을 갖는 구조)의 IGBT에 있어서의 전류 밀도 JC의 VCC(V)에 대한 변화를 나타내고 있고, 전력 밀도 변화 L230은 종래 구조의 IGBT에 있어서의 최대 차단 전류 밀도의 VCC에 대한 변화를 나타내고 있다. 전류 밀도 변화 L221은 실시의 형태 3의 제 1 태양을 채용한 실시의 형태 1의 IGBT에 있어서의 전류 밀도 JC의 변화를 나타내고 있고, 전력 밀도 변화 L231은 실시의 형태 3의 도 55에서 나타내는 제 1 태양을 채용한 실시의 형태 1의 IGBT에 있어서의 최대 차단 전류 밀도의 변화를 나타내고 있다. 또한, 스위칭 조건으로서, LS=2.47μH, 동작 온도 423K가 설정되어 있다.
도 61은 시험제작한 내압이 3300V 클래스에서의 종래의 N 버퍼 구조(도 4 중의 불순물 프로파일 PR의 N 버퍼층(15)을 갖는 구조)를 갖는 제 2 종 다이오드(전체 구조는 도 2와 마찬가지)와, 도 57 및 도 58에서 나타낸 제 3 및 제 4 태양을 채용하고, 또한, 실시의 형태 1의 N 버퍼층(15)을 갖는 구조에서의 리커버리 동작시의 차단 능력의 안전 동작 영역 SOA를 나타내는 그래프이다. 세로축의 전류 밀도 JA(break) 및 최대 djA/dt는 각각 리커버리 동작시의 최대 차단 전류 밀도(A/㎠)와 최대 차단 djA/dt(×109A/㎠sec)를 나타내고 있다. 또, 가로축은 전원 전압 VCC이다.
도 61에 있어서, 전류 밀도 변화 L240은 종래 구조의 IGBT에 있어서의 전류 밀도 JA의 VCC(V)에 대한 변화를 나타내고 있고, 전력 밀도 변화 L250은 종래 구조의 제 2 종 다이오드에 있어서의 최대 차단 전류 밀도의 VCC에 대한 변화를 나타내고 있다. 전류 밀도 변화 L241은 실시의 형태 3의 제 3 혹은 제 4 태양을 채용한 실시의 형태 1의 제 2 종 다이오드에 있어서의 전류 밀도 JA의 변화를 나타내고 있고, 전력 밀도 변화 L251은 실시의 형태 3의 제 3 혹은 제 4 태양을 채용한 실시의 형태 1의 제 2 종 다이오드에 있어서의 최대 차단 전류 밀도의 변화를 나타내고 있다. 또한, 스위칭 조건으로서, LS=4.47μH, 동작 온도 423K, dV/dt=6000V/s가 설정되어 있다.
도 60 및 도 61에 나타내는 바와 같이, 실시의 형태 1의 N 버퍼층(15)을 갖고, 종단 영역 R3의 콜렉터측(캐소드측)으로부터의 캐리어 주입을 억제하는 IGBT(다이오드)는, 종래의 N 버퍼층(15)을 갖는 IGBT 및 다이오드보다 턴 오프시의 안전 동작 영역 SOA가 대폭으로 향상되고, 본 발명의 목적의 하나인 턴 오프 차단 능력의 추가적인 향상을 실현한다.
마찬가지의 효과는, 동일한 작용을 나타내는 도 56 및 도 59에서 각각 나타내는 제 2 태양(제 1 종 다이오드) 및 제 5 태양(제 2 종 다이오드)에서도 얻을 수 있다.
또한, 제 4 및 제 5 태양은, 도 11 및 도 12에서 나타내는 바와 같은 도 10⒞의 제 2 종 다이오드 구조로 현저화하는 JR vs VR 특성상의 2차 항복 발생 포인트를 대전류 밀도 영역으로 시프트시키고, 또한, 2차 항복을 작게 하는 효과를 도 57에서 나타내는 제 3 태양보다 기대할 수 있다.
상술한 효과는, 본 발명의 N 버퍼층(15)을 포함하여 구성되는 내장하는 PNP 바이폴라 트랜지스터의 전류 증폭률 αpnp를 작게 하는 효과에 더하여, 중간 영역 R2나 종단 영역 R3에 걸쳐서, 상기 PNP 바이폴라 트랜지스터가 존재하지 않는 것에 의해서도, 전류 증폭률 αpnp를 작게 할 수 있는 효과에 따른 것이다. 또한, 상술한 열파괴 억제 작용에 의해서도 상술한 효과를 기대할 수 있다.
또, 도 60 및 도 61에서는, 종래 구조의 IGBT나 다이오드와 비교했지만, 실시의 형태 1이나 실시의 형태 2의 IGBT나 다이오드와 비교하더라도, 실시의 형태 3의 제 1~제 5 태양의 구조에 기인하여 안전 동작 영역 SOA를 넓히는 효과를 갖고 있는 것이 용이하게 추측된다.
상술한 바와 같이, 실시의 형태 3의 제 1 태양~제 4 태양(도 55~도 58)은, 중간 영역 R2 및 종단 영역 R3에 있어서, IGBT 혹은 다이오드의 전극 영역(다른 쪽 전극 영역)으로서 기능하는 활성층(P 콜렉터층(16), N+ 캐소드층(17, 19))을 형성하고 있지 않다. 구체적으로는, N 버퍼 연장층(15e)은 실질적으로 N 버퍼층(15)과 마찬가지이기 때문에, 제 1, 제 2 및 제 4 태양은 중간 영역 R2 및 종단 영역 R3에 있어서 실질적으로는 N- 드리프트층(15)상에 직접 콜렉터 전극(23C) 혹은 캐소드 전극(23K)이 형성된 구조가 된다.
따라서, 실시의 형태 3의 제 1 태양~제 4 태양은, 중간 영역 R2 및 종단 영역 R3에 있어서 IGBT 혹은 다이오드가 실질적으로 존재하지 않는 구조로 하는 것에 의해, 중간 영역 R2 및 종단 영역 R3으로부터의 캐리어 주입의 억제를 도모하는 것에 의해, 상술한 열파괴 억제 작용에 의해 턴 오프 차단 능력의 향상을 도모할 수 있다.
또, 실시의 형태 3은, 실시의 형태 1의 구조를 전제로 하여 설명했지만, 실시의 형태 2의 구조를 전제로 하여 상술한 제 1~제 5 태양을 실현하더라도 좋다. 또한, 중간 영역 R2 및 종단 영역 R3에 있어서의 활성층에 상당하는 구조를 제외하고, 도 34~도 54에서 설명한 제조 방법을 이용하여 실시의 형태 3의 제 1~제 5 구조를 얻을 수 있다.
본 발명은 상세하게 설명되었지만, 상기한 설명은 모든 국면에 있어서 예시로서, 본 발명이 그것으로 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정될 수 있는 것으로 해석된다.
즉, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시의 형태를 자유롭게 조합하거나, 각 실시의 형태를 적당히, 변형, 생략하거나 하는 것이 가능하다.
5A : 애노드 전극
5E : 이미터 전극
7 : N+ 이미터층
8 : P+층
9 : P 베이스층
10 : P 애노드층
11 : N층
12 : 게이트 절연막
13 : 매립 게이트 전극
14 : N- 드리프트층
15 : N 버퍼층
15e : N 버퍼 연장층
16 : N+ 캐소드층
17, 19, 19x : N+ 캐소드층
18, 18x : P 캐소드층
23C : 콜렉터 전극
23K : 캐소드 전극
27, 27G, 27D : 수직 구조 영역
29 : N 보조층

Claims (19)

  1. 한쪽 주면 및 다른 쪽 주면을 갖고, 제 1 도전형의 드리프트층(14)을 주요 구성부로서 포함하는 반도체 기체와,
    상기 반도체 기체 내에 있어서, 상기 드리프트층에 대하여 다른 쪽 주면 쪽에 상기 드리프트층에 인접하여 형성되는 제 1 도전형의 버퍼층(15)과,
    상기 반도체 기체의 다른 쪽 주면상에 형성되는, 제 1 및 제 2 도전형 중 적어도 하나의 도전형을 갖는 활성층(16, 17, 18, 19)과,
    상기 반도체 기체의 한쪽 주면상에 형성되는 제 1 전극(5E, 5A)과,
    상기 활성층상에 형성되는 제 2 전극(23C, 23K)
    을 구비하고,
    상기 버퍼층의 주요부에 있어서, 한쪽 주면으로부터 다른 쪽 주면으로 향하는 방향에 있어서의 농도 기울기 δ는, 깊이 양을 TB(㎛), 불순물 농도를 CB(㎝-3)로 한 변위에 의해 이하의 식 (1)로 나타내어지고,
    [수학식 1]
    Figure 112017071756772-pct00006

    상기 농도 기울기 δ는 {0.03≤δ≤0.7}로 규정되는 농도 기울기 조건을 만족하는
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 농도 기울기 δ는, {0.03≤δ≤0.2}로 규정되는 최적 농도 기울기 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 버퍼층의 제 1 도전형의 불순물의 피크 농도 PC는, {2×1014(㎝-3)≤PC≤1.0×1016(㎝-3)}으로 규정되는 피크 불순물 농도 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 드리프트층과 상기 버퍼층의 접합부의 상기 제 2 전극과 상기 활성층의 접합면으로부터의 거리인 형성 깊이 tNB(㎛)는, {4.0≤JD≤50.0(㎛)}으로 규정되는 형성 깊이 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 기체 내에 있어서, 상기 버퍼층에 대하여 다른 쪽 주면 쪽에 상기 버퍼층에 인접하여 형성되는, 제 1 도전형의 버퍼 보조층(29)을 더 구비하고,
    상기 활성층은 상기 버퍼 보조층상에 형성되고,
    상기 버퍼 보조층에 관하여, 상기 버퍼층과의 사이에 있어서의 제 1 도전형의 불순물 주입 비율 Tα는, 상기 버퍼층으로의 제 1 도전형의 불순물 주입량을 DoseㆍNB1, 상기 버퍼 보조층으로의 제 1 도전형의 불순물 주입량을 DoseㆍNB2로 했을 때, 이하의 식 (2)로 나타내어지고,
    [수학식 2]
    Figure 112017071756772-pct00007

    상기 불순물 주입 비율 Tα가 {0.3≤Tα<1}로 규정되는 불순물 주입 비율 조건을 만족하는
    것을 특징으로 하는 반도체 장치.
  6. 한쪽 주면 및 다른 쪽 주면을 갖고, 제 1 도전형의 드리프트층(14)을 주요 구성부로서 포함하는 반도체 기체와,
    상기 반도체 기체 내에 있어서, 상기 드리프트층에 대하여 다른 쪽 주면 쪽에 상기 드리프트층에 인접하여 형성되는 제 1 도전형의 버퍼층(15)과,
    상기 반도체 기체의 다른 쪽 주면상에 형성되는, 제 1 및 제 2 도전형 중 적어도 하나의 도전형을 갖는 활성층(16, 17, 18, 19)과,
    상기 반도체 기체의 한쪽 주면상에 형성되는 제 1 전극(5E, 5A)과,
    상기 활성층상에 형성되는 제 2 전극(23C, 23K)
    을 구비하고,
    상기 버퍼층에 있어서의 제 1 도전형의 불순물 농도의 프로파일은 복수의 피크 농도치를 갖는 복수 피크 프로파일을 나타내고, 한쪽 주면으로부터 다른 쪽 주면으로 향하는 방향에 있어서의 상기 복수의 피크 농도치에 근거하여 상정되는 가상 농도 기울기 Pδ는, 깊이 양을 PTB(㎛), 불순물 농도를 PCB(㎝-3)로 했을 때, 이하의 식 (3)으로 나타내어지고,
    [수학식 3]
    Figure 112017071855648-pct00008

    상기 가상 농도 기울기 Pδ가 {0.03≤Pδ≤0.7}로 규정되는 가상 농도 기울기 조건을 만족하는
    것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 복수 피크 프로파일은, 상기 복수의 피크 농도치 사이에 있어서의 골(trough)의 영역에 있어서, 다른 쪽 주면으로부터 한쪽 주면으로 향해서 불순물 농도가 낮아지는 농도 경사를 갖고 있는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 복수 피크 프로파일에 있어서, 제 1 도전형의 불순물 농도의 최소치는 상기 드리프트층의 제 1 도전형의 불순물 농도보다 높게 설정되는 반도체 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 버퍼층의 상기 복수 피크 프로파일에 있어서, 제 1 도전형의 불순물의 피크 농도 PC는, {2×1014(㎝-3)≤PC≤1.0×1016(㎝-3)}으로 규정되는 피크 불순물 농도 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 드리프트층과 상기 버퍼층의 접합부의 상기 제 2 전극과 상기 활성층의 접합면으로부터의 거리인 형성 깊이 tNB(㎛)는, {4.0≤JD≤50.0}으로 규정되는 형성 깊이 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  11. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체 기체 내에 있어서, 상기 버퍼층에 대하여 다른 쪽 주면 쪽에 상기 버퍼층에 인접하여 형성되는, 제 1 도전형의 버퍼 보조층(29)을 더 구비하고,
    상기 활성층은 상기 버퍼 보조층상에 형성되고,
    상기 버퍼 보조층에 관하여, 상기 버퍼층과의 사이에 있어서의 제 1 도전형의 불순물 주입 비율 PTα는, 상기 버퍼층으로의 제 1 도전형의 토탈 불순물 주입량을 DoseㆍNB3, 상기 버퍼 보조층의 제 1 도전형의 불순물 주입량을 DoseㆍNB4로 했을 때, 이하의 식 (4)로 나타내어지고,
    [수학식 4]
    Figure 112017071756772-pct00009

    상기 불순물 주입 비율 PTα는 {0.3≤PTα<1}로 규정되는 불순물 주입 비율 조건을 만족하는
    것을 특징으로 하는 반도체 장치.
  12. 제 1, 2, 3, 6, 7, 8 항 중 어느 한 항에 있어서,
    상기 드리프트층 내의 한쪽 주면 쪽에 제 1 도전형의 절연 게이트형의 트랜지스터 형성 영역(7, 9, 11, 12, 13)을 갖고,
    상기 활성층(16)은 제 2 도전형을 나타내고,
    상기 반도체 장치는,
    상기 트랜지스터 형성 영역, 상기 버퍼층, 상기 활성층, 및 상기 제 1 및 제 2 전극에 의해 IGBT가 형성되는 소자 형성 영역(R1)과,
    상기 소자 형성 영역에 인접하여 내압 유지용으로 마련되는 주변 영역(R2, R3)
    을 갖는
    반도체 장치.
  13. 제 12 항에 있어서,
    상기 활성층은 상기 소자 형성 영역에만 형성되고,
    상기 주변 영역에 있어서 상기 버퍼층상에 상기 제 2 전극이 마련되는
    반도체 장치.
  14. 제 1, 2, 3, 6, 7, 8 항 중 어느 한 항에 있어서,
    상기 드리프트층 내의 한쪽 주면 쪽에 제 2 도전형의 한쪽 전극 영역(10)을 갖고,
    상기 활성층(17)은 제 1 도전형을 나타내고, 제 1 도전형의 불순물 농도가 상기 버퍼층보다 높게 설정되고, 상기 활성층이 다른 쪽 전극 영역으로서 기능하고,
    상기 반도체 장치는,
    상기 한쪽 전극 영역, 상기 버퍼층, 상기 활성층, 및 상기 제 1 및 제 2 전극에 의해 다이오드가 형성되는 소자 형성 영역(R1)과,
    상기 소자 형성 영역에 인접하여 내압 유지용으로 마련되는 주변 영역(R2, R3)
    을 갖는
    반도체 장치.
  15. 제 14 항에 있어서,
    상기 활성층은 상기 소자 형성 영역에만 형성되고,
    상기 주변 영역에 있어서 상기 버퍼층상에 상기 제 2 전극이 마련되는
    반도체 장치.
  16. 제 1, 2, 3, 6, 7, 8 항 중 어느 한 항에 있어서,
    상기 드리프트층 내의 한쪽 주면 쪽에 제 2 도전형의 한쪽 전극 영역(10)을 갖고,
    상기 활성층은 제 1 도전형의 제 1 부분 활성층(19)과, 제 2 도전형의 제 2 부분 활성층(18)을 포함하고, 상기 제 1 부분 활성층의 제 1 불순물 농도는 상기 버퍼층보다 높게 설정되고, 상기 제 1 부분 활성층이 다른 쪽 전극 영역으로서 기능하고,
    상기 반도체 장치는,
    상기 한쪽 전극 영역, 상기 버퍼층, 상기 제 1 및 제 2 부분 활성층, 및 상기 제 1 및 제 2 전극에 의해 다이오드가 형성되는 소자 형성 영역(R1)과,
    상기 소자 형성 영역에 인접하여 내압 유지용으로 마련되는 주변 영역(R2, R3)
    을 갖는
    반도체 장치.
  17. 제 16 항에 있어서,
    상기 소자 형성 영역에 있어서 상기 제 1 및 제 2 부분 활성층이 형성되고,
    상기 주변 영역에 있어서 상기 제 2 부분 활성층만이 형성되는
    반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 1 및 제 2 부분 활성층은 상기 소자 형성 영역에만 형성되고,
    상기 주변 영역에 있어서 상기 버퍼층상에 상기 제 2 전극이 마련되는
    반도체 장치.
  19. 제 16 항에 있어서,
    상기 소자 형성 영역에 있어서 상기 제 1 및 제 2 부분 활성층이 형성되고,
    상기 주변 영역에 있어서 상기 제 1 부분 활성층만이 형성되는
    반도체 장치.
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