WO2013088544A1 - 半導体装置および電力変換装置 - Google Patents

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貴之 橋本
森　睦宏
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株式会社日立製作所
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    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
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    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters

Definitions

  • the present invention relates to a semiconductor device, for example, a technique effective when applied to a semiconductor device used in a power conversion device for motor control or the like.
  • inverter circuits and converter circuits are used in power converters for high-power equipment used in railways and steelworks from low-power equipment such as air conditioners and microwave ovens.
  • an IGBT Insulated Gate Bipolar Transistor
  • diode which is a kind of power semiconductor
  • Patent Document 1 discloses a semiconductor device 1 in which an IGBT 101 and a PiN diode 102 are integrally formed.
  • Non-Patent Documents 1 and 2 below also disclose a semiconductor device in which an IGBT and a diode are built in the same semiconductor substrate.
  • collector electrode 500, p layer 100 in low resistance contact with collector electrode 500, n layer 112 having a carrier concentration lower than p layer 100, and drift n ⁇ layer 110 having a carrier concentration lower than n layer 112 are disclosed.
  • An IGBT having the following is disclosed.
  • Non-Patent Document 3 below also discloses an IGBT having a p layer and an n layer on a collector electrode.
  • Non-Patent Document 4 discloses Ge pn junction and tunneling phenomenon
  • Non-Patent Document 5 discloses vertical IGBT
  • Non-Patent Document 6 discloses diode element recovery. A technique for softening the software is disclosed.
  • an object of the present invention is to provide a technique capable of improving the characteristics of a semiconductor device. Specifically, it is to provide a technique for improving the characteristics of a semiconductor device in which an IGBT and a diode are built in the same semiconductor substrate.
  • a semiconductor device shown in a representative embodiment is arranged in contact with a semiconductor layer of a first conductivity type and a first surface side of the semiconductor layer in contact with the semiconductor layer.
  • a first semiconductor region of a second conductivity type opposite to the first conductivity type, and a groove provided so as to penetrate the first semiconductor region and reach the semiconductor layer via a gate insulating film A gate electrode provided; a second semiconductor region of the first conductivity type provided in contact with the groove on the first surface side of the first semiconductor region; and the first surface side of the semiconductor layer.
  • a second high-concentration semiconductor region of two conductivity types, and the first high-concentration semiconductor region Bonding the serial second high-concentration semiconductor region is a tunnel junction.
  • a semiconductor device described in a typical embodiment is provided with a semiconductor layer of a first conductivity type, and a part of the first surface side of the semiconductor layer in contact with the semiconductor layer.
  • a first semiconductor region of a second conductivity type that is opposite to the first conductivity type, and a portion of the first semiconductor region on the first surface side that is in contact with the first semiconductor region.
  • a second high concentration semiconductor region provided in contact with the first high concentration semiconductor, Bonding between band and the second high-concentration semiconductor region is a tunnel junction.
  • a semiconductor device shown in a typical embodiment includes a first conductivity type semiconductor layer and the semiconductor layer disposed on the first surface side of the semiconductor layer in contact with the semiconductor layer.
  • the first conductivity type disposed in contact with the first semiconductor region of the second conductivity type opposite to the first conductivity type, and the second surface side opposite to the first surface side of the semiconductor layer.
  • a first high-concentration semiconductor region, and a second high-concentration semiconductor region of the second conductivity type disposed in contact with the second surface side of the first high-concentration semiconductor region.
  • the junction between the concentration semiconductor region and the second high concentration semiconductor region is a tunnel junction.
  • the semiconductor device is incorporated as the IGBT and the diode of the power converter having the parallel circuit in which the IGBT and the diode are connected in parallel and connected in the reverse direction in the forward direction, or as the diode. Can do.
  • the power conversion device is, for example, connected between a pair of DC terminals, an AC terminal having the same number of AC phases, and the pair of DC terminals, and a switching element and a diode of opposite polarity in parallel. It has a configuration in which two circuits are connected in series, and includes the same number of power conversion units as the number of AC phases connected to AC terminals having different interconnection points of parallel circuits.
  • the characteristics of the semiconductor device can be improved.
  • FIG. 3 is a main-portion cross-sectional view showing the semiconductor device of First Embodiment; It is a figure which shows the output characteristic of the diode which consists of a high concentration pn junction.
  • (A) And (B) is a band figure for demonstrating the conduction mechanism of the electric current which flows between high concentration pn junctions.
  • (A) and (B) are band diagrams for explaining the conduction mechanism of current flowing through the pn junction when the impurity concentration of the high-concentration pn junction is greater than 3 ⁇ 10 20 cm ⁇ 3 .
  • 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment; FIG.
  • FIG. 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment;
  • FIG. 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment;
  • FIG. 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment;
  • FIG. 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment;
  • FIG. 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2;
  • FIG. 10 is a main-portion cross-sectional view showing the semiconductor device of Embodiment 3;
  • FIG. 10 is a main-portion cross-sectional view showing the semiconductor device of Embodiment 4;
  • FIG. 10 is a main-portion cross-sectional view showing the semiconductor device of Embodiment 5;
  • (A) And (B) is principal part sectional drawing which shows the semiconductor device of Embodiment 6.
  • FIG. FIG. 16 is a main-portion cross-sectional view showing the semiconductor device of the seventh embodiment.
  • FIG. 22 is a main-portion cross-sectional view showing the semiconductor device of the eighth embodiment. It is a figure which shows the circuit diagram of a three-phase motor.
  • FIG. 10 is a main-portion cross-sectional view showing the semiconductor device of Comparative Example 1 of Embodiment 1;
  • FIG. 10 is a main-portion cross-sectional view showing the semiconductor device of Comparative Example 2 of Embodiment 1;
  • FIG. 10 is a main-portion cross-sectional view showing the semiconductor device of Comparative Example 3 of Embodiment 1; 10 is a graph showing forward output characteristics of the semiconductor devices of Comparative Example 1 and Comparative Example 3.
  • the constituent elements are not necessarily indispensable unless otherwise specified or apparently indispensable in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
  • hatching may be omitted even in a cross-sectional view in order to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.
  • FIG. 1 is a cross-sectional view of the main part showing the semiconductor device of the present embodiment.
  • the semiconductor device of the present embodiment includes an IGBT (IGBT portion) and a diode (diode portion, high-concentration pn junction portion). It can be said that the semiconductor device is a diode built-in IGBT (reverse conducting IGBT).
  • This IGBT has a so-called “trench gate type” structure.
  • the IGBT is a kind of power MISFET, and there is a so-called vertical type or horizontal type, which is further classified into a “trench (groove) gate type” or “planar gate type” structure according to the structure of the gate electrode portion. .
  • the IGBT of this embodiment is a so-called “vertical type” MISFET and has a structure called “trench gate type”.
  • the IGBT is disposed on the surface (first surface, upper surface) side of the substrate (n ⁇ type drift layer 1).
  • This IGBT is an n ⁇ -type drift layer 1 serving as a drain region, an n-type source region (n-type semiconductor region, emitter region) 4 serving as a source region, and a p-type serving as a channel region.
  • the gate insulating film 3 and the gate electrode 5 are disposed in the trench T.
  • the IGBT passes through the n ⁇ -type drift layer 1, the p-type channel region 2 disposed in contact with the first surface side, the p-type channel region 2, and the n ⁇ -type.
  • a gate electrode 5 provided in the trench T provided to reach the drift layer 1 via the gate insulating film 3 and an n provided to be in contact with the trench T on the first surface side of the p-type channel region 2
  • a mold source region 4 4.
  • the diode is disposed on the back surface (second surface, bottom surface) side of the substrate (n ⁇ type drift layer 1).
  • This diode has a high concentration n-type region 6 and a high concentration p-type region 7.
  • the high-concentration n-type region 6 is disposed in contact with the back surface side of the n ⁇ -type drift layer 1
  • the high-concentration p-type region 7 is disposed on the back surface side of the high-concentration n-type region 6.
  • the high concentration p-type region 7 is disposed in contact with the back surface side of the high concentration n-type region 6.
  • the junction between the high-concentration n-type region 6 and the high-concentration p-type region 7 is a tunnel junction as will be described later.
  • the substrate - the surface side of the (n type drift layer 1), n-type source region 4 and the emitter electrode 8 which is electrically connected is disposed, the substrate - high on the back side of the (n type drift layer 1)
  • a collector electrode 9 is arranged on the concentration p-type region 7.
  • the high-concentration n-type region 6 has, for example, a higher n-type impurity concentration than the n-type source region 4, and the high-concentration p-type region 7 has, for example, a p-type impurity concentration higher than that of the p-type channel region 2. high.
  • These impurity concentrations are 1 ⁇ 10 19 cm ⁇ 3 or more at the interface of the pn junction.
  • the impurity concentration of the high concentration n-type region 6 is preferably 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the multi-function of the semiconductor device can be achieved.
  • an IGBT and a diode connected in antiparallel to the IGBT can be configured with one chip [Effect 1].
  • Such a chip is suitable for use in a circuit (inverter circuit, power conversion circuit) described in detail in Embodiment 9 (FIG. 21).
  • flywheel diodes 601a to 603a and 601b to 603b are associated with the diodes
  • IGBTs 701a to 703a and 701b to 703b are associated with the IGBTs.
  • a flywheel diode 601b is connected to the IGBT 701b in antiparallel with the IGBT 701b.
  • the flywheel diode 601b converts the current flowing in the IGBT 701a to the flywheel diode 601b in antiparallel with the IGBT 701b (lower arm IGBT) whose emitter is connected to the negative power supply terminal 901. By flowing, the energy stored in the coil of the motor 950 is released.
  • the flywheel diode 601b of the lower arm When the IGBT 701a of the upper arm is turned on again, the flywheel diode 601b of the lower arm is turned off, and power is supplied to the motor 950 through the IGBT 701a of the upper arm. As described above, the flywheel diode 601b repeats non-conduction and conduction according to whether the IGBT 701a is on or off.
  • FIG. 22 is a fragmentary cross-sectional view showing the semiconductor device of Comparative Example 1 of the present embodiment. Also in the semiconductor device of FIG. 22, an IGBT having an n ⁇ type drift layer 1, an n type source region 4, a p type channel region 2 therebetween, a gate insulating film 3, and a gate electrode 5 is formed on a substrate ( It is arranged on the surface side of the n ⁇ -type drift layer 1). However, in this case, only the n-type buffer layer B is provided between the n ⁇ -type drift layer 1 and the collector electrode 9 and does not have a diode function. Therefore, for example, when applied to the inverter shown in FIG. 21, it is necessary to incorporate flywheel diodes (601a to 603a, 601b to 603b) as separate chips.
  • flywheel diodes (601a to 603a, 601b to 603b) as separate chips.
  • the flywheel is connected in reverse parallel when the IGBT is non-conducting (when off).
  • a positive voltage for example, about 1 to 2 V
  • the pn junction composed of the p-type channel region 2 and the n ⁇ -type drift layer 1 is reverse-biased. , No current flows through the IGBT. That is, it does not conduct reversely and cannot function as a diode.
  • FIG. 23 is a main-portion cross-sectional view showing the semiconductor device of Comparative Example 2 of the present embodiment.
  • an n-type buffer layer B and a p-type collector layer C are provided between the n ⁇ -type drift layer 1 and the collector electrode 9.
  • the junction between the layer B and the p-type collector layer C also does not function as a diode. That is, the IGBT does not reversely conduct when it is non-conducting (off) and cannot function as a diode.
  • a current flows when a positive voltage (for example, about 1 to 2 V) is applied to the emitter electrode 8. That is, reverse conduction is established.
  • a positive voltage for example, about 1 to 2 V
  • Fig. 2 shows the output characteristics of a diode composed of a high-concentration pn junction.
  • a positive potential is present between the anode (high-concentration p-type region 7) and the cathode (high-concentration n-type region 6).
  • the current increases again through a region where the current decreases (negative resistance) as the voltage increases (first quadrant I).
  • a diode exhibiting such output characteristics is called a tunnel diode or an Esaki diode in the name of the discoverer.
  • the IGBT when the IGBT is operating (on), the IGBT is operated using the characteristics shown in the shaded portion of the first quadrant I. Specifically, after a positive voltage (for example, a voltage of about several tens to several thousand volts) is applied between the emitter electrode 8 and the collector electrode 9, several tens of volts are provided between the gate electrode 5 and the emitter electrode 8. Apply a voltage of volts (for example, a voltage of about 15V).
  • a positive voltage for example, a voltage of about several tens to several thousand volts
  • a channel is formed at the boundary between the p-type channel region 2 and the gate insulating film 3 by the voltage applied to the gate electrode 5.
  • n ⁇ type drift layer 1 and n type source region 4 are electrically connected, and electrons are injected from n type source region 4 into n ⁇ type drift layer 1.
  • This flow of electrons acts as a base current of the bipolar transistor composed of the n ⁇ type drift layer 1, the p-type channel region 2 and the n-type source region 4, and the bipolar transistor becomes conductive.
  • the electrons promote the injection of holes from the collector electrode 9 side, and the holes injected from the collector electrode 9 side pass through the n ⁇ -type drift layer 1 and further pass through the p-type channel region 2 to the emitter electrode 8. Flow into. Thus, collector current flows (IGBT is turned on). At this time, n - -type drift layer 1, since the electrons and holes are supplied, n - excessive electrons and holes are accumulated in the type drift layer 1. This is a phenomenon called conductivity modulation, and greatly reduces the resistance when the IGBT is on (on).
  • the IGBT when not operating as an IGBT (when off), it operates as a diode using the characteristics shown in the shaded portion of the third quadrant III. Specifically, the diode is made conductive by utilizing a tunnel phenomenon. In other words, the IGBT is reversely conducted.
  • FIG. 3 is a band diagram for explaining the conduction mechanism of the current flowing between the high-concentration pn junctions.
  • FIG. 3A is a band diagram when the diode of this embodiment is conductive, and corresponds to the shaded portion of the third quadrant III of FIG.
  • a positive voltage for example, about 1 to 2 V
  • electrons are transferred from the p ++ layer (high-concentration p-type region 7) to n in the diode. It flows toward the ++ layer (high-concentration n-type region 6) by a tunnel phenomenon. That is, a tunnel current flows from the high concentration n-type region 6 to the high concentration p-type region 7.
  • FIG. 3B is a band diagram when the IGBT of the present embodiment is on (on), and corresponds to the shaded portion of the first quadrant I of FIG.
  • holes flow by diffusion from the p ++ layer (high-concentration p-type region 7) toward the n ++ layer (high-concentration n-type region 6). Therefore, the diode (the high-concentration pn junction, here the high-concentration n-type region 6 and the high-concentration p-type region 7) does not inhibit the IGBT conduction.
  • the tunnel phenomenon can be caused by providing the high-concentration pn junction (6, 9).
  • the impurity concentration of the high-concentration n-type region 6 and the high-concentration p-type region 7 for effectively generating a tunnel phenomenon is preferably 1 ⁇ 10 19 cm ⁇ 3 or more as described above. Further, when the present inventor examined the upper limit of the impurity concentration, the inventors have found that if the impurity concentration is too high, the on-resistance during IGBT conduction (on) is increased.
  • FIG. 4 is a band diagram for explaining the conduction mechanism of current flowing through the pn junction when the impurity concentration of the high-concentration pn junction is greater than 3 ⁇ 10 20 cm ⁇ 3 .
  • FIG. 4A when the diode conducts, current flows due to a tunnel phenomenon as in FIG.
  • FIG. 4B when conducting as an IGBT, as shown in FIG. 4B, electrons flow from the high-concentration n-type region 6 (n ++ layer) to the high-concentration p-type region 7 (p ++ layer) due to a tunnel phenomenon.
  • the IGBT can be operated as a built-in diode, and the on-voltage of the IGBT can be reduced. The increase can be suppressed.
  • the thickness of the high-concentration n-type region 6 (n ++ layer) and the thickness of the high-concentration p-type region 7 (p ++ layer) were further increased. We have found that there is a suitable range.
  • the thickness of the high concentration n-type region 6 (n ++ layer) is preferably 50 nm or less.
  • the thickness of the high concentration p-type region 7 (p ++ layer) is preferably 50 nm or less.
  • the IGBT with a built-in diode may be configured as a semiconductor device shown in FIG.
  • FIG. 24 is a main-portion cross-sectional view showing the semiconductor device of Comparative Example 3 of the present embodiment.
  • an IGBT having an n ⁇ type drift layer 1, an n type source region 4, a p type channel region 2 between them, a gate insulating film 3, and a gate electrode 5 is formed on a substrate (n ⁇ type). It is arranged on the surface side of the drift layer 1).
  • n-type buffer layer B and a p-type collector layer C are provided between the n ⁇ -type drift layer 1 and the collector electrode 9, and an n-type layer D is provided so as to divide the p-type collector layer C. It has been.
  • the n-type layer D, the p-type channel region 2 and the n ⁇ -type drift layer 1 constitute a pin-type diode.
  • a semiconductor device having such a configuration may be referred to as a “collector short-structure reverse conducting IGBT”.
  • FIG. 25 is a graph showing the forward output characteristics of the semiconductor devices of Comparative Example 1 and Comparative Example 3.
  • the horizontal axis is the collector voltage Vce [V]
  • the vertical axis is the collector current Ic [A].
  • the collector voltage is the pn junction diffusion voltage (for example, about 0.7 V). Then, the collector current rises and increases exponentially.
  • the collector current-collector voltage characteristics (dotted line) of the semiconductor device of Comparative Example 3 that is, the reverse conducting IGBT having the collector short structure
  • the collector voltage becomes the diffusion voltage (for example, about 0.7 V)
  • the collector voltage After the current does not rise and a voltage equal to or higher than the diffusion voltage is applied, the collector voltage once drops sharply and then the collector current increases. This phenomenon is called “snapback”.
  • the semiconductor device of Comparative Example 3 (IGBT with a built-in diode) has a problem of “current concentration” in addition to the above “snapback”. For example, when the semiconductor device is operating as a diode, the diode current flows in a concentrated manner in the collector short n-type layer D. For this reason, the forward voltage drop of the diode increases, leading to deterioration of the device characteristics.
  • the current does not flow locally in the n-type layer D as in the comparative example 3, and the region in contact with the collector electrode 9 (high concentration pn Since current flows in the entire surface of the joints 6 and 7), the above-mentioned problems of “snapback” and “current concentration” can be avoided [Effect 2].
  • FIGS. 5 to 10 are cross-sectional views of relevant parts showing the manufacturing steps of the semiconductor device of the present embodiment.
  • a p-type channel region (p-type semiconductor region) 2 is formed on the upper surface.
  • the p-type channel region 2 is formed by ion implantation of p-type (second conductivity type) impurities (for example, boron (B)).
  • the substrate made of n ⁇ -type single crystal silicon is an n ⁇ -type drift layer (n-type semiconductor region) 1.
  • n ⁇ type drift layer 1 a substrate having an n ⁇ type silicon layer (n ⁇ type drift layer 1) epitaxially grown on a support substrate made of n + type single crystal silicon containing an n type impurity is used, and a p type is formed on the surface thereof.
  • the channel region 2 may be formed.
  • a trench-type gate electrode (conductive film) 5 is formed.
  • the p-type channel region 2 and the n ⁇ -type drift layer 1 are dry-etched using a photoresist film (not shown) exposed and developed by photolithography as a mask to form a trench (trench) T.
  • the trench T penetrates the p-type channel region 2 and reaches the n ⁇ -type drift layer 1.
  • the gate insulating film 3 is formed on the sidewall and bottom of the trench T.
  • the gate insulating film 3 made of a silicon oxide film is formed on the side wall and the bottom of the trench T by performing a thermal oxidation process on the substrate.
  • a conductive film for example, a polycrystalline silicon film doped with an n-type impurity (for example, phosphorus (P)) is formed on the substrate including the trench T by CVD (Chemical Vapor Deposition). ) Method or the like is used to deposit the film so as to fill the trench T. Next, for example, the entire surface of the polycrystalline silicon film is etched back, and the polycrystalline silicon film is left in the trench T, whereby the gate electrode 5 is formed.
  • CVD Chemical Vapor Deposition
  • an n-type source region (n-type semiconductor region) 4 is formed so as to be in contact with the trench T on the surface of the p-type channel region 2 near the gate electrode 5 by photolithography.
  • the n-type source region 4 ion-implants n-type (first conductivity type) impurities (for example, phosphorus (P)) using a photoresist film (not shown) exposed and developed by photolithography as a mask. Form by injecting.
  • a p-type semiconductor region (p-type channel region 2) in which the n-type source region 4 is not formed is called a p-type well 10.
  • the n ⁇ type drift layer 1 serves as the drain region
  • the n type source region (n type semiconductor region) 4 serves as the source region
  • the p type channel region (p type semiconductor region) 2 therebetween.
  • As a channel region it is possible to form an IGBT in which the gate electrode 5 is disposed through the gate insulating film 3 in contact with the channel region.
  • an emitter electrode 8 electrically connected to the n-type source region 4 is formed.
  • an aluminum (Al) film for example, is deposited on the substrate as a conductive film by a sputtering method or the like.
  • a tungsten nitride (TiW) film may be formed as a barrier conductor film between the substrate and the Al film.
  • the emitter film 8 is formed by etching (dry etching or wet etching) the Al film using a photoresist film patterned by photolithography as a mask.
  • the n ⁇ -type drift layer 1 is thinned from the back surface side (surface opposite to the first surface, second surface, bottom surface) side, that is, the n ⁇ -type drift layer 1.
  • the back surface of the n ⁇ -type drift layer 1 is ground with the protective surface on the lower side.
  • a high-concentration n-type region 6 and a high-concentration p-type region 7 constituting a diode are formed on the back surface side (polished surface) of the n ⁇ -type drift layer 1.
  • the high-concentration n-type region 6 is formed by ion-implanting n-type impurities (for example, phosphorus (P)) from the back surface side of the n ⁇ -type drift layer 1.
  • a high-concentration p-type region 7 is formed by ion implantation of a p-type impurity (for example, boron (B)) from the back surface side of the n ⁇ -type drift layer 1.
  • a p-type impurity for example, boron (B)
  • heat treatment is performed to activate the implanted impurities.
  • the order of forming the high concentration n-type region 6 and the high concentration p-type region 7 may be reversed.
  • the high concentration p-type region 7 is formed on the back surface side of the n ⁇ type drift layer 1, and the high concentration n type region 6 is viewed from the back surface side of the n ⁇ type drift layer 1.
  • ion implantation conditions such as ion implantation energy are adjusted so as to extend deeper than the high-concentration p-type region 7.
  • the heat treatment (annealing) temperature is set to 600 ° C.
  • the temperature is preferably 800 ° C. or higher.
  • the temperature is preferably 800 ° C. or higher.
  • laser annealing local heat treatment is possible, and a temperature rise in the vicinity of the emitter electrode 8 is suppressed while sufficiently high in the vicinity of the high concentration n-type region 6 and the high concentration p-type region 7. It is effective as a heat treatment means.
  • a titanium (Ti) film as a conductive film on the back surface of the substrate, that is, the back surface of the n ⁇ -type drift layer 1 (here, the high-concentration p-type region 7),
  • a stacked film of a nickel (Ni) film and a gold (Au) film is deposited by sputtering or the like, and a collector electrode 9 made of these stacked films is formed.
  • each chip is mounted on, for example, a mounting board having external terminals and sealed (mounted) with a resin or the like. Thereby, the semiconductor device of the present embodiment is substantially completed.
  • FIG. 1 In the semiconductor device of the present embodiment (FIG. 1), one IGBT and a diode are shown and described. However, in a power semiconductor, the above parts (IGBT and diode) are used to obtain large power. A structure in which a plurality of elements are repeatedly arranged is employed.
  • the high-concentration n-type region 6 and the high-concentration p-type region 7 are each formed by ion implantation. However, these regions may be formed by epitaxial growth. Note that the configuration of the semiconductor device of this embodiment is the same as the configuration (including operation) described in Embodiment 1 with reference to FIG.
  • FIG. 11 to 13 are cross-sectional views showing the main parts of the manufacturing process of the semiconductor device according to the present embodiment.
  • the manufacturing process of the semiconductor device of the present embodiment will be described with reference to the drawings.
  • an IGBT is formed on the main surface of the substrate.
  • the IGBT formation process is the same as that in the first embodiment described with reference to FIGS. 5 to 7, and thus detailed description thereof is omitted. That is, after forming the p-type channel region 2 on the surface of the substrate (n ⁇ -type drift layer) made of n ⁇ -type single crystal silicon, the p-type channel region 2 is penetrated to reach the n ⁇ -type drift layer 1. A groove T is formed. Next, the gate insulating film 3 and the gate electrode 5 are formed in the trench T, and the n-type source region 4 is formed on the surface of the p-type channel region 2 in the vicinity of the gate electrode 5.
  • the n ⁇ type drift layer 1 serves as the drain region
  • the n type source region 4 serves as the source region
  • the p type channel region 2 between them serves as the channel region
  • the gate insulating film 3 in contact with the channel region is interposed therebetween.
  • An IGBT in which the gate electrode 5 is disposed can be formed.
  • the n ⁇ type drift layer 1 is thinned from the back surface side (surface opposite to the first surface, second surface, bottom surface) side, that is, the n ⁇ -type drift layer 1.
  • the back surface of the n ⁇ -type drift layer 1 is ground with the protective surface on the lower side.
  • a high-concentration n-type region 6 and a high-concentration p-type region 7 constituting a diode are formed on the back surface side (polished surface) of the n ⁇ -type drift layer 1.
  • a high-concentration n-type region 6 is formed by epitaxially growing a single crystal silicon layer on the back surface of the n ⁇ -type drift layer 1 while doping an n-type impurity (for example, phosphorus (P)).
  • a high-concentration p-type region 7 is formed on the high-concentration n-type region 6 by epitaxially growing a single crystal silicon layer while doping a p-type impurity (for example, boron (B) or the like).
  • the emitter electrode 8 is formed on the surface of the substrate, and the collector electrode 9 is formed on the back surface of the substrate.
  • the order of these forming steps is not limited. For example, by peeling the tape on the surface of the substrate and depositing, for example, an Al film as a conductive film on the substrate by sputtering or the like, etching into a desired shape is performed.
  • the emitter electrode 8 is formed.
  • a conductive film for example, a titanium (Ti) film, a nickel (Ni) film, and a gold film are formed on the back surface of the substrate, that is, the back surface of the n ⁇ type drift layer 1 (here, the high concentration p-type region 7).
  • a stacked film of (Au) film is deposited by sputtering or the like, and a collector electrode 9 made of these stacked films is formed.
  • the substrate in the wafer state is diced along the divided regions to form a plurality of chips. Further, each chip is mounted on, for example, a mounting board having external terminals and sealed (mounted) with a resin or the like. Thereby, the semiconductor device of the present embodiment is substantially completed.
  • the emitter electrode 8 is formed so that the epitaxial growth temperature is higher than the melting point of Al (for example, 900 ° C. or higher). It is possible to form an epitaxial layer with good characteristics. Further, by forming the emitter electrode 8 after that, Al having high versatility can be used as the electrode.
  • an n-type buffer layer 11 is provided between n ⁇ -type drift layer 1 and high-concentration n-type region 6 in the first embodiment.
  • FIG. 14 is a fragmentary cross-sectional view showing the semiconductor device of the present embodiment. Similar to the first embodiment (FIG. 1), the semiconductor device of the present embodiment includes an IGBT and a diode, and is an IGBT with a built-in diode.
  • an IGBT having an n ⁇ -type drift layer 1, an n-type source region 4, a p-type channel region 2 between them, a gate insulating film 3, and a gate electrode 5 is formed.
  • n ⁇ type drift layer 1 Arranged on the surface side of the substrate (n ⁇ type drift layer 1). Further, a diode having a high-concentration n-type region 6 and a high-concentration p-type region 7 is disposed on the back side of the substrate (n ⁇ type drift layer 1).
  • the substrate - the surface side of the (n type drift layer 1), n-type source region 4 and the emitter electrode 8 which is electrically connected is disposed, the substrate - high on the back surface side of the (n type drift layer 1)
  • a collector electrode 9 is arranged on the concentration p-type region 7.
  • the difference from the first embodiment (FIG. 1) is that an n-type buffer layer 11 is provided between the n ⁇ -type drift layer 1 and the high concentration n-type region 6.
  • the impurity concentration of the n-type buffer layer 11 is lower than the impurity concentration of the high-concentration n-type region 6 and higher than the impurity concentration of the n ⁇ -type drift layer 1.
  • the n-type buffer layer B plays a role of suppressing the depletion layer from reaching the p-type channel region 2.
  • the n-type buffer layer 11 is provided to suppress the depletion layer from extending and to ensure the withstand voltage. be able to. Further, if the breakdown voltage design of the semiconductor device of Comparative Example 2 (FIG. 23) is followed, an IGBT incorporating a diode can be easily designed.
  • the semiconductor device of this embodiment can be formed in a manner similar to that of Embodiment 1.
  • the n-type buffer layer 11 is similarly formed on the back surface of the substrate (n ⁇ type drift layer 1). From the side, an n-type impurity (for example, phosphorus (P)) may be ion-implanted.
  • the p-type channel region 2 is disposed on one side of the gate electrode 5 and the p-type well (p-type semiconductor region) 10 is disposed on the other side of the gate electrode 5.
  • the mold well 10 may be omitted, and the gate electrode 5 and the p-type channel region 2 may be arranged densely.
  • FIG. 15 is a fragmentary cross-sectional view showing the semiconductor device of the present embodiment. Similar to the first embodiment (FIG. 1), the semiconductor device of the present embodiment includes an IGBT and a diode, and is an IGBT with a built-in diode.
  • an IGBT having an n ⁇ -type drift layer 1, an n-type source region 4, a p-type channel region 2 between them, a gate insulating film 3, and a gate electrode 5 is formed.
  • n ⁇ type drift layer 1 Arranged on the surface side of the substrate (n ⁇ type drift layer 1). Further, a diode having a high-concentration n-type region 6 and a high-concentration p-type region 7 is disposed on the back side of the substrate (n ⁇ type drift layer 1).
  • the substrate - the surface side of the (n type drift layer 1), n-type source region 4 and the emitter electrode 8 which is electrically connected is disposed, the substrate - high on the back side of the (n type drift layer 1)
  • a collector electrode 9 is arranged on the concentration p-type region 7.
  • the difference from the first embodiment (FIG. 1) is that the p-type well 10 is omitted and the gate electrode 5 and the p-type channel region 2 are repeatedly and densely provided.
  • the p-type well 10 of the first embodiment is not connected to any of the gate electrode 5, the emitter electrode 8, and the collector electrode 9, and is in a floating state.
  • a p-type well 10 in a floating state it is possible to reduce element breakdown due to overcurrent of the IGBT, reduce conduction loss, and reduce on-voltage.
  • the p-type well 10 is in an electrically floating state, when the IGBT is turned on, the potential of the p-type well 10 rises, and the gate is connected via the parasitic capacitance between the p-type well 10 and the gate electrode 5. The potential of the electrode 5 rises and the IGBT turn-on is accelerated. For this reason, the change rate (di / dt) of the collector current is increased, and EMI (Electromagnetic Interference) noise may be increased.
  • EMI Electromagnetic Interference
  • the configuration in which the p-type well 10 is omitted suppresses the EMI noise. be able to.
  • the semiconductor device of this embodiment can be formed in a manner similar to that of Embodiment 1.
  • the n-type source region 4 and the emitter electrode 8 may be formed in the region corresponding to the p-type well 10 of the first embodiment, and the gate electrode 5 may be formed in the niche.
  • an n-type hole barrier layer 12 is provided between the p-type channel region 2 and the n ⁇ -type drift layer 1 of the fourth embodiment.
  • FIG. 16 is a fragmentary cross-sectional view showing the semiconductor device of the present embodiment. Similar to the fourth embodiment (FIG. 15), the semiconductor device of the present embodiment has an IGBT and a diode, and is an IGBT with a built-in diode.
  • an IGBT having an n ⁇ -type drift layer 1, an n-type source region 4, a p-type channel region 2 between them, a gate insulating film 3, and a gate electrode 5 is formed.
  • a diode having a high-concentration n-type region 6 and a high-concentration p-type region 7 is disposed on the back side of the substrate (n ⁇ type drift layer 1).
  • the substrate - the surface side of the (n type drift layer 1), n-type source region 4 and the emitter electrode 8 which is electrically connected is disposed, the substrate - high on the back side of the (n type drift layer 1)
  • a collector electrode 9 is arranged on the concentration p-type region 7.
  • an n-type hole barrier layer (n-type semiconductor region) 12 is provided between the p-type channel region 2 and the n ⁇ -type drift layer 1. is there.
  • the trench T in which the gate electrode 5 and the gate insulating film 3 are disposed penetrates the p-type channel region 2 and the n-type hole barrier layer 12 and reaches the n ⁇ -type drift layer 1.
  • the impurity concentration of the n-type hole barrier layer 12 is higher than the impurity concentration of the n ⁇ -type drift layer 1 and lower than the impurity concentration of the high-concentration n-type region 6.
  • the n-type hole barrier layer 12 plays a role of a weir with respect to the holes during the IGBT conduction, so that the holes are likely to stay in the n ⁇ -type drift layer 1 and the on-voltage is reduced. it can.
  • the configuration in which the n-type hole barrier layer 12 is provided makes it possible to turn on at the time of IGBT conduction.
  • the voltage can be reduced.
  • the semiconductor device of this embodiment can be formed in a manner similar to that of Embodiment 1.
  • the n-type source region 4 and the emitter electrode 8 may be formed in the region corresponding to the p-type well 10 of the first embodiment, and the gate electrode 5 may be formed in the niche.
  • the p-type channel region (p-type semiconductor region) 2 is formed on the surface of a substrate (semiconductor substrate) made of n ⁇ -type single crystal silicon, an n-type hole barrier layer 12 is formed below the n-type (barrier layer 12). It is formed by ion implantation of impurities (for example, phosphorus (P)) of the first conductivity type.
  • impurities for example, phosphorus (P)
  • the gate insulating film 3 and the like are formed therein, as in the first embodiment.
  • the gate electrode 5 may be formed.
  • FIG. 6 In the first embodiment (FIG. 1), a so-called “vertical” MISFET is described as an example of a “trench gate type” IGBT.
  • the structure of the IGBT has a “vertical” type.
  • horizontal type and there are structures of “trench gate type” and “planar gate type” depending on the structure of the gate electrode portion. Therefore, it is good also as IGBT which employ
  • “vertical” MISFETs, “planar gate type” IGBTs, and “lateral” MISFETs, “planar gate type” IGBTs will be described as examples.
  • FIG. 17 is a cross-sectional view of a principal part showing the semiconductor device of this embodiment, and FIG. 17A shows a configuration of a “planar gate type” IGBT, which is a “vertical type” MISFET. Similar to the first embodiment (FIG. 1), the semiconductor device of the present embodiment includes an IGBT and a diode, and is an IGBT with a built-in diode.
  • the gate electrode 5 of the IGBT has a “planar gate type” configuration. Specifically, as shown in FIG. 17A, a p-type channel region (p-type semiconductor region) 2 serving as a channel region is disposed on the main surface of n ⁇ -type drift layer 1 serving as a drain region, Inside this p-type channel region 2, an n-type source region (n-type semiconductor region) 4 serving as a source region is arranged. In this case, the gate electrode 5 is disposed on the n ⁇ -type drift layer 1, the n-type source region 4 and the p-type channel region 2 via the gate insulating film 3.
  • the high-concentration n-type region 6 constituting the diode is arranged on the back side of the substrate (n ⁇ -type drift layer 1), and the high-concentration p-type region 7 is arranged inside the high-concentration n-type region 6.
  • the emitter electrode 8 is disposed on the surface side of the substrate (n ⁇ type drift layer 1) so as to be electrically connected to the n-type source region 4, and the collector electrode 9 is disposed on the surface side of the substrate.
  • the n-type region 6 and the high-concentration p-type region 7 are in contact with each other.
  • the high concentration n-type region 6 has, for example, an n-type impurity concentration higher than that of the n-type source region 4, and the high concentration p-type region 7 has, for example, a p-type impurity concentration higher than that of the p-type channel region 2. Is expensive. These impurity concentrations are 1 ⁇ 10 19 cm ⁇ 3 or more at the interface of the pn junction. Further, as a result of the study by the present inventor, as described above, when the impurity concentration of the pn junction increases, for example, 3 ⁇ 10 20 cm ⁇ 3 or more, the on-voltage during IGBT conduction increases. ing.
  • the impurity concentration of the pn junction is preferably 1 ⁇ 10 19 cm ⁇ 3 or more and 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness of the high-concentration n-type region 6 (n ++ layer) is preferably 50 nm or less from the viewpoint of efficiently generating conduction modulation. From the viewpoint of reducing the turn-off loss, the thickness of the high concentration p-type region 7 (p ++ layer) is preferably 50 nm or less.
  • the effects described in detail in the first embodiment such as increasing the number of functions of the semiconductor device (see FIG. For example, the above-described effects 1 and 2) can be achieved.
  • an ion implantation technique is used to form a p-type channel region 2, an n-type source region 4, a high concentration on a substrate (n ⁇ type drift layer 1).
  • the gate insulating film 3 is formed on the substrate by thermal oxidation or the like, and then doped with an n-type impurity (for example, phosphorus (P)).
  • P phosphorus
  • a crystalline silicon film is deposited and patterned so as to cover the gate electrode 5 from the n ⁇ -type drift layer 1 to the n-type source region 4 via the p-type channel region 2.
  • an emitter electrode 8 is formed on the n-type source region 4 by depositing and patterning, for example, an aluminum (Al) film as a conductive film on the substrate. Further, a collector electrode 9 made of a conductive film is formed on the back side of the high concentration p-type region 7.
  • FIG. 17 is a fragmentary cross-sectional view showing the semiconductor device of this embodiment, and FIG. 17B shows the configuration of a “planar gate type” IGBT, which is a “lateral” MISFET. Similar to the first embodiment (FIG. 1), the semiconductor device of the present embodiment includes an IGBT and a diode, and is an IGBT with a built-in diode.
  • the IGBT has a “horizontal” configuration, and the high-concentration n-type region 6 and the high-concentration p-type region 7 constituting the diode are also arranged in the horizontal direction.
  • a p-type channel region (p-type semiconductor region) 2 serving as a channel region is disposed on the main surface of n ⁇ -type drift layer 1 serving as a drain region.
  • An n-type source region (n-type semiconductor region) 4 serving as a source region is disposed inside the channel region 2.
  • the gate electrode 5 is disposed on the p-type channel region 2 located between the n ⁇ -type drift layer 1 and the n-type source region 4 via the gate insulating film 3.
  • the high-concentration n-type region 6 constituting the diode is arranged on the surface side of the substrate (n ⁇ type drift layer 1), and the high-concentration p-type region 7 constituting the diode is arranged inside the high-concentration n-type region 6. ing.
  • the emitter electrode 8 is disposed on the surface side of the substrate (n ⁇ type drift layer 1) so as to be electrically connected to the n-type source region 4, and the collector electrode 9 is disposed on the surface side of the substrate.
  • the n-type region 6 and the high-concentration p-type region 7 are in contact with each other.
  • the high concentration n-type region 6 has, for example, an n-type impurity concentration higher than that of the n-type source region 4, and the high concentration p-type region 7 has, for example, a p-type impurity concentration higher than that of the p-type channel region 2. Is expensive. These impurity concentrations are 1 ⁇ 10 19 cm ⁇ 3 or more at the interface of the pn junction. Further, as a result of the study by the present inventor, as described above, when the impurity concentration of the pn junction increases, for example, 3 ⁇ 10 20 cm ⁇ 3 or more, the on-voltage during IGBT conduction increases. ing.
  • the impurity concentration of the pn junction is preferably 1 ⁇ 10 19 cm ⁇ 3 or more and 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness (depth) of the high-concentration n-type region 6 (n ++ layer) is preferably 50 nm or less from the viewpoint of efficiently generating conduction modulation.
  • the thickness (depth) of the high-concentration p-type region 7 (p ++ layer) is preferably 50 nm or less.
  • the effects described in detail in the first embodiment such as increasing the number of functions of the semiconductor device (see FIG. For example, the above-described effects 1 and 2) can be achieved.
  • an ion implantation technique is used to form a p-type channel region 2, an n-type source region 4, a high concentration on a substrate (n ⁇ type drift layer 1).
  • the gate insulating film 3 is formed on the substrate by thermal oxidation or the like, and then doped with an n-type impurity (for example, phosphorus (P)).
  • P phosphorus
  • a crystalline silicon film is deposited and patterned so as to cover the gate electrode 5 from the n ⁇ -type drift layer 1 to the n-type source region 4 via the p-type channel region 2.
  • an aluminum (Al) film is deposited as a conductive film on the substrate and patterned to form an emitter electrode 8 on the n-type source region 4, and the high-concentration n-type region 6 and the high-concentration p.
  • a collector film 9 is formed by depositing a conductive film on the mold region 7 and patterning it.
  • the high-concentration pn junction (6, 7) is applied to the IGBT with a built-in diode, but an element to which the high-concentration pn junction (6, 7) is applied is used as a simple diode element. May be.
  • FIG. 18 is a cross-sectional view of a principal part showing the semiconductor device (diode element) of the present embodiment.
  • the semiconductor device of this embodiment (diode element), the substrate - disposed on the surface side of the (n type drift layer 1), and p-type anode region 20, the substrate - on the back side of the (n type drift layer 1) And a high-concentration pn junction composed of the high-concentration n-type region 6 and the high-concentration p-type region 7.
  • the high-concentration n-type region 6 is disposed on the back side of the n ⁇ -type drift layer 1
  • the high-concentration p-type region 7 is disposed on the high-concentration n-type region 6.
  • the substrate - the surface side of the (n type drift layer 1), p-type cathode region (p-type semiconductor region) 20 and the anode electrode 21 which is electrically connected is disposed, the substrate (n - -type drift layer 1
  • the cathode electrode 22 is disposed on the high-concentration p-type region 7 on the back surface side.
  • the semiconductor device (diode element) of the present embodiment has a configuration corresponding to a cross section obtained by cutting the central portion of the emitter electrode 8 of FIG. 1 in the vertical direction. That is, in the cross section, the emitter electrode 8 is associated with the anode electrode 21, the collector electrode 9 is replaced with the cathode electrode 22, and the p-type channel region 2 is associated with the p-type anode region 20.
  • the high-concentration n-type region 6 has an n-type impurity concentration higher than that of the n ⁇ -type drift layer 1, for example, and the high-concentration p-type region 7 has a p-type impurity concentration higher than that of the p-type anode region 20, for example. Concentration is high.
  • the junction between the high-concentration n-type region 6 and the high-concentration p-type region 7 is a tunnel junction as will be described later, and the impurity concentration thereof is 1 ⁇ 10 19 cm ⁇ 3 or more at the interface of the pn junction. is there.
  • FIG. 19 shows the output characteristics of the high-concentration pn junction.
  • the anode high-concentration p-type region 7
  • the cathode When a positive voltage is applied during (high-concentration n-type region 6), after the current rises from 0 V (zero volt), as the voltage increases, the region where the current decreases (negative resistance), The current increases again (first quadrant I).
  • a negative voltage when a negative voltage is applied, a current flows in the opposite direction (third quadrant III).
  • a current flows from zero volts by a tunnel current using the characteristics shown in the shaded portion of the third quadrant III.
  • holes are diffused by diffusion from the high-concentration p-type region 7 through the high-concentration n-type region 6 to n ⁇ . It is injected into the type drift layer 1. By injecting holes, the waveform of recovery current and voltage becomes soft. That is, the rate of change of current and voltage becomes gentle, and EMI noise is reduced.
  • the impurity concentration at the pn junction interface between the high-concentration n-type region 6 and the high-concentration p-type region 7 should be 1 ⁇ 10 19 cm ⁇ 3 or more. preferable. Further, when the present inventor examined the upper limit of the impurity concentration, the inventors have found that if the impurity concentration is too high, EMI noise increases during recovery.
  • the reason for the increase in EMI noise is that holes are not diffusely injected from the high-concentration p-type region 7 (p ++ layer) into the high-concentration n-type region 6 (n ++ layer), and electrons are not concentrated in the high-concentration n-type region 6 (n This is because it flows from the ++ layer) to the high concentration p-type region 7 (p ++ layer) by a tunnel phenomenon. Therefore, the impurity concentration of the high-concentration n-type region 6 (n ++ layer) and the high-concentration p-type region 7 (p ++ layer) is set to 1 ⁇ 10 19 cm ⁇ 3 or more and 3 ⁇ 10 20 cm ⁇ 3 or less. EMI noise can be reduced, and an increase in the forward voltage drop of the diode can be suppressed.
  • the present inventors examined the configuration of the high-concentration pn junction, it was found that the thicknesses of the high-concentration n-type region 6 (n ++ layer) and the high-concentration p-type region 7 (p ++ layer) are more preferable ranges. Found that there is.
  • the thickness of the high-concentration n-type region 6 (n ++ layer) is preferably 50 nm or less.
  • the thickness of the high-concentration p-type region 7 (p ++ layer) if it is too thick, holes injected from the high-concentration p-type region 7 (p ++ layer) increase at the time of recovery. To increase. From the viewpoint of reducing the recovery loss, the thickness of the high concentration p-type region 7 (p ++ layer) is preferably 50 nm or less.
  • the p-type anode region 20 is formed on the surface of the substrate (n ⁇ -type drift layer 1) using an ion implantation technique, and the substrate (n The high concentration n-type region 6 and the high concentration p-type region 7 are formed on the back surface (cathode side) of the ⁇ type drift layer 1). Then, the anode electrode 21 and the cathode electrode 22 are formed by depositing a conductive film on the front surface and the back surface of the substrate.
  • the p-type anode region 20 is a substantially single p-type impurity concentration layer.
  • the p-type anode region is formed by the p-type region 20A and the p ⁇ -type region 23. It may be configured.
  • FIG. 20 is a fragmentary cross-sectional view showing the semiconductor device of the present embodiment.
  • the semiconductor device (diode element) of the present embodiment includes a p-type region 20A and a p ⁇ -type region 23 constituting a p-type anode region, disposed on the surface side of a substrate (n ⁇ -type drift layer 1), a substrate
  • the n - type drift layer 1 is disposed on the back surface side and has a high-concentration pn junction portion composed of the high-concentration n-type region 6 and the high-concentration p-type region 7.
  • the high concentration n-type region 6 is arranged on the back side of the n ⁇ type drift layer 1, and the high concentration p-type region 7 is arranged on the back side of the high concentration n-type region 6.
  • the substrate - the surface side of the (n type drift layer 1), p-type cathode region (p-type semiconductor region) 20 and the anode electrode 21 which is electrically connected is disposed, the substrate (n - -type drift layer 1 ) On the back side of the high-concentration p-type region 7 on the back side.
  • the p-type anode region has a p-type region 20A and a p ⁇ -type region 23 having a p-type impurity concentration lower than that of the p-type region 20A.
  • the recovery can be further softened compared to the case of the seventh embodiment.
  • the recovery can be further softened.
  • the recovery characteristics can be further improved.
  • the p-type region 20A and the p ⁇ -type region 23 are formed on the surface of the substrate (n ⁇ -type drift layer 1) using an ion implantation technique. Then, the high-concentration n-type region 6 and the high-concentration p-type region 7 are formed on the back surface of the substrate (n ⁇ type drift layer 1). Then, the anode electrode 21 and the cathode electrode 22 are formed by depositing a conductive film on the front surface and the back surface of the substrate.
  • FIG. 21 is a diagram showing a circuit diagram of the three-phase motor in the present embodiment.
  • 601a to 603a and 601b to 603b are flywheel diodes
  • 701a to 703a and 701b to 703b are IGBTs
  • 801a to 803a and 801b to 803b are gate circuits
  • 900 is a P terminal of power terminals
  • 901 is a power terminal N terminal
  • 910, 911 and 912 are U terminal
  • 950 is a motor
  • 960 is a power source.
  • the motor 950 can be controlled at a variable speed by a so-called “inverter circuit”.
  • the electrical energy from the power source 960 is changed to alternating current of a desired frequency by using IGBTs (701a to 703a, 701b to 703b), and the rotational speed of the motor 950 is controlled at a variable speed.
  • the motor 950 is a three-phase motor and has inputs of a U-phase 910, a V-phase 911, and a W-phase 912.
  • the input power of the U-phase 910 is supplied when the gate circuit 801a of the IGBT 701a (the upper arm IGBT) whose collector is connected to the power terminal 900 on the plus side is turned on.
  • the gate circuit 801a may be turned off. By repeating this, electric power having a desired frequency can be supplied to the motor 950.
  • a flywheel diode 601b is connected to the IGBT 701b in antiparallel with the IGBT 701b.
  • the flywheel diode 601b converts the current flowing in the IGBT 701a to the flywheel diode 601b in antiparallel with the IGBT 701b (lower arm IGBT) whose emitter is connected to the negative power supply terminal 901. By flowing, the energy stored in the coil of the motor 950 is released.
  • the flywheel diode 601b of the lower arm When the IGBT 701a of the upper arm is turned on again, the flywheel diode 601b of the lower arm is turned off, and power is supplied to the motor 950 through the IGBT 701a of the upper arm. As described above, the flywheel diode 601b repeats non-conduction and conduction according to whether the IGBT 701a is on or off. Similarly, the flywheel diode 601a repeats non-conduction and conduction according to the on / off state of the IGBT 701b. As described above, a single switching element such as an IGBT does not have a function of allowing this reverse current to flow. Therefore, by connecting a diode in reverse parallel to the switching element such as an IGBT, the reverse current can flow. .
  • the semiconductor device described in the first to sixth embodiments (the IGBT with a built-in diode) can be applied to the IGBT of the circuit of the three-phase motor and the parallel circuit unit including the flywheel diode in reverse parallel to the IGBT.
  • the semiconductor device (diode element) described in the seventh and eighth embodiments may be incorporated in the circuit of the three-phase motor as a flywheel diode. Also in this case, as described above, since the characteristics of the semiconductor device (diode element) such as reduction of EMI noise are improved, the characteristics of the circuit of the three-phase motor incorporating the same can be improved.
  • circuit shown in FIG. 21 is merely an example.
  • the circuit unit in which a parallel circuit in which a switching element and a diode are anti-parallel is combined in series is widely applied to an inverter circuit in which the same number of phases as the number of AC output phases are coupled. can do.
  • an inverter circuit that converts direct current to alternating current has been described as an example here, it is apparent that the present invention can also be applied to a converter circuit that converts alternating current to direct current.
  • n-type hole barrier layer 12 of the fifth embodiment to the semiconductor device of the first embodiment (FIG. 1) and reversing the conductivity types of the IGBT and the diode. .
  • the present invention can be widely used in semiconductor devices and industries using the same.

Abstract

　本発明の半導体装置（ダイオード内蔵ＩＧＢＴ）は、ｎ－型ドリフト層１と、このｎ－型ドリフト層１の表面側に接して配置されたｐ型チャネル領域２と、このｐ型チャネル領域２を貫通し、ｎ－型ドリフト層１達するように設けられた溝Ｔ内にゲート絶縁膜３を介して設けられたゲート電極５と、ｐ型チャネル領域２の表面側に、溝Ｔに接するように設けられたｎ型ソース領域４と、ｎ－型ドリフト層１の裏面側に接して配置された高濃度ｎ型領域６と、この高濃度ｎ型領域６の裏面側に接して配置された高濃度ｐ型領域７と、を有し、高濃度ｎ型領域６と高濃度ｐ型領域７との接合は、トンネル接合である。かかる半導体装置によれば、ＩＧＢＴとダイオードとを１チップで構成することができる。また、"スナップバック"や"電流集中"の問題を回避することができる。

Description

半導体装置および電力変換装置
　本発明は、半導体装置に関し、例えば、モータ制御用などの電力変換装置に使用される半導体装置に適用して有効な技術に関する。
　エアコンや電子レンジなどの小電力機器から鉄道や製鉄所などで用いられる大電力機器の電力変換装置には、多くのインバータ回路やコンバータ回路が使われている。このような、インバータ回路やコンバータ回路には、後述するように、パワー半導体の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲート型バイポーラトランジスタ）やダイオードなどが用いられている。
　例えば、下記特許文献１には、ＩＧＢＴ１０１とＰｉＮダイオード１０２とが一体的に形成された半導体装置１が開示されている。また、下記非特許文献１および２にも、ＩＧＢＴとダイオードとを同一の半導体基板に内蔵した半導体装置が開示されている。
　なお、下記特許文献２には、コレクタ電極５００、コレクタ電極５００と低抵抗接触するｐ層１００、ｐ層１００よりキャリア濃度が低いｎ層１１２、ｎ層１１２よりキャリア濃度が低いドリフトｎ－層１１０を有するＩＧＢＴが開示されている。また、下記非特許文献３にも、コレクタ電極上にｐ層およびｎ層を有するＩＧＢＴが開示されている。
　また、下記非特許文献４には、Ｇｅのｐｎ接合およびトンネル現象についての開示があり、下記非特許文献５には、縦型ＩＧＢＴが開示され、下記非特許文献６には、ダイオード素子のリカバリーをソフト化する技術が開示されている。
特開２０１０－１２９６９７号公報 特開２０１０－０４５１４４号公報
H. Ruthing et al.、"600-V Reverse Conducting （RC） IGBT for Drives Applications in Ultra-Thin Wafer Technology、" Proc. IEEE ISPSD07、 pp. 89-92、 May 2007. M. Rahimo et al.、"A High Current 3300V Module Employing Reverse Conducting IGBTsSetting a New Benchmark in Output Power Capability、" Proc. IEEE ISPSD08、 pp. 68-71、 May 2008. S. Watanabe et al.、 "1.7kV Trench IGBT with Deep and Separate Floating p-Layer Designed for Low Loss、 Low EMI Noise、 and High Reliability、" Proc. IEEE ISPSD’11、 pp. 48-51、 May 2011. L. Esaki、 Phys. Rev. 109、 pp. 603、 1958. D. Lu et al.、 "Retrograded Channel SOI LIGBTs with Enhanced Safe Operating Area、" Proc. IEEE ISPSD08、 pp. 32-35、 May 2008. M. Mori et al.、 "6.5 kV Ultra Soft & Fast Recovery Diode （U-SFD） with High Reverse Recovery Capability、" Proc. IEEE ISPSD00、 pp. 115-118、 May 2000.
　しかしながら、上記特許文献１、非特許文献１および２などに開示されるＩＧＢＴとダイオードとを一体的に形成した装置構造では、追って詳細に説明するように、ＩＧＢＴの動作時に“スナップバック”が生じ、装置特性が劣化する。また、ダイオード動作時に、電流が集中しやすく、ダイオードの順方向電圧降下が増大するなど、その特性が劣化する。
　そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。具体的には、ＩＧＢＴとダイオードとを同一の半導体基板に内蔵した半導体装置の特性を向上させる技術を提供することにある。
　本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、第１導電型の半導体層と、上記半導体層の第１面側に、上記半導体層と接して配置された上記第１導電型と逆導電型である第２導電型の第１半導体領域と、上記第１半導体領域を貫通し、上記半導体層に達するように設けられた溝内にゲート絶縁膜を介して設けられたゲート電極と、上記第１半導体領域の上記第１面側に、上記溝に接するように設けられた上記第１導電型の第２半導体領域と、上記半導体層の上記第１面側と逆側である第２面側に接して配置された上記第１導電型の第１高濃度半導体領域と、上記第１高濃度半導体領域の上記第２面側に接して配置された上記第２導電型の第２高濃度半導体領域と、を有し、上記第１高濃度半導体領域と上記第２高濃度半導体領域との接合は、トンネル接合である。
　本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、第１導電型の半導体層と、上記半導体層の第１面側の一部に上記半導体層と接して配置された上記第１導電型と逆導電型である第２導電型の第１半導体領域と、上記第１半導体領域の上記第１面側の一部に上記第１半導体領域と接して設けられた上記第１導電型の第２半導体領域と、上記第１半導体領域上にゲート絶縁膜を介して設けられたゲート電極と、上記半導体層の上記第１面側の一部に上記半導体層と接し、上記第１半導体領域と離間して配置された上記第１導電型の第１高濃度半導体領域と、上記第１高濃度半導体領域の上記第１面側の一部に第１高濃度半導体領域と接して設けられた第２高濃度半導体領域と、を有し、上記第１高濃度半導体領域と上記第２高濃度半導体領域との接合は、トンネル接合である。
　本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、第１導電型の半導体層と、上記半導体層の第１面側に上記半導体層と接して配置された上記第１導電型と逆導電型である第２導電型の第１半導体領域と、上記半導体層の上記第１面側と逆側である第２面側に接して配置された上記第１導電型の第１高濃度半導体領域と、上記第１高濃度半導体領域の上記第２面側に接して配置された上記第２導電型の第２高濃度半導体領域と、を有し、上記第１高濃度半導体領域と上記第２高濃度半導体領域との接合は、トンネル接合である。
　上記半導体装置は、上記ＩＧＢＴと上記ダイオードとが、並列であって、順方向が逆向きに接続された並列回路を有する電力変換装置の上記ＩＧＢＴと上記ダイオードとして、または、上記ダイオードととして組み込むことができる。
　上記電力変換装置（電力変換器）は、例えば、一対の直流端子と、交流の相数と同数の交流端子と、上記一対の直流端子間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位と、を具備する。
　本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置を示す要部断面図である。 高濃度のｐｎ接合からなるダイオードの出力特性を示す図である。 （Ａ）および（Ｂ）は、高濃度ｐｎ接合間を流れる電流の伝導メカニズムを説明するためのバンド図である。 （Ａ）および（Ｂ）は、高濃度ｐｎ接合部の不純物濃度が３×１０２０ｃｍ－３より大きい場合におけるｐｎ接合を流れる電流の伝導メカニズムを説明するバンド図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置を示す要部断面図である。 実施の形態４の半導体装置を示す要部断面図である。 実施の形態５の半導体装置を示す要部断面図である。 （Ａ）および（Ｂ）は、実施の形態６の半導体装置を示す要部断面図である。 実施の形態７の半導体装置を示す要部断面図である。 高濃度のｐｎ接合部の出力特性を示す図である。 実施の形態８の半導体装置を示す要部断面図である。 ３相モータの回路図を示す図である。 実施の形態１の比較例１の半導体装置を示す要部断面図である。 実施の形態１の比較例２の半導体装置を示す要部断面図である。 実施の形態１の比較例３の半導体装置を示す要部断面図である。 比較例１および比較例３の半導体装置の順方向出力特性を示すグラフである。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。
　［構造説明］
　図１は、本実施の形態の半導体装置を示す要部断面図である。本実施の形態の半導体装置は、ＩＧＢＴ（ＩＧＢＴ部）とダイオード（ダイオード部、高濃度ｐｎ接合部）とを有する。当該半導体装置は、ダイオード内蔵のＩＧＢＴ（逆導通ＩＧＢＴ）とも言える。このＩＧＢＴは、いわゆる“トレンチゲート型”と呼ばれる構造である。ＩＧＢＴは、パワーＭＩＳＦＥＴの一種であり、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート電極部の構造に応じて“トレンチ（溝）ゲート型”や“プレーナゲート型”といった構造に分類される。本実施の形態のＩＧＢＴは、いわゆる“縦型”のＭＩＳＦＥＴで、“トレンチゲート型”と呼ばれる構造である。
　図１に示すように、ＩＧＢＴは、基板（ｎ－型ドリフト層１）の表面（第１面、上面）側に配置されている。このＩＧＢＴは、ドレイン領域となるｎ－型ドリフト層１と、ソース領域となるｎ型ソース領域（ｎ型の半導体領域、エミッタ領域）４と、これらの間に位置し、チャネル領域となるｐ型チャネル領域（ｐ型の半導体領域）２と、このｐ型チャネル領域２に接するゲート絶縁膜３と、ｐ型チャネル領域２上にゲート絶縁膜３を介して配置されたゲート電極５とを有する。このゲート絶縁膜３とゲート電極５とは、溝Ｔ内に配置されている。また、別の言い方をすれば、ＩＧＢＴは、ｎ－型ドリフト層１と、この第１面側に接して配置されたｐ型チャネル領域２と、ｐ型チャネル領域２を貫通し、ｎ－型ドリフト層１に達するように設けられた溝Ｔ内にゲート絶縁膜３を介して設けられたゲート電極５と、ｐ型チャネル領域２の第１面側に溝Ｔに接するように設けられたｎ型ソース領域４とを有する。
　ダイオードは、基板（ｎ－型ドリフト層１）の裏面（第２面、下面）側に配置されている。このダイオードは、高濃度ｎ型領域６と高濃度ｐ型領域７とを有する。高濃度ｎ型領域６は、ｎ－型ドリフト層１の裏面側に接して配置され、この高濃度ｎ型領域６の裏面側には高濃度ｐ型領域７が配置されている。言い換えれば、高濃度ｐ型領域７は、高濃度ｎ型領域６の裏面側に接して配置されている。この高濃度ｎ型領域６と高濃度ｐ型領域７との接合は、後述するようにトンネル接合である。
　また、基板（ｎ－型ドリフト層１）の表面側には、ｎ型ソース領域４と電気的に接続されるエミッタ電極８が配置され、基板（ｎ－型ドリフト層１）の裏面側の高濃度ｐ型領域７上には、コレクタ電極９が配置されている。
　なお、図中および本明細書において、のｎまたはｐの後の「－」は不純物濃度が低いこと、「＋」は不純物濃度が高いことを示す。また、ｎまたはｐの後に「－」または「＋」の表示がない場合は、「－」より不純物濃度が高く、「＋」より不純物濃度が低いことを示す。また、「＋＋」は、「＋」より、不純物濃度が高いことを示す。
　よって、高濃度ｎ型領域６は、例えば、ｎ型ソース領域４よりｎ型の不純物濃度が高く、また、高濃度ｐ型領域７は、例えば、ｐ型チャネル領域２よりｐ型の不純物濃度が高い。これらの不純物濃度は、ｐｎ接合部の界面において、１×１０１９ｃｍ－３以上である。ここで、不純物濃度が高くなり、例えば、３×１０２０ｃｍ－３を越えると、後述するように、ＩＧＢＴ導通時（オン時）のオン電圧が高くなることが本発明者の検討により判明している。よって、高濃度ｎ型領域６の不純物濃度は、３×１０２０ｃｍ－３以下が好ましい。
　このように、本実施の形態によれば、ＩＧＢＴとダイオードとを同一の基板中に複合的に組み込んだので、半導体装置の多機能化を図ることができる。具体的には、１チップで、ＩＧＢＴと、このＩＧＢＴに逆並列に接続されたダイオードとを構成することができる[効果１]。
　このようなチップ（ＩＧＢＴとダイオード）は、実施の形態９（図２１）で詳細に説明する回路（インバータ回路、電力変換回路）に用いて好適である。図２１に示す回路において、フライホイールダイオード６０１ａ～６０３ａ、６０１ｂ～６０３ｂは、上記ダイオードと対応付けられ、ＩＧＢＴ７０１ａ～７０３ａ、７０１ｂ～７０３ｂは、上記ＩＧＢＴに対応付けられる。
　ＩＧＢＴ７０１ｂには、ＩＧＢＴ７０１ｂと逆並列にフライホイールダイオード６０１ｂが接続されている。フライホイールダイオード６０１ｂは、例えば、ＩＧＢＴ７０１ａがオフした場合、そのＩＧＢＴ７０１ａに流れていた電流を、マイナス側の電源端子９０１にエミッタが繋がるＩＧＢＴ７０１ｂ（下アームのＩＧＢＴ）と逆並列のフライホイールダイオード６０１ｂに転流することで、モータ９５０のコイルに貯まっているエネルギーを開放する。
　再び上アームのＩＧＢＴ７０１ａをオンすると、下アームのフライホイールダイオード６０１ｂは非導通状態となり、上アームのＩＧＢＴ７０１ａを通じてモータ９５０に電力が供給される。このように、フライホイールダイオード６０１ｂは、ＩＧＢＴ７０１ａのオン、オフに応じて非導通と導通を繰り返す。
　図２２は、本実施の形態の比較例１の半導体装置を示す要部断面図である。図２２の半導体装置においても、ｎ－型ドリフト層１と、ｎ型ソース領域４と、これらの間のｐ型チャネル領域２と、ゲート絶縁膜３と、ゲート電極５とを有するＩＧＢＴが基板（ｎ－型ドリフト層１）の表面側に配置されている。しかしながら、この場合においては、ｎ－型ドリフト層１とコレクタ電極９との間にはｎ型バッファ層Ｂが設けられているだけで、ダイオード機能を有さない。よって、例えば、図２１に示すインバータに適用する場合には、フライホイールダイオード（６０１ａ～６０３ａ、６０１ｂ～６０３ｂ）を別チップとして組み込む必要がある。
　具体的に、比較例１の半導体装置（ＩＧＢＴ、例えば、特許文献２および非特許文献３等も参照）においては、ＩＧＢＴが非導通時（オフ時）、即ち、逆並列に接続されたフライホイールダイオードを導通させる場合に、エミッタ電極８に正の電圧（例えば、１～２Ｖ程度）が印加されても、ｐ型チャネル領域２とｎ－型ドリフト層１からなるｐｎ接合は逆バイアスされるので、ＩＧＢＴに電流は流れない。即ち、逆導通せず、ダイオードとしては機能し得ない。
　図２３は、本実施の形態の比較例２の半導体装置を示す要部断面図である。図２３の半導体装置（ＩＧＢＴ）においては、ｎ－型ドリフト層１とコレクタ電極９との間には、ｎ型バッファ層Ｂとｐ型コレクタ層Ｃとが設けられているが、このｎ型バッファ層Ｂとｐ型コレクタ層Ｃの接合部もダイオードとしては機能しない。即ち、ＩＧＢＴが非導通時（オフ時）に逆導通せず、ダイオードとしては機能し得ない。
　これに対し、本実施の形態の半導体装置においては、エミッタ電極８に正の電圧（例えば、１～２Ｖ程度）が印加された場合に電流が流れる。即ち、逆導通する。
　図２に、高濃度のｐｎ接合からなるダイオードの出力特性を示す。例えば、高濃度ｎ型領域６と高濃度ｐ型領域７からなる高濃度のｐｎ接合においては、アノード（高濃度ｐ型領域７）とカソード（高濃度ｎ型領域６）の間に、正の電圧を印加すると、０Ｖ（ゼロボルト）から電流が立ち上がった後、電圧が増加するにしたがい、電流が減少する領域（負性抵抗）を経て、再び電流が増加する（第１象限Ｉ）。一方、負の電圧を印加する（即ち、逆バイアスを印加する）と、逆方向に電流が流れる（第３象限ＩＩＩ）。このような出力特性を示すダイオードはトンネル・ダイオード、または発見者の名をとってエサキ・ダイオードと呼ばれる。
　即ち、本実施の形態においては、ＩＧＢＴ動作時（オン時）には、第１象限Ｉの網掛け部分に示す特性を利用してＩＧＢＴとして動作させる。具体的には、エミッタ電極８とコレクタ電極９の間に正の電圧（例えば、数十ボルトから数千ボルト程度の電圧）を加えた後、ゲート電極５とエミッタ電極８との間に数十ボルトの電圧（例えば、１５Ｖ程度の電圧）を加える。
　ゲート電極５に加えられた電圧によって、ｐ型チャネル領域２とゲート絶縁膜３との境界部分にチャネル（反転層）が形成される。この反転層により、ｎ－型ドリフト層１とｎ型ソース領域４とが電気的に接続され、電子がｎ型ソース領域４からｎ－型ドリフト層１に注入される。この電子の流れが、ｎ－型ドリフト層１、ｐ型チャネル領域２およびｎ型ソース領域４から成るバイポーラトランジスタのベース電流として作用し、バイポーラトランジスタが導通する。即ち、上記電子により、コレクタ電極９側からのホールの注入を促し、コレクタ電極９側から注入されたホールはｎ－型ドリフト層１を通り、さらに、ｐ型チャネル領域２を通ってエミッタ電極８に流れ込む。このように、コレクタ電流が流れる（ＩＧＢＴがオンする）。この際、ｎ－型ドリフト層１には、上記電子およびホールが供給されるので、ｎ－型ドリフト層１には過剰な電子とホールが蓄積される。これは伝導度変調と呼ばれる現象で、ＩＧＢＴ導通時（オン時）の抵抗を大きく減少させている。
　一方、ＩＧＢＴとして動作させない時（オフ時）には、第３象限ＩＩＩの網掛け部分に示す特性を利用してダイオードとして動作させる。具体的には、トンネル現象を利用して、ダイオードを導通させる。言い換えれば、ＩＧＢＴを逆導通させる。
　図３は、高濃度ｐｎ接合間を流れる電流の伝導メカニズムを説明するためのバンド図である。図３（Ａ）は、本実施の形態のダイオードが導通する時のバンド図であり、図２の第３象限ＩＩＩの網掛け部分に対応する。図３（Ａ）に示すように、エミッタ電極８に正の電圧（例えば、１～２Ｖ程度）が印加された場合、ダイオードにおいて、電子は、ｐ＋＋層（高濃度ｐ型領域７）からｎ＋＋層（高濃度ｎ型領域６）に向かって、トンネル現象により流れる。即ち、高濃度ｎ型領域６から高濃度ｐ型領域７にトンネル電流が流れる。
　一方、図３（Ｂ）は、本実施の形態のＩＧＢＴ導通時（オン時）のバンド図であり、図２の第１象限Ｉの網掛け部分に対応する。この時、ホールは、ｐ＋＋層（高濃度ｐ型領域７）からｎ＋＋層（高濃度ｎ型領域６）に向かって、拡散により流れる。よって、ダイオード（高濃度ｐｎ接合部、ここでは、高濃度ｎ型領域６および高濃度ｐ型領域７）が、ＩＧＢＴの導通を阻害することはない。
　このように、高濃度のｐｎ接合部（６、９）を設けることで、上記トンネル現象を生じさせることができる。有効にトンネル現象を生じさせるための、高濃度ｎ型領域６および高濃度ｐ型領域７の不純物濃度は、前述したように、１×１０１９ｃｍ－３以上であることが好ましい。また、不純物濃度の上限について本発明者が検討したところ、不純物濃度が高すぎると、ＩＧＢＴ導通時（オン時）のオン抵抗が高くなるという知見を得た。
　図４は、高濃度ｐｎ接合部の不純物濃度が３×１０２０ｃｍ－３より大きい場合におけるｐｎ接合を流れる電流の伝導メカニズムを説明するバンド図である。図４（Ａ）に示すように、ダイオードが導通する場合は、図３（Ａ）と同様にトンネル現象により、電流が流れる。しかしながら、ＩＧＢＴとして導通する場合は、図４（Ｂ）に示すように、トンネル現象により、電子が高濃度ｎ型領域６（ｎ＋＋層）から高濃度ｐ型領域７（ｐ＋＋層）に流れるので、高濃度ｎ型領域６（ｎ＋＋層）からｎ－型ドリフト層１にホールが注入されず、前述した伝導導変調が抑制される。このためオン抵抗が高くなり、オン電圧を大きくせざるを得ない。
　以上により、高濃度ｐｎ接合部の不純物濃度を、１×１０１９ｃｍ－３以上３×１０２０ｃｍ－３以下の範囲とすることにより、ダイオード内蔵のＩＧＢＴとして動作させるとともに、ＩＧＢＴのオン電圧の増大を抑制することができる。
　さらに、高濃度ｐｎ接合の構成について、本発明者が検討したところ、高濃度ｎ型領域６（ｎ＋＋層）の厚さおよび高濃度ｐ型領域７（ｐ＋＋層）の厚さについて、より好適な範囲があることを見出した。
　即ち、高濃度ｎ型領域６（ｎ＋＋層）が厚いと、ＩＧＢＴ導通時（オン時）に、高濃度ｎ型領域６（ｎ＋＋層）から注入されたホールが、高濃度ｎ型領域６（ｎ＋＋層）において電子と再結合しやすくなるため、ｎ－型ドリフト層１にホールが注入され難くなる。これにより、前述した伝導導変調が抑制される。よって、伝導導変調を効率よく生じさせる観点から、高濃度ｎ型領域６（ｎ＋＋層）の厚さは５０ｎｍ以下とすることが好ましい。
　また、高濃度ｐ型領域７（ｐ＋＋層）が厚すぎると、ＩＧＢＴ導通時（オン時）において、高濃度ｐ型領域７（ｐ＋＋層）から注入されるホールが増加するので、ＩＧＢＴがターンオフする時の損失（ターンオフ損失）が増加する。よって、このターンオフ損失の低減の観点から、高濃度ｐ型領域７（ｐ＋＋層）の厚さは５０ｎｍ以下とすることが好ましい。
　一方、ダイオード内蔵のＩＧＢＴとしては、図２４に示す半導体装置の構成とすることも考えられる。図２４は、本実施の形態の比較例３の半導体装置を示す要部断面図である。図２４においては、ｎ－型ドリフト層１と、ｎ型ソース領域４と、これらの間のｐ型チャネル領域２と、ゲート絶縁膜３と、ゲート電極５とを有するＩＧＢＴが基板（ｎ－型ドリフト層１）の表面側に配置されている。さらに、ｎ－型ドリフト層１とコレクタ電極９との間には、ｎ型バッファ層Ｂとｐ型コレクタ層Ｃとが設けられ、ｐ型コレクタ層Ｃを分割するようにｎ型層Ｄが設けられている。このｎ型層Ｄ、ｐ型チャネル領域２およびｎ－型ドリフト層１により、ｐｉｎ型のダイオードが構成される。かかる構成の半導体装置を“コレクタショート構造の逆導通ＩＧＢＴ”と言うことがある。
　しかしながら、上記比較例３の半導体装置においては、順方向の出力特性において、いわゆる“スナップバック（Ｓｎａｐ　Ｂａｃｋ）”が生じるという課題がある。図２５は、比較例１および比較例３の半導体装置の順方向出力特性を示すグラフである。横軸は、コレクタ電圧Ｖｃｅ[Ｖ]で、縦軸は、コレクタ電流Ｉｃ[Ａ]である。図示するように、比較例１の半導体装置、即ち、逆導通ではないＩＧＢＴのコレクタ電流－コレクタ電圧特性（実線）においては、コレクタ電圧が、ｐｎ接合の拡散電圧（例えば、０．７Ｖ程度）となると、コレクタ電流が、立ち上がり、指数関数的に増加する。一方、比較例３の半導体装置、即ち、コレクタショート構造の逆導通ＩＧＢＴのコレクタ電流－コレクタ電圧特性（点線）においては、コレクタ電圧が拡散電圧（例えば、０．７Ｖ程度）となっても、コレクタ電流が立ち上がらず、拡散電圧以上の電圧が印加された後、一旦、コレクタ電圧が急峻に降下し、その後、コレクタ電流が増加する。この現象が“スナップバック”と呼ばれる。
　比較例３の半導体装置（ダイオード内蔵のＩＧＢＴ）においては、コレクタ電圧を上げると、コレクタ電流はコレクタショートのｎ型層Ｄ領域に集中して流れ（ＭＩＳＦＥＴ動作）、さらにコレクタ電圧を上げると、ｐ型チャネル領域２からｎ－型ドリフト層１にホールが注入され（ＩＧＢＴ動作）、伝導度変調により、ｎ－型ドリフト層１の抵抗が減少し、コレクタ電圧が低下する。上記ＭＩＳＦＥＴ動作から、ＩＧＢＴ動作に切り替わるタイミングで“スナップバック”が生じるのである。
　さらに、比較例３の半導体装置（ダイオード内蔵のＩＧＢＴ）においては、上記“スナップバック”に加え、“電流集中”という課題もある。例えば、半導体装置が、ダイオードとして動作している時、ダイオード電流はコレクタショートのｎ型層Ｄに集中して流れる。このため、ダイオードの順方向電圧降下が増大し、装置特性の劣化を招くこととなる。
　これに対し、本実施の形態の前述した構成によれば、比較例３のようなｎ型層Ｄに局所的に電流が流れる構成となっておらず、コレクタ電極９に接する領域（高濃度ｐｎ接合部、６、７）全面において電流が流れるため、上記“スナップバック”や“電流集中”の問題を回避することができる[効果２]。
　［製法説明］
　次いで、図５～図１０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５～図１０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
　まず、図５に示すように、ｎ型（第１導電型）の不純物（例えばリン（Ｐ）など）を含有するｎ－型単結晶シリコンよりなる基板（半導体基板）の表面（第１面、上面）に、ｐ型チャネル領域（ｐ型の半導体領域）２を形成する。ｐ型チャネル領域２は、ｐ型（第２導電型）の不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。上記ｎ－型単結晶シリコンよりなる基板は、ｎ－型ドリフト層（ｎ型の半導体領域）１となる。なお、ｎ型の不純物を含有するｎ＋型単結晶シリコンよりなる支持基板上に、エピタキシャル成長させたｎ－型のシリコン層（ｎ－型ドリフト層１）を有する基板を用い、その表面に、ｐ型チャネル領域２を形成してもよい。
　次いで、図６に示すように、トレンチ型のゲート電極（導電性膜）５を形成する。まず、フォトリソグラフィ技術を用いて露光・現像されたフォトレジスト膜（図示せず）をマスクとしてｐ型チャネル領域２およびｎ－型ドリフト層１をドライエッチングし、溝（トレンチ）Ｔを形成する。この溝Ｔは、ｐ型チャネル領域２を貫通し、ｎ－型ドリフト層１まで到達している。次いで、溝Ｔの側壁および底部にゲート絶縁膜３を形成する。例えば、基板に熱酸化処理を施すことにより、溝Ｔの側壁および底部に酸化シリコン膜よりなるゲート絶縁膜３を形成する。次いで、溝Ｔ内を含む基板上に、導電性膜として、例えば、ｎ型の不純物（例えばリン（Ｐ））がドープされた多結晶シリコン膜を、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて、溝Ｔを埋め込む程度の膜厚で堆積する。次いで、上記多結晶シリコン膜を、例えば、全面エッチバックし、溝Ｔの内部に多結晶シリコン膜を残存させることにより、ゲート電極５を形成する。
　次いで、図７に示すように、フォトリソグラフィ技術によってゲート電極５の近傍のｐ型チャネル領域２の表面において溝Ｔに接するようにｎ型ソース領域（ｎ型の半導体領域）４を形成する。ｎ型ソース領域４は、ｎ型（第１導電型）の不純物（例えばリン（Ｐ）など）を、フォトリソグラフィ技術を用いて露光・現像されたフォトレジスト膜（図示せず）をマスクとしてイオン注入することによって形成する。なお、ｎ型ソース領域４が形成されないｐ型の半導体領域（ｐ型チャネル領域２）を、ｐ型ウエル１０と呼ぶ。
　ここまでの工程により、ｎ－型ドリフト層１をドレイン領域と、ｎ型ソース領域（ｎ型の半導体領域）４をソース領域と、これらの間のｐ型チャネル領域（ｐ型の半導体領域）２をチャネル領域とし、このチャネル領域に接するゲート絶縁膜３を介してゲート電極５が配置されたＩＧＢＴを形成することができる。
　次いで、図８に示すように、ｎ型ソース領域４と電気的に接続されるエミッタ電極８を形成する。例えば、基板上に導電性膜として例えばアルミニウム（Ａｌ）膜をスパッタリング法などにより堆積する。なお、基板とＡｌ膜との間に、バリア導体膜として例えば窒化タングステン（ＴｉＷ）膜などを形成してもよい。その後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてＡｌ膜をエッチング（ドライエッチングまたはウエットエッチング）することにより、エミッタ電極８を形成する。
　次いで、図９に示すように、基板の裏面（第１面と逆側の面、第２面、下面）側、即ち、ｎ－型ドリフト層１を裏面側から薄膜化する。例えば、基板の表面をテープ等で保護した後、保護面を下側とし、ｎ－型ドリフト層１の裏面を研削する。
　次いで、ｎ－型ドリフト層１の裏面側（研磨された面）に、ダイオードを構成する高濃度ｎ型領域６および高濃度ｐ型領域７を形成する。例えば、ｎ－型ドリフト層１の裏面側から、ｎ型の不純物（例えばリン（Ｐ）など）をイオン注入することによって、高濃度ｎ型領域６を形成する。次いで、ｎ－型ドリフト層１の裏面側から、ｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、高濃度ｐ型領域７を形成する。この後、熱処理（アニール）を行い、注入した不純物を活性化する。なお、高濃度ｎ型領域６および高濃度ｐ型領域７の形成順序は逆でもよい。この際、図９に示すように、高濃度ｐ型領域７をｎ－型ドリフト層１の裏面側に形成し、高濃度ｎ型領域６は、ｎ－型ドリフト層１の裏面側から見て、高濃度ｐ型領域７より深い位置に延在するように、イオン打ち込みエネルギーなどのイオン注入条件を調整する。また、上記熱処理（アニール）温度としては、Ａｌ膜よりなるエミッタ電極８の特性を劣化させないように、エミッタ電極８の近傍では、６００℃以下としつつ、不純物の活性度を向上させるため、高濃度ｎ型領域６および高濃度ｐ型領域７の近傍では８００℃以上の温度とすることが好ましい。例えば、レーザーアニールによれば、局所的な熱処理が可能であり、高濃度ｎ型領域６および高濃度ｐ型領域７の近傍を十分高温としつつ、エミッタ電極８の近傍での温度上昇を抑制することができ、熱処理手段として有効である。
　次いで、図１０に示すように、基板の裏面、即ち、ｎ－型ドリフト層１（ここでは、高濃度ｐ型領域７）の裏面上に、導電性膜として、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜を、スパッタリング法などにより堆積し、これらの積層膜よりなるコレクタ電極９を形成する。
　この後、基板の表面の上記テープを剥がし、ウエハ状態の基板を、分割領域に沿ってダイシングし、複数のチップとする。さらに、個々のチップを、例えば、外部端子を有する実装板上などに搭載し、樹脂等で封止する（実装する）。これにより、本実施の形態の半導体装置が略完成する。
　なお、本実施の形態の半導体装置（図１）においては、一のＩＧＢＴおよびダイオードを示して説明を行ったが、パワー半導体においては、大きな電力を得るために、上記部位（ＩＧＢＴおよびダイオード）を複数個繰り返し配置した構造が採用されている。
　（実施の形態２）
　実施の形態１においては、高濃度ｎ型領域６および高濃度ｐ型領域７を、それぞれ、イオン注入によって形成したが、これらの領域をエピタキシャル成長により形成してもよい。なお、本実施の形態の半導体装置の構成は、実施の形態１において図１等を参照しながら説明した構成（動作も含む）と同様であるためその説明を省略する。
　図１１～図１３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。以下、図面を参照しながら本実施の形態の半導体装置の製造工程について説明する。
　図１１に示すように、基板の主表面にＩＧＢＴを形成する。なお、このＩＧＢＴの形成工程は、図５～図７を参照しながら説明した実施の形態１の場合と同様であるため、その詳細な説明を省略する。即ち、ｎ－型単結晶シリコンよりなる基板（ｎ－型ドリフト層）の表面に、ｐ型チャネル領域２を形成した後、ｐ型チャネル領域２を貫通し、ｎ－型ドリフト層１まで到達する溝Ｔを形成する。次いで、溝Ｔの内部に、ゲート絶縁膜３およびゲート電極５を形成し、さらに、ゲート電極５の近傍のｐ型チャネル領域２の表面にｎ型ソース領域４を形成する。これにより、ｎ－型ドリフト層１をドレイン領域と、ｎ型ソース領域４をソース領域と、これらの間のｐ型チャネル領域２をチャネル領域とし、このチャネル領域に接するゲート絶縁膜３を介してゲート電極５が配置されたＩＧＢＴを形成することができる。
　次いで、図１２に示すように、基板の裏面（第１面と逆側の面、第２面、下面）側、即ち、ｎ－型ドリフト層１を裏面側から薄膜化する。例えば、基板の表面をテープ等で保護した後、保護面を下側とし、ｎ－型ドリフト層１の裏面を研削する。
　次いで、ｎ－型ドリフト層１の裏面側（研磨された面）に、ダイオードを構成する高濃度ｎ型領域６および高濃度ｐ型領域７を形成する。例えば、ｎ－型ドリフト層１の裏面に、ｎ型の不純物（例えばリン（Ｐ）など）をドープしながら単結晶シリコン層をエピタキシャル成長させることにより、高濃度ｎ型領域６を形成する。次いで、高濃度ｎ型領域６上に、ｐ型の不純物（例えばホウ素（Ｂ）など）をドープしながら単結晶シリコン層をエピタキシャル成長させることにより、高濃度ｐ型領域７を形成する。
　次いで、図１３に示すように、基板の表面にエミッタ電極８を、基板の裏面にコレクタ電極９を形成する。これらの形成工程の順序に制限はないが、例えば、基板の表面の上記テープを剥がし、基板上に導電性膜として例えばＡｌ膜をスパッタリング法などにより堆積した後、所望の形状にエッチングすることにより、エミッタ電極８を形成する。次いで、基板の裏面、即ち、ｎ－型ドリフト層１（ここでは、高濃度ｐ型領域７）の裏面上に、導電性膜として、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜を、スパッタリング法などにより堆積し、これらの積層膜よりなるコレクタ電極９を形成する。
　この後、ウエハ状態の基板を、分割領域に沿ってダイシングし、複数のチップとする。さらに、個々のチップを、例えば、外部端子を有する実装板上などに搭載し、樹脂等で封止する（実装する）。これにより、本実施の形態の半導体装置が略完成する。
　このように、高濃度ｎ型領域６および高濃度ｐ型領域７を、エピタキシャル成長により形成した後、エミッタ電極８を形成することで、エピタキシャル成長温度を、Ａｌの融点以上（例えば、９００℃以上）とすることができ、特性の良好なエピタキシャル層を形成することができる。また、エミッタ電極８をその後形成することで、汎用性の高いＡｌを電極として用いることができる。
　（実施の形態３）
　本実施の形態においては、実施の形態１のｎ－型ドリフト層１と高濃度ｎ型領域６との間に、ｎ型バッファ層１１が設けられている。
　［構造説明］
　図１４は、本実施の形態の半導体装置を示す要部断面図である。本実施の形態の半導体装置は、実施の形態１（図１）と同様に、ＩＧＢＴとダイオードとを有し、ダイオード内蔵のＩＧＢＴである。
　即ち、実施の形態１と同様に、ｎ－型ドリフト層１と、ｎ型ソース領域４と、これらの間のｐ型チャネル領域２と、ゲート絶縁膜３と、ゲート電極５とを有するＩＧＢＴが基板（ｎ－型ドリフト層１）の表面側に配置されている。さらに、基板（ｎ－型ドリフト層１）の裏面側に、高濃度ｎ型領域６と高濃度ｐ型領域７とを有するダイオードが配置されている。また、基板（ｎ－型ドリフト層１）の表面側には、ｎ型ソース領域４と電気的に接続されるエミッタ電極８が配置され、基板（ｎ－型ドリフト層１）の裏面側の高濃度ｐ型領域７上には、コレクタ電極９が配置されている。
　実施の形態１（図１）との違いは、ｎ－型ドリフト層１と高濃度ｎ型領域６との間に、ｎ型バッファ層１１が設けられている点である。このｎ型バッファ層１１の不純物濃度は、高濃度ｎ型領域６の不純物濃度より低く、ｎ－型ドリフト層１の不純物濃度より高い。
　例えば、比較例２（図２３）の半導体装置において、ｎ型バッファ層Ｂは、空乏層がｐ型チャネル領域２まで到達することを抑制する役割を果たしている。本実施の形態においても、実施の形態１で説明した効果（例えば、前述の効果１および効果２）に加え、ｎ型バッファ層１１を設けることで、空乏層の伸びを押さえ、耐圧を確保することができる。また、比較例２（図２３）の半導体装置の耐圧設計を踏襲すれば、容易にダイオードを組み込んだＩＧＢＴを設計することができる。
　［製法説明］
　本実施の形態の半導体装置は、実施の形態１と同様に形成することができる。例えば、実施の形態１において、ダイオードを構成する高濃度ｎ型領域６および高濃度ｐ型領域７を形成する際、ｎ型バッファ層１１も同様に、基板（ｎ－型ドリフト層１）の裏面側から、ｎ型の不純物（例えばリン（Ｐ）など）をイオン注入することによって形成すればよい。
　（実施の形態４）
　実施の形態１（図１）においては、ゲート電極５の一方にｐ型チャネル領域２を配置し、ゲート電極５の他方にｐ型ウエル（ｐ型の半導体領域）１０を配置したが、このｐ型ウエル１０を省略し、ゲート電極５およびｐ型チャネル領域２を密に配置してもよい。
　［構造説明］
　図１５は、本実施の形態の半導体装置を示す要部断面図である。本実施の形態の半導体装置は、実施の形態１（図１）と同様に、ＩＧＢＴとダイオードとを有し、ダイオード内蔵のＩＧＢＴである。
　即ち、実施の形態１と同様に、ｎ－型ドリフト層１と、ｎ型ソース領域４と、これらの間のｐ型チャネル領域２と、ゲート絶縁膜３と、ゲート電極５とを有するＩＧＢＴが基板（ｎ－型ドリフト層１）の表面側に配置されている。さらに、基板（ｎ－型ドリフト層１）の裏面側に、高濃度ｎ型領域６と高濃度ｐ型領域７とを有するダイオードが配置されている。また、基板（ｎ－型ドリフト層１）の表面側には、ｎ型ソース領域４と電気的に接続されるエミッタ電極８が配置され、基板（ｎ－型ドリフト層１）の裏面側の高濃度ｐ型領域７上には、コレクタ電極９が配置されている。
　実施の形態１（図１）との違いは、ｐ型ウエル１０が省略され、ゲート電極５およびｐ型チャネル領域２が繰り返し密に設けられている点である。
　実施の形態１（図１）のｐ型ウエル１０は、ゲート電極５、エミッタ電極８およびコレクタ電極９のいずれとも接続されておらず、フローティング状態である。このような、フローティング状態のｐ型ウエル１０を設けた場合には、ＩＧＢＴの過電流による素子破壊を低減でき、また、導通損失の低減や、オン電圧の低減を図ることができる。
　一方、ｐ型ウエル１０は電気的にフローティング状態となるため、ＩＧＢＴがターンオンする時に、ｐ型ウエル１０の電位が上昇し、ｐ型ウエル１０とゲート電極５の間の寄生容量を介して、ゲート電極５の電位が上昇し、ＩＧＢＴのターンオンが加速される。このため、コレクタ電流の変化率（ｄｉ／ｄｔ）が大きくなり、ＥＭＩ（Electromagnetic Interference：電磁妨害）ノイズが増加する恐れがある。
　これに対し、本実施の形態によれば、実施の形態１で説明した効果（例えば、前述の効果１および効果２）に加え、ｐ型ウエル１０を省略した構成により、上記ＥＭＩノイズを抑制することができる。
　［製法説明］
　本実施の形態の半導体装置は、実施の形態１と同様に形成することができる。例えば、実施の形態１のｐ型ウエル１０に対応する領域にも、ｎ型ソース領域４およびエミッタ電極８を形成するとともに、ゲート電極５を蜜に形成すればよい。
　（実施の形態５）
　本実施の形態においては、実施の形態４のｐ型チャネル領域２とｎ－型ドリフト層１との間に、ｎ型ホールバリア層１２が設けられている。
　［構造説明］
　図１６は、本実施の形態の半導体装置を示す要部断面図である。本実施の形態の半導体装置は、実施の形態４（図１５）と同様に、ＩＧＢＴとダイオードとを有し、ダイオード内蔵のＩＧＢＴである。
　即ち、実施の形態４と同様に、ｎ－型ドリフト層１と、ｎ型ソース領域４と、これらの間のｐ型チャネル領域２と、ゲート絶縁膜３と、ゲート電極５とを有するＩＧＢＴが基板（ｎ－型ドリフト層１）の表面側に配置されている。さらに、基板（ｎ－型ドリフト層１）の裏面側に、高濃度ｎ型領域６と高濃度ｐ型領域７とを有するダイオードが配置されている。また、基板（ｎ－型ドリフト層１）の表面側には、ｎ型ソース領域４と電気的に接続されるエミッタ電極８が配置され、基板（ｎ－型ドリフト層１）の裏面側の高濃度ｐ型領域７上には、コレクタ電極９が配置されている。
　実施の形態４（図１５）との違いは、ｐ型チャネル領域２とｎ－型ドリフト層１との間に、ｎ型ホールバリア層（ｎ型の半導体領域）１２が設けられている点である。ここで、ゲート電極５およびゲート絶縁膜３が配置されている溝Ｔは、ｐ型チャネル領域２およびｎ型ホールバリア層１２を貫通し、ｎ－型ドリフト層１まで到達している。このように、ｐ型チャネル領域２の下部にｎ型ホールバリア層１２を設けることにより、ＩＧＢＴ導通時のオン電圧を低減できる。このｎ型ホールバリア層１２の不純物濃度は、ｎ－型ドリフト層１の不純物濃度より高く、高濃度ｎ型領域６の不純物濃度より低い。
　即ち、本実施の形態のように、実施の形態１のｐ型ウエルを省略した構成においては、前述したとおり、ＥＭＩノイズを低減できるものの、ＩＧＢＴ導通時に、高濃度ｐ型領域７（ｐ＋＋層）から注入されたホールが、ｐ型チャネル領域２を経由して、エミッタ電極８に抜けやすくなる。その結果、ｎ－型ドリフト層１のホール濃度が低くなり、オン電圧が高くなりやすい。
　これに対し、本実施の形態においては、ＩＧＢＴ導通時において、ｎ型ホールバリア層１２がホールに対する堰の役割を担うため、ホールがｎ－型ドリフト層１に滞留しやすくなり、オン電圧を低減できる。
　このように、本実施の形態によれば、実施の形態１で説明した効果（例えば、前述の効果１および効果２）に加え、ｎ型ホールバリア層１２を設ける構成により、ＩＧＢＴ導通時のオン電圧を低減できる。
　［製法説明］
　本実施の形態の半導体装置は、実施の形態１と同様に形成することができる。例えば、実施の形態１のｐ型ウエル１０に対応する領域にも、ｎ型ソース領域４およびエミッタ電極８を形成するとともに、ゲート電極５を蜜に形成すればよい。また、ｎ－型単結晶シリコンよりなる基板（半導体基板）の表面に、ｐ型チャネル領域（ｐ型の半導体領域）２を形成する際、その下層に、ｎ型ホールバリア層１２をｎ型（第１導電型）の不純物（例えばリン（Ｐ）など）をイオン注入することによって形成しておく。さらに、ｐ型チャネル領域２およびｎ型ホールバリア層１２を貫通し、ｎ－型ドリフト層１まで到達する溝Ｔを形成した後、その内部に、実施の形態１と同様にゲート絶縁膜３およびゲート電極５を形成すればよい。
　（実施の形態６）
　実施の形態１（図１）においては、いわゆる、“縦型”のＭＩＳＦＥＴで、“トレンチゲート型”のＩＧＢＴを例に説明したが、前述したように、ＩＧＢＴの構造には、“縦型”や“横型”と呼ばれるものがあり、さらにゲート電極部の構造に応じて“トレンチ（溝）ゲート型”や“プレーナゲート型”といった構造のものがある。よって、他の構造を採用したＩＧＢＴとしてもよい。ここでは、“縦型”のＭＩＳＦＥＴで、“プレーナゲート型”のＩＧＢＴおよび、“横型”のＭＩＳＦＥＴで、“プレーナゲート型”のＩＧＢＴを例として説明する。
　（Ａ）［構造説明］
　図１７は、本実施の形態の半導体装置を示す要部断面図であり、図１７（Ａ）は、“縦型”のＭＩＳＦＥＴで、“プレーナゲート型”のＩＧＢＴの構成を示す。本実施の形態の半導体装置は、実施の形態１（図１）と同様に、ＩＧＢＴとダイオードとを有し、ダイオード内蔵のＩＧＢＴである。
　但し、ＩＧＢＴのゲート電極５は、“プレーナゲート型”の構成となっている。具体的には、図１７（Ａ）に示すように、ドレイン領域となるｎ－型ドリフト層１の主表面に、チャネル領域となるｐ型チャネル領域（ｐ型の半導体領域）２が配置され、このｐ型チャネル領域２の内部に、ソース領域となるｎ型ソース領域（ｎ型の半導体領域）４が配置されている。この場合、ゲート電極５は、ｎ－型ドリフト層１、ｎ型ソース領域４およびｐ型チャネル領域２上にゲート絶縁膜３を介して配置されている。
　ダイオードを構成する高濃度ｎ型領域６は、基板（ｎ－型ドリフト層１）の裏面側に配置され、高濃度ｐ型領域７は、高濃度ｎ型領域６の内部に配置されている。
　また、エミッタ電極８は、基板（ｎ－型ドリフト層１）の表面側に、ｎ型ソース領域４と電気的に接続されるように配置され、コレクタ電極９は、基板の表面側に、高濃度ｎ型領域６および高濃度ｐ型領域７と接するように配置されている。
　ここで、高濃度ｎ型領域６は、例えば、ｎ型ソース領域４よりｎ型の不純物濃度が高く、また、高濃度ｐ型領域７は、例えば、ｐ型チャネル領域２よりｐ型の不純物濃度が高い。これらの不純物濃度は、ｐｎ接合部の界面において、１×１０１９ｃｍ－３以上である。また、上記ｐｎ接合部の不純物濃度が高くなり、例えば、３×１０２０ｃｍ－３以上となると、前述したように、ＩＧＢＴ導通時のオン電圧が高くなることが本発明者の検討により判明している。よって、上記ｐｎ接合部の不純物濃度は、１×１０１９ｃｍ－３以上３×１０２０ｃｍ－３以下が好ましい。また、実施の形態１等で説明したように、伝導導変調を効率よく生じさせる観点から、高濃度ｎ型領域６（ｎ＋＋層）の厚さは５０ｎｍ以下とすることが好ましい。また、ターンオフ損失の低減の観点から、高濃度ｐ型領域７（ｐ＋＋層）の厚さは５０ｎｍ以下とすることが好ましい。
　このように、本実施の形態によれば、ＩＧＢＴとダイオードとを同一の基板中に複合的に組み込んだので、半導体装置の多機能化を図るなど、実施の形態１で詳細に説明した効果（例えば、前述の効果１および効果２）を奏することができる。
　［製法説明］
　本実施の形態の半導体装置の製造方法について制限はないが、例えば、イオン注入技術を用いて、基板（ｎ－型ドリフト層１）に、ｐ型チャネル領域２、ｎ型ソース領域４、高濃度ｎ型領域６および高濃度ｐ型領域７を形成した後、基板上に、熱酸化処理等によりゲート絶縁膜３を形成した後、ｎ型の不純物（例えばリン（Ｐ））がドープされた多結晶シリコン膜を堆積し、パターニングすることによりゲート電極５をｎ－型ドリフト層１からｐ型チャネル領域２を介してｎ型ソース領域４まで覆うように形成する。さらに、ゲート電極５上に絶縁膜ＩＬを形成した後、基板上に導電性膜として例えばアルミニウム（Ａｌ）膜を堆積し、パターニングすることにより、ｎ型ソース領域４上にエミッタ電極８を形成し、また、高濃度ｐ型領域７の裏面側に導電性膜よりなるコレクタ電極９を形成する。
　（Ｂ）［構造説明］
　図１７は、本実施の形態の半導体装置を示す要部断面図であり、図１７（Ｂ）は、“横型”のＭＩＳＦＥＴで、“プレーナゲート型”のＩＧＢＴの構成を示す。本実施の形態の半導体装置は、実施の形態１（図１）と同様に、ＩＧＢＴとダイオードとを有し、ダイオード内蔵のＩＧＢＴである。
　但し、ＩＧＢＴは、“横型”の構成となっており、また、ダイオードを構成する高濃度ｎ型領域６と高濃度ｐ型領域７も横方向に配置されている。具体的には、図１７に示すように、ドレイン領域となるｎ－型ドリフト層１の主表面に、チャネル領域となるｐ型チャネル領域（ｐ型の半導体領域）２が配置され、このｐ型チャネル領域２の内部に、ソース領域となるｎ型ソース領域（ｎ型の半導体領域）４が配置されている。この場合、ゲート電極５は、ｎ－型ドリフト層１とｎ型ソース領域４との間に位置するｐ型チャネル領域２上にゲート絶縁膜３を介して配置されている。
　ダイオードを構成する高濃度ｎ型領域６は、基板（ｎ－型ドリフト層１）の表面側に配置され、ダイオードを構成する高濃度ｐ型領域７は、高濃度ｎ型領域６の内部配置されている。
　また、エミッタ電極８は、基板（ｎ－型ドリフト層１）の表面側に、ｎ型ソース領域４と電気的に接続されるように配置され、コレクタ電極９は、基板の表面側に、高濃度ｎ型領域６および高濃度ｐ型領域７と接するように配置されている。
　ここで、高濃度ｎ型領域６は、例えば、ｎ型ソース領域４よりｎ型の不純物濃度が高く、また、高濃度ｐ型領域７は、例えば、ｐ型チャネル領域２よりｐ型の不純物濃度が高い。これらの不純物濃度は、ｐｎ接合部の界面において、１×１０１９ｃｍ－３以上である。また、上記ｐｎ接合部の不純物濃度が高くなり、例えば、３×１０２０ｃｍ－３以上となると、前述したように、ＩＧＢＴ導通時のオン電圧が高くなることが本発明者の検討により判明している。よって、上記ｐｎ接合部の不純物濃度は、１×１０１９ｃｍ－３以上３×１０２０ｃｍ－３以下が好ましい。また、実施の形態１等で説明したように、伝導導変調を効率よく生じさせる観点から、高濃度ｎ型領域６（ｎ＋＋層）の厚さ（深さ）は５０ｎｍ以下とすることが好ましい。また、ターンオフ損失の低減の観点から、高濃度ｐ型領域７（ｐ＋＋層）の厚さ（深さ）は５０ｎｍ以下とすることが好ましい。
　このように、本実施の形態によれば、ＩＧＢＴとダイオードとを同一の基板中に複合的に組み込んだので、半導体装置の多機能化を図るなど、実施の形態１で詳細に説明した効果（例えば、前述の効果１および効果２）を奏することができる。
　また、“横型”の構成を採用することにより、制御回路や駆動回路の実装、集積化などが容易となり、付加的な機能の向上を図ることができる。また、ｐｎ分離や誘電体分離構造の採用や、ＳＯＩ（Silicon on Insulator）基板の活用により、寄生素子のラッチアップ対策が容易となり、機能的な電力変換装置などに適用することができる。
　［製法説明］
　本実施の形態の半導体装置の製造方法について制限はないが、例えば、イオン注入技術を用いて、基板（ｎ－型ドリフト層１）に、ｐ型チャネル領域２、ｎ型ソース領域４、高濃度ｎ型領域６および高濃度ｐ型領域７を形成した後、基板上に、熱酸化処理等によりゲート絶縁膜３を形成した後、ｎ型の不純物（例えばリン（Ｐ））がドープされた多結晶シリコン膜を堆積し、パターニングすることによりゲート電極５をｎ－型ドリフト層１からｐ型チャネル領域２を介してｎ型ソース領域４まで覆うように形成する。さらに、基板上に導電性膜として例えばアルミニウム（Ａｌ）膜を堆積し、パターニングすることにより、ｎ型ソース領域４上にエミッタ電極８を形成し、また、高濃度ｎ型領域６および高濃度ｐ型領域７上に導電性膜を堆積し、パターニングすることによりコレクタ電極９を形成する。
　（実施の形態７）
　上記実施の形態１～６においては、ダイオード内蔵のＩＧＢＴに高濃度ｐｎ接合部（６、７）を適用したが、高濃度ｐｎ接合部（６、７）を適用した素子を単なるダイオード素子として用いてもよい。
　［構造説明］
　図１８は、本実施の形態の半導体装置（ダイオード素子）を示す要部断面図である。本実施の形態の半導体装置（ダイオード素子）は、基板（ｎ－型ドリフト層１）の表面側に配置された、ｐ型アノード領域２０と、基板（ｎ－型ドリフト層１）の裏面側に配置され、高濃度ｎ型領域６および高濃度ｐ型領域７よりなる高濃度ｐｎ接合部とを有する。高濃度ｎ型領域６は、ｎ－型ドリフト層１の裏面側に配置され、この高濃度ｎ型領域６上には高濃度ｐ型領域７が配置されている。
　また、基板（ｎ－型ドリフト層１）の表面側には、ｐ型カソード領域（ｐ型半導体領域）２０と電気的に接続されるアノード電極２１が配置され、基板（ｎ－型ドリフト層１）の裏面側の高濃度ｐ型領域７上にはカソード電極２２が配置されている。
　本実施の形態の半導体装置（ダイオード素子）は、図１のエミッタ電極８の中央部を縦方向に切り出した断面と対応する構成である。つまり、上記断面において、エミッタ電極８をアノード電極２１に、コレクタ電極９をカソード電極２２に、ｐ型チャネル領域２をｐ型アノード領域２０に置き代えたものと対応付けられる。
　ここで、高濃度ｎ型領域６は、例えば、ｎ－型ドリフト層１よりｎ型の不純物濃度が高く、また、高濃度ｐ型領域７は、例えば、ｐ型アノード領域２０よりｐ型の不純物濃度が高い。この高濃度ｎ型領域６と高濃度ｐ型領域７との接合は、後述するようにトンネル接合であり、これらの不純物濃度は、ｐｎ接合部の界面において、１×１０１９ｃｍ－３以上である。
　このように、ダイオード素子に、高濃度ｐｎ接合部（６、７）を組み込んだ場合、ダイオード素子のリカバリー特性が向上する。
　ダイオード素子のリカバリーがハードである、即ち、電流および電圧の変化率が急峻になると、ＥＭＩノイズが増大するという課題がある。
　図１９は、高濃度のｐｎ接合部の出力特性を示す。図２を参照しながら実施の形態１において説明したように、高濃度ｎ型領域６と高濃度ｐ型領域７からなる高濃度のｐｎ接合においては、アノード（高濃度ｐ型領域７）とカソード（高濃度ｎ型領域６）の間に、正の電圧を印加すると、０Ｖ（ゼロボルト）から電流が立ち上がった後、電圧が増加するにしたがい、電流が減少する領域（負性抵抗）を経て、再び電流が増加する（第１象限Ｉ）。一方、負の電圧を印加すると、逆方向に電流が流れる（第３象限ＩＩＩ）。
　本実施の形態において、高濃度のｐｎ接合部が導通する際には、第３象限ＩＩＩの網掛け部分に示す特性を利用して、トンネル電流により、ゼロボルトから電流が流れる。一方、ダイオード素子をリカバリーする際には、第１象限Ｉの網掛け部分に示す特性を利用して、拡散によりホールが、高濃度ｐ型領域７から高濃度ｎ型領域６を介してｎ－型ドリフト層１に注入される。ホールが注入されることで、リカバリーの電流と電圧の波形がソフトとなる。即ち、電流および電圧の変化率が穏やかとなり、ＥＭＩノイズが低減する。
　この場合も、有効にトンネル現象を生じさせるためには、高濃度ｎ型領域６および高濃度ｐ型領域７のｐｎ接合部界面の不純物濃度が、１×１０１９ｃｍ－３以上であることが好ましい。また、不純物濃度の上限について本発明者が検討したところ、不純物濃度が高すぎると、リカバリーの時、ＥＭＩノイズが増加するという知見を得た。
　このＥＭＩノイズが増加する理由は、ホールが高濃度ｐ型領域７（ｐ＋＋層）から高濃度ｎ型領域６（ｎ＋＋層）に拡散注入されず、電子が高濃度ｎ型領域６（ｎ＋＋層）から高濃度ｐ型領域７（ｐ＋＋層）にトンネル現象により流れるためである。よって、高濃度ｎ型領域６（ｎ＋＋層）と高濃度ｐ型領域７（ｐ＋＋層）の不純物濃度を、１×１０１９ｃｍ－３以上３×１０２０ｃｍ－３以下とすることで、ＥＭＩノイズを低減し、また、ダイオードの順方向電圧降下の増大を抑制することができる。
　さらに、高濃度ｐｎ接合の構成について、本発明者が検討したところ、高濃度ｎ型領域６（ｎ＋＋層）および高濃度ｐ型領域７（ｐ＋＋層）の厚さについて、より好適な範囲があることを見出した。
　高濃度ｎ型領域６（ｎ＋＋層）の厚さについては、厚すぎると、リカバリーが導通する時、高濃度ｐ型領域７（ｐ＋＋層）から注入されたホールが、高濃度ｎ型領域６（ｎ＋＋層）で電子と再結合するため、ｎ－型ドリフト層１へのホールの注入が抑制され、ＥＭＩノイズの低下効果が小さくなる。このＥＭＩノイズの抑制効果の観点から、高濃度ｎ型領域６（ｎ＋＋層）の厚さは５０ｎｍ以下であることが好ましい。
　また、高濃度ｐ型領域７（ｐ＋＋層）の厚さについては、厚すぎると、リカバリー時に、高濃度ｐ型領域７（ｐ＋＋層）から注入されるホールが増加するため、リカバリー損失が増加する。このリカバリー損失の低減の観点から、高濃度ｐ型領域７（ｐ＋＋層）の厚さは５０ｎｍ以下であることが好ましい。
　［製法説明］
　本実施の形態の半導体装置の製造方法について制限はないが、例えば、イオン注入技術を用いて、基板（ｎ－型ドリフト層１）の表面に、ｐ型アノード領域２０を形成し、基板（ｎ－型ドリフト層１）の裏面（カソード側）に、高濃度ｎ型領域６および高濃度ｐ型領域７を形成する。その後、基板の表面および裏面上に導電性膜を堆積することにより、アノード電極２１およびカソード電極２２を形成する。
　（実施の形態８）
　実施の形態７（図１８）においては、ｐ型アノード領域２０を、ほぼ単一のｐ型の不純物の濃度層としたが、このｐ型アノード領域をｐ型領域２０Ａおよびｐ－型領域２３で構成してもよい。
　［構造説明］
　図２０は、本実施の形態の半導体装置を示す要部断面図である。本実施の形態の半導体装置（ダイオード素子）は、基板（ｎ－型ドリフト層１）の表面側に配置された、ｐ型アノード領域を構成するｐ型領域２０Ａおよびｐ－型領域２３と、基板（ｎ－型ドリフト層１）の裏面側に配置され、高濃度ｎ型領域６および高濃度ｐ型領域７よりなる高濃度ｐｎ接合部とを有する。高濃度ｎ型領域６は、ｎ－型ドリフト層１の裏面側に配置され、この高濃度ｎ型領域６の裏面側には高濃度ｐ型領域７が配置されている。
　また、基板（ｎ－型ドリフト層１）の表面側には、ｐ型カソード領域（ｐ型半導体領域）２０と電気的に接続されるアノード電極２１が配置され、基板（ｎ－型ドリフト層１）の裏面側の高濃度ｐ型領域７の裏面側にはカソード電極２２が配置されている。
　実施の形態７（図１９）との違いは、ｐ型アノード領域が、ｐ型領域２０Ａと、このｐ型領域２０Ａよりｐ型不純物濃度が低いｐ－型領域２３とを有する点である。
　このように、ｐ－型領域２３を設けることで、実施の形態７の場合と比較し、リカバリーをさらにソフト化することができる。特に、ｐ型領域２０Ａとｐ－型領域２３との面積比を最適化することで、さらに、リカバリーをソフト化することができる。
　このように、本実施の形態によれば、実施の形態７で説明した効果に加え、リカバリー特性のさらなる向上を図ることができる。
　［製法説明］
　本実施の形態の半導体装置の製造方法について制限はないが、例えば、イオン注入技術を用いて、基板（ｎ－型ドリフト層１）の表面に、ｐ型領域２０Ａおよびｐ－型領域２３を形成し、基板（ｎ－型ドリフト層１）の裏面に、高濃度ｎ型領域６および高濃度ｐ型領域７を形成する。その後、基板の表面および裏面上に導電性膜を堆積することにより、アノード電極２１およびカソード電極２２を形成する。
　（実施の形態９）
　上記実施の形態１～６で説明した半導体装置（ダイオード内蔵のＩＧＢＴ）の適用箇所に制限はないが、例えば、ハイブリッド車などに使用される３相モータの駆動回路（インバータ回路、電力変換装置）に使用することができる。図２１は、本実施の形態における３相モータの回路図を示す図である。６０１ａ～６０３ａおよび６０１ｂ～６０３ｂはフライホイールダイオード、７０１ａ～７０３ａおよび７０１ｂ～７０３ｂはＩＧＢＴ、８０１ａ～８０３ａおよび８０１ｂ～８０３ｂはゲート回路、９００は電源端子のうちのＰ端子、９０１は電源端子のうちのＮ端子、９１０、９１１、９１２は、それぞれＵ端子、Ｖ端子、Ｗ端子、９５０はモータ、９６０は、電源である。かかる３相モータにおいては、いわゆる“インバータ回路”によりモータ９５０を可変速制御することができる。
　具体的には、電源９６０からの電気エネルギーを、ＩＧＢＴ（７０１ａ～７０３ａ、７０１ｂ～７０３ｂ）を使って、所望の周波数の交流に変え、モータ９５０の回転数を可変速制御する。モータ９５０は３相モータで、Ｕ相９１０、Ｖ相９１１、Ｗ相９１２の入力を持つ。
　例えば、Ｕ相９１０の入力電力は、プラス側の電源端子９００にコレクタが繋がるＩＧＢＴ７０１ａ（上アームのＩＧＢＴ）のゲート回路８０１ａをオンすると、供給される。一方、Ｕ相９１０の入力電力を停止するには、そのゲート回路８０１ａをオフすればよい。これを繰り返すことにより、所望の周波数の電力をモータ９５０に供給することができる。
　ＩＧＢＴ７０１ｂには、ＩＧＢＴ７０１ｂと逆並列にフライホイールダイオード６０１ｂが接続されている。フライホイールダイオード６０１ｂは、例えば、ＩＧＢＴ７０１ａがオフした場合、そのＩＧＢＴ７０１ａに流れていた電流を、マイナス側の電源端子９０１にエミッタが繋がるＩＧＢＴ７０１ｂ（下アームのＩＧＢＴ）と逆並列のフライホイールダイオード６０１ｂに転流することで、モータ９５０のコイルに貯まっているエネルギーを開放する。
　再び上アームのＩＧＢＴ７０１ａをオンすると、下アームのフライホイールダイオード６０１ｂは非導通状態となり、上アームのＩＧＢＴ７０１ａを通じてモータ９５０に電力が供給される。このように、フライホイールダイオード６０１ｂは、ＩＧＢＴ７０１ａのオン、オフに応じて非導通と導通を繰り返す。同様に、フライホイールダイオード６０１ａは、ＩＧＢＴ７０１ｂのオン、オフに応じて非導通と導通を繰り返す。このように、ＩＧＢＴなどのスイッチング素子単体では、この逆方向電流を流し得る機能をもたないので、ＩＧＢＴなどのスイッチング素子に逆並列にダイオードを接続することで、逆方向電流を流すことができる。
　よって、実施の形態１～６で説明した半導体装置（ダイオード内蔵のＩＧＢＴ）を上記３相モータの回路のＩＧＢＴおよびこれと逆並列にフライホイールダイオードよりなる並列回路部に適用することができる。
　これにより、３相モータの回路に組み込むチップ数を低減することができる。即ち、各ＩＧＢＴおよび各フライホイールダイオードをそれぞれ別チップで構成した場合、６つのチップが必要であるのに対し、実施の形態１～６で説明した半導体装置（ダイオード内蔵のＩＧＢＴ）を用いることで、チップ数を３個とすることができる。よって、インバータ回路の小型化や抵コスト化を図ることができる。さらに、前述したように実施の形態１～６で説明した半導体装置（ダイオード内蔵のＩＧＢＴ）によれば、“スナップバック”や“電流集中”の問題を回避でき、その装置特性が良好であるため、モータの制御性を向上させるなど、３相モータの回路特性を向上させることができる。
　なお、実施の形態７および８で説明した半導体装置（ダイオード素子）をフライホイールダイオードとして上記３相モータの回路に組み込んでもよい。この場合も、前述したように、ＥＭＩノイズの低減など、半導体装置（ダイオード素子）の特性が向上しているため、それを組み込んだ３相モータの回路の特性を向上させることができる。
　なお、図２１に示す回路は、一例にすぎず、例えば、スッチング素子とダイオードが逆並列された並列回路が直列に組み合わせた回路部を、交流出力の相数と同数結合したインバータ回路に広く適用することができる。また、ここでは、直流を交流に変換するインバータ回路を例に説明したが、交流を直流に変換するコンバータ回路についても適用可能であることは明らかである。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　例えば、実施の形態５のｎ型ホールバリア層１２を実施の形態１（図１）の半導体装置に適用する、また、ＩＧＢＴおよびダイオードの導電型を逆にするなど、種々の変形が可能である。
　本発明は、半導体装置およびこれを用いる産業に幅広く利用することができる。
１　　ｎ－型ドリフト層
２　　ｐ型チャネル領域
３　　ゲート絶縁膜
４　　ｎ型ソース領域
５　　ゲート電極
６　　高濃度ｎ型領域
７　　高濃度ｐ型領域
８　　エミッタ電極
９　　コレクタ電極
１０　　ｐ型ウエル
１１　　ｎ型バッファ層
１２　　ｎ型ホールバリア層
２０　　ｐ型アノード領域
２０Ａ　　ｐ型領域
２１　　アノード電極
２２　　カソード電極
２３　　ｐ－型領域
６０１ａ～６０３ａ　　フライホイールダイオード
６０１ｂ～６０３ｂ　　フライホイールダイオード
７０１ａ～７０３ａ　　ＩＧＢＴ
７０１ｂ～７０３ｂ　　ＩＧＢＴ
８０１ａ～８０３ａ　　ゲート回路
８０１ｂ～８０３ｂ　　ゲート回路
９００　　電源端子（Ｐ端子）
９０１　　電源端子（Ｎ端子）
９１０　　Ｕ相（Ｕ端子）
９１１　　Ｖ相（Ｖ端子）
９１２　　Ｗ相（Ｗ端子）
９５０　　モータ
９６０　　電源
Ｂ　　ｎ型バッファ層
Ｃ　　ｐ型コレクタ層
Ｄ　　ｎ型層、
Ｉ　　第１象限
ＩＩＩ　　第３象限
ＩＬ　　絶縁膜
Ｉｃ　　コレクタ電流
Ｔ　　溝
Ｖｃｅ　　コレクタ電圧

Claims (20)

  1. 　第１導電型の半導体層と、
    　前記半導体層の第１面側に、前記半導体層と接して配置された前記第１導電型と逆導電型である第２導電型の第１半導体領域と、
    　前記第１半導体領域を貫通し、前記半導体層に達するように設けられた溝内にゲート絶縁膜を介して設けられたゲート電極と、
    　前記第１半導体領域の前記第１面側に、前記溝に接するように設けられた前記第１導電型の第２半導体領域と、
    　前記半導体層の前記第１面側と逆側である第２面側に接して配置された前記第１導電型の第１高濃度半導体領域と、
    　前記第１高濃度半導体領域の前記第２面側に接して配置された前記第２導電型の第２高濃度半導体領域と、
    を有し、
    　前記第１高濃度半導体領域と前記第２高濃度半導体領域との接合は、トンネル接合である半導体装置。
  2. 　前記半導体層の第１面側に配置され、前記第２半導体領域と電気的に接続される第１電極と、
    　前記半導体層の第２面側に配置され、第２高濃度半導体領域と接するように配置された第２電極と、
    を有する請求項１記載の半導体装置。
  3. 　前記第１高濃度半導体領域と前記第２高濃度半導体領域の接合部における不純物濃度は、１×１０１９ｃｍ－３以上である請求項１記載の半導体装置。
  4. 　前記第１高濃度半導体領域と前記第２高濃度半導体領域の接合部における不純物濃度は、３×１０２０ｃｍ－３以下である請求項３記載の半導体装置。
  5. 　前記第１高濃度半導体領域の厚さは５０ｎｍ以下である請求項１記載の半導体装置。
  6. 　前記第２高濃度半導体領域の厚さは５０ｎｍ以下である請求項１記載の半導体装置。
  7. 　前記半導体層と第１高濃度半導体領域とのとの間に前記半導体層より不純物濃度が高い前記第１導電型の第３半導体領域を有する請求項１記載の半導体装置。
  8. 　前記半導体層と前記第１半導体領域との間に前記半導体層より不純物濃度が高い前記第１導電型の第４半導体領域を有する請求項１記載の半導体装置。
  9. 　第１導電型の半導体層と、
    　前記半導体層の第１面側の一部に前記半導体層と接して配置された前記第１導電型と逆導電型である第２導電型の第１半導体領域と、
    　前記第１半導体領域の前記第１面側の一部に前記第１半導体領域と接して設けられた前記第１導電型の第２半導体領域と、
    　前記第１半導体領域上にゲート絶縁膜を介して設けられたゲート電極と、
    　前記半導体層の前記第１面側の一部に前記半導体層と接し、前記第１半導体領域と離間して配置された前記第１導電型の第１高濃度半導体領域と、
    　前記第１高濃度半導体領域の前記第１面側の一部に第１高濃度半導体領域と接して設けられた第２高濃度半導体領域と、
    を有し、
    　前記第１高濃度半導体領域と前記第２高濃度半導体領域との接合は、トンネル接合である半導体装置。
  10. 　前記半導体層の第１面側に配置され、前記第２半導体領域と電気的に接続される第１電極と、
    　前記半導体層の第１面側に配置され、第２高濃度半導体領域と接するように配置された第２電極と、
    を有する請求項９記載の半導体装置。
  11. 　前記第１高濃度半導体領域と前記第２高濃度半導体領域の接合部における不純物濃度は、１×１０１９ｃｍ－３以上である請求項９記載の半導体装置。
  12. 　前記第１高濃度半導体領域と前記第２高濃度半導体領域の接合部における不純物濃度は、３×１０２０ｃｍ－３以下である請求項１１記載の半導体装置。
  13. 　第１導電型の半導体層と、
    　前記半導体層の第１面側に前記半導体層と接して配置された前記第１導電型と逆導電型である第２導電型の第１半導体領域と、
    　前記半導体層の前記第１面側と逆側である第２面側に接して配置された前記第１導電型の第１高濃度半導体領域と、
    　前記第１高濃度半導体領域の前記第２面側に接して配置された前記第２導電型の第２高濃度半導体領域と、
    を有し、
    　前記第１高濃度半導体領域と前記第２高濃度半導体領域との接合は、トンネル接合である半導体装置。
  14. 　前記半導体層の第１面側に配置され、前記第１半導体領域と電気的に接続される第１電極と、
    　前記半導体層の第２面側に配置され、第２高濃度半導体領域と接するように配置された第２電極と、
    を有する請求項１３記載の半導体装置。
  15. 　前記第１高濃度半導体領域と前記第２高濃度半導体領域の接合部における不純物濃度は、１×１０１９ｃｍ－３以上である請求項１３記載の半導体装置。
  16. 　前記第１高濃度半導体領域と前記第２高濃度半導体領域の接合部における不純物濃度は、３×１０２０ｃｍ－３以下である請求項１５記載の半導体装置。
  17. 　前記第２高濃度半導体領域の厚さは５０ｎｍ以下である請求項１３記載の半導体装置。
  18. 　前記第１高濃度半導体領域の厚さは５０ｎｍ以下である請求項１３記載の半導体装置。
  19. 　前記ＩＧＢＴと前記ダイオードとが、並列であって、順方向が逆向きに接続された並列回路を有する電力変換装置であって、
    　前記ＩＧＢＴと前記ダイオードとして、請求項１記載の半導体装置を有する電力変換装置。
  20. 　前記ＩＧＢＴと前記ダイオードとが、並列であって、順方向が逆向きに接続された並列回路を有する電力変換装置であって、
    　前記ダイオードとして、請求項１３記載の半導体装置を有する電力変換装置。
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