JPS60117673A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60117673A JPS60117673A JP22408983A JP22408983A JPS60117673A JP S60117673 A JPS60117673 A JP S60117673A JP 22408983 A JP22408983 A JP 22408983A JP 22408983 A JP22408983 A JP 22408983A JP S60117673 A JPS60117673 A JP S60117673A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- layer
- type layer
- volume
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 6
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 33
- 238000010586 diagram Methods 0.000 description 5
- 239000012071 phase Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電力スイッチング素子として用いられる導電
変調型の半導体装置に関する。
変調型の半導体装置に関する。
近年、電力用スイッチング素子としてパワーＭＯ８ＦＥ
Ｔが市場に現われているが、１０００〔７３以上の阻止
電圧で十分低いオン抵抗をもった素子は未だ実現されて
いない。その理由は、阻止電圧ＶＢが高くなる程素子の
オン抵抗Ｒｏｎが増大してしまうためで、この両者の間
には概路次の関係があることが知られている。
Ｔが市場に現われているが、１０００〔７３以上の阻止
電圧で十分低いオン抵抗をもった素子は未だ実現されて
いない。その理由は、阻止電圧ＶＢが高くなる程素子の
オン抵抗Ｒｏｎが増大してしまうためで、この両者の間
には概路次の関係があることが知られている。
ｉｌ ６ ｎ６ＣＶ ｎ ”
このような状況を改善するため最近、導電変調型ノスイ
ッチング素子が提案されている。その基本構成を第１図
に示す。この構造は、通常縦型ＤＭＯ８といわれるパワ
ーＮｉ ＯＳ Ｆ Ｅ Ｔのドレイン領域となるｎ＋層
１！−ｐ＋層におき換えたものということができる。即
ち、ｐ 基板１１（第１領域）に高抵抗のｎ″″層１２
（第２領域）を形成し、このｎ′″層１２の表面部に選
択的にｐ＋層１３（第３領域）を、更にこの２層１３０
表面部に選択的にｎ＋層１４（第４領域）を形成し、２
層１３のｎ″″層１層管２ ＃１４で挾まれた表面領域
をチャネル領域としてこの上にゲート絶縁膜１５を介し
てゲート電極１６を形成している。１７はｐ 層１３か
らｎ＠ｉ４上にまたがるように配設されたソース電極、
１８はドレイン電極である。
ッチング素子が提案されている。その基本構成を第１図
に示す。この構造は、通常縦型ＤＭＯ８といわれるパワ
ーＮｉ ＯＳ Ｆ Ｅ Ｔのドレイン領域となるｎ＋層
１！−ｐ＋層におき換えたものということができる。即
ち、ｐ 基板１１（第１領域）に高抵抗のｎ″″層１２
（第２領域）を形成し、このｎ′″層１２の表面部に選
択的にｐ＋層１３（第３領域）を、更にこの２層１３０
表面部に選択的にｎ＋層１４（第４領域）を形成し、２
層１３のｎ″″層１層管２ ＃１４で挾まれた表面領域
をチャネル領域としてこの上にゲート絶縁膜１５を介し
てゲート電極１６を形成している。１７はｐ 層１３か
らｎ＠ｉ４上にまたがるように配設されたソース電極、
１８はドレイン電極である。
この素子の動作は次のとおりである。ソース電極１７を
アースし、ゲート電極１６およびドレイン電極１８に正
の電圧を与えると、ＭＯＳＦＥＴと同じ原理でゲート電
極１６直下のｐ＋層１３表面が反転して電子のチャネル
ができるためにオンする。ＭＯＳＦＥＴと異なっている
のは、ドレイン側ｐ 基板１１からもｎ″′層１２に正
孔の注入がおこることで、この注入された正孔１ｄｎ’
″層１２に蓄積してこの領域の抵抗管低くする。この導
電変調の効果によって、ＭＯ８ＦＥＴＯ場合に問題とな
った先の式と無関係にオン抵抗を十分低くすることがで
きる。
アースし、ゲート電極１６およびドレイン電極１８に正
の電圧を与えると、ＭＯＳＦＥＴと同じ原理でゲート電
極１６直下のｐ＋層１３表面が反転して電子のチャネル
ができるためにオンする。ＭＯＳＦＥＴと異なっている
のは、ドレイン側ｐ 基板１１からもｎ″′層１２に正
孔の注入がおこることで、この注入された正孔１ｄｎ’
″層１２に蓄積してこの領域の抵抗管低くする。この導
電変調の効果によって、ＭＯ８ＦＥＴＯ場合に問題とな
った先の式と無関係にオン抵抗を十分低くすることがで
きる。
しかしながらこのスイッチング素゛子は、オン抵抗が゛
小さくなる反面、ターンオフ時間がＭＯＳＦＥＴの場合
に比べて非常に長くなるという欠点をもつ。これは、ｎ
一層１２に蓄積されたキャリアが消滅するのに時間がか
かるためである。このターンオフのメカニズムを詳しく
説明する。第２図は、上記導電変調型スイッチング素子
の代表的なスイッチング波形である。
小さくなる反面、ターンオフ時間がＭＯＳＦＥＴの場合
に比べて非常に長くなるという欠点をもつ。これは、ｎ
一層１２に蓄積されたキャリアが消滅するのに時間がか
かるためである。このターンオフのメカニズムを詳しく
説明する。第２図は、上記導電変調型スイッチング素子
の代表的なスイッチング波形である。
図から、ターンオフには二つのフェイズ１．Ｉｔがある
ことがわかる。第１のフェイズ■は、ゲート電圧が零に
なったことによってｐ 層１３表面のチャネルが消え、
このチャネルを流れていた電子電流が零になるために、
その分だけ瞬時にドレイン電流が減少するものである。
ことがわかる。第１のフェイズ■は、ゲート電圧が零に
なったことによってｐ 層１３表面のチャネルが消え、
このチャネルを流れていた電子電流が零になるために、
その分だけ瞬時にドレイン電流が減少するものである。
これに続く第２のフェイズ…は、ｎ一層１２中に残留す
るキャリアによって、ｐ 層１３−ｎ″″層１２−ｐ
基板１ノのトランジスタ作用で流れる電流がキャリア寿
命τで減衰するものである。
るキャリアによって、ｐ 層１３−ｎ″″層１２−ｐ
基板１ノのトランジスタ作用で流れる電流がキャリア寿
命τで減衰するものである。
ｎ一層１２を不純物縦度１０ＣＣ１ｒＬ〕、淳み４０〜
５０〔μ罵〕とした従来の代表的な素子で、ターンオフ
時間ｔ ｏｆｆは１０（′ｐｓｓｃ：ｌｔ−越えるもの
となる。
５０〔μ罵〕とした従来の代表的な素子で、ターンオフ
時間ｔ ｏｆｆは１０（′ｐｓｓｃ：ｌｔ−越えるもの
となる。
本発明は上記事情を考慮してなされたもので、低いオン
抵抗を維持しなからタ゛−ンオフ時間を十分短かくした
導電変調型の半導体装置を提供することを目的とする。
抵抗を維持しなからタ゛−ンオフ時間を十分短かくした
導電変調型の半導体装置を提供することを目的とする。
本発明は第１図に示す素子構造において、オン時のドレ
イン電流中の電子電流と正孔電流の比率かｐ 基板１１
からの正孔の注入効率によりほぼ決まる点に着目し、ｎ
一層１２（第２領域）のｐ＋基板１ノ（第１領域）に接
する部分に不純物の総量が３Ｘ１０１’［い 〕以上の
ｎ＋層を設けることを特徴とする。
イン電流中の電子電流と正孔電流の比率かｐ 基板１１
からの正孔の注入効率によりほぼ決まる点に着目し、ｎ
一層１２（第２領域）のｐ＋基板１ノ（第１領域）に接
する部分に不純物の総量が３Ｘ１０１’［い 〕以上の
ｎ＋層を設けることを特徴とする。
各領域の導電型を逆にした素子の場合にも同様の位置に
不純物総量が３ Ｘ １０”（ｃＩＩＬ−”）以上のｐ
＋層を設ければよい。
不純物総量が３ Ｘ １０”（ｃＩＩＬ−”）以上のｐ
＋層を設ければよい。
本発明によれば、ドレイン側からのキャリア注入を抑制
してドレイン電流中の電子電流と正孔電流の比率を変え
ることにより、前述したフェイズＩで瞬時に電流の減少
する割合を大きくすることができ、この結果ターンオフ
時間の大幅な短縮が図られる。同時に本発明によれば、
高抵抗層がパンチスルーする電圧が増大し、素子の電圧
阻止能力も向上する。
してドレイン電流中の電子電流と正孔電流の比率を変え
ることにより、前述したフェイズＩで瞬時に電流の減少
する割合を大きくすることができ、この結果ターンオフ
時間の大幅な短縮が図られる。同時に本発明によれば、
高抵抗層がパンチスルーする電圧が増大し、素子の電圧
阻止能力も向上する。
以下本発明の詳細な説明する。第３図は一実施例の素子
構造であり、第１図と対応する部分には第１図と同一符
号を付しである。これを製造工程に従って説明すると、
まずｌＸｌ０”ＣｃＩｒＬ−”）程度ノル＋基板１１に
、６ Ｘ １０”［ｃｍ−”）、５μ翼厚のｎ 層１９
と３Ｘ１０”Ｃ口 〕、４４０μｍのｎ″″層１層管２
オン注入法と気相成長法によって形成する。次に選択拡
散法によって約５〔μ簿〕の深さにｐ 層１３を形成し
、史にその表面にｎ 層１４を形成する。そして高温熱
酸化によりゲート絶縁膜１５を形成し、ｎ ｊ＠１４と
ｐ 層１３にオーミック電極をとるためにゲート絶縁膜
１５に穴あけを行い、アルミニウムを数〔μｍ〕蒸着し
、選択エツチングしてゲート電極１６とソース電極１７
を形成する。最後にウニ八裏面にＶ−Ｎｉ−Ａｕ膜を蒸
着してドレイン電極１８を形成して完成する。
構造であり、第１図と対応する部分には第１図と同一符
号を付しである。これを製造工程に従って説明すると、
まずｌＸｌ０”ＣｃＩｒＬ−”）程度ノル＋基板１１に
、６ Ｘ １０”［ｃｍ−”）、５μ翼厚のｎ 層１９
と３Ｘ１０”Ｃ口 〕、４４０μｍのｎ″″層１層管２
オン注入法と気相成長法によって形成する。次に選択拡
散法によって約５〔μ簿〕の深さにｐ 層１３を形成し
、史にその表面にｎ 層１４を形成する。そして高温熱
酸化によりゲート絶縁膜１５を形成し、ｎ ｊ＠１４と
ｐ 層１３にオーミック電極をとるためにゲート絶縁膜
１５に穴あけを行い、アルミニウムを数〔μｍ〕蒸着し
、選択エツチングしてゲート電極１６とソース電極１７
を形成する。最後にウニ八裏面にＶ−Ｎｉ−Ａｕ膜を蒸
着してドレイン電極１８を形成して完成する。
この実施例による素子のスイッチング波形を第４図に示
す。この素子では、ｎ 層１９の存在によってｐ 基板
１１からｎ一層１２への正孔注入効率が大幅に低下し、
従ってオン時にｎ′″層１２を流れる電流のうち電子電
流の占める割合が大きくなっている。その結果、第２図
と比較して明らかなようにゲート電圧が零となって電子
電流がしゃ断されたときのフェイズ■での電流減少が大
きく、ターンオフ時間はｔ。ｆｆｚ６〔μｓｅｃ〕と従
来の約１／２にまで短縮される。
す。この素子では、ｎ 層１９の存在によってｐ 基板
１１からｎ一層１２への正孔注入効率が大幅に低下し、
従ってオン時にｎ′″層１２を流れる電流のうち電子電
流の占める割合が大きくなっている。その結果、第２図
と比較して明らかなようにゲート電圧が零となって電子
電流がしゃ断されたときのフェイズ■での電流減少が大
きく、ターンオフ時間はｔ。ｆｆｚ６〔μｓｅｃ〕と従
来の約１／２にまで短縮される。
第５図は、第３図のｎ 層１９に存在する不純物の総量
を変えたときのオン電流中に占める電子電流の割合を理
論計算によりめた結果で十 ある。このデータから、ｎ 層ノ９の不純物量が４ ｘ
１０” ［ｃｍ−”）を越えるあたりから′電子電流
の割合が増大しはじめ、３ ｘ １０” 〔ｃｍ−’
：）以上においてその増大傾向が顕著に現われている。
を変えたときのオン電流中に占める電子電流の割合を理
論計算によりめた結果で十 ある。このデータから、ｎ 層ノ９の不純物量が４ ｘ
１０” ［ｃｍ−”）を越えるあたりから′電子電流
の割合が増大しはじめ、３ ｘ １０” 〔ｃｍ−’
：）以上においてその増大傾向が顕著に現われている。
参考までに、第３図のｎ 層１９の部分に２×１０１６
〔ｃｍ′″３〕、厚み１５ｐｍ８度ノｎ Ｐｔ４ （不
純物総量３ Ｘ Ｉ Ｏ” （ｍ−” ） ）を設けて
ｎ−Ｊ＠１２のパンチスルー耐圧を高める技術は知られ
ている。しかし仁の程度の不純物量のｎ Ｉ＋￥１を設
けても、第５図から明らかなように電子電流の割合の増
大は殆んど認められない。即ちｎ 層１９の不純物量を
３Ｘ１０１４（α 〕以上とすることによってはじめて
、ターンオフ時間の短縮という本発明の効果が得られる
のでおる。しかも、ｎ＋層１９の不純物量が３ Ｘ １
０”〜１０” 〔ｃｒｎ−”）程度であれば、電子電流
の割合が多くなるとはいっても正孔電流も存在し、素子
のオン抵抗は従来の０ＭＯ８に比べて十分低く保たれる
。
〔ｃｍ′″３〕、厚み１５ｐｍ８度ノｎ Ｐｔ４ （不
純物総量３ Ｘ Ｉ Ｏ” （ｍ−” ） ）を設けて
ｎ−Ｊ＠１２のパンチスルー耐圧を高める技術は知られ
ている。しかし仁の程度の不純物量のｎ Ｉ＋￥１を設
けても、第５図から明らかなように電子電流の割合の増
大は殆んど認められない。即ちｎ 層１９の不純物量を
３Ｘ１０１４（α 〕以上とすることによってはじめて
、ターンオフ時間の短縮という本発明の効果が得られる
のでおる。しかも、ｎ＋層１９の不純物量が３ Ｘ １
０”〜１０” 〔ｃｒｎ−”）程度であれば、電子電流
の割合が多くなるとはいっても正孔電流も存在し、素子
のオン抵抗は従来の０ＭＯ８に比べて十分低く保たれる
。
第１図は導電変調型スイッチング素子の一例を示す図、
第２図はそのスイッチング動作波形を示す図、第３図は
本発明の一実施例の導電変調型スイッチング素子を示す
図、第４図はそのスイッチング動作波形を示す図、給５
図は本発明の詳細な説明するための図である。 １１・・・ｐ 基板（第１領域）、１２・・・ｎ一層（
第２領域）、１３・・・ｐＭｌｉ（第３領域）、１４・
・・ｎ＋層（第４領域）、１５・・・ゲート絶縁膜、１
６・・・ゲート電極、１７・・・ソース電極、１８・・
・ドレイン電極、１９・・・ｎ 層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 １ｇ３図 第 ４ 図 手続補正書 １．事件の表示 特願昭５８−２２４０８９号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７ン株式会社 東芝 ４、代理人 ５、自発補正 ６、？Ｉｉ正の対象 ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 （２）明ｍ書第５頁第１５行及び第１８行の１’ ３
Ｘ １０五４」をｒ４ｘ１０２３Ｊと訂正する。 （３）同第８頁第１１行〜第１３行の記載［３×１０”
［ｃｍ−２］以上とする・・・得られるのである。 」を「４×１０１３ ［ｃｍ′２コを越えるあたりから
ターンオフタイムの短縮が図られ、３Ｘ１０１’［ＣＩ
Ｉ＋”］以上どすることにより更に大きなターンオフタ
イムの短縮という効果が得られるのである。 ｊ〜と訂正する。 ２、特許請求の範囲 高不純物濃度でＭ１導電型の第１領域と、この領域上に
設（プられた低不純物濃度で第２導電型の第２領域と、
この第２領域表面部に選択的に形成された第１導電型の
第３領域と、この第３領域表面部に選択的に形成された
高不純物濃度で第２導電型の第４領域とを有し、前記第
３領域表面の第２領域と第４領域で挟まれた部分をヂャ
ネル領域としてこの上にゲート絶縁膜を介してゲート電
極が形成され、前記第３領域と第４領域表面に同時にコ
ンタクトするソース電極が形成され、かつ前記第１領域
表面にトレイン電極が形成された半導体装置において、
前記第２領域の第１領域と接する部分に不純物の総量が
４ Ｘ １０” Ｅｃｍ’ ］以上である高濃度の第２
４電型層を設けたことを特徴とする半導体装−盲。 出願人代理人 弁理士 鈴江武彦
第２図はそのスイッチング動作波形を示す図、第３図は
本発明の一実施例の導電変調型スイッチング素子を示す
図、第４図はそのスイッチング動作波形を示す図、給５
図は本発明の詳細な説明するための図である。 １１・・・ｐ 基板（第１領域）、１２・・・ｎ一層（
第２領域）、１３・・・ｐＭｌｉ（第３領域）、１４・
・・ｎ＋層（第４領域）、１５・・・ゲート絶縁膜、１
６・・・ゲート電極、１７・・・ソース電極、１８・・
・ドレイン電極、１９・・・ｎ 層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 １ｇ３図 第 ４ 図 手続補正書 １．事件の表示 特願昭５８−２２４０８９号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７ン株式会社 東芝 ４、代理人 ５、自発補正 ６、？Ｉｉ正の対象 ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 （２）明ｍ書第５頁第１５行及び第１８行の１’ ３
Ｘ １０五４」をｒ４ｘ１０２３Ｊと訂正する。 （３）同第８頁第１１行〜第１３行の記載［３×１０”
［ｃｍ−２］以上とする・・・得られるのである。 」を「４×１０１３ ［ｃｍ′２コを越えるあたりから
ターンオフタイムの短縮が図られ、３Ｘ１０１’［ＣＩ
Ｉ＋”］以上どすることにより更に大きなターンオフタ
イムの短縮という効果が得られるのである。 ｊ〜と訂正する。 ２、特許請求の範囲 高不純物濃度でＭ１導電型の第１領域と、この領域上に
設（プられた低不純物濃度で第２導電型の第２領域と、
この第２領域表面部に選択的に形成された第１導電型の
第３領域と、この第３領域表面部に選択的に形成された
高不純物濃度で第２導電型の第４領域とを有し、前記第
３領域表面の第２領域と第４領域で挟まれた部分をヂャ
ネル領域としてこの上にゲート絶縁膜を介してゲート電
極が形成され、前記第３領域と第４領域表面に同時にコ
ンタクトするソース電極が形成され、かつ前記第１領域
表面にトレイン電極が形成された半導体装置において、
前記第２領域の第１領域と接する部分に不純物の総量が
４ Ｘ １０” Ｅｃｍ’ ］以上である高濃度の第２
４電型層を設けたことを特徴とする半導体装−盲。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 高不純物濃度り；、第１導電型の第１領域と、この領域
上に設けられた低不純物濃度て゛第２導電型の第２領域
と、この第２領域表面部に選択的に形成された第１導電
型の第３領域と、この第３領域表面部に選択的に形成さ
れた高不純物濃度（℃第２導電型の第４領域とを有し、
前記第３領域表面の第２領域と第４領域で挾まれた部分
をチャネル領域としてこの上にゲート絶縁膜を介してゲ
ート電極が形成され、前記第３領域と第４領域表面に同
時にコンタクトするソース電極が形成され、かつ前記第
１領域表面にドレイン電極が形球された半導体！Ｉｉｉ
＆において、前記鶴２領域の第１領域と接する部分に不
純物の総量が３ Ｘ １０に４（ｃｍ−”）以上で１６
ＡＩ＋ｌ［（７）第２導電呈層を設けたことを特徴とす
る半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224089A JPH0680831B2 (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
| GB8430147A GB2150753B (en) | 1983-11-30 | 1984-11-29 | Semiconductor device |
| DE3443854A DE3443854C2 (de) | 1983-11-30 | 1984-11-30 | Halbleiteranordnung mit isoliertem Gate |
| US06/858,854 US4689647A (en) | 1983-11-30 | 1986-04-30 | Conductivity modulated field effect switch with optimized anode emitter and anode base impurity concentrations |
| US07/807,752 US5212396A (en) | 1983-11-30 | 1991-12-17 | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224089A JPH0680831B2 (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117673A true JPS60117673A (ja) | 1985-06-25 |
| JPH0680831B2 JPH0680831B2 (ja) | 1994-10-12 |
Family
ID=16808372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224089A Expired - Lifetime JPH0680831B2 (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680831B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260152A (ja) * | 1984-06-07 | 1985-12-23 | Nec Corp | 半導体装置 |
| JPS61198781A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPH02148767A (ja) * | 1988-11-29 | 1990-06-07 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| WO2013088544A1 (ja) * | 2011-12-15 | 2013-06-20 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150870A (en) * | 1980-03-25 | 1981-11-21 | Rca Corp | Vertical mos-fet device |
-
1983
- 1983-11-30 JP JP58224089A patent/JPH0680831B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150870A (en) * | 1980-03-25 | 1981-11-21 | Rca Corp | Vertical mos-fet device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260152A (ja) * | 1984-06-07 | 1985-12-23 | Nec Corp | 半導体装置 |
| JPH0466110B2 (ja) * | 1984-06-07 | 1992-10-22 | Nippon Electric Co | |
| JPS61198781A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPH02148767A (ja) * | 1988-11-29 | 1990-06-07 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| WO2013088544A1 (ja) * | 2011-12-15 | 2013-06-20 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
| US9349847B2 (en) | 2011-12-15 | 2016-05-24 | Hitachi, Ltd. | Semiconductor device and power converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680831B2 (ja) | 1994-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246092B1 (en) | High breakdown voltage MOS semiconductor apparatus | |
| JPH0467343B2 (ja) | ||
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0671079B2 (ja) | 双方向導通可能なモノリシック集積半導体デバイスとその製造方法 | |
| US4743952A (en) | Insulated-gate semiconductor device with low on-resistance | |
| JPH04283968A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS6182477A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| KR900013652A (ko) | 감소된 온 저항을 가진 soi구조의 고전압 반도체 장치 | |
| JPS62176168A (ja) | 縦型ｍｏｓトランジスタ | |
| JPS63224260A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH08213613A (ja) | たて型半導体素子およびその製造方法 | |
| JPH04274368A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS60117673A (ja) | 半導体装置 | |
| JPS62150769A (ja) | 半導体装置 | |
| JPH06112494A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH04125972A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPS59132671A (ja) | 縦型ｍｏｓトランジスタ | |
| JPH0555594A (ja) | 縦型電界効果トランジスタ | |
| JPS62283669A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH01111378A (ja) | 縦型ｍｏｓ ｆｅｔ | |
| JPS63205963A (ja) | 薄膜トランジスタ | |
| JP2629437B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| JPS63226072A (ja) | 半導体装置の製造方法 | |
| JPH07254707A (ja) | 半導体装置 | |
| JPH0745822A (ja) | 半導体装置 |