JPH0671079B2 - 双方向導通可能なモノリシック集積半導体デバイスとその製造方法 - Google Patents
双方向導通可能なモノリシック集積半導体デバイスとその製造方法Info
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- JPH0671079B2 JPH0671079B2 JP63120817A JP12081788A JPH0671079B2 JP H0671079 B2 JPH0671079 B2 JP H0671079B2 JP 63120817 A JP63120817 A JP 63120817A JP 12081788 A JP12081788 A JP 12081788A JP H0671079 B2 JPH0671079 B2 JP H0671079B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 本発明は絶縁ゲート半導体デバイスに関するものであ
り、更に詳しくはたとえば固有の再生導電デバイスを構
成する第１の部分と、たとえば固有のバイポーラトラン
ジスタを構成する第２の部分を用いるこのようなモノリ
シック集積半導体デバイスに関するものである。開示さ
れたデバイスは５層の固有の構造を含み、これにより固
有のバイポーラトランジスタが駆動されて、順方向と逆
方向の両方で低い電圧降下で大電流が流れ、また逆方向
に低電圧で大電流が流れる。本発明のモノリシック集積
半導体デバイスは、絶縁ゲートの制御により順方向と逆
方向の両方で導電させることができる。
り、更に詳しくはたとえば固有の再生導電デバイスを構
成する第１の部分と、たとえば固有のバイポーラトラン
ジスタを構成する第２の部分を用いるこのようなモノリ
シック集積半導体デバイスに関するものである。開示さ
れたデバイスは５層の固有の構造を含み、これにより固
有のバイポーラトランジスタが駆動されて、順方向と逆
方向の両方で低い電圧降下で大電流が流れ、また逆方向
に低電圧で大電流が流れる。本発明のモノリシック集積
半導体デバイスは、絶縁ゲートの制御により順方向と逆
方向の両方で導電させることができる。
従来のモノリシック集積半導体デバイスでは、固有のサ
イリスタのような４層の構造を含む半導体デバイスの第
１の部分を用いて、固有のバイポーラトランジスタのよ
うな３層構造を含む半導体デバイスの第２の部分にベー
ス駆動電流を供給する。このようなモノリシック集積半
導体デバイスは、絶縁ゲートの制御に応じて、順方向に
のみ電流を導通する。したがって、このようなデバイス
は電気器具の制御回路のようなAC環境で使用するには特
に魅力的なものではない。このため、導電率を向上させ
ると共に、絶縁ゲートの制御により順方向と逆方向に導
電させることのできるモノリシック集積ゲート制御半導
体デバイスが求められており、この要求は満たされてい
ない。
イリスタのような４層の構造を含む半導体デバイスの第
１の部分を用いて、固有のバイポーラトランジスタのよ
うな３層構造を含む半導体デバイスの第２の部分にベー
ス駆動電流を供給する。このようなモノリシック集積半
導体デバイスは、絶縁ゲートの制御に応じて、順方向に
のみ電流を導通する。したがって、このようなデバイス
は電気器具の制御回路のようなAC環境で使用するには特
に魅力的なものではない。このため、導電率を向上させ
ると共に、絶縁ゲートの制御により順方向と逆方向に導
電させることのできるモノリシック集積ゲート制御半導
体デバイスが求められており、この要求は満たされてい
ない。
発明の目的 本発明の主な目的は、双方向導電性を示す改良されたモ
ノリシック集積絶縁ゲート半導体デバイスを提供するこ
とである。
ノリシック集積絶縁ゲート半導体デバイスを提供するこ
とである。
本発明のもう１つの目的は、固有の３層構造、固有の４
層構造、および固有の５層構造を含み、各構造の電流導
通状態を単一の絶縁ゲートによって制御できるようなモ
ノリシック集積半導体デバイスを提供することである。
層構造、および固有の５層構造を含み、各構造の電流導
通状態を単一の絶縁ゲートによって制御できるようなモ
ノリシック集積半導体デバイスを提供することである。
本発明の付加的な特徴は、別々の３つの固有の半導体構
造をそなえ、それらのモノリシックな組合わせによって
集積したデバイスの機能が個別のデバイスで得られる機
能より改善されるようにした半導体材料の単一基板が提
供されることである。
造をそなえ、それらのモノリシックな組合わせによって
集積したデバイスの機能が個別のデバイスで得られる機
能より改善されるようにした半導体材料の単一基板が提
供されることである。
更に本発明の付加的な目的は逆方向の低駆動電圧で大電
流を導通させるMOSゲート制御５層構造を含む絶縁ゲー
ト制御半導体を提供することである。
流を導通させるMOSゲート制御５層構造を含む絶縁ゲー
ト制御半導体を提供することである。
発明の要約 本発明の上記の目的および特徴ならびに他の目的および
特徴は、一方の導電型の第１層の上に逆導電型の第２層
が配置されたモノリシック集積絶縁ゲート半導体デバイ
スで達成される。逆電導型の第１の領域が第１層の中に
配置されて、第１層との間にPN接合を形成する。一方導
電型の第２および第３の領域が第２層の中に配置され
て、第２層との間にPN接合を形成する。第２の領域は高
濃度にドーピングされた深い中心部とこの中心部を囲む
より低濃度にドーピングされたより浅い環状領域を含む
ことが好ましい。同様に第３の領域は低濃度にドーピン
グされた第１部分とこの第１部分の中に配置された高濃
度にドーピングされたオーム接触第２部分を含む。逆導
電型の第４の領域が第２の領域の中に配置されて、第２
の領域との間にPN接合を形成する。第４の領域は、第２
の層と組合わさって、それらの間に配置された第２の領
域にチャネル部分を画成する。逆導電型の第５の領域が
第３の領域の中に配置されて、第３の領域との間にPN接
合を形成する。第５の領域は、第２の層と組合わさっ
て、第３の領域にチャネル部分を画成する。逆導電型の
第６の領域が第３の領域の中に配置されて、第３の領域
の第１部分とオーム接触第２部分の両方に重なり、それ
らとの間にPN接合を形成する。第３の領域の一部は第５
の領域と第６の領域との間に配置されている。
特徴は、一方の導電型の第１層の上に逆導電型の第２層
が配置されたモノリシック集積絶縁ゲート半導体デバイ
スで達成される。逆電導型の第１の領域が第１層の中に
配置されて、第１層との間にPN接合を形成する。一方導
電型の第２および第３の領域が第２層の中に配置され
て、第２層との間にPN接合を形成する。第２の領域は高
濃度にドーピングされた深い中心部とこの中心部を囲む
より低濃度にドーピングされたより浅い環状領域を含む
ことが好ましい。同様に第３の領域は低濃度にドーピン
グされた第１部分とこの第１部分の中に配置された高濃
度にドーピングされたオーム接触第２部分を含む。逆導
電型の第４の領域が第２の領域の中に配置されて、第２
の領域との間にPN接合を形成する。第４の領域は、第２
の層と組合わさって、それらの間に配置された第２の領
域にチャネル部分を画成する。逆導電型の第５の領域が
第３の領域の中に配置されて、第３の領域との間にPN接
合を形成する。第５の領域は、第２の層と組合わさっ
て、第３の領域にチャネル部分を画成する。逆導電型の
第６の領域が第３の領域の中に配置されて、第３の領域
の第１部分とオーム接触第２部分の両方に重なり、それ
らとの間にPN接合を形成する。第３の領域の一部は第５
の領域と第６の領域との間に配置されている。
第１の絶縁ゲート構造が第３の領域のチャネル部分の上
に配置され、適切な印加されたバイアスに応答して第５
の領域を第２の層に結合する。第１の絶縁ゲートはター
ンオンゲートと考えることができる。第２の絶縁ゲート
が第２の領域のチャネル部分の上に配置され、第２の層
と第４の領域の上にも重ねることができる。第２のゲー
トはターンオフゲートと考えることができる。第３の絶
縁ゲートが第３の領域の一部の上に配置され、また第５
の領域と第６の領域の一部の上にも配置される。印加さ
れたバイアスに応答して、第３の絶縁されたゲートは第
５の領域を第６の領域に結合する。第１の電極が第３の
領域のオーム接触第２部分、第６の領域、第２の領域、
第４の領域とオーム接触するように配置される。第２の
電極が第１の層および第１の領域とオーム接触するよう
に配置される。第１の電極に対して第２の電極に正のバ
イアスが印加され、適当なバイアスが絶縁ゲート構造に
印加されたとき、第１および第２の層、第３および第５
の領域を含む固有の４層構造が第６の領域を介して第１
の電極に結合されて再生導通状態に設定されるので、高
電流密度の順方向導通状態が達成される。第１および第
２の層ならびに第３の領域を含む固有の３層構造は導通
が変調されて、改善された導通を示す。上記バイアスを
除去すると、再生導通が止まる。第１の電極に対して負
のバイアスが第２の電極に印加されたとき、第２の領
域、第２および第１の層ならびに第１の領域を含む４層
構造により逆方向に導通が生じる。第１の絶縁ゲート電
極に適当なバイアスを印加して第４の領域と第２の層と
の間にMOSチャネルを形成することにより、第２の領域
から第２の層への注入が抑制され、そうでなければ生じ
たはずの電流の流れがターンオフする。したがって、デ
バイスは順方向と逆方向の両方で高密度の電流導通を行
ない、絶縁ゲートの制御に応答する。
に配置され、適切な印加されたバイアスに応答して第５
の領域を第２の層に結合する。第１の絶縁ゲートはター
ンオンゲートと考えることができる。第２の絶縁ゲート
が第２の領域のチャネル部分の上に配置され、第２の層
と第４の領域の上にも重ねることができる。第２のゲー
トはターンオフゲートと考えることができる。第３の絶
縁ゲートが第３の領域の一部の上に配置され、また第５
の領域と第６の領域の一部の上にも配置される。印加さ
れたバイアスに応答して、第３の絶縁されたゲートは第
５の領域を第６の領域に結合する。第１の電極が第３の
領域のオーム接触第２部分、第６の領域、第２の領域、
第４の領域とオーム接触するように配置される。第２の
電極が第１の層および第１の領域とオーム接触するよう
に配置される。第１の電極に対して第２の電極に正のバ
イアスが印加され、適当なバイアスが絶縁ゲート構造に
印加されたとき、第１および第２の層、第３および第５
の領域を含む固有の４層構造が第６の領域を介して第１
の電極に結合されて再生導通状態に設定されるので、高
電流密度の順方向導通状態が達成される。第１および第
２の層ならびに第３の領域を含む固有の３層構造は導通
が変調されて、改善された導通を示す。上記バイアスを
除去すると、再生導通が止まる。第１の電極に対して負
のバイアスが第２の電極に印加されたとき、第２の領
域、第２および第１の層ならびに第１の領域を含む４層
構造により逆方向に導通が生じる。第１の絶縁ゲート電
極に適当なバイアスを印加して第４の領域と第２の層と
の間にMOSチャネルを形成することにより、第２の領域
から第２の層への注入が抑制され、そうでなければ生じ
たはずの電流の流れがターンオフする。したがって、デ
バイスは順方向と逆方向の両方で高密度の電流導通を行
ない、絶縁ゲートの制御に応答する。
本発明による半導体デバイスの製造方法では、最初に、
一方導電型の第１の層とその上に配置された逆導電型の
第２の層とを含む半導体本体を設ける。第１または第２
の層の一方を基板とし、他方の層をエピタキシャル成
長、もしくは打込みや拡散技術のようなドーピング技術
によって形成することができる。その後、第１の実施例
では半導体デバイスの第１の表面の上に第１の保護層が
設けられる。第１の保護層に第１の窓があけられて、第
１の層の表面の第１の部分が露出される。第１の層の中
に逆導電型の第１の領域が設けられる。その後、第１の
保護層の残りの部分が除去される。
一方導電型の第１の層とその上に配置された逆導電型の
第２の層とを含む半導体本体を設ける。第１または第２
の層の一方を基板とし、他方の層をエピタキシャル成
長、もしくは打込みや拡散技術のようなドーピング技術
によって形成することができる。その後、第１の実施例
では半導体デバイスの第１の表面の上に第１の保護層が
設けられる。第１の保護層に第１の窓があけられて、第
１の層の表面の第１の部分が露出される。第１の層の中
に逆導電型の第１の領域が設けられる。その後、第１の
保護層の残りの部分が除去される。
半導体デバイスの第２の表面の上に第２の保護層が配置
され、それに第２および第３の窓があけられる。一方導
電型の不純物を用いた第１のドーピング処理が第２およ
び第３の窓を通して行なわれて、一方導電型の第２およ
び第３の領域が形成される。第２の窓および第２の領域
は２つの工程手順で設けるのが好ましい。最初に、第２
の窓の中心部分があけられ、一方導電型の高濃度の不純
物が導入されて、高濃度にドーピングされた中心部分が
形成される。その後、第２の窓の第１の部分を囲む第２
の窓の第２の部分があけられ、第２のドーピング処理が
中位の濃度の一方導電型の材料で行なわれる。その後、
第３の窓を第２の保護層にあけることが好ましく、一方
導電型の低濃度の不純物により第３の領域が設けられ
る。その後、第３の窓の一部がマスクされ、第３の領域
の露出部分に一方導電型の高濃度の不純物を導入するこ
とにより高濃度にドーピングされたオーム接触領域が形
成される。
され、それに第２および第３の窓があけられる。一方導
電型の不純物を用いた第１のドーピング処理が第２およ
び第３の窓を通して行なわれて、一方導電型の第２およ
び第３の領域が形成される。第２の窓および第２の領域
は２つの工程手順で設けるのが好ましい。最初に、第２
の窓の中心部分があけられ、一方導電型の高濃度の不純
物が導入されて、高濃度にドーピングされた中心部分が
形成される。その後、第２の窓の第１の部分を囲む第２
の窓の第２の部分があけられ、第２のドーピング処理が
中位の濃度の一方導電型の材料で行なわれる。その後、
第３の窓を第２の保護層にあけることが好ましく、一方
導電型の低濃度の不純物により第３の領域が設けられ
る。その後、第３の窓の一部がマスクされ、第３の領域
の露出部分に一方導電型の高濃度の不純物を導入するこ
とにより高濃度にドーピングされたオーム接触領域が形
成される。
その後、第２の窓の中に第３の保護層が形成される。引
き続いて第２および第３の保護層に第５および第６の窓
があけられ、逆導電型の不純物を導入することにより第
２および第３の領域の中に逆導電型の第４、第５および
第６の領域が形成される。次に第４、第５および第６の
窓に酸化物層のような第４の保護層で再び充たされる。
次に、ポリシリコン層のようなゲート層が保護層の上に
堆積される。ポリシリコン層にパターン形成することに
より所望のゲート層が設けられ、ポリシリコン層の上面
にゲート絶縁層が堆積される。その後、写真印刷層の堆
積とパターン形成を行なうことにより保護層の上に窓が
設けられ、オーム接触領域が形成される。次に、緩衝液
で処理されたフッ化水素腐食液のような適当な腐食液を
使って、保護層を除去し、その下にある半導体デバイス
の表面を露出する。その後、メタライズ層を付けること
により第３および第４の領域ならびに第６および第３の
領域に対するカソード接触部が設けられる。
き続いて第２および第３の保護層に第５および第６の窓
があけられ、逆導電型の不純物を導入することにより第
２および第３の領域の中に逆導電型の第４、第５および
第６の領域が形成される。次に第４、第５および第６の
窓に酸化物層のような第４の保護層で再び充たされる。
次に、ポリシリコン層のようなゲート層が保護層の上に
堆積される。ポリシリコン層にパターン形成することに
より所望のゲート層が設けられ、ポリシリコン層の上面
にゲート絶縁層が堆積される。その後、写真印刷層の堆
積とパターン形成を行なうことにより保護層の上に窓が
設けられ、オーム接触領域が形成される。次に、緩衝液
で処理されたフッ化水素腐食液のような適当な腐食液を
使って、保護層を除去し、その下にある半導体デバイス
の表面を露出する。その後、メタライズ層を付けること
により第３および第４の領域ならびに第６および第３の
領域に対するカソード接触部が設けられる。
このように本発明は順方向と逆方向の両方で改良された
絶縁ゲートの制御による導通を示す改良されたモノリシ
ック集積半導体デバイスを提供する。
絶縁ゲートの制御による導通を示す改良されたモノリシ
ック集積半導体デバイスを提供する。
新規性があると考えられる本発明の特徴は特許請求の範
囲に明確に規定されている。しかし、発明自体の構成と
動作方法、モノリシック集積絶縁ゲート半導体デバイス
の付加的な特徴、目的および利点、ならびに製造方法は
図面を参照した以下の詳細な説明により最も良く理解す
ることができる。
囲に明確に規定されている。しかし、発明自体の構成と
動作方法、モノリシック集積絶縁ゲート半導体デバイス
の付加的な特徴、目的および利点、ならびに製造方法は
図面を参照した以下の詳細な説明により最も良く理解す
ることができる。
好適実施例の説明 本発明のモノリシック集積絶縁ゲート半導体デバイスは
広範囲の半導体デバイスに適用可能であり、種々の異な
る半導体材料から製造することができる。以下の説明で
はシリコン基板を用いた本発明のモノリシック集積半導
体デバイスのいくつかの実施例を開示する。シリコンデ
バイスまたはシリコン基板に組立てたデバイスが現在入
手し得る半導体デバイスの圧倒的多数を占めるからであ
る。したがって、本発明の最も一般的に生じる用途には
シリコン基板デバイスが含まれる。それにも拘わらず、
ここに開示される発明はゲルマニウム、ガリウムひ素、
および他の半導体材料で有利に用いることができる。し
たがって、本発明の適用はシリコン半導体材料で作られ
たデバイスに限定されるものではなく、任意の数の半導
体材料で作られるデバイスにも及ぶものである。
広範囲の半導体デバイスに適用可能であり、種々の異な
る半導体材料から製造することができる。以下の説明で
はシリコン基板を用いた本発明のモノリシック集積半導
体デバイスのいくつかの実施例を開示する。シリコンデ
バイスまたはシリコン基板に組立てたデバイスが現在入
手し得る半導体デバイスの圧倒的多数を占めるからであ
る。したがって、本発明の最も一般的に生じる用途には
シリコン基板デバイスが含まれる。それにも拘わらず、
ここに開示される発明はゲルマニウム、ガリウムひ素、
および他の半導体材料で有利に用いることができる。し
たがって、本発明の適用はシリコン半導体材料で作られ
たデバイスに限定されるものではなく、任意の数の半導
体材料で作られるデバイスにも及ぶものである。
更に、ここではシリコン半導体デバイスを対象とする多
数の実施例について説明するが、これらの開示内容は本
発明の好ましい実施態様を例示したものであって、本発
明の範囲または適用可能性を制限するものと考えるべき
ではない。更に、説明する例は特定の絶縁ゲート制御構
造に対する導電率を向上したモノリシック集積絶縁ゲー
ト半導体デバイスに関するものであるが、本発明のモノ
リシック集積の特徴は開示された構造に限定されるもの
ではない。これらのデバイスは好ましい商用実施例と考
えられるものに対する本発明の有用性と適用を示すため
に含まれている。特に、本発明は再生導通動作を用いる
モノリシック集積固有構造に容易に適用可能であるの
で、モノリシック固有集積TRIAC、DIAC、サイリスタを
含むデバイスに及ぶものである。更に、本発明は電流導
通率と電流密度を改良するものであるが、意図した利点
は改良されたセル構造からも得られていることがわか
る。
数の実施例について説明するが、これらの開示内容は本
発明の好ましい実施態様を例示したものであって、本発
明の範囲または適用可能性を制限するものと考えるべき
ではない。更に、説明する例は特定の絶縁ゲート制御構
造に対する導電率を向上したモノリシック集積絶縁ゲー
ト半導体デバイスに関するものであるが、本発明のモノ
リシック集積の特徴は開示された構造に限定されるもの
ではない。これらのデバイスは好ましい商用実施例と考
えられるものに対する本発明の有用性と適用を示すため
に含まれている。特に、本発明は再生導通動作を用いる
モノリシック集積固有構造に容易に適用可能であるの
で、モノリシック固有集積TRIAC、DIAC、サイリスタを
含むデバイスに及ぶものである。更に、本発明は電流導
通率と電流密度を改良するものであるが、意図した利点
は改良されたセル構造からも得られていることがわか
る。
第１図と第２図の対応関係に於いて、発明の説明が理解
しやすいように対応する部分は同じ参照番号で表わして
ある。しかし、半導体エレメントの種々の部分は縮尺通
りに描かれていない。本発明の説明を理解がより明確に
行なえるようにいくつかの寸法は他の寸法に対して誇張
して示してある。説明の目的のため、本発明による導電
率を向上したモノリシック集積半導体デバイスの各実施
例は特定のＰ型領域とＮ型領域を含むように図示してあ
るが、ここに開示された技術は、種々の領域の逆電型を
逆にしてたとえば図示したデバイスの双対にしたモノリ
シック集積絶縁ゲート半導体デバイスにも等しく適用し
得ることがわかる。
しやすいように対応する部分は同じ参照番号で表わして
ある。しかし、半導体エレメントの種々の部分は縮尺通
りに描かれていない。本発明の説明を理解がより明確に
行なえるようにいくつかの寸法は他の寸法に対して誇張
して示してある。説明の目的のため、本発明による導電
率を向上したモノリシック集積半導体デバイスの各実施
例は特定のＰ型領域とＮ型領域を含むように図示してあ
るが、ここに開示された技術は、種々の領域の逆電型を
逆にしてたとえば図示したデバイスの双対にしたモノリ
シック集積絶縁ゲート半導体デバイスにも等しく適用し
得ることがわかる。
更に、ここで説明する実施例は種々の領域が深さと幅を
そなえた２次元の図で示してあるが、これらの領域は３
次元構造で配列された複数のセルで構成されるデバイス
の単一セルの一部分だけを図示したものであることがわ
かる。したがって実際のデバイスとして製造したとき、
これらの領域は長さ、幅および深さを含む３次元とな
る。
そなえた２次元の図で示してあるが、これらの領域は３
次元構造で配列された複数のセルで構成されるデバイス
の単一セルの一部分だけを図示したものであることがわ
かる。したがって実際のデバイスとして製造したとき、
これらの領域は長さ、幅および深さを含む３次元とな
る。
第１図は本発明の好ましい実施例を示し、全体を10で表
わしたモノリシック集積絶縁ゲート半導体デバイスは固
有のトランジスタ、固有のサイリスタおよび固有のトラ
イアック（TRIAC）を含んでいる。ここで使っている
「固有」という用語は、通常のデバイスでは外部端子に
直接接続されるような端子のうちの１つまたはそれより
多くの端子が外部に接続されない構造を表わす。したが
って本発明のデバイスでは、ベース端子が外部端子に直
接接続されない固有のバイポーラトランジスタが存在す
る。同様に、エミッタ領域がカソード電極に直接接続さ
れない固有のサイリスタが存在する。しかし、デバイス
の中に絶縁ゲートを配置して、固有の構造の種々の端子
を１つ以上の外部電極に結合することにより、固有の構
造の電流導通能力を活用する。
わしたモノリシック集積絶縁ゲート半導体デバイスは固
有のトランジスタ、固有のサイリスタおよび固有のトラ
イアック（TRIAC）を含んでいる。ここで使っている
「固有」という用語は、通常のデバイスでは外部端子に
直接接続されるような端子のうちの１つまたはそれより
多くの端子が外部に接続されない構造を表わす。したが
って本発明のデバイスでは、ベース端子が外部端子に直
接接続されない固有のバイポーラトランジスタが存在す
る。同様に、エミッタ領域がカソード電極に直接接続さ
れない固有のサイリスタが存在する。しかし、デバイス
の中に絶縁ゲートを配置して、固有の構造の種々の端子
を１つ以上の外部電極に結合することにより、固有の構
造の電流導通能力を活用する。
したがって本発明のモノリシック集積絶縁ゲート半導体
デバイス10は、Ｐ型層として示す一方導電型の第１の層
12、および第１の層12の上に配置されたＮ型層として示
す逆導電型の低濃度にドーピングされた第２の層20をそ
なえた半導体材料の本体を含む。逆導電型の第１の領域
22が第１の層12の中に配置されて、第１の層12との間に
PN接合を形成する。第１の領域22は第１の層12と組合わ
さってデバイスの第１の表面25を形成する。
デバイス10は、Ｐ型層として示す一方導電型の第１の層
12、および第１の層12の上に配置されたＮ型層として示
す逆導電型の低濃度にドーピングされた第２の層20をそ
なえた半導体材料の本体を含む。逆導電型の第１の領域
22が第１の層12の中に配置されて、第１の層12との間に
PN接合を形成する。第１の領域22は第１の層12と組合わ
さってデバイスの第１の表面25を形成する。
Ｐ型領域として示した一方導電型の第２の領域30が第２
の層20の中に配置されて、第２の層20との間にPN接合を
形成する。第２の領域30は第１の高濃度にドーピングさ
れた中心部分32と第２のより低濃度にドーピングされた
周辺部分34を含むことが好ましい。周辺部分34は中心部
分32を囲み、中心部分32より浅い。
の層20の中に配置されて、第２の層20との間にPN接合を
形成する。第２の領域30は第１の高濃度にドーピングさ
れた中心部分32と第２のより低濃度にドーピングされた
周辺部分34を含むことが好ましい。周辺部分34は中心部
分32を囲み、中心部分32より浅い。
また一方導電型の第３の領域40が第２の層の中に配置さ
れて、第２の層との間にPN接合を形成する。第３の領域
40は第２の領域30に対して対向する関係で配置すること
が好ましく、それらの間に第２の層20の一部が配置され
る。第３の領域40は低濃度にドーピングされた第１の部
分とより高濃度にドーピングされたオーム接触第２表面
部分42を含むことが好ましい。
れて、第２の層との間にPN接合を形成する。第３の領域
40は第２の領域30に対して対向する関係で配置すること
が好ましく、それらの間に第２の層20の一部が配置され
る。第３の領域40は低濃度にドーピングされた第１の部
分とより高濃度にドーピングされたオーム接触第２表面
部分42を含むことが好ましい。
逆導電型の第４の領域50が第２の領域30の中に配置さ
れ、第２の領域との間にPN接合を形成する。第４の領域
50は第２の領域30の一部がその中心に突き出した環状構
造を有することが好ましい。第４の領域50は第２の層20
と組合わさってそれらの間の第２の領域30中にチャネル
部分を形成する。第５の領域55が第３の領域40の中に配
置されれて、第３の領域との間にPN接合を形成する。第
５の領域55は第２の層20と組合わさってそれらの間の第
３の領域40中にチャネル部分を形成する。
れ、第２の領域との間にPN接合を形成する。第４の領域
50は第２の領域30の一部がその中心に突き出した環状構
造を有することが好ましい。第４の領域50は第２の層20
と組合わさってそれらの間の第２の領域30中にチャネル
部分を形成する。第５の領域55が第３の領域40の中に配
置されれて、第３の領域との間にPN接合を形成する。第
５の領域55は第２の層20と組合わさってそれらの間の第
３の領域40中にチャネル部分を形成する。
第６の領域60が第３の領域40の中に配置され、また第３
の領域40のオーム接触部分42の一部の中に配置されるこ
とが好ましい。第６の領域60は第５の領域55に対して対
向する関係で配置され、第３の領域40の一部が第５の領
域55と第６の領域60との間に延在する。第１の絶縁ゲー
ト構造65が適当なバイアスに応答して第２の領域30のチ
ャネル部分を通る導通路を設定することによって第４の
領域50を第２の層20に結合する。同様に、第２の絶縁ゲ
ート68が第３の領域40のチャネル部分の上に配置され、
適当に印加されたバイアスに応答して第５の領域55を第
２の層20に結合する。図示しない代替実施例では、第１
および第２のゲートは直接電気的に接続するか、または
同じ構造の部分を含むことができる。
の領域40のオーム接触部分42の一部の中に配置されるこ
とが好ましい。第６の領域60は第５の領域55に対して対
向する関係で配置され、第３の領域40の一部が第５の領
域55と第６の領域60との間に延在する。第１の絶縁ゲー
ト構造65が適当なバイアスに応答して第２の領域30のチ
ャネル部分を通る導通路を設定することによって第４の
領域50を第２の層20に結合する。同様に、第２の絶縁ゲ
ート68が第３の領域40のチャネル部分の上に配置され、
適当に印加されたバイアスに応答して第５の領域55を第
２の層20に結合する。図示しない代替実施例では、第１
および第２のゲートは直接電気的に接続するか、または
同じ構造の部分を含むことができる。
更に、第３の絶縁ゲート構造69が設けられ、適当な印加
電位に応答して、第５の領域55と第６の領域60との間に
配置された第３の領域40の部分に導通チャネルを設定す
ることにより、第５の領域55と第６の領域60を結合す
る。
電位に応答して、第５の領域55と第６の領域60との間に
配置された第３の領域40の部分に導通チャネルを設定す
ることにより、第５の領域55と第６の領域60を結合す
る。
実施例では第１、第２および第３の絶縁ゲート電極65,6
8および69は同じ制御電圧源に接続される。第１の電極7
0が第３の領域40のオーム接触部分42およびその中に配
置された第６の領域60とオーム接触するように配置され
る。第１の電極70は第２の領域30および第４の領域50と
もオーム接触する。第２の電極72が第１の領域の第１の
層とオーム接触して配置され、それらの間のPN接合を短
絡する。
8および69は同じ制御電圧源に接続される。第１の電極7
0が第３の領域40のオーム接触部分42およびその中に配
置された第６の領域60とオーム接触するように配置され
る。第１の電極70は第２の領域30および第４の領域50と
もオーム接触する。第２の電極72が第１の領域の第１の
層とオーム接触して配置され、それらの間のPN接合を短
絡する。
デバイス10は絶縁ゲートに適当なバイアスが印加された
ことに応答して順方向と逆方向の両方に高レベルの電流
を流す。第２の電極72が第１の電極70より正にバイアス
され、第３の絶縁ゲート69が適当にバイアスされたと
き、第５の領域55が第６の領域60に結合され、第６の領
域60がカソード電極70に直接接続される。更に、第３の
絶縁ゲート69が適当にバイアスされれば、第１の層に、
第２の層20、第３の領域40および第５の領域55で構成さ
れた固有の４層構造がカソード電極70に直接接続され、
再生導通状態となって、第１の層に、第２の層20、およ
び第２の部分42を含む第３の領域40で構成された固有の
バイポーラトランジスタに活性ベース駆動を与える。第
３の絶縁ゲート60からのバイアスの除去または反転に応
答して、４層構造のエミッタすなわち第５の領域55が第
６の領域60と切り離され、導通が停止する。
ことに応答して順方向と逆方向の両方に高レベルの電流
を流す。第２の電極72が第１の電極70より正にバイアス
され、第３の絶縁ゲート69が適当にバイアスされたと
き、第５の領域55が第６の領域60に結合され、第６の領
域60がカソード電極70に直接接続される。更に、第３の
絶縁ゲート69が適当にバイアスされれば、第１の層に、
第２の層20、第３の領域40および第５の領域55で構成さ
れた固有の４層構造がカソード電極70に直接接続され、
再生導通状態となって、第１の層に、第２の層20、およ
び第２の部分42を含む第３の領域40で構成された固有の
バイポーラトランジスタに活性ベース駆動を与える。第
３の絶縁ゲート60からのバイアスの除去または反転に応
答して、４層構造のエミッタすなわち第５の領域55が第
６の領域60と切り離され、導通が停止する。
第１、第２および第３の絶縁ゲート65,68および69に適
当なバイアスが印加され、かつ第２の電極72が第１の電
極70より負になったとき、第２の領域30、第２の層20、
第１の層12、および第１の領域22で構成される４層構造
により逆方向の導通が生じる。したがって、この固有の
４層構造は逆方向の再生導通を生じる。第１の絶縁ゲー
ト電極65への適当なバイアスの印加に応答して、４層の
再生導通が停止する。これは、第４の領域50と層20との
間の導通チャネルが領域30と層20との間のPN接合を短絡
し、この接合からの注入が減って再生導通が遮断される
からである。したがって、本発明は低い電圧降下で順方
向と逆方向の両方向で高度の導通電流密度が得られる改
良されたモノリシック集積半導体デバイスを提供する。
当なバイアスが印加され、かつ第２の電極72が第１の電
極70より負になったとき、第２の領域30、第２の層20、
第１の層12、および第１の領域22で構成される４層構造
により逆方向の導通が生じる。したがって、この固有の
４層構造は逆方向の再生導通を生じる。第１の絶縁ゲー
ト電極65への適当なバイアスの印加に応答して、４層の
再生導通が停止する。これは、第４の領域50と層20との
間の導通チャネルが領域30と層20との間のPN接合を短絡
し、この接合からの注入が減って再生導通が遮断される
からである。したがって、本発明は低い電圧降下で順方
向と逆方向の両方向で高度の導通電流密度が得られる改
良されたモノリシック集積半導体デバイスを提供する。
次に第2A図乃至第2Y図には本発明によるモノリシック集
積絶縁ゲート半導体デバイスの製造方法の一実施例にお
ける種々の工程が示してある。最初に、一方導電型の第
１の層12と逆導電型の第２の層20を含む半導体本体が設
けられる（第2A図）。次に第2B図に示すように酸化物層
のような第１の保護層100が半導体デバイスの第１の表
面25の上に設けられる。第2C図に示すように第１の窓85
が第１の保護層100にあけられる。第2D図に示すように
第１の領域22が第１の層12の中に設けられる。その後、
第１の保護層100の残りの部分が第2E図に示すように除
去される。
積絶縁ゲート半導体デバイスの製造方法の一実施例にお
ける種々の工程が示してある。最初に、一方導電型の第
１の層12と逆導電型の第２の層20を含む半導体本体が設
けられる（第2A図）。次に第2B図に示すように酸化物層
のような第１の保護層100が半導体デバイスの第１の表
面25の上に設けられる。第2C図に示すように第１の窓85
が第１の保護層100にあけられる。第2D図に示すように
第１の領域22が第１の層12の中に設けられる。その後、
第１の保護層100の残りの部分が第2E図に示すように除
去される。
その後、第2F図に示すように第２の保護層105が半導体
デバイス10の第２の表面の上に設けられる。
デバイス10の第２の表面の上に設けられる。
第2G図および第2H図に示すように第２および第３の窓89
および90が第２の保護層105に相次いであけられ、一方
導電型の第２の領域30の第１および第２の部分32および
34が第１の層20の中に相次いで設けられる。第2J図に示
すように第３の窓88があけられる。
および90が第２の保護層105に相次いであけられ、一方
導電型の第２の領域30の第１および第２の部分32および
34が第１の層20の中に相次いで設けられる。第2J図に示
すように第３の窓88があけられる。
更に詳しく述べると、まず第２の窓89が第２の保護層10
5の第１の部分にあけられる。高濃度の一方導電型のド
ーパントが導入されて第２の層20の中に第２の領域30の
中心部分32が形成される。その後、第２の窓89を囲む第
３の窓90があけられ、中位の濃度の一方導電型の不純物
を第２の層20の露出表面に導入することによって第２の
領域30の第２の部分34が設けられる。その後、第2I図に
示すように第３の保護層110が第２の窓90の中に堆積さ
れる。
5の第１の部分にあけられる。高濃度の一方導電型のド
ーパントが導入されて第２の層20の中に第２の領域30の
中心部分32が形成される。その後、第２の窓89を囲む第
３の窓90があけられ、中位の濃度の一方導電型の不純物
を第２の層20の露出表面に導入することによって第２の
領域30の第２の部分34が設けられる。その後、第2I図に
示すように第３の保護層110が第２の窓90の中に堆積さ
れる。
次に、第2J図に示すように第２の保護層105に第３の窓8
8があけられ、低濃度の一方導電型のドーパントが導入
されて第２の層20の中に第３の領域40が形成される。
8があけられ、低濃度の一方導電型のドーパントが導入
されて第２の層20の中に第３の領域40が形成される。
次に第2K図に示すように第３の窓88の一部に第４の保護
層115が設けられ、第2L図に示す第４の窓91を通して高
濃度の一方導電型のドーパントが導入され、第３の領域
40の中に高濃度にドーピングされたオーム接触領域42が
設けられる。その後、第2M図に示すように第４の窓の中
に第５の保護層120が設けられる。次に、第2N図に示す
ように第３、第４および第５の保護層110,115および120
に第４、第５および第６の窓92,93および94があけら
れ、高濃度の逆導電型の不純物が窓を通して導入され、
第2O図に示すように第４、第５および第６の領域50,55
および60が設けられる。その後、第2P図に示すように第
４、第５および第６の窓92,93および94の中に第６、第
７および第８の保護層125,130および135が設けられる。
次に第2Q図に示すようにポリシリコンのようなゲート層
95がデバイス10の表面の上に堆積される。次に第2Q図に
示すように写真印刷層96が堆積され、写真印刷技術を使
って第2R図に示すようにパターン形成される。ゲート層
95の露出部分が第2S図に示すように適当な手段によって
除去された後、第2T図に示すように写真印刷層96が除去
される。次に第2U図に示すように堆積されたゲート材料
95の上にゲート保護層97が堆積され、ゲート保護層97の
上に第２の写真印刷層98が堆積される。第2V図に示すよ
うに写真印刷層98がパターン形成される。その後、第2W
図に示すように堆積された層に電極接触窓99をあけるこ
とにより第３の領域40のオーム接触領域42と第６の領域
60の一部が露出される。更に、第２および第４の領域30
および50の一部を露出される。その後、第2X図に示すよ
うに第２の写真印刷層98が除去される。そして第2Y図に
示すようにメタライズ層100をデバイスの表面に付ける
ことにより、第６、第３、第４および第２の領域60,40,
50および30とオーム接触して配置され、第２、第３、第
４および第６の領域を電気的に接続するカソード電極11
0が設けられる。その後、第2Y図に示すように第１の領
域22および第１の層12とオーム接触してアノード電極11
5が第１の表面25に付けられる。
層115が設けられ、第2L図に示す第４の窓91を通して高
濃度の一方導電型のドーパントが導入され、第３の領域
40の中に高濃度にドーピングされたオーム接触領域42が
設けられる。その後、第2M図に示すように第４の窓の中
に第５の保護層120が設けられる。次に、第2N図に示す
ように第３、第４および第５の保護層110,115および120
に第４、第５および第６の窓92,93および94があけら
れ、高濃度の逆導電型の不純物が窓を通して導入され、
第2O図に示すように第４、第５および第６の領域50,55
および60が設けられる。その後、第2P図に示すように第
４、第５および第６の窓92,93および94の中に第６、第
７および第８の保護層125,130および135が設けられる。
次に第2Q図に示すようにポリシリコンのようなゲート層
95がデバイス10の表面の上に堆積される。次に第2Q図に
示すように写真印刷層96が堆積され、写真印刷技術を使
って第2R図に示すようにパターン形成される。ゲート層
95の露出部分が第2S図に示すように適当な手段によって
除去された後、第2T図に示すように写真印刷層96が除去
される。次に第2U図に示すように堆積されたゲート材料
95の上にゲート保護層97が堆積され、ゲート保護層97の
上に第２の写真印刷層98が堆積される。第2V図に示すよ
うに写真印刷層98がパターン形成される。その後、第2W
図に示すように堆積された層に電極接触窓99をあけるこ
とにより第３の領域40のオーム接触領域42と第６の領域
60の一部が露出される。更に、第２および第４の領域30
および50の一部を露出される。その後、第2X図に示すよ
うに第２の写真印刷層98が除去される。そして第2Y図に
示すようにメタライズ層100をデバイスの表面に付ける
ことにより、第６、第３、第４および第２の領域60,40,
50および30とオーム接触して配置され、第２、第３、第
４および第６の領域を電気的に接続するカソード電極11
0が設けられる。その後、第2Y図に示すように第１の領
域22および第１の層12とオーム接触してアノード電極11
5が第１の表面25に付けられる。
このように、順方向導通状態では絶縁ゲート制御能動デ
バイスによって固有のバイポーラトランジスタが駆動さ
れて固有のバイポーラトランジスタが完全なターンオン
状態に駆動され、逆導通状態では絶縁ゲート制御サイリ
スタが駆動されて同様の低電圧高電流密度の導通を行な
う。モノリシック集積絶縁ゲート半導体デバイスが提供
される。両方向で、適当なバイアスを絶縁ゲートに印加
することにより電流がターンオンされる。したがって、
本発明のモノリシック集積絶縁ゲート半導体デバイスは
特にAC回路で使用するのに適している。
バイスによって固有のバイポーラトランジスタが駆動さ
れて固有のバイポーラトランジスタが完全なターンオン
状態に駆動され、逆導通状態では絶縁ゲート制御サイリ
スタが駆動されて同様の低電圧高電流密度の導通を行な
う。モノリシック集積絶縁ゲート半導体デバイスが提供
される。両方向で、適当なバイアスを絶縁ゲートに印加
することにより電流がターンオンされる。したがって、
本発明のモノリシック集積絶縁ゲート半導体デバイスは
特にAC回路で使用するのに適している。
好ましい実施例を図示し説明してきたが、本発明がこれ
らの実施例に限定されるものでないことは明らかであ
る。当業者には本発明の趣旨と範囲を逸脱することなく
多数の変更、変化、変形、置換、同等のものが考えられ
よう。したがって、本発明は特許請求の範囲によって限
定されるものである。
らの実施例に限定されるものでないことは明らかであ
る。当業者には本発明の趣旨と範囲を逸脱することなく
多数の変更、変化、変形、置換、同等のものが考えられ
よう。したがって、本発明は特許請求の範囲によって限
定されるものである。
第１図は本発明によるモノリシック集積絶縁ゲート半導
体デバイスの第１の実施例の断面図である。 第2A乃至2Y図は本発明によるモノリシック集積絶縁ゲー
ト半導体デバイスの製造プロセスの相次ぐ工程を例示す
るための断面図である。 ［主な符号の説明］ 10……モノリシック集積絶縁ゲート半導体デバイス、 11……第１の層、 20……第２の層、 22……第１の領域、 30……第２の領域、 32……第２の領域の中心部分、 34……第２の領域の周辺部分、 40……第３の領域、 42……第３の領域のオーム接触領域、 50……第４の領域、 55……第５の領域、 60……第６の領域、 65……第１の絶縁ゲート電極、 68……第２の絶縁ゲート電極、 69……第３の絶縁ゲート電極。
体デバイスの第１の実施例の断面図である。 第2A乃至2Y図は本発明によるモノリシック集積絶縁ゲー
ト半導体デバイスの製造プロセスの相次ぐ工程を例示す
るための断面図である。 ［主な符号の説明］ 10……モノリシック集積絶縁ゲート半導体デバイス、 11……第１の層、 20……第２の層、 22……第１の領域、 30……第２の領域、 32……第２の領域の中心部分、 34……第２の領域の周辺部分、 40……第３の領域、 42……第３の領域のオーム接触領域、 50……第４の領域、 55……第５の領域、 60……第６の領域、 65……第１の絶縁ゲート電極、 68……第２の絶縁ゲート電極、 69……第３の絶縁ゲート電極。
Claims (12)
- 【請求項１】モノリシック集積絶縁ゲート半導体デバイ
スに於いて、 一方導電型の第１の層、 逆導電型の第２の層、 上記第１の層の中に配置された逆導電型の第１の領域で
あって、上記第１の層とともに上記デバイスの第１の表
面の一部を形成する第１の領域、 上記デバイスの第２の層の中に配置されて、それとの間
にPN接合を形成する一方導電型の第２および第３の領
域、 上記第２の領域の中に配置された逆導電型の第４の領域
であって、上記第２および第４の領域が上記デバイスの
第２の表面の一部を形成する第４の領域、 上記第３の領域の中に上記第３の領域の一部をはさんで
対向するように配置された第５および第６の領域であっ
て、上記第３、第５および第６の領域が上記デバイスの
上記第２の表面の一部を形成するような第５および第６
の領域、 上記第１の層および上記第１の領域とオーム接触するよ
うに配置された第１の電極、 上記第２、第３、第４および第６の領域とオーム接触す
るように配置された第２の電極、 上記第４の領域を上記第２の層に結合するための第１の
絶縁ゲート構造、 上記第５の領域を上記第２の層に結合するための第２の
絶縁ゲート構造、ならびに 上記第５の領域を上記第６の領域に結合するための第３
の絶縁ゲート構造を含むことを特徴とするモノリシック
集積絶縁ゲート半導体デバイス。 - 【請求項２】上記第３の領域が高濃度にドーピングされ
たオーム接触領域を含む請求項１記載の半導体デバイ
ス。 - 【請求項３】上記第６の領域が上記オーム接触領域に重
なっている請求項１記載の半導体デバイス。 - 【請求項４】上記第２の領域が高濃度にドーピングされ
た中心部分と低濃度にドーピングされた周辺部分を含ん
でいる請求項１記載の半導体デバイス。 - 【請求項５】上記第２の領域の上記周辺部分が上記第２
の領域の上記中心部分より浅く、かつ上記中心領域の一
部を囲んでいる請求項４記載の半導体デバイス。 - 【請求項６】上記第４の領域が上記第２の層と組合わさ
って上記第２の領域にチャネル部分を画成し、上記第１
の絶縁ゲートが上記第２の領域の上記チャネル部分の上
に配置されている請求項１記載の半導体デバイス。 - 【請求項７】上記第５の領域が上記第２の層と組合わさ
って上記第３の領域にチャネル部分を画成し、上記第２
の絶縁ゲートが上記第２の領域の上記チャネル部分の上
に配置されている請求項１記載の半導体デバイス。 - 【請求項８】上記第２の領域が上記第２の層との間に第
１の接合を形成し、順方向動作状態では上記第１の接合
が逆バイアスされる請求項１記載の半導体デバイス。 - 【請求項９】上記第２の層が上記第１の層との間に第２
の接合を形成し、上記第２の接合が逆バイアスされる請
求項１記載の半導体デバイス。 - 【請求項１０】上記第１の絶縁ゲートが適当なバイアス
の印加に応答して上記第４の領域を上記第２の層に結合
することにより、第１の領域、第１の層、第２の層およ
び第２の領域で構成された４層構造の導通を遮断する請
求項１記載の半導体デバイス。 - 【請求項１１】上記第３の絶縁ゲートが、適当なバイア
スの印加に応答して上記第５の領域を上記第６の領域か
ら切り離すことにより、上記第１および第２の層、なら
びに上記第３、第５および第６の領域で構成された４層
構造の電流の流れを遮断する請求項１記載の半導体デバ
イス。 - 【請求項１２】モノリシック集積絶縁ゲート半導体デバ
イスの製造方法に於いて、 第１および第２の層を含む半導体材料の本体を設ける工
程、 上記半導体デバイスの第１の表面の上に第１の保護層を
設ける工程、 上記第１の保護層に第１の窓をあける工程、 上記第１の窓を通して逆導電型の不純物を導入すること
により上記第１の領域の中に逆導電型の第１の領域を設
ける工程、 上記第１の保護層の残部を除去する工程、 上記半導体本体の第２の表面の上に第２の保護層を設け
る工程、 上記第２の保護層を通して第２および第３の窓をあける
工程、 上記第２および第３の窓を通して一方導電型のドーパン
トを導入することにより第２および第３の領域を設ける
工程、 上記第２および第３の窓の中に第３および第４の保護層
を形成する工程、 上記第３および、第４の保護層を通して第４、第５およ
び第６の窓をあける工程、 上記第４、第５および第６の窓を通して逆導電型のドー
パントを導入することにより上記第２の領域の中に逆導
電型の第４の領域を、また上記第３の領域の中に逆導電
型の第５および第６の領域を設ける工程、 上記第４、第５および第６の窓の中に第７の保護層を設
ける工程、 上記保護層の上にゲート電極を堆積する工程、 上記ゲート電極をパターン形成する工程、 上記ゲート電極の上にゲート絶縁層を設ける工程、 上記保護層を通して第８および第９の窓をあけることに
より上記第２、第３、第４および第６の領域の一部を露
出させる工程、 上記第２、第３、第４および第６の領域とオーム接触す
るようにメタライズ層を堆積する工程、 上記第１の層および上記第１の領域とオーム接触する第
１の電極を設ける工程、ならびに 上記第１の層および上記第１の領域とオーム接触するよ
うにメタライズ層を付ける工程 を含むことを特徴とするモノリシック集積絶縁ゲート半
導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US51,430 | 1987-05-19 | ||
| US07/051,430 US4857983A (en) | 1987-05-19 | 1987-05-19 | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
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|---|---|
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|---|---|---|---|
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-
1988
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