DE3816667A1

DE3816667A1 - Monolithisch integriertes halbleiterelement mit leitfaehigkeit in sperrichtung und verfahren zu seiner herstellung

Info

Publication number: DE3816667A1
Application number: DE3816667A
Authority: DE
Inventors: Bantval Jayant Baliga; Deva Narayan Pattanayak
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1987-05-19
Filing date: 1988-05-17
Publication date: 1988-12-01
Anticipated expiration: 2008-05-18
Also published as: GB8811876D0; FR2615656A1; GB2204995B; DE3816667C2; US4857983A; GB2204995A; JPS644072A; JPH0671079B2; FR2615656B1

Description

Die Anmeldung bezieht sich auf Halbleiterelemente mit isolier tem Gate und mehr im besonderen auf solche monolithisch inte grierten Halbleiterelemente, die einen ersten Abschnitt aufwei sen, der z. B. ein inhärent regenerativ leitendes Element um faßt, sowie einen zweiten Abschnitt, der z. B. einen inhärent bipolaren Transistor umfaßt. Das offenbarte Element schließt eine inhärente Fünfschichtstruktur ein, die einen inhärenten bipolaren Transistor antreibt, um einen hohen Stromfluß bei geringen Spannungsabfällen sowohl in Durchlaß- als auch Sperr richtung zu erhalten. Das monolithisch integrierte Halbleiter element nach der vorliegenden Erfindung sorgt für eine durch ein isoliertes Gate gesteuerte Leitung sowohl in Durchlaß- als auch Sperrichtung.

Es ist eine Hauptaufgabe der vorliegenden Erfindung ein ver bessertes monolithisch integriertes Halbleiterelement mit iso liertem Gate zu schaffen, das bidirektional leitet. Das zu schaffende Halbleiterelement soll eine inhärente Dreischicht struktur, eine inhärente Vierschichtstruktur und eine inhären te Fünfschichtstruktur umfassen, wobei der stromleitende Zu stand jeder Struktur mittels eines einzelnen isolierten Gates steuerbar sein soll. Es soll weiter ein einzelnes Substrat aus Halbleitermaterial geschaffen werden, das mit drei sepa raten inhärenten Halbleiterstrukturen hergestellt ist, die durch ihre monolithische Kombination die Funktion des inte grierten Elementes über die Funktion hinaus verbessern die durch die einzelnen Elemente erhältlich wäre. Schließlich ist es Aufgabe der vorliegenden Erfindung, einen mittels eines isolierten Gates gesteuerten Halbleiter zu schaffen, der eine MOS-Gate gesteuerte Fünfschicht-Struktur einschließt, die auch in Sperrichtung eine hohe Stromleitung bei geringen An triebsspannungen ergibt.

Diese und andere Aufgaben und Merkmale der Erfindung werden bei einem monolithisch integrierten Halbleiterelement mit iso liertem Gate erhalten, das umfaßt:
eine erste Schicht eines Leitfähigkeitstyps, auf der eine zwei te Schicht entgegengesetzten Leitfähigkeitstyps angeordnet ist. Ein erster Bereich entgegengesetzten Leitfähigkeitstyps ist innerhalb der ersten Schicht angeordnet und bildet einen PN- Übergang damit. Ein zweiter und dritter Bereich eines Leitfähig keitstyps sind innerhalb der zweiten Schicht angeordnet und bilden PN-Übergänge damit. Der zweite Bereich umfaßt vorzugs weise einen tief und stark dotierten zentralen Abschnitt, der von einem flacheren und weniger stark dotierten ringförmigen Abschnitt eines Leitfähigkeitstyps umgeben ist. In ähnlicher Weise umfaßt der dritte Bereich einen leicht dotierten ersten Abschnitt mit einem stark dotierten zweiten ohmschen Kontakt abschnitt, der darin angeordnet ist. Ein vierter Bereich ent gegengesetzten Leitfähigkeitstyps ist in dem zweiten Bereich angeordnet und bildet einen PN-Übergang damit. Der vierte Be reich in Kombination mit der zweiten Schicht bildet einen Ka nalabschnitt des zweiten Bereiches dazwischen. Ein fünfter Be reich entgegengesetzten Leitfähigkeitstyps ist innerhalb des dritten Bereiches angeordnet und bildet einen PN-Übergang da mit. Der fünfte Bereich in Kombination mit der zweiten Schicht bildet einen Kanalabschnitt des dritten Bereiches. Ein sechster Bereich entgegengesetzten Leitfähigkeitstyps ist innerhalb des dritten Bereiches angeordnet und überlappt sowohl den ersten Abschnitt als auch den zweiten ohmschen Kontaktabschnitt da von und bildet einen PN-Übergang damit. Ein Abschnitt des dritten Bereiches ist zwischen dem fünften und sechsten Bereich angeordnet.

Eine erste isolierte Gatestruktur ist über dem Kanalabschnitt des dritten Bereiches angeordnet und koppelt aufgrund einer geeignet angelegten Vorspannung dem fünften Bereich mit der zweiten Schicht.

Das erste isolierte Gate kann als Anschaltgate angesehen wer den. Ein zweites isoliertes Gate ist über dem Kanalabschnitt des zweiten Bereiches angeordnet und kann die zweite Schicht und den vierten Bereich überlappen. Das zweite Gate kann als Abschaltgate angesehen werden. Ein drittes isoliertes Gate be findet sich über einem Abschnitt des dritten Bereiches und liegt auch über Abschnitten des fünften und sechsten Bereiches. Aufgrund einer angelegten Vorspannung koppelt das dritte iso lierte Gate den fünften Bereich mit dem sechsten Bereich. Eine erste Elektrode ist in ohmschen Kontakt mit dem ohmschen Kon taktabschnitt des dritten Bereiches, des sechsten Bereiches, sowie des zweiten und vierten Bereiches angeordnet. Eine zweite Elektrode befindet sich in ohmschen Kontakt mit der ersten Schicht und dem ersten Bereich. Wird eine positive Vorspannung an die zweite Elektrode mit Bezug auf die erste Elektrode an gelegt und eine geeignete Vorspannung an die isolierten Gate strukturen angelegt, dann erhält man eine Leitung mit hoher Stromdichte in Durchgangsrichtung, da die inhärente Vierschicht struktur, die die erste und zweite Schicht sowie den dritten und fünften Bereich umfaßt, über den sechsten Bereich mit der ersten Elektrode gekoppelt ist, um dadurch die Einrichtung einer regenerativen Leitung zu fördern. Die inhärente Drei schichtstruktur, die die erste und zweite Schicht sowie den dritten Bereich umfaßt, wird leitungsmäßig moduliert und zeigt eine verbesserte Leitung. Wird die angelegte Vorspannung ent fernt, hört die regenerative Leitung auf. Wird eine negative Vorspannung an die zweite Elektrode mit Bezug auf die erste Elektrode angelegt, dann findet in Sperrichtung eine Leitung durch eine Vierschichtstruktur statt, die den zweiten Bereich, die zweite und erste Schicht sowie den ersten Bereich umfaßt. Durch Anlegen einer geeigneten Vorspannung an die erste isolier te Gateelektrode zur Bildung eines MOS-Kanals zwischen dem vierten Bereich und der zweiten Schicht, wird die Injektion von dem zweiten Bereich in die zweite Schicht unterdrückt, um den sonst sich ergebenden Stromfluß abzuschalten. Das Element ergibt somit eine Leitung bei hoher Stromdichte sowohl in Durchlaß als auch in Sperrichtung und bleibt abhängig von der Steuerung durch das isolierte Gate.

Ein Verfahren zum Herstellen eines erfindungsgemäßen Halbleiter elementes schließt die folgenden Stufen ein: Schaffen eines Körpers aus Halbleitermaterial, der eine erste Schicht eines Leitfähigkeitstyps und eine darauf angeordnete zweite Schicht entgegengesetzten Leitfähigkeitstyps umfaßt. Entweder die erste oder die zweite Schicht kann das Substrat sein, wobei die jeweils andere Schicht darauf durch epitaxiales Aufwachsen oder Dotierungstechniken, wie Implantation oder Diffusion, eingerichtet wird. Danach wird in einer ersten be vorzugten Ausführungsform eine erste Schutzschicht auf einer ersten Oberfläche des Halbleiterelementes geschaffen. Man öff net ein erstes Fenster durch die erste Schutzschicht hindurch, um einen ersten Abschnitt der Oberfläche der ersten Schicht freizulegen. Ein erster Bereich entgegengesetzten Leitfähig keitstyps wird in der ersten Schicht eingerichtet. Danach ent fernt man den verbliebenen Teil der ersten Schutzschicht.

Eine zweite Schutzschicht wird auf einer zweiten Oberfläche des Halbleiterelementes angeordnet und ein zweites und drittes Fenster darin geöffnet. Ein erstes Dotieren erfolgt durch das zweite und dritte Fenster mit Verunreinigungen des einen Leit fähigkeitstyps, um zweite und dritte Bereiche des einen Leit fähigkeitstyps einzurichten. Das zweite Fenster und der zweite Bereich werden vorzugsweise mit einem Zwei-Stufenverfahren eingerichtet. Zuerst wird ein zentraler Abschnitt des zweiten Fensters geöffnet und eine starke Konzentration der Verunrei nigungen des einen Leitfähigkeitstyps unter Bildung eines stark dotierten zentralen Abschnittes eingeführt. Danach öffnet man einen zweiten Abschnitt des zweiten Fensters, der den ersten Abschnitt des zweiten Fensters umgibt und führt ein zweites Dotieren mit einer mäßigen Konzentration der Materialien des einen Leitfähigkeitstyps durch. Danach öffnet man vorzugsweise das dritte Fenster durch die zweite Schutzschicht und richtet einen dritten Bereich mit einer geringen Konzentration an Ver unreinigungen des einen Leitfähigkeitstyps ein. Danach maskiert man einen Abschnitt des dritten Fensters und führt eine starke Konzentration an Verunreinigungen des einen Leitfähigkeitstyps in den freiliegenden Abschnitt des dritten Bereiches ein, um einen stark dotierten ohmschen Kontaktbereich zu schaffen.

Danach bildet man eine dritte Schutzschicht innerhalb des zwei ten Fensters. Ein viertes, fünftes und sechstes Fenster werden dann nacheinander durch die zweite und dritte Schutzschicht geöffnet und Verunreinigungen entgegengesetzten Leitfähigkeits typs eingeführt, um einen vierten, fünften und sechsten Bereich entgegengesetzten Leitfähigkeitstyps innerhalb des zweiten und dritten Bereiches einzurichten. Das vierte, fünfte und sechste Fenster werden dann wieder mit einer vierten Schutzschicht ge füllt, wie einer Oxidschicht. Danach scheidet man eine Gate schicht, wie eine Polysiliziumschicht, auf den Schutzschichten ab. Die Polysiliziumschicht wird mit einem Muster versehen, um die erwünschten Gateschichten einzurichten, und eine Gate-Iso lationsschicht wird auf der Polysiliziumschicht abgeschieden. Danach scheidet man eine photolithographische Schicht ab und versieht sie mit einem Muster, um Fenster über den Schutzschich ten zu schaffen, die die ohmschen Kontaktbereiche bilden. Da nach benutzt man ein geeignetes Ätzmittel, wie eine gepufferte Fluorwasserstoffsäure, um die Schutzschichten zu entfernen und die darunter liegende Oberfläche des Halbleiterelementes frei zulegen. Dann bringt man Metallisierungsschichten auf, um für einen Kathodenkontakt zum dritten und vierten Bereich sowie dem sechsten und dritten Bereich zu sorgen.

Die vorliegende Erfindung schafft ein verbessertes monolithisch integriertes Halbleiterelement mit verbesserter und mittels iso liertem Gate gesteuerter Leitung sowohl in Durchlaß- als auch in Sperrichtung.

Im folgenden wird die Erfindung unter Bezugnahme auf die Zeich nung näher erläutert. Im einzelnen zeigen:

Fig. 1 eine Querschnittsansicht einer ersten Ausführungsform eines monolithisch integrierten Halbleiterelementes mit isoliertem Gate gemäß der vorliegenden Erfindung und

Fig. 2A-2Y aufeinanderfolgende Stufen bei der Herstellung dieses Halbleiterelementes in Form von Querschnitten eines solchen Halbleiterelementes.

Ein monolithisch integriertes Halbleiterelement mit isoliertem Gate gemäß der vorliegenden Erfindung ist auf einen weiten Be reich von Halbleiterelementen anwendbar und kann aus einer Viel falt von verschiedenen Halbleitermaterialien hergestellt wer den. Die folgende Beschreibung offenbart mehrere bevorzugte Ausführungsformen von monolithisch integrierten Halbleiter elementen nach der vorliegenden Erfindung, wie sie in einem Siliziumsubstrat verwirklicht sind, weil Siliziumelemente oder Elemente, die in Silziumsubstraten hergestellt sind, die über wältigende Mehrheit der derzeit erhältlichen Halbleiterelemente ausmachen. Folglich schließen die am häufigsten angetroffenen Anwendungen der vorliegenden Erfindung Elemente mit Silizium substraten ein. Die vorliegende Erfindung kann jedoch auch vorteilhaft in Germanium-, Galliumarsenid- und anderen Halb leitermaterialien ausgeführt werden. Die Anwendung der vorlie genden Erfindung ist daher nicht auf in Silizium-Halbleiterma terialien hergestellte Elemente beschränkt, sondern umfaßt auch solche Elemente, die in anderen Halbleitermaterialien her gestellt sind.

Während die vorliegende Beschreibung eine Anzahl bevorzugter Ausführungsformen, die auf Silizium-Halbleiterelemente gerich tet sind, erläutert, soll diese Beschreibung nur als beispielhaft für bevorzugte Ausführungsformen der vorliegenden Erfindung angesehen werden, und den umfang und die Anwendbar keit der vorliegenden Erfindung nicht beschränken. Während die dargestellten Beispiele ein monolithisch integriertes Halblei terelement mit isoliertem Gate und verbesserter Leitfähigkeit in Verbindung mit spezifischen durch isolierte Gates gesteuer ten Strukturen betrifft, sollen die monolithisch integrierten Merkmale der vorliegenden Erfindung nicht auf die offenbarten Strukturen beschränkt sein. Diese Elemente sollen die Brauchbar keit und Anwendbarkeit der vorliegenden Erfindung auf bevor zugte kommerzielle Ausführungsformen demonstrieren. Die vorlie gende Erfindung ist außerdem einfach anwendbar auf solche mono lithisch integrierten inhärenten Strukturen, die eine regenera tiv leitende Wirkung anwenden und umfaßt daher Elemente, wie monolithisch inhärente integrierte TRIACs,DIACs sowie Thyristo ren. Während die vorliegende Erfindung für eine verbesserte Stromleitfähigkeit und Stromdichte sorgt, sollte klar sein, daß der beabsichtigte Nutzen sich auch aus den verbesserten Zellstrukturen ergibt.

In Berücksichtigung der entsprechenden Beziehung der Fig. 1 und 2 wurden entsprechende Teile mit gleichen Bezugsziffern versehen, um das Verstehen der vorliegenden Erfindung zu er leichtern. Verschiedene Teile der Halbleiterelemente sind je doch nicht in dem richtigen Maß angegeben. Gewisse Abmessungen sind mit Bezug auf andere Abmessungen vergrößert dargestellt, um eine bessere Darstellung und ein klareres Verstehen der vorliegenden Erfindung zu gewährleisten. Obwohl für Zwecke der Darstellung die bevorzugten Ausführungsformen des erfindungs gemäßen monolithisch integrierten Halbleiterelementes mit ver besserter Leitfähigkeit in jeder besonderen Ausführungsform spezifische P- und N-Bereiche einschließen, sollte verstanden werden, daß die offenbarten Techniken auch anwendbar sind auf monolithisch integrierte Halbleiterelemente mit isoliertem Gate, bei denen die Leitfähigkeiten der verschiedenen Bereiche umgekehrt wurden, um z. B. das Gegenstück des dargestellten Elementes zu schaffen.

Obwohl die dargestellten Ausführungsformen in zweidimensionalen Ansichten mit verschiedenen Bereichen mit Tiefe und Breite ge zeigt sind, sollte verstanden werden, daß diese Bereiche nur Darstellungen eines Abschnittes einer einzelnen Zelle eines Elementes sind, das eine Vielzahl von Zellen umfaßt, die in einer dreidimensionalen Struktur angeordnet sind. Wenn diese Bereiche daher in tatsächlichen Elementen hergestellt werden, so haben diese drei Abmessungen, die Länge, Breite und Tiefe einschließen.

In Fig. 1 ist eine bevorzugte Ausführungsform der vorliegenden Erfindung in ihrer Anwendung auf ein monolithisch integriertes Halbleiterelement 10 mit isoliertem Gate dargestellt, das einen inhärenten Transistor, einen inhärenten Thyristor und ein in härentes TRIAC umfaßt. Der Begriff "inhärent" bedeutet in der vorliegenden Anmeldung Strukturen, die im Gegensatz zu ihren konventionellen Gegenstücken, ein oder mehrere Anschlüsse auf weisen, die nicht außen verbunden sind, sondern die üblicher weise direkt mit einem äußeren Anschluß in einem konventionellen Element verbunden sind. Es gibt somit im erfindungsgemäßen Element einen inhärenten bipolaren Transistor, dessen Basis anschluß nicht direkt mit einem äußeren Anschluß verbunden ist. In ähnlicher Weise gibt es einen inhärenten Thyristor, dessen Emitterbereich nicht direkt mit der Kathodenelektrode verbunden ist. Es sind jedoch isolierte Gates innerhalb des Elementes vorhanden, zum Kuppeln der verschiedenen Anschlüsse des inhären den Elementes mit einer oder mehreren externen Elektroden, um so den vollen Nutzen aus den stromleitenden Eigenschaften der inhärenten Strukturen zu ziehen.

Das monolithisch integrierte Halbleiterelement 10 mit isolier tem Gate nach der vorliegenden Erfindung umfaßt einen Körper aus Halbleitermaterial mit einer ersten Schicht 12, die als P-leitende Schicht eines Leitfähigkeitstyps dargestellt ist und einer zweiten Schicht 20 mit entgegengesetztem Leitfähig keitstyp, als leicht N-dotierte Schicht darüber angeordnet dargestellt. Ein erster Bereich 22 entgegengesetzten Leitfähig keitstyps ist innerhalb der ersten Schicht 12 angeordnet und bildet einen PN-Übergang dazwischen. Der erste Bereich 22 in Kombination mit der ersten Schicht 12 bildet eine erste Ober fläche 25 des Elementes.

Ein zweiter Bereich 30 des einen Leitfähigkeitstyps, als P-Be reich dargestellt, ist innerhalb der zweiten Schicht 20 ange ordnet und bildet einen PN-Übergang damit. Der zweite Bereich 30 schließt vorzugsweise einen ersten stark dotierten zentra len Abschnitt 32 und einen zweiten leichter dotierten periphe ren Abschnitt 34 ein, welch letzterer den zentralen Abschnitt 32 umgibt und flacher als dieser ist.

Ein vierter Bereich 40 des einen Leitfähigkeitstyps ist eben falls in der zweiten Schicht angeordnet und bildet einen PN- Übergang damit. Der dritte Bereich 40 ist vorzugsweise in ge genüberliegender Beziehung zum zweiten Bereich 30 angeordnet, und ein Abschnitt der zweiten Schicht 20 befindet sich dazwi schen. Der dritte Bereich 40 schließt vorzugsweise einen leicht dotierten ersten Abschnitt und einen stärker dotierten Ober flächenabschnitt 42 ein, der zur Anbringung eines ohmschen Kon taktes geeignet ist.

Ein vierter Bereich 50 entgegengesetzten Leitfähigkeitstyps ist innerhalb des zweiten Bereiches 30 angeordnet und bildet einen PN-Übergang damit. Der vierte Bereich 50 umfaßt vorzugs weise eine ringförmige Struktur, in dessen Zentrum ein Ab schnitt des zweiten Bereiches 30 vorsteht. Der vierte Bereich 50 begrenzt in Kombination mit der zweiten Schicht 20 einen Kanalabschnitt des zweiten Bereiches 30 dazwischen. Ein fünf ter Bereich 55 ist innerhalb des dritten Bereiches 40 ange ordnet und bildet einen PN-Übergang damit. Der fünfte Bereich 55 begrenzt in Kombination mit der zweiten Schicht 20 einen Kanalabschnitt des dritten Bereiches 40 dazwischen.

Ein sechster Bereich 60 ist innerhalb des dritten Bereiches 40 angeordnet und befindet sich vorzugsweise innerhalb eines Ab schnittes des Abschnittes 42 des dritten Bereiches 40 zur An bringung des ohmschen Kontaktes. Der sechste Bereich 60 ist in gegenüberliegende Beziehung zum fünften Bereich 55 angeord net, und ein Abschnitt des dritten Bereiches 40 ragt zwischen den fünften und sechsten Bereich 55 und 60.

Eine erste isolierte Gatestruktur 65 koppelt den vierten Be reich 50 mit der zweiten Schicht 20 aufgrund einer geeigneten Vorspannung durch Einrichten eines leitenden Pfades durch den Kanalabschnitt des zweiten Bereiches 30. In ähnlicher Weise ist ein zweites isoliertes Gate 68 oberhalb des Kanalabschnittes des dritten Bereiches 40 angeordnet und koppelt den fünften Be reich 55 mit der zweiten Schicht 20 aufgrund einer geeignet an gelegten Vorspannung. In einer alternativen bevorzugten, aber nicht dargestellten Ausführungsform können das erste und zweite Gate direkt elektrisch verbunden werden oder Abschnitte der gleichen Struktur umfassen.

Zusätzlich ist eine dritte isolierte Gatestruktur 69 vorgesehen, um den fünften und sechsten Bereich 55 und 60 zu koppeln auf grund eines geeignet angelegten Potentials, indem man einen leitenden Kanal in den zwischen den genannten Bereichen ange ordneten Abschnitt des Bereiches 40 einrichtet.

In einer bevorzugten Ausführungsform sind sowohl die erste, zweite als auch dritte isolierte Gateelektrode 65, 68 und 69 jeweils mit der gleichen Quelle von Steuerspannung verbunden. Eine erste Elektrode 70 ist in ohmschen Kontakt mit dem ohm schen Kontaktabschnitt 42 des dritten Bereiches 40 sowie des darin befindlichen sechsten Bereiches 60 angeordnet. Die erste Elektrode 70 stellt auch einen ohmschen Kontakt mit dem zweiten und vierten Bereich 30 und 50 her. Eine zweite Elektrode 72 ist in ohmschen Kontakt mit der ersten Schicht im ersten Bereich angeordnet und schließt den PN-Übergang dazwischen kurz.

Das Element 10 leitet einen starken Strom sowohl in Durchlaß- als auch in Sperrichtung aufgrund des Anlegens einer geeigne ten Vorspannung an die isolierten Gates. Ist die zweite Elek trode 72 positiver vorgespannt als die erste Elektrode 70 und ist das dritte isolierte Gate 69 in geeigneter Weise vorge spannt, dann ist der fünfte Bereich 55 mit dem sechsten Bereich 60 gekoppelt, der wiederum direkt mit der Kathodenelektrode 70 verbunden ist. Ist außerdem das dritte isolierte Gate 69 in ge eigneter Weise vorgespannt, dann ist die inhärente Vierschicht struktur, die die erste Schicht 12, die zweite Schicht 20, den dritten Bereich 40 und den fünften Bereich 55 umfaßt, direkt mit der Kathodenelektrode 70 verbunden und nimmt einen rege nerativ leitenden Zustand ein, der einen aktiven Basisantrieb zu einem inhärenten bipolaren Transistor bildet, der die erste Schicht 12, die zweite Schicht 20 und den dritten Bereich 40 einschließlich dessen zweiten Abschnitt 42 umfaßt. In Beant wortung der Entfernung oder umkehr der Vorspannung vom dritten isolierten Gate 69,wird der Emitter der Vierschichtstruktur bzw. der fünfte Bereich 55 vom sechsten Bereich 60 und der ersten Elektrode 70 entkoppelt und die Leitfähigkeit endet.

Aufgrund einer geeigneten Vorspannung, die an das erste, zwei te und dritte isolierte Gate 65, 68 und 69 angelegt ist, und bei negativerer zweite Elektrode 72 mit Bezug auf die erste Elektrode 70 tritt in einer Vierschichtstruktur, die den zwei ten Bereich 30, die zweite Schicht 20, die erste Schicht 12 und den ersten Bereich 22 umfaßt, eine Leitung in Sperrichtung auf. Die inhärente Vierschichtstruktur liefert somit eine regenerative Leitung in Sperrichtung. Aufgrund des Anlegens der geeigneten Vorspannung an die erste isolierte Gateelektro de 65 endet die regenerative Leitung der Vierschichtstruktur, weil der resultierende leitende Kanal zwischen dem vierten Be reich 50 und der Schicht 20 den PN-Übergang zwischen Bereich 30 und Schicht 20 kurzschließt, die Injektion von diesem Über gang vermindert und die regenerative Leitung unterbricht. Die vorliegende Erfindung schafft daher ein verbessertes monolithisch integriertes Halbleiterelement, bei dem ein hoher Grad an Lei tungsstromdichte sowohl in der Durchlaß- als auch in der Sperr richtung bei geringem Spannungsabfall erzielt wird.

In den Fig. 2A bis 2Y ist eine bevorzugte Ausführungsform eines Verfahrens zum Herstellen eines monolithisch integrier ten Halbleiterelementes mit isoliertem Gate gemäß der vorlie genden Erfindung dargestellt, das die folgenden Stufen ein schließt: Zuerst wird ein Körper aus Halbleitermaterial mit einer ersten Schicht 12 eines Leitfähigkeitstyps und einer zweiten Schicht 20 entgegengesetzten Leitfähigkeitstyps ge schaffen. Wie in Fig. 2B gezeigt, wird anfänglich eine erste Schutzschicht 100, wie eine Oxidschicht, auf einer ersten Ober fläche 25 des Halbleiterelementes geschaffen. Ein erstes Fenster 85, das in Fig. 2C gezeigt ist, wird durch die erste Schutz schicht 100 hindurch geöffnet. Ein erster Bereich 22, in Fig. 2D gezeigt, wird innerhalb der ersten Schicht 12 eingerichtet. Danach entfernt man den verbleibenden Teil der ersten Schutz schicht 100, wie in Fig. 2E gezeigt.

Nachfolgend wird, wie in Fig. 2F gezeigt, eine zweite Schutz schicht 105 auf einer zweiten Oberfläche des Halbleiterelemen tes 10 geschaffen.

Zweite und dritte Fenster 89 und 90, in den Fig. 2G und 2H gezeigt, werden nacheinander durch die zweite Schutzschicht 105 geöffnet und erste und zweite Abschnitte 32 und 34 des zweiten Abschnittes 30 eines Leitfähigkeitstyps nacheinander in der ersten Schicht 20 eingerichtet.

Mehr im besonderen wird anfänglich ein zweites Fenster 89 in einem ersten Abschnitt der zweiten Schutzschicht 105 geöffnet. Eine starke Konzentration eines Dotierungsmittels des einen Leitfähigkeitstyps wird zur Bildung eines zentralen Abschnittes des zweiten Bereiches 30 in die zweite Schicht 20 eingeführt. Danach öffnet man ein drittes Fenster 90, das das zweite Fen ster 89 umgibt, und ein zweiter Abschnitt 34 des zweiten Be reiches 30 wird durch Einführen einer mäßigen Konzentration einer Dotierungsverunreinigung eines Leitfähigkeitstyps in die exponierte Oberfläche der zweiten Schicht 20 eingerichtet. Danach scheidet man, wie in Fig. 21 gezeigt, eine dritte Schutzschicht 110 innerhalb des zweiten Fensters 90 ab.

Dann wird, wie in Fig. 2J gezeigt, durch die zweite Schutz schicht 105 ein viertes Fenster 88 geöffnet und man führt eine geringe Konzentration eines Dotierungsmittels des einen Leitfähigkeitstyps zur Bil dung eines dritten Bereiches 40 innerhalb der zweiten Schicht 20 ein.

Wie Fig. 2K zeigt, wird dann eine vierte Schutzschicht 115 in einem Abschnitt des vierten Fensters 88 eingerichtet und eine starke Konzentration eines Dotierungsmittels des einen Leitfähigkeitstyps wird durch ein fünftes Fenster 91, wie in Fig. 2L gezeigt, eingeführt, um einen stark dotierten ohm′schen Kontakt-Bereich 42 innerhalb des dritten Bereiches 40 einzurichten. Danach bringt man innerhalb des fünften Fen sters, wie in Fig. 2M gezeigt, eine fünfte Schutzschicht 120 auf. Danach werden sechste, siebente und achte Fenster 92, 93 und 94, wie in Fig. 2N gezeigt, durch die dritte, vierte und fünfte Schutzschicht 110, 115 und 120 hindurch geöffnet, und man führt eine starke Konzentration eines Dotierungsmit tels entgegengesetzten Leitfähigkeitstyps durch die Fenster ein, um vierte, fünfte und sechste Bereiche 50, 55 und 60 einzu richten wie in Fig. 20 gezeigt. Danach richtet man sechste, siebente und achte Schutzschichten 125, 130 und 135 innerhalb der sechsten, siebenten und achten Fenster 92, 93 und 94 ein, wie in Fig. 2P gezeigt. Eine Gate-Schicht 95, wie Polysili zium, scheidet man dann auf der Oberfläche des Elementes 10 ab, wie in Fig. 2Q gezeigt. Danach scheidet man eine photo lithographische Schicht 96, wie in Fig. 2Q gezeigt, ab und versieht diese unter Anwendung photolithographischer Techniken, wie in Fig. 2R gezeigt, mit einem Muster. Die freigelegten Abschnitte der Gate-Schicht 95 werden mit einem geeigneten Ätzmittel, wie in Fig. 2S gezeigt, entfernt und dann entfernt man die photolithographische Schicht 96, wie in Fig. 2T ge zeigt. Danach wird eine Gate-Schutzschicht 97 auf dem abge schiedenen Gate-Material 95 abgeschieden und eine zweite photo lithographische Schicht 98 wird auf der Gate-Schutzschicht 97 abgeschieden, wie in Fig. 2U gezeigt. Die photolithographische Schicht 98 wird, wie in Fig. 2V gezeigt, mit einem Muster ver sehen. Danach öffnet man Elektrodenkontaktfenster 99 durch die abgeschiedenen Schichten hindurch, wie in Fig. 2W gezeigt, um einen Abschnitt des ohm′schen Kontakt-Bereiches 42 des dritten Bereiches 40 sowie des sechsten Bereiches 60 freizule gen. Weiter werden auch Abschnitte des zweiten und vierten Bereiches 30 und 50 freigelegt. Danach entfernt man die photo lithographische Schicht 98, wie in Fig. 2X gezeigt, und eine Metallisierungsschicht 100 wird, wie in Fig. 2Y gezeigt, auf die Oberfläche des Elementes aufgebracht, um eine Kathoden elektrode 110 zu schaffen, die in ohm′schem Kontakt mit dem sechsten und dritten Bereich 60 und 40 und dem vierten und zweiten Bereich 50 und 30 angeordnet ist und elektrisch den zweiten, dritten, vierten und sechsten Bereich verbindet. Da nach wird, wie in Fig. 2Y gezeigt, eine Anodenelektrode 115 auf die erste Oberfläche 25 in ohm′schem Kontakt mit dem ersten Bereich 22 und der ersten Schicht 12 aufgebracht.

Somit wurde ein monolithisch integriertes Halbleiterelement mit isoliertem Gate geschaffen, bei dem ein inhärenter bipolarer Transistor durch ein Element angetrieben wird, das durch ein isoliertes Gate gesteuert ist und den bipolaren Transistor in den voll angeschalteten Zustand in Durchlaßrichtung antreibt, während unter den Bedingungen der Stromleitung in Sperrichtung ein mit isoliertem Gate gesteuerter Thyristor aktiviert wird, um für eine ähnliche Stromleitung bei hoher Stromdichte und ge ringer Spannung zu sorgen. In beiden Richtungen wird der Strom abgeschaltet, indem man eine geeignete Vorspannung an die iso lierten Gates legt. Das erfindungsgemäße monolithisch integrier te Halbleiterelement mit isoliertem Gate ist daher besonders geeignet zum Einsatz in Wechselstromschaltungen.

Claims

1. Monolithisch integriertes Halbleiterlement (10) mit isolier tem Gate, umfassend:
eine erste Schicht (12) eines Leitfähigkeitstyps,
eine zweite Schicht (20) entgegengesetzten Leitfähigkeits typs,
einen ersten Bereich (22) eines Leitfähigkeitstyps, der innerhalb der ersten Schicht angeordnet ist und zusammen mit dieser ersten Schicht einen Abschnitt der ersten Ober fläche (25) des Elementes bildet,
zweite und dritte Bereiche (30, 40) eines Leitfähigkeit typs, die in einer zweiten Oberfläche des Elementes ange ordnet sind und einen PN-Übergang damit bilden,
einen vierten Bereich (50) entgegengesetzten Leitfähigkeits typs, der innerhalb des zweiten Bereiches (30) angeordnet ist, wobei der zweite und vierte Bereich einen Teil der zweiten Oberfläche des Elementes bilden,
fünfte und sechste Bereiche (55, 60), die innerhalb des drit ten Bereiches (40) angeordnet sind, wobei fünfter und sech ster Bereich einander gegenüberliegend angeordnet sind und sich ein Abschnitt des dritten Bereiches zwischen ihnen be findet und der dritte, fünfte und sechste Bereich einen Ab schnitt der zweiten Oberfläche des Elementes bilden,
eine erste Elektrode (70), die in ohmschen Kontakt mit dem zweiten, dritten, vierten und sechsten Bereich (30, 40, 50, 60) angeordnet ist,
eine zweite Elektrode (72), die in ohmschen Kontakt mit der ersten Schicht (12) und dem ersten Bereich (22) angeordnet ist,
eine erste isolierte Gatestruktur (65) zum Kuppeln des vier ten Bereiches (50) mit der zweiten Schicht (20),
eine zweite isolierte Gatestruktur (68) zum Kuppeln des fünften Bereiches (55) mit der zweiten Schicht (20) und
eine dritte isolierte Gatestruktur (69) zum Kuppeln des fünften Bereiches (55) mit dem sechsten Bereich (60).

2. Halbleiterelement nach Anspruch 1, bei dem der dritte Bereich (40) einen stark dotierten ohmschen Kontaktbereich (42) ein schließt.

3. Halbleiterlement nach Anspruch 1, worin der sechste Bereich (60) den ohmschen Kontaktbereich (42) überlappt.

4. Halbleiterelement nach Anspruch 1, worin der zweite Bereich (30) einen stark dotierten zentralen Abschnitt (32) und einen leicht dotierten peripheren Abschnitt (34) umfaßt.

5. Halbleiterlement nach Anspruch 4, worin der periphere Ab schnitt (34) des zweiten Bereiches (30) flacher ist als der zentrale Abschnitt (32) des zweiten Bereiches und einen Abschnitt des zentralen Abschnittes umgibt.

6. Halbleiterelement nach Anspruch 1, worin der vierte Bereich (50) in Kombination mit der zweiten Schicht (20) einen Ka nalabschnitt des zweiten Bereiches (30) begrenzt und das erste isolierte Gate (65) über diesem Kanalabschnitt des zweiten Bereiches angeordnet ist.

7. Halbleiterelement nach Anspruch 1, worin der fünfte Bereich (55) in Kombination mit der zweiten Schicht (20) einen Ka nalabschnitt des dritten Bereiches (40) definiert und das zweite isolierte Gate (68) über diesem Kanalabschnitt des dritten Bereiches angeordnet ist.

8. Halbleiterelement nach Anspruch 1, worin der zweite Bereich (30) einen ersten Übergang mit der zweiten Schicht (20) bildet und dieser erste Übergang unter Betriebsbedingungen in Durchlaßrichtung in Sperrichtung vorgespannt ist.

9. Halbleiterelement nach Anspruch 1, worin die zweite Schicht (20) einen zweiten Übergang mit der ersten Schicht (12) bildet, und dieser zweite Übergang in Sperrichtung vorge spannt ist.

10. Halbleiterelement nach Anspruch 1, worin das erste isolier te Gate (65) bei Anlegen einer geeigneten Vorspannung den vierten Bereich (50) mit der zweiten Schicht (20) koppelt, um die Leitung in einer Vierschicht-Struktur, die den ersten Bereich (22), die erste Schicht (12), die zweite Schicht (20) und den zweiten Bereich (30) umfaßt, zu unterbrechen.

11. Halbleiterelement nach Anspruch 1, worin das dritte isolier te Gate (69) bei Anlegen einer geeigneten Vorspannung den fünften Bereich (55) vom sechsten Bereich (60) abkoppelt, um den Stromfluß in einer Vierschicht-Struktur, die die erste (12) und zweite Schicht (20) sowie den dritten (40), fünften (55) und sechsten Bereich (60), umfaßt, zu unter brechen.

12. Verfahren zum Herstellen eines monolithisch integrierten Halbleiterelementes mit isoliertem Gate, umfassend die folgenden Stufen:
Schaffen eines Körpers aus Halbleitermaterial mit einer ersten und zweiten Schicht,
Einrichten einer ersten Schutzschicht auf einer ersten Oberfläche des Halbleiterelementes,
Öffnen eines ersten Fensters durch die erste Schutzschicht,
Einführen von Verunreinigungen entgegengesetzten Leitfähig keitstyps durch das erste Fenster, zum Einrichten eines ersten Bereiches entgegengesetzten Leitfähigkeitstyps inner halb der ersten Schicht,
Entfernen des Restes der ersten Schutzschicht,
Einrichten einer zweiten Schutzschicht auf einer zweiten Oberfläche des Halbleiterkörpers,
Öffnen von ersten und zweiten Fenstern durch die zweite Schutzschicht,
Einführen eines Dotierungsmittels eines Leitfähigkeits typs durch das zweite und dritte Fenster, um zweite und dritte Bereiche einzurichten,
Bilden von dritten und vierten Schutzschichten in dem zwei ten und dritten Fenster,
Öffnen von vierten, fünften und sechsten Fenstern durch die dritten, vierten und fünften Schutzschichten,
Einführen von Dotierungsmitteln entgegengesetzten Leitfähig keitstyps durch das dritte, vierte und fünfte Fenster, um einen vierten Bereich entgegengesetzten Leitfähigkeits typs innerhalb des zweiten Bereiches und fünfte und sechste Bereiche entgegengesetzten Leitfähigkeitstyps im dritten Bereich einzurichten,
Schaffen einer siebten Schutzschicht in dem vierten, fünf ten und sechsten Fenster,
Abscheiden einer Gateelektrode auf der genannten Schutz schicht,
Versehen der Gateelektrode mit einem Muster,
Vorsehen einer Gateisolationsschicht auf der Gateelektrode,
Öffnen achter und neunter Fenster durch die Schutzschicht, um Teile des zweiten, dritten, vierten und sechsten Be reiches freizulegen,
Abscheiden einer Metallisierungsschicht in ohmschen Kontakt mit dem zweiten, dritten, vierten und sechsten Bereich,
Einrichten einer ersten Elektrode in ohmschen Kontakt mit der ersten Schicht und dem ersten Bereich und
Aufbringen einer Metallisierungsschicht in ohmschen Kontakt mit der ersten Schicht und dem ersten Bereich.